KR101783086B1 - 저항-전환층들을 가진 메모리 셀의 구성 - Google Patents

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Abstract

제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 위치된 적어도 제 1 저항-전환층을 포함하며, 저항-전환층이 비정질 하프늄 실리콘 옥시나이트라이드를 포함하는 메모리 셀이 제안된다. 상기 메모리 셀의 제조는 하프늄 실리콘 산화물 막의 피착과 이에 이어 상기 막을 질화하여 저항-전환층을 형성하는 것을 포함할 수 있다.

Description

저항-전환층들을 가진 메모리 셀의 구성{COMPOSITION OF MEMORY CELL WITH RESISTANCE-SWITCHING LAYERS}
관련출원들에 대한 상호참조
이 출원은 참조로 본원에 포함시키는 2011년 11월 7일에 출원된 미국가 특허 출원번호 61/556,486의 우선권을 주장하는 2012년 2월 29일에 출원된 미국 출원번호 13/408,394의 우선권을 주장한다.
본 기술은 데이터 저장에 관한 것이다.
다양한 물질들은 물질의 저항이 물질을 통하는 전류 및/또는 이에 걸린 전압의 이력의 함수인 가역 저항-변화 또는 저항-전환 행동을 나타낸한다. 이들 물질들은 칼코게나이드들, 탄소 폴리머들, 페로브스카이트들, 및 어떤 금속 산화물들(MeOx) 및 금속 질화물들(MeN)을 포함한다. 구체적으로, 한 금속만을 포함하며 신뢰성있는 저항 전환 행동을 나타내는 금속 산화물들 및 질화물들이 존재한다. 이 그룹은 Pagnia 및 Sotnick에 의해 "Bistable Switching in E1ectroformed Metal-Insulator-Metal Device" Phys. Stat. Sol. (A) 1088, 11-65 (1988)에 기술된 바와 같이, 예를 들면, 니켈 산화물(NiO), 니오븀 산화물(Nb205), 티타늄 이산화물(Ti02), 하프늄 산화물(Hf02) 알루미늄 산화물(Al203), 마그네슘 산화물(MgOx), 크롬 이산화물(Cr02), 바나듐 산화물(VO), 보론 질화물(BN), 및 알루미늄 질화물(AlN)을 포함한다. 이들 물질들 중 하나의 저항-전환층(RSL)은 초기 상태, 예를 들면, 상대적으로 저-저항 상태로 형성될 수 있다. 충분한 전압의 인가시 물질은 전압이 제거된 후에라도 유지되는 안정된 고-저항 상태로 전환한다. 이 저항 전환은 적합한 전류 또는 전압의 후속되는 인가가 RSL을 전압 또는 전류가 제거된 후에라도 유지되는 안정된 저-저항 상태로 되돌아가게 작용할 수 있게 가역적이다. 이 변환은 다수회 반복될 수 있다. 일부 물질들에 있어서, 초기 상태는 저-저항이 아니라 고-저항이다. 셋 프로세스는 물질을 고 저항에서 저 저항으로 전환하는 것을 지칭하며, 반면 리셋 프로세스는 물질을 저 저항에서 고 저항으로 전환하는 것을 지칭할 수 있다. 저항-전환 메모리 요소(RSME)는 제 1 전극과 제 2 전극 사이에 위치된 RSL을 포함할 수 있다.
이들 가역 저항-변화 물질들은 비휘발성 메모리 어레이들에서 사용에 있어 중요하다. 한 저항 상태는 예를 들면 데이터 "0"에 대응할 수 있고 반면 다른 저항 상태는 데이터 "1"에 대응한다. 이들 물질들 중 일부는 2 이상의 안정된 저항 상태들을 가질 수 있다. 또한, 메모리 셀에서, RSME은 RSME에 걸리는 전압 및/또는 이를 통하는 전류 흐름을 선택적으로 제한시키는 이를테면 다이오드와 같은 스티어링 요소와 직렬로 있을 수 있다. 예를 들면, 다이오드는 근본적으로 반대되는 방향으로 전류 흐름을 방지하면서 RSME의 단지 한 방향으로만 전류가 흐르게 할 수 있다. 이러한 스티어링 요소 자체는 전형적으로 저항-변화 물질이 아니다. 대신에, 스티어링 요소는 어레이 내 다른 메모리 셀들의 상태에 영향을 미치지 않고 메모리 셀이 이에 기입 및/또는 이로부터 판독될 수 있게 한다.
저항-변화 물질들로부터 형성된 저장 요소들 또는 셀들을 갖는 비휘발성 메모리들이 공지되어 있다. 예를 들면, 참조로 본원에 포함시키는 "Rewriteable Memory Cell Comprising A Diode And A Resistance-Switching Material" 명칭의 미국 특허출원 공개번호 2006/0250836는 MeOx 또는 MeN와 같은 저항-변화 물질과 직렬로 결합되는 다이오드를 포함하는 재기입가능 비휘발성 메모리 셀을 기술한다.
그러나, 메모리 셀들을 크기를 축소할 수 있게 하는 기술들에 대한 계속되는 필요성이 존재한다.
도 1은 스티어링 요소와 직렬의 RSME을 포함하는 메모리 셀의 일 실시예의 단순화한 사시도이다.
도 2a는 도 1의 복수의 메모리 셀들로부터 형성된 제 1 메모리 레벨의 부분의 단순화한 사시도이다.
도 2b는 도 1의 복수의 메모리 셀들로부터 형성된 3차원 메모리 어레이의 부분의 단순화한 사시도이다.
도 2c는 도 1의 복수의 메모리 셀들로부터 형성된 3차원 메모리 어레이의 부분의 단순화한 사시도이다.
도 3은 메모리 시스템의 일 실시예의 블록도이다.
도 4a는 예시적 단극성 RSL의 I-V 특징들을 도시한 그래프이다.
도 4b는 두 예시적 단극성 RSL들의 서로 다른 I-V 특징들을 도시한 그래프이다.
도 4c는 또 다른 예시적 단극성 RSL의 I-V 특징들을 도시한 그래프이다.
도 4d는 예시적 양극성 RSL의 I-V 특징들을 도시한 그래프이다.
도 4e는 또 다른 예시적 양극성 RSL의 I-V 특징들을 도시한 그래프이다.
도 5는 메모리 셀의 상태를 판독하기 위한 회로의 실시예를 도시한 것이다.
도 6a는 RSME 및 RSME 밑에 스티어링 요소(SE)를 갖는 예시적 메모리 셀을 도시한 것이다.
도 6b는 스티어링 요소(SE)이 RSME 위에 있는, RSME를 갖는 메모리 셀의 대안적 구성을 도시한 것이다.
도 6c는 수직 적층에 미러 저항성 전환(MRS)으로서 도 6a의 RSME의 구현예를 도시한 것이다.
도 6d는 RSL들 사이에 복수 중간층들(IL)을 사용한 도 6a의 RSME의 구현예를 도시한 것이다.
도 6e는 반복되는 RSL/IL 패턴을 사용한 도 6a의 RSME의 구현예를 도시한 것이다.
도 6f는 RSME의 각 층이 수평으로 확장하고 층들 중 하나 이상이 단 대 단으로 배열된 도 6a의 RSME의 구현예를 도시한 것이다.
도 6g는 RSME의 각 층이 수평으로 확장하고 층들 중 하나 이상이 단 대 단으로 배열된 도 6a의 RSME의 또 다른 구현예를 도시한 것이다.
도 6h는 RSME의 각 층이 수직으로 확장하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다.
도 6i는 RSL1, IL, RSL2 및 E2에 대해 L-형상 부분들을 포함하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다.
도 6j는 RSL1, IL, RSL2 및 E2에 대해 U-형상 부분들을 포함하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다.
도 6ka는 RSL 밑에 한 RSL 및 한 브레이크다운층을 사용하는 도 6a의 RSME의 구현예를 도시한 것이다.
도 6kb는 브레이크다운층에 대해 초기 상태에서 브레이크다운 상태로의 천이를 보여주는 그래프이다.
도 6kc는 초기 상태(실선)에서 그리고 브레이크다운 상태(점선)에서 브레이크다운층의 I-V 특징을 보여주는 그래프이다.
도 6l은 RSL 위에 한 RSL 및 한 브레이크다운층을 사용하는 도 6a의 RSME의 구현예를 도시한 것이다.
도 6m은 RSL들이 서로 다른 유형들을 갖는 도 6a의 RSME의 구현예를 도시한 것이다.
도 7a는 Si 다이오드로서 도 6a의 메모리 셀의 스티어링 요소(SE)의 구현예를 도시한 것이다.
도 7b는 펀치-스루 다이오드로서 도 6a의 메모리 셀의 스티어링 요소(SE)의 구현예를 도시한 것이다.
도 8은 비트라인과 워드라인 사이에 연결된 도 6a의 메모리 셀의 구현예를 도시한 것이다.
도 9a는 E1이 Co, CoSi, n+ Si, p+ Si 또는 p+ SiC으로 만들어지고 E2이 n+ Si으로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다.
도 9b는 E1 및 IL이 p+ SiC으로 만들어지고 E2이 n+ Si, n+ SiC 또는 p+ SiC로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다.
도 9c는 다른 물질들에 비교하여 p+ SiC의 페르미 레벨을 도시한 도면이다.
도 10a는 대안적 IL 물질들을 기술하는 도 6c의 RSME의 실시예를 도시한 것이다.
도 10b는 반전된 미러 적층 구성의 도 6c의 RSME의 실시예를 도시한 것이다.
도 10c는 비대칭, 직립 적층 구성의 도 6c의 RSME의 실시예를 도시한 것이다.
도 10d는 비대칭, 반전된 적층 구성의 도 6a의 RSME의 실시예를 도시한 것이다.
도 11a는 E2이 n+ Si일 때 SiOx의 성장을 보여주는 도 6c의 RSME의 실시예를 도시한 것이다.
도 11b는 E2이 TiN일 때 TiOx와 같은 저 밴드 갭 물질의 성장을 보여주는 도 6c의 RSME의 실시예를 도시한 것이다.
도 11c는 동작 전압을 감소시키기 위해 RSL들이 도핑된 금속 산화물로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다.
도 11d는 E2가 n+ Si 대신 TiN인 도 11c의 RSME의 실시예를 도시한 것이다.
도 11e는 RSL들이 서로 다른 물질들로 만들어지는 비대칭 미러 셀 구성의 도 6c의 RSME의 실시예를 도시한 것이다.
도 11f는 SiOx가 없는 비대칭 미러 셀 구성의 도 6c의 RSME의 실시예를 도시한 것이다.
도 12는 도 6c의 RSME의 에너지도이다.
도 13은 RSL의 셋 프로세스에서 고 전계의 인가를 도시한 것이다.
도 14a - 도 14d는 RSL의 셋 프로세스에서 도전성 필라멘트의 형성에서 서로 다른 단계들을 도시한 것이다.
도 14e, 도 14f 및 도 14g는 각각 도 14a, 도 14b 및 도 14d의 셋 프로세스 단계들를 기술하는 에너지도이다.
도 15a - 도 15c는 RSL의 리셋 프로세스에서 도전성 필라멘트의 제거에서 서로 다른 단계들을 도시한 것이다.
도 15d, 도 15e 및 도 15f는 각각 도 15a, 도 15b 및 도 15c의 리셋 프로세스 단계들을 기술하는 에너지도이다.
도 16a는 도 6a의 RSME에 대한 셋 프로세스를 도시한 것이다.
도 16b는 도 6a의 RSME에 대한 리셋 프로세스를 도시한 것이다.
도 17는 일 실시예의 비휘발성 메모리 셀의 사시도이다.
도 18a, 도 18b, 도 18c, 도 18d 및 도 18e는 발명의 실시예들의 비휘발성 메모리 셀들을 개요적으로 도시한 측단면도들이다.
도 19a는 메모리 셀의 실시예를 테스트하기 위해 사용되는 테스트 구조의 개요도이다.
도 19b, 도 19c 및 도 19d는 도 19a의 구조의 테스트 결과들을 도시한 정규화한 도면들이다.
도 20a은 비교 메모리 셀을 테스트 하기 위해 사용되는 테스트 구조의 개요도이다.
도 20b, 도 20c 및 도 20d는 도 20a의 구조의 테스트 결과들을 도시한 정규화한 도면들이다.
2 이상의 저항-전환층들(RSL들)을 갖는 가역 저항률-전환 메모리 요소들(RSME)을 포함하는 메모리 시스템이 제공된다. 구현예에서, RSME은, 직렬로, 제 1 전극(E1), 제 1 저항-전환층(RSL1), 산란층 또는 결합 전극인 것으로 간주되는 중간층(IL), 제 2 RSL(RSL2), 및 제 2 전극(E2)을 포함한다. 한 수법에서, RSME은 RSME 구성이 IL의 양측 상에서 대칭인 미러 구성을 갖는다. 그러나, 이러한 미러 구성은 요구되지 않는다.
일반적으로, RSME-기반의 메모리 장치들이 크기가 축소됨에 따라, 결점은 RSME의 셋 또는 리셋 프로세스 동안에 발리스틱(ballistic) 전류 흐름이 RSME과 직렬인 연관된 스티어링 요소에 손상을 가할 수 있거나 혹은 심지어는 매우 감소된 치수들에선 메모리 셀의 동작을 못하게 할 수 있다는 것이다. 또한 일반적으로, RSL-기반의 메모리 장치들의 과다는 RSL의 초기에 절연 특성들이 브레이크다운되는 형성 단계를 필요로 한다. 이 형성 단계는 일반적으로 매우 짧고 매우 큰 방전 전류 피크에 연관되는데, 이것은 후속되는 전환 이벤트들을 위해 RSL의 온-저항 레벨을 설정할 수 있다. 온-저항 레벨이 매우 낮다면(예를 들면, 100 - 30㏀), 연관된 전환 전류들 또한 매우 높으며, 결국 메모리 셀은 매우 작은 기술 노드들에서에선 동작하지 않을 것이다. 셋 또는 리셋 프로세스는 RSL 및 RSME을 위한 저항-전환 동작의 한 유형이다. 이 문제를 해결하기 위해서, 도전성 IL의 양측 상에 개별적인 RSL들을 포함하는 RSME가 제공된다.
특히, 본원에서 제공되는 바와 같은 RSME을 포함하는 메모리 셀은 동작 전류들을 능동적으로 감소시킴으로써 발리스틱 전류 오버슈트를 제한할 수 있다. TiN와 같은 얇은 IL은 전류 오버슈트를 방지할 수 있고, 전류 흐름을 제한할 수 있어, 이에 의해 개개의 RSL에 걸쳐 큰 전계를 생성하기가 더 쉽다. 감소된 전류에 기인하여, 셀의 스티어링 요소에 손상을 가할 가능성이 감소되고, 더 얇은 스티어링 요소가 사용될 수 있어, 메모리 장치를 용이하게 축소하고 아마도 파워 소비를 감소시킬 수 있다. 이온 전류가 여전히 허용되므로 셀의 전환 능력은 유지된다.
RSME은 전자/정공 및 이온 도전에 기초한 전환 전류, 이온 전류의 기하급수적 E-전계 의존성, 및 측정된 전류가 전환 메커니즘을 위한 사용없이 발리스틱 전류라는 것을 포함한 다수의 조사 결과들을 기술하는 개개의 RSL에 대한 질적인 모델에 기초한다. 구체적으로, 질적인 모델은 (i) 아발란치-유형 셋-전류 증가, (ii) 셋 상태를 고 온-저항 상태로 제한하기가 왜 어려운가, (iii) 셋 프로세스에 대한 사이클링 수율의 민감도, (iv) 리셋 전압이 왜 셋 전압보다 높을 수 있는가, (v) 강한 리셋을 위해 높은 리셋 전압이 왜 필요한가, (vi) 강한 리셋을 위해 리셋 전류가 왜 더 높은가를 기술한다. 또한, 발리스틱 전류의 모델은 TiSi, CBRAM(conductive-bridge RAM)와 같은 이외 어떤 다른 "얇은" 저장 물질/이온 메모리들에도 적용될 수 있다. MeOx의 RSL에 있어서, 조사 결과들은 전자/정공 전류가 전환 효과에 기여하는 것이 아니라 MeOx 내에서 발리스틱으로 이동하여 콘택들에만 열을 전달한다는 것과, 그리고 이것이 두꺼운 탄소 또는 상변화 물질들과는 다르다는 것 -이 전류는 셀이 충분히 길다면 메모리 셀 내에서 열을 발생한다- 을 나타낸다.
도 1은 제 1 도체(106)와 제 2 도체 108) 사이에 스티어링 요소(104)와 직렬로 결합된 RSME(102)을 포함하는 저항-전환 메모리 셀(RSMC)(100)의 일 실시예의 단순화한 사시도이다.
RSME(102)은 도전성 중간층(IL)(133)의 양측 상에 RSL들(130, 135)을 포함한다. 언급된 바와 같이, RSL은 2 이상의 상태들 간에 가역적으로 전환될 수 있는 저항률을 갖는다. 예를 들면, RSL은 제 1 전압 및/또는 전류의 인가시 저-저항률 상태로 전환될 수 있는 제조시에 초기 고-저항률(고 저항) 상태에 있을 수 있다. 제 2 전압 및/또는 전류의 인가는 RSL을 고-저항률 상태로 복귀할 수 있다. 대안적으로, RSL은 적합한 전압(들) 및/또는 전류(들)의 인가시 고-저항 상태로 가역적으로 전환될 수 있는 제조시에 초기 저-저항 상태에 있을 수 있다. 메모리 셀에서 사용될 때, 각 RSL(및 RSME의 대응하는 저항 상태)에 대한 한 저항 상태는 RSME의 2진 "0"을 나타낼 수 있고 반면 각 RSL(및 RSME의 대응하는 저항 상태)에 대한 또 다른 저항 상태는 RSME의 2진 "1"을 나타낼 수 있다. 그러나, 2 이상의 데이터/저항 상태들이 사용될 수도 있다. 수많은 가역 저항-변화 물질들 및 가역 저항-변화 물질들을 채용하는 메모리 셀들의 동작은 예를 들면 위에 언급된 미국 특허출원 공개번호 2006/0250836에 기술되어 있다.
일 실시예에서, RSME을 고-저항률 상태(예를 들면, 2진 데이터 "0"을 나타내는)에서 저-저항률 상태(예를 들면, 2진 데이터 "1"을 나타내는)로 전환하는 프로세스를 셋 또는 형성이라고 하며, RSME을 저-저항률 상태에서 고-저항률 상태로 전환하는 프로세스를 리셋이라고 한다. 다른 실시예들에서, 셋 및 리셋 및/또는 데이터 엔코딩은 반대가 될 수 있다. 셋 또는 리셋 프로세스는 2진 데이터를 나타내기 위해 메모리 셀을 요망되는 상태로 프로그램하기 위해 메모리 셀에 대해 수행될 수 있다.
일부 실시예들에서, RSL들(130, 135)은 금속 산화물(MeOx)로부터 형성될 수 있는데, 이의 일예는 Hf02이다.
가역 저항-변화 물질을 사용하여 메모리 셀을 제조하는 것에 관한 더 많은 정보는 참조로 본원에 포함시키는 "Memory Cell That Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same" 명칭의 2009년 1월 1일에 공개된 US 2009/0001343에서 찾아볼 수 있다.
RSME(102)은 전극들(132, 134)을 포함한다. 전극(132)은 비트라인 또는 워드라인(제어 라인)과 같은 도체(108)와 RSL(130) 사이에 위치된다. 일 실시예에서, 전극(132)은 티타늄(Ti) 또는 티타늄 질화물(TiN)로 만들어진다. 전극(134)은 RSL(133)와 스티어링 요소(104) 사이에 위치된다. 일 실시예에서, 전극(134)은 티타늄 질화물(TiN)로 만들어지며, 부착 및 장벽층으로서 작용한다.
스티어링 요소(104)는 다이오드이거나 혹은 RSME(102)에 걸리는 전압 및/또는 이를 통하는 전류 흐름을 선택적으로 제한함으로써 비-오믹 도통을 나타내는 그외 다른 적합한 스티어링 요소일 수 있다. 한 수법에서, 스티어링 요소는 일 방향으로만, 예를 들면, 비트라인에서 워드라인으로 RSME을 통해 전류가 흐르게 할 수 있다. 또 다른 수법에서, 펀치-스루 다이오드와 같은 스티어링 요소는 어느 한 방향으로 RSME을 통해 전류가 흐르게 할 수 있다.
스티어링 요소는 다른 방향으로보다는 한 방향으로 더 쉽게 전류를 도통시키는 일방향 밸브로서 작동한다. 순방향의 방향으로 임계 "턴-온" 전압 미만에서 다이오드는 거의 또는 전혀 전류를 도통하지 않는다. 적합한 바이어싱 기법들의 사용에 의해서, 프로그램하기 위해 개개의 RSME이 선택되었을 때, 이웃한 RSME들의 다이오드들은 이웃한 RSME들을 전기적으로 분리하게 작용하고, 이에 따라 이웃한 RSME들에 걸친 전압이 순방향으로 인가되었을 때 다이오드의 턴-온 전압을 초과하지 않거나 이웃한 RSME들에 역방향으로 인가되었을 땐 역 브레이크다운 전압을 초과하지 않는 한, 우발적인 저항 전환을 방지할 수 있다.
구체적으로, 큰 교차점 어레이의 RSME들에서 상대적으로 큰 전압 또는 전류가 요구될 때, 상부 또는 하부 도체(예를 들면, 워드라인 또는 비트라인)을 어드레스될 RSME과 공유하는 RSME들이 요망되지 않는 저항 전환을 야기하기에 충분한 전압 또는 전류에 노출될 위험이 있다. 사용되는 바이어싱 기법에 따라, 비-선택된 셀들에 걸친 과잉의 누설 전류 또한 우려가 될 수 있다. 다이오드 또는 다른 스티어링 요소의 사용은 이 위험을 극복할 수 있다.
이에 따라, 메모리 셀(100)은 2 또는 3차원 메모리 어레이의 부분으로서 사용될 수 있고, 데이터는 어레이 내 다른 메모리 셀들의 상태에 영향을 미침이 없이 메모리 셀(100)에 기입되고 및/또는 이로부터 판독될 수 있다. 스티어링 요소(104)는 다이오드의 p-영역 위에 n-영역을 갖고 상향을 지향하든 아니면 다이오드의 n-영역 위에 p-영역을 갖고 하향을 지향하든, 수직 다결정질 p-n 또는 p-i-n 다이오드와 같은 임의의 적합한 다이오드를 포함할 수 있다. 혹은, 심지어 두 방향들로 동작할 수 있는 펀치-스루 다이오드 또는 제너 다이오드도 사용될 수 있다. 스티어링 요소 및 RSME은 함께 수직 필라 형상일 수 있다. 다른 수법들에서, RSME의 부분들은 이하 더 논의되는 바와 같이 서로의 옆에 배열된다.
일부 실시예들에서, 스티어링 요소(104)는 이를테면 폴리실리콘, 다결정질 실리콘-게르마늄 합금, 폴리 게르마늄 혹은 이외 어떤 다른 적합한 물질과 같은 다결정질 반도체 물질로부터 형성될 수 있다. 예를 들면, 스티어링 요소(104)는 고농도로 도핑된 n+ 폴리실리콘 영역(142), n+ 폴리실리콘 영역(142) 위에 저농도로 도핑된 또는 진성(의도적으로 도핑되지 않은) 폴리실리콘 영역(144), 및 진성 영역(144) 위에 고농도로 도핑된 p+ 폴리실리콘 영역(146)을 포함할 수 있다. 일부 실시예들에서, 예를 들면, 참조로 본원에 포함시키는 "Deposited Semiconductor Structure To Minimize n-type Dopant Diffusion And Method Of Making" 명칭의 미국 특허출원 공개번호 2006/0087005에 기술된 바와 같이, 실리콘-게르마늄 합금층을 사용할 때 n+ 폴리실리콘 영역(142)으로부터 진성 영역(144) 내로 도펀트 이주를 방지 및/또는 감소시키기 위해 약 10% 이상의 게르마늄을 가진 얇은(예를 들면, 몇 백 옹스트롬 또는 그 미만) 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 n+ 폴리실리콘 영역(142) 상에 형성될 수 있다. n+ 및 p+ 영역들의 위치들은 반대가 될 수도 있음이 이해될 것이다.
피착된 실리콘(예를 들면, 비정질 또는 다결정질)으로부터 스티어링 요소(104)가 제조될 때, 제조되었을 때, 피착된 실리콘을 저 저항률 상태에 두하기 위해 다이오드 상에 실리사이드층이 형성될 수 있다. 이러한 저 저항률 상태는 피착된 실리콘을 저 저항률 상태로 전환하기 위해 큰 전압이 요구되지 않기 때문에 메모리 셀을 더 쉽게 프로그램할 수 있게 한다.
참조로 본원에 포함시키는 미국특허 7,176,064, "Memory Cell Comprising a Semicondcutor Junction Diode Crystallized Adjacent to a Silicide"에 기술된 바와 같이, 어닐링 동안 티타늄 및/또는 코발트와 같은 실리사이드-형성 물질들은 피착된 실리콘과 반응하여 실리사이드층을 형성한다. 티타늄 실리사이드 및 코발트 실리사이드의 격자 간격은 실리콘에 가까워, 이러한 실리사이드층들은 피착된 실리콘이 결정화(예를 들면, 실리사이드층은 어닐링동안 실리콘 다이오드의 결정질 구조를 향상시킨다)할 때 이웃한 피착된 실리콘에 대한 "결정화 템플레이트들" 또는 "시드들"로서 작용할 수 있다. 그럼으로써 더 낮은 저항률 실리콘이 제공된다. 유사한 결과들이 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대해 달성될 수 있다.
도체들(106, 108)은 이를테면 텅스텐, 임의의 적합한 금속, 고농도로 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드, 등과 같은 임의의 적합한 도전성 물질을 포함한다. 도 1의 실시예에서, 도체들(106, 108)은 레일-형상이며 서로 다른 방향들(예를 들면, 실질적으로 서로 수직하게)로 확장한다. 이외 다른 도체 형상들 및/또는 구성들이 사용될 수도 있다. 일부 실시예들에서, 장치 수행을 개선하고 및/또는 장치 제조를 원조하기 위해 도체들(106, 108)과 함께 장벽층들, 부착 층들, 반반사 코팅들 및/또는 등(도시되지 않음)이 사용될 수도 있다. 도체들(106)은 워드라인일 수 있고 반면 도체(108)는 비트라인이며, 그 반대도 그러하다.
RSME(102)이 도 1에서 스티어링 요소(104) 위에 위치된 것으로서 도시되었으나, 대안적 실시예들에서 RSME(102)은 스티어링 요소(104) 밑에 위치될 수 있음이 이해될 것이다. 그외 여러 다른 구성들도 가능하다. RSL은 단극성 또는 양극성 저항-전환 특징들을 나타낼 수 있다. 단극성 저항-전환 특징에서, 셀 및 리셋 프로세스들 둘 다를 위해 사용되는 전압들은 극성이 동일한데, 즉 둘 다 양이거나 둘 다 음이다. 반대로, 양극성 저항-전환 특징에서, 셋 및 리셋 프로세스들을 위해 서로 반대되는 극성 전압들이 사용된다. 구체적으로, 리셋 프로세스를 위해 사용되는 전압은 음인 반면 셋 프로세스를 위해 사용되는 전압은 양일 수 있고, 혹은 리셋 프로세스를 위해 사용되는 전압이 양인 반면 셋 프로세스를 위해 사용되는 전압은 음일 수 있다.
도 2a는 도 1의 복수의 메모리 셀들(100)로부터 형성된 제 1 메모리 레벨(114)의 부분의 단순화한 사시도이다. 간단하게 하기 위해서, RSME(102), 스티어링 요소(104), 장벽층(113)은 개별적으로 도시되지 않았다. 메모리 어레이(114)는 복수 메모리 셀들이 결합되는(도시된 바와 같이) 복수의 비트라인들(제 2 도체들(108)) 및 워드라인들(제 1 도체들(106))을 포함하는 "교차점" 어레이이다. 복수 레벨들의 메모리일 수 있는 바와 같이, 그외 다른 메모리 어레이 구성들이 사용될 수도 있다.
도 2b는 제 2 메모리 레벨(120) 밑에 위치된 제 1 메모리 레벨(118)을 포함하는 모노리식 3차원 어레이(116)의 부분의 단순화한 사시도이다. 도 3의 실시예에서, 각 메모리 레벨(118, 120)은 교차점 어레이에서 복수의 메모리 셀들(100)을 포함한다. 간단하게 하기 위해 도 2b엔 도시되지 않았지만 제 1 및 제 2 메모리 레벨들(118, 120) 사이에 추가의 층들(예를 들면, 레벨간 유전체)이 있을 수도 있음이 이해될 것이다. 추가의 레벨들의 메모리일 수 있는 바와 같이, 그외 다른 메모리 어레이 구성들이 사용될 수도 있다. 도 2b의 실시예에서, 모든 다이오드들은 다이오드의 하부 또는 상부 상에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 채용되는지 여부에 따라 이를테면 상향 또는 하향과 같은 동일 방향을 "지향"할 수 있어, 다이오드 제조를 단순화시킨다.
일부 실시예들에서, 참조로 본원에 포함시키는 미국특허 6,952,030, "High-Density Three-Dimensional Memory Cell"에 기술된 바와 같이 메모리 레벨들이 형성될 수 있다. 예를 들면, 제 1 메모리 레벨의 상측 도체들은 도 2c에 도시된 바와 같이 제 1 메모리 레벨 위에 위치되는 제 2 메모리 레벨의 하측 도체들로서 사용될 수 있다. 이러한 실시예들에서, 참조로 본원에 포함시키는 "Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current" 명칭의 미국특허 7,586,773에 기술된 바와 같이, 이웃한 메모리 레벨들 상에 다이오드들은 바람직하게 서로 반대되는 방향들로 지향한다. 예를 들면, 제 1 메모리 레벨(118)의 다이오드들은 화살표 A1으로 나타낸 바와 같이 상향으로 지향하는 다이오드들일 수도 있고(예를 들면, 다이오드들의 하부에 p 영역들을 갖는), 반면 제 2 메모리 레벨(120)의 다이오드들은 화살표 A2로 나타낸 바와 같이 하향으로 지향하는 다이오드들일 수도 있고(예를 들면, 다이오드들의 하부에 n 영역들을 갖는), 그 반대로 그러하다.
모노리식 3차원 메모리 어레이는 개재되는 기판들이 없이 웨이퍼와 같은 단일 기판 위에 복수 메모리 레벨들이 형성되는 것이다. 현존의 레벨 또는 레벨들의 층들 바로 위에 한 메모리 레벨을 형성하는 층들이 피착 또는 성장된다. 대조적으로, 참조로 본원에 포함시키는 Leedy, 미국특허 5,915,167, "Three Dimensional Structure Memory"에서와 같이, 개별적 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로의 위에 부착함으로써, 적층된 메모리들이 만들어졌다. 본딩 전에 메모리 레벨들로부터 기판들은 얇아지거나 제거될 수 있지만, 그러나 메모리 레벨들은 초기에 개별적 기판들 상에 형성되기 때문에, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
위에 예들은 개시된 배열들에 따라 원통 또는 필라 형상의 메모리 셀들 및 레일들의 형상들의 도체들을 보여준다. 그러나, 본원에 기술되는 기술은 메모리 셀을 위한 임의의 한 특정한 구조로 제한되지 않는다. RSME들을 포함하는 메모리 셀들을 형성하기 위해 다른 구조들이 사용될 수도 있다. 예를 들면, 각각을 참조로 본원에 포함시키는 미국특허 6,952,043, 6,951,780, 6,034,882, 6,420,215, 6,525,953 및 7,081,377은 RSME들을 사용하게 개조될 수 있는 메모리 셀들의 구조들의 예들을 제공한다. 또한, 본원에 기술되는 기술들에 다른 유형들의 메모리 셀들이 사용될 수도 있다.
도 3은 본원에 기술되는 기술을 구현할 수 있는 메모리 시스템(300)의 일예를 도시하는 블록도이다. 메모리 시스템(300)은 위에 기술된 바와 같이 2 또는 3차원 어레이의 메모리 셀들일 수 있는 메모리 어레이(302)를 포함한다. 일 실시예에서, 메모리 어레이(302)는 모노리식 3차원 메모리 어레이이다. 메모리 어레이(302)의 어레이 단말 라인들은 행들로서 구성된 여러 층(들)의 워드라인들 및 컬럼들로서 구성된 여러 층(들)의 비트라인들을 포함한다. 그러나, 이외 다른 방위들이 구현될 수도 있다.
메모리 시스템(300)은 행 제어 회로(320)를 포함하며, 이의 출력들(308)은 메모리 어레이(302)의 각각의 워드라인들에 연결된다. 행 제어 회로(320)는 시스템 제어 로직 회로(330)로부터 한 그룹의 M 행 어드레스 신호들 및 하나 이상의 여러 제어 신호들을 수신하며, 전형적으로 판독 및 프로그래밍(예를 들면, 셀 및 리셋) 둘 다의 동작들을 위해 행 디코더들(322), 어레이 단말 구동기들(324), 및 블록 선택 회로(326)와 같은 회로들을 포함할 수 있다. 또한, 메모리 시스템(300)은 컬럼 제어 회로(310)를 포함하며 이의 입력/출력들(306)은 메모리 어레이(302)의 각각의 비트라인들에 연결된다. 컬럼 제어 회로(306)는 시스템 제어 로직(330)으로부터 한 그룹의 N 컬럼 어드레스 신호들 및 하나 이상의 여러 제어 신호들을 수신하며, 전형적으로 감지 증폭기들(318), 및 I/O 멀티플렉서들을 포함하여, 판독/기입 회로뿐만 아니라, 컬럼 디코더들(312), 어레이 단말 수신기들 또는 구동기들(314), 블록 선택 회로(316)와 같은 회로들을 포함할 수 있다. 시스템 제어 로직(330)은 호스트로부터 데이터 및 지령들을 수신하고 호스트에 출력 데이터를 제공한다. 다른 실시예들에서, 시스템 제어 로직(330)는 별도의 제어기 회로로부터 데이터 및 지령들을 수신하고 제어기 회로는 호스트와 통신하면서, 이 제어기 회로에 출력 데이터를 제공한다. 시스템 제어 로직(330)은 메모리 시스템(300)의 동작을 제어하기 위한 하나 이상의 상태 머신들, 레지스터들 및 그외 다른 제어 로직을 포함할 수 있다. 예를 들면, 이하 더 논의되는 기입 회로(460), 판독 회로(461) 및 클램프 제어 회로(464)가 제공될 수도 있다.
일 실시예에서, 도 3에 도시된 모든 성분들은 단일 집적회로 상에 배열된다. 예를 들면, 시스템 제어 로직(330), 컬럼 제어 회로(310) 및 행 제어 회로(320)는 기판의 표면 상에 형성될 수 있고, 모노리식 3차원 메모리 어레이 내 메모리 어레이(302)는 기판 위에(따라서, 시스템 제어 로직(330), 컬럼 제어 회로(310) 및 행 제어 회로(320) 위에) 형성될 수 있다. 일부 경우들에 있어서, 제어 회로의 부분은 메모리 어레이의 일부와 동일한 층들 상에 형성될 수 있다.
메모리 어레이를 탑재하는 집적회로들은 일반적으로 어레이를 다수의 부-어레이들 또는 블록들로 세분한다. 블록들은 예를 들면, 16, 32, 또는 다른 개수의 블록들을 내포하는 베이들로 함께 더욱 그룹화될 수 있다. 자주 사용되는 바와 같이, 부-어레이는 일반적으로 디코더들, 구동기들, 감지 증폭기들, 및 입력/출력 회로들에 의해 중단되지 않는 인접한 워드라인 및 비트라인을 갖는 인접한 한 그룹의 메모리 셀들이다. 이것은 다양한 이유들 중 어느 것을 위해 행해진다. 예를 들면, 워드라인들 및 비트라인들의 저항 및 캐패시턴스로부터 비롯되는 이러한 라인들을 횡단해 내려가는 신호 지연들(즉, RC 지연들)은 큰 어레이에선 매우 현저할 수 있다. 이들 RC 지연들은 각 워드라인 및/또는 각 비트라인의 길이가 감소되도록 더 큰 어레이를 한 그룹의 더 작은 부-어레이들로 세분함으로써 감소될 수 있다. 또 다른 예로서, 한 그룹의 메모리 셀들에 액세스하는 것에 연관된 파워는 주어진 메모리 사이클 동안 동시에 액세스될 수 있는 메모리 셀들의 수로 상한을 결정할 수 있다. 결국, 큰 메모리 어레이는 동시에 액세스되는 메모리 셀들의 수를 감소시키기 위해 더 작은 부-어레이들로 자주 세분된다. 그럼에도불구하고, 쉽게 설명하기 위해서, 어레이는 일반적으로 디코더들, 구동기들, 감지 증폭기들, 및 입력/출력 회로들에 의해 중단되지 않는 인접한 워드라인 및 비트라인을 갖는 인접한 한 그룹의 메모리 셀들을 지칭하기 위해 부-어레이와 동의어로 사용될 수도 있다. 집적회로는 하나 또는 하나 이상의 메모리 어레이를 포함할 수 있다.
위에 기술된 바와 같이, RSME(102)은 이의 RSL들 각각을 가역적으로 전환함으로써 2 이상의 상태들 간에 가역적으로 전환될 수 있다. 예를 들면, RSME은 제 1 전압 및/또는 전류의 인가시 저-저항률 상태로 전환될 수 있는 제조시 초기 고-저항률 상태에 있을 수 있다. 제 2 전압 및/또는 전류의 인가는 RSME을 고-저항률 상태로 복귀시킬 수 있다. 메모리 시스템(300)은 본원에 기술되는 임의의 RSME에 사용될 수 있다.
도 4a는 단극성 RSL의 실시예에 대해 전류에 대한 전압의 그래프이다. x-축은 전압의 절대값을 나타내며, y-축은 전류를 나타내며, 라인들은 그래프의 원점에서 만나게 조절된다. 셋 프로세스에서, 라인(404)은 고-저항률 리셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(406)은 Vset에서 저-저항률 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(400)은 저-저항률 셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(402)은 Vreset에서 고-저항률 리셋 상태로의 천이를 나타낸다. 예는 전압의 극성이 셋 및 리셋 전환 둘 다에 대해 동일한 단극성 동작 모드를 보여준다.
RSL의 상태를 판정하기 위해서, RSL에 걸쳐 전압이 인가될 수 있고, 결과적인 전류가 측정된다. 높거나 낮은 측정된 전류는 RSL이 각각 저- 또는 고-저항률 상태에 있음을 나타낸다. 일부 경우들에 있어서, 고 저항률 상태는 저 저항률 상태보다 실질적으로 더 높은데, 예를 들면, 2 혹은 3 자리수 크기(100 - 1,000)의 배로 더 높다. 서로 다른 I-V 특징들을 갖는 RSL의 다른 변형예들이 본원에 기술에 사용될 수도 있음에 유의한다.
리셋 상태에 있을 때, RSME은 0과 Vset 사이의 인가된 전압에 응하여 라인(404)에 의해 도시된 저항 특징들을 나타낸다. 그러나, 셋 상태에 있을 때, RSME은 0과 Vreset 사이의 인가된 전압, Vreset < Vset, 에 응하여 라인(400)에 의해 도시된 저항 특징들을 나타낸다. 이에 따라, RSME은 RSME의 저항 상태에 따라 동일 전압 범위(예를 들면, 0과 Vreset 사이) 내 동일 전압들에 응하여 서로 다른 저항 특징들을 나타낸다. 판독 동작에서, 고정된 전압 Vread<Vreset이 인가될 수 있고, 이에 응하여 감지된 전류는 셋 상태에서 Ia이며 혹은 리셋 상태에서 Ib이다. 이에 따라 RSL 또는 RSME의 상태는 이의 I-V 특징의 적어도 한 지점을 확인함으로써 감지될 수 있다.
RSME은 한 수법에서 각각이 실질적으로 유사한 단극성 전환 특징을 나타내는 복수 RSL들을 포함할 수 있다.
도 4b는 두 예시적 단극성 RSL들의 서로 다른 I-V 특징들을 도시한 그래프이다. 2 이상의 단극성 RSL들에 있어서, I-V(전류- 전압) 특징들은 실질적으로 동일할 수 있고, 따라서 I는 공통의 레이트로 V와 함께 증가하고, 셋 및/또는 리셋 레벨들은 예를 들면 실질적으로 동일할 수 있다. 또는, 예를 들면 I가 RSL들 중 하나에 대해 더 빠르게 V와 함께 증가하게 혹은 셋 및/또는 리셋 레벨들이 서로 다를 수 있게 RSL들의 I-V 특징들은 서로 다를 수 있다. 이 예에서, "A"는 제 1 유형의 RSL을 나타내며, "B"는 제 2 유형의 RSL을 나타내고, RSL들은 서로 다른 단극성 저항-전환 특징들을 갖는다. x-축은 전압(V)을 나타내고 y-축은 전류(I)를 나타낸다. 유형 "A" RSL에 있어서, 라인들(400, 402, 404, 406)은 도 4a에서 동일하다. 또한, 유형 "A" RSL에 있어서, VsetA은 셋 전압이고, VresetA은 리셋 전압이고, IresetA은 리셋 전류이고 Iset_imitA은 전류 설정 한도이다. 유형 "B" RSL에 있어서, 라인들(420, 422, 424, 426)은 각각 라인들(400, 402, 404, 406)에 대응한다. 또한, 유형 "B" RSL에 있어서, VsetB은 셋 전압이고, VresetB은 리셋 전압이고, IresetB은 리셋 전류이고 Iset_limitB은 전류 설정 한도이다. 여기에 보인 수법에서, VsetA>VsetB, VresetA>VresetB, IresetA>IresetB, 및 Iset_limitA>Iset_limitB이지만, 그러나 이것은 예일 뿐이고, 이외 다른 대안적 관계들이 적용될 수 있다.
2 이상의 RSL들이 동일 RSME에 있을 때, RSME의 전환 특징은 RSL들 각각의 전환 특징의 함수가 될 것이다. 셋 프로세스 동안, 예를 들면, V가 증가됨에 따라, 유형 "B" RSL은 전압이 각 RSL에 걸쳐 똑같이 분할되었다면 유형 "A" RSL보다 먼저 전환할 수도 있을 것이다. 유사하게, 리셋 프로세스 동안, 예를 들면, V가 증가됨에 따라, 유형 "B" RSL은 각 RSL에 동일한 전압이 인가되었다고 가정하면, 유형 "A" RSL 보더 먼저 전환할 수도 있을 것이다.
대안적으로, 유형 "A" 및 "B" RSL들이 서로 반대되는 극성의 서로 다른 I-V 특징들을 갖는 것이 가능하다. 예를 들면, VsetB<0V 및 VresetB<0인 반면 VsetA>0V 및 VresetA>0V을 취할 수도 있을 것이다. 예로서, 유형 "A" RSL의 특징은 도 4a에 기술된 바와 같을 수 있고 반면 유형 "B" RSL의 특징은 이하 도 4c에 기술된 바와 같을 수 있다. 또한, 이론적으로, RSME 내 한 RSL이 단극성 특징을 가지며 RSME 내 또 다른 RSL이 양극성 특징을 갖는 것도 가능하다. 그러나, RSME 내 모든 RSL들 중에 단지 한 종류의 전환 특징(단극성 또는 양극성)을 사용하는 것은 단순화한 제어 기법을 가능하게 할 수 있다.
일부 경우들에 있어서, RSME의 판독은 RSL들 중 하나의 데이터 상태를 전환한다. 예를 들면, 제 1 RSL이 저 저항 상태에 있고 제 2 RSL이 고 저항 상태에 있을 때, 고 저항 상태가 저 저항 상태보다 몇자리수 크기로 더 높았다고 가정하면, 판독 동작은 근본적으로 어떠한 전류도 검출하지 않을 것이다. 즉, 각 RSL의 저항의 합과 동일한 RSME의 저항은 매우 높을 것이며, 따라서 전류는 매우 낮거나 근본적으로 제로가 될 것이다. 판독 동작은 제 2 RSL을 저 저항 상태로 전환할 수도 있을 것이며, 따라서 RSME의 저항이 낮았으며, 이를 통하는 전류는 상대적으로 높아 검출할 수 있다. 기입 백(write back) 동작은 제 2 RSL을 다시 고 저항 상태로 전환하기 위해 다음에 수행될 수도 있을 것이다.
RSME의 전극들에 걸쳐 전압이 인가될 때, 이것은 비례하여 각 RSL의 저항에 따라 각 RSL에 걸쳐 분할될 것이다. 제 1 RSL이 저 저항 상태에 있고 제 2 RSL이 고 저항 상태에 있을 때, 제 1 RSL은 전극에 전위를 IL에 전달할 것이며, 따라서 실질적으로 모든 전압이 제 2 RSL에 걸쳐 인가된다. 이 전압은 이것이 적합한 크기 및 극성을 갖는다면 제 2 RSL을 전환할 것이다.
또한, RSL은 참조로 본원에 포함시키는 Sun et al, "Coexistence of the bipolar and unipolar resistive switching behaviours in Au/SrTi03/Pt cells," J. Phys. D: Appl. Phys. 44, 125404, March 10, 2011에 기술된 바와 같이, 단극성 또는 양극성 장치로서 동작될 수 있는 물질을 사용할 수 있다.
도 4c는 또 다른 예시적 단극성 RSL의 I-V 특징들을 나타내는 그래프이다. 도 4a의 특징과 비교해서, 셋 및 리셋 프로세스들 동안에 양이 아니라 음 전압들이 사용된다. 셋 프로세스에서, 라인(434)은 고-저항률, 리셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(436)은 Vset에서 저-저항률, 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(430)은 저-저항률, 셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(432)은 Vreset에서 고-저항률, 리셋 상태로의 천이를 나타낸다. Vread, Vreset, Vset 및 Vf은 모두 음 전압들이다. 판독 동작에서, 고정된 전압 Vread>Vreset가 인가될 수 있고, 이에 응하여 감지된 전류는 셋 상태에서 Ia이거나 리셋 상태에서 Ib이다.
도 4d는 예시적 양극성 RSL의 I-V 특징들을 나타내는 그래프이다. 여기에서, 셋 및 리셋 프로세스들에 대해 서로 반대되는 극성 전압들이 사용된다. 또한, 셋 프로세스에 대해 양의 전압들이 사용되고 리셋 프로세스에 대해 음 전압들이 사용된다. 이 양극성 RSL에서, 셋 프로세스는 양의 전압이 인가되었을 때 행해지고, 리셋 프로세스는 음 전압이 인가되었을 때 행해진다. 셋 프로세스에서, 라인(444)은 고-저항률, 리셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(446)은 Vset에서 저-저항률, 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(440)은 저-저항률, 셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(442)은 Vreset에서 고-저항률, 리셋 상태로의 천이를 나타낸다. Vset 및 Vf는 양의 전압들이고 Vreset은 음 전압이다.
도 4e는 또 다른 예시적 양극성 RSL의 I-V 특징들을 나타내는 그래프이다. 이 양극성 RSL에서, 리셋 프로세스는 양의 전압이 인가될 때 행해지며, 셋 프로세스는 음 전압이 인가될 때 행해진다. 셋 프로세스에서, 라인(454)은 고-저항률, 리셋 상태에 있을 때 RSL의 I-V 특징을 나타내고, 라인(456)은 Vset에서 저-저항률, 셋 상태로의 천이를 나타낸다. 리셋 프로세스에서, 라인(450)은 저-저항률, 셋 상태에 있을 때 RSL의 I-V 특징을 나타내며, 라인(452)은 Vreset에서 고-저항률, 리셋 상태로의 천이를 나타낸다. Vset 및 Vf은 양의 전압들이고 Vreset은 음 전압이다.
도 4d 및 도 4c에서 Ireset 레벨이 Iset 레벨보다 높을지라도, 이것은 그 반대가 될 수도 있음이 강조되어야 할 것이다. 이것은 도 4d 및 도 4c에서 Iset 레벨이 반대되는 극성에 대해 Ireset 레벨보다 높을 수 있음을 의미한다.
도 5는 메모리 셀의 상태를 판독하기 위한 회로의 실시예를 도시한 것이다. 메모리 어레이의 부분은 메모리 셀들(550, 552, 554, 556)을 포함한다. 많은 비트라인들 중 2개와 많은 워드라인들 중 2개가 도시되었다. 비트라인(559)은 셀들(550, 554)에 결합되고, 비트라인(557)은 셀들(552, 556)에 결합된다. 비트라인(559)은 선택된 비트라인이고 예를 들면 2V에 있을 수 있다. 비트라인(557)은 비-선택된 비트라인이고 예를 들면 그라운드에 있을 수 있다. 워드라인(547)은 선택된 워드라인이고 예를 들면 0V에 있을 수 있다. 워드라인(549)은 비-선택된 워드라인이고 예를 들면 2V에 있을 수 있다.
비트라인들(559) 중 하나에 대한 판독 회로는 트랜지스터(558)를 통해 비트라인에 연결되는 것으로 도시되었는데, 이것은 대응하는 비트라인을 선택 또는 선택하지 않기 위해 컬럼 디코더(312)에 의해 공급되는 게이트 전압에 의해 제어된다. 트랜지스터(558)는 비트라인을 데이터 버스(563)에 연결한다. 기입 회로(560)(시스템 제어 로직(330)의 부분이다)는 데이터 버스에 연결된다. 트랜지스터(562)는 데이터 버스에 연결하고 클램프 제어 회로(564)(시스템 제어 로직(330)의 부분이다)에 의해 제어되는 클램프 장치로서 동작한다. 또한, 트랜지스터(562)는 데이터 래치(568)를 포함하는 감지 증폭기(566)에 연결된다. 감지 증폭기(566)의 출력은 데이터 출력 단자에(시스템 제어 로직(330), 제어기 및/또는 호스트에) 연결된다. 또한, 기입 회로(560)는 감지 증폭기(566) 및 데이터 래치(568)에 연결된다.
RSME의 상태를 판독하려고 시도할 때, 모든 워드라인들은 먼저 Vread(예를 들면, 대략 2V)에 바이어스되고 모든 비트라인들은 그라운드에 있다. 이어, 선택된 워드라인은 그라운드가 되게 한다. 예를 들면, 이 논의는 판독을 위해 메모리 셀(550)이 선택되는 것을 가정할 것이다. 하나 이상의 선택된 비트라인들(559)은 데이터 버스(트랜지스터(558)를 턴 온함으로써) 및 클램프 장치(트랜지스터(562)의 임계 전압인 ~2V + Vth를 수신하는 트랜지스터(562))을 통해 Vread가 되게 한다. 클램프 장치의 게이트는 Vread 이상이지만 비트라인을 거의 Vread에 유지하기 위해 제어된다. 한 수법에서, 선택된 메모리 셀(550)에 의해 감지 증폭기 내 감지 노드로부터 트랜지스터(562)를 통해 전류를 가져온다. 감지 노드는 고-저항률 상태 전류와 저-저항률 상태 전류 사이에 있는 기준 전류를 수신할 수 있다. 감지 노드는 셀 전류와 기준 전류 간에 전류 차이에 대응하여 이동한다. 감지 증폭기(566)는 감지된 전압을 기준 판독 전압에 비교함으로써 데이터 출력 신호를 발생한다. 메모리 셀 전류가 기준 전류보다 크다면, 메모리 셀은 저-저항률 상태에 있으며, 감지 노드에 전압은 기준 전압보다 낮을 것이다. 메모리 셀 전류가 기준 전류보다 작다면, 메모리 셀은 고-저항률 상태에 있으며, 감지 노드에 전압은 기준 전압보다 높을 것이다. 감지 증폭기(566)로부터 출력 데이터 신호는 데이터 래치(568)에 래치된다.
다시 도 4a를 참조하면, 예를 들어, 고-저항률 상태에 있는 동안, 전압(Vset) 및 충분한 전류가 인가된다면, RSL은 저-저항률 상태로 셋될 것이다. 라인(404)은 Vset가 인가될 때 행동을 보여준다. 전압은 다소 일정한 그대로 있을 것이며 전류는 Iset_limit을 향하여 증가할 것이다. 어떤 시점에서, RSL는 셋될 것이며 장치 행동은 라인(406)에 기반할 것이다. 처음 RSL이 설정되고, 장치를 셋하기 위해 Vf(형성 전압)가 필요할 것임에 유의한다. 그후에, Vset는 사용될 장치를 셋하기에 충분하다. 형성 전압(Vf)은 절대 크기에서 Vset보다 클 수 있다.
저-저항률 상태(라인(400))에 있는 동안, Vreset 및 충분한 전류(Ireset)가 인가된다면, RSL은 고-저항률 상태로 리셋될 것이다. 라인(400)은 Vreset가 인가되었을 때 행동을 보여준다. 어떤 시점에서, RSL은 리셋될 것이며 장치 행동은 라인(402)에 기반할 것이다.
일 실시예에서, Vset는 대략 7V이고, Vreset은 대략 9V이며, Iset_limit은 대략 10㎂이고, Ireset은 100nA만큼 낮을 수도 있을 것이다. 이들 전압들 및 전류들은 직렬의 RSME 및 다이오드가 취해진 도 5의 회로에 적용한다.
도 6a - 도 6m은 예를 들면 RSME의 수직 또는 수평면에서 단면도일 수 있다.
도 6a는 RSME 및 RSME 밑에 스티어링 요소(SE)을 갖는 예시적 메모리 셀을 도시한 것이다. 메모리 셀은 다양한 구성들을 가질 수 있다. 한 구성은 한 층에 각각의 유형의 물질이 제공되는 적층된 구성이며, 각 층은 그 위에 층 밑에 위치되고 전형적으로 유사한 단면적을 갖는다. 또 다른 가능한 구성에서 하나 이상의 층들은 하나 이상의 다른 층들과 단 대 단으로 배열될 수 있다(도 6f - 도 6j 참조).
도면들에서 서로에 이웃한 것으로 도시된 임의의 2개의 층들 또는 물질들은 서로 접촉하여 있을 수 있음에 유의한다. 그러나, 달리 특정되지 않는 한, 이것은 요구되지 않으며, 서로에 이웃한 것으로 도시된 임의의 2개의 층들 또는 물질들은 도시되지 않은 다른 물질들의 하나 이상의 층들에 의해 분리될 수도 있다. 또한, 일부 경우들에 있어서, 물질은 Si층 상에 형성되는 SiOx층과 같은, 제조의 부산물로서 형성될 수 있다. 이러한 부산물들이 반드시 도면들에서 되시되지는 않았다. 또한, 기술되는 구현들의 변형들이 가능하다. 예를 들면, 각 구현에서 층들의 순서는 예를 들면 워드라인이 위에 있고 비트라인이 아래에 있게 반대가 될 수 있다. 하나 이상의 중간층들은 도시된 층들 각각 사이에 제공될 수 있다. 또한, 스티어링 요소의 위치는 RSL들을 포함하는 다른 층들 위에 또는 밑에 위치되게 변경될 수 있다. 층들의 방위는 수직에서 수평 또는 이외 어떤 다른 방위로 수정될 수 있다. 공통의 도전성 경로를 형성할 수 있는 복수의 층들 또는 부분들은 직렬로 연결되었다라고 한다.
메모리 셀은 메모리 장치의 비트라인에 연결되는 W 또는 NiSi와 같은 비트라인 콘택(BLC) 물질을 포함한다. 비트라인은 한 유형의 제어 라인이며, 따라서 BLC는 또한 제 1 제어 라인에의 콘택이다. 다음에 직렬 경로에서 BLC는, 장벽로서 작용할 뿐만 아니라 BLC를 RSME에 부착하는 것을 돕는 TiN과 같은 제 1 부착 층(AL1)이다. TiN 층은 스퍼터링과 같은 임의의 통상적인 방법에 의해 피착될 수 있다. 다음에 직렬 경로에서 RSME은 다이오드와 같은 스티어링 요소(SE)이다. 스티어링 요소는 셀들을 이들의 RSME들을 전환함으로써 이들의 각각의 데이터 상태들을 변경하기 위해 개별적으로 제어하기 위해서, 워드라인들 및 비트라인들을 통해 선택적으로 하나 이상의 메모리 셀들에 전압 또는 전류와 같은 신호가 인가될 수 있게 하다. RSME의 저항-전환 행동은 SE와는 무관하다. SE는 자체가 저항-전환 행동을 가질 수도 있을 것이지만, 그러나, 이 행동은 RSME의 저항-전환 행동과는 무관할 것이다.
다음에 직렬 경로에서 SE는 TiN과 같은 제 2 부착층(AL2)이다. 다음에 직렬 경로에서 AL2는 메모리 장치의 워드라인에 연결되는 W 또는 NiSi와 같은 워드라인 콘택(WLC) 물질이다. 워드라인은 한 유형의 제어 라인이며, 따라서 WLC는 또한 제 2 제어 라인에의 콘택이다. 메모리 셀의 도시된 부분들은 이에 따라 직렬로 배열된다.
도 6b는 스티어링 요소(SE)가 RSME 위에 있는 RSME을 갖는 메모리 셀의 대안적 구성을 도시한 것이다. 위에서 아래로 다른 층들의 순서 또한 아래에서 위로 반대가 될 수 있다.
도 6c는 수직 적층에서 미러 저항성 전환(MRS)으로서 도 6a의 RSME의 구현예를 도시한 것이다. RSME은 일부 구성들에선 상부 전극인 제 1 전극(E1), 제 1 저항-전환층(RSL1), 및 도전성 중간층(IL) -산란층, 결합 전극 또는 결합층으로서 작용한다- 을 포함한다. 또한, RSME은 제 2 RSL(RSL2), 및 일부 구성들에선 하부 전극인 제 2 전극(EL2)을 포함한다. RSL들은 예를 들면 가역 RSL들일 수 있다. 가역 RSL은 한 상태에서 또 다른 상태 그리고 다시 한 상태로 전환될 수 있다. IL은 전기적으로 E1과 E2 사이에 그리고 이들과 직렬로 있다. RSL1은 전기적으로 E1과 IL 사이에 그리고 이들과 직렬로 있다. RSL2은 전기적으로 E2와 IL 사이에 그리고 이들과 직렬로 있다. "사이에 전기적으로" 또는 유사한 것은 전기적으로 도전성 경로 내를 의미할 수 있다. 예를 들면, IL은 물리적으로 E1과 E2 사이에 있거나 없이 전기적으로 E1과 E2 사이에 있을 수 있다.
예를 들면, RSME은 2개의 양극성 멤리스터(메모리-저항기) 요소들을 한 미러 저항성 전환(MRS)으로 반-직렬(anti-serial)로 연결함으로써 형성될 수 있다. 멤리스터는 저항이 장치를 통하는 전류 및 이에 걸리는 전압의 이력의 함수인 수동 2 단자 회로 요소이다. 이러한 MRS는 n-형 실리콘과 같은 E1을 포함하는 제 1 멤리스터 요소, 하프늄 산화물(Hf02) 또는 하프늄 실리콘 옥시나이트라이드(HfSiON)와 같은 천이 금속 산화물일 수 있는 RSL1, 및 산소와 화학적 반응이 일어날 수 있는 산화가능 전극(이를테면 TiN)일 수 있는 IL로 만들어질 수 있다.
RSME은 동일한(혹은 서로 다른) 물질들로 만들어지나 역 순서이고 IL의 산화가능한 전극을 공유하는 제 2 멤리스터 요소를 포함한다. 또한, 제 1 및 제 2 멤리스터 요소들은 한 수법에서 둘 다 양극성 또는 단극성 I-V(전류-전압) 특징들을 가질 수 있다. 또 다른 수법에서, 멤리스터 요소들 중 하나는 단극성 특징을 가지며, 다른 멤리스터 요소는 양극성 특징을 갖는다. 두 멤리스터 요소들을 한 RSME으로 합체함으로써, RSME은 구성하는 멤리스터 요소들의 I-V 특징들의 중첩인, 그렇지만 개개의 멤리스터 요소들보다 훨씬 낮은 전류들에서 동작하고 있다는 추가의 잇점이 있는, I-V 특징을 갖는다.
더 일반적으로, RSME은 구성하는 RSL들의 I-V 특징들의 중첩인, 그렇지만 낮은 전류들에서 동작을 할 수 있게 하는, I-V 특징을 가질 것이다.
IL은 RSL들로부터 IL에 진입하는 전자들을 산란하고, 그럼으로써 전환 메커니즘에 기여하지 않는 전자 흐름을 느려지게 함으로써 스티어링 요소에의 손상을 피하게 하는 산란층으로서 작용한다. 또한, IL은 E1 및 E2의 전위들을 설정함으로써 RSME에 인가되는 전압에 용량성으로 결합되는 결합 전극 또는 층으로서 작용한다.
이러한 산란을 통해, IL은 저 전류 동작을 달성하면서도 셋 또는 리셋 프로세스 동안 피크 전류 흐름을 감소시키는 저항을 제공한다. 전류 제한 동작은 IL 층의 2가지 측면들로부터 비롯되는 것으로 생각된다. 먼저, 핫 전자들이 전자-전자 상호작용에 의해 IL 층 내에 매우 잘 산란된다. 두 번째로, RSL들 중 하나가 브레이크다운하여 과도한 전하 Q를 IL으로 전달하기 시작하는 즉시, RSL 상에 인가된 전압은 V=Q/C만큼 유효하게 감소되며, 여기에서 C는 전극들(E1, E2)을 향하여 IL층의 캐패시턴스이다. 동시에, 이제 더 높은 전압은 제 2 RSL에 있어, 제 2 RSL의 브레이크다운을 유발한다. 전하 Q의 가용한 량은 제한되기 때문에, 여기에서 흐를 수 있는 전류 또한 매우 제한된다. 이렇게 하여, 이 RSME은 저 전류들에서 메모리 셀의 동작을 가능하게 한다. 저항은 전자들을 산란시켜 인가된 바이어스 전압에 매우 효율적인 네거티브 피드백을 제공하여 전환이 저 전류들에서 일어날 수 있게 하는 작은 도전성 필라멘트들가 형성되도록 하는 IL의 능력에 기반하는 것으로 생각된다. IL이 없다면, 전압이 인가될 때 매우 낮은 저항을 가진 필라멘트가 형성되어, 메모리 셀 내에 고 전류 피크(I=V/R의 관계에 기인하여)에 이르게 하였을 것이며, 요구되는 전환 전류들 또한 매우 높아졌을 것이다.
RSME은 연속한 RSL와 전극이 IL의 양측에서 확장하기 때문에 IL에 관하여 미러 구성을 갖는다. 또한, 미러 구성은 RSL들 및 전극들에 대해 동일한 물질을 사용할 수도 있다. E1, RSL1 및 IL의 조합은 제 1 멤리스터(메모리-저항기) 요소를 형성하며, E2, RSL2 및 IL의 조합은 제 2 멤리스터 요소를 형성한다. 두 멤리스터 요소들은 한 미러 저항성 전환(MRS)에 반-직렬로 또는 직렬로 연결되는 양극성 멤리스터 요소들일 수 있다.
사용에서, E1 및 E2에 걸쳐 전압이 인가될 때, E1과 E2 사이의 거리에 의해 분할된 전압인 전계(E)가 발생된다. IL은 플로팅할 수 있는데, 이것은 IL이 전압/전류 신호로 직접 구동되지 않으며 대신에 전압/전류 신호로 직접 구동되는 하나 이상의 다른 전극들(이를테면 E1 및/또는 E2)에 용량성으로 결합될 수 있음을 의미한다. 용량성 결합에 기인하여, E1과 E2 간에 전압의 한 부분은 E1에서 결합층에 그리고 RSL1에 걸쳐 부과될 것이며, 반면 E1과 E2 간에 전압의 또 다른 부분은 결합층에서 E2으로 그리고 RSL2에 걸쳐 부과될 것이다. 전압은 각 RSL의 저항에 비례하여 각 RSL에 걸쳐 분할된다.
또한, 제 1 멤리스터는 제 1 I-V 특징을 가질 수 있고, 반면 제 2 멤리스터는 제 2 I-V 특징을 가질 수 있어, 메모리 셀의 전체 I-V 특징은 제 1 및 제 2 멤리스터들의 I-V 특징들의 중첩인데, 그렇지만 개개의 멤리스터 요소들보다 훨씬 낮은 전류들에서 동작한다는 추가의 잇점을 갖는다. 한 수법에서, 제 1 및 제 2 멤리스터들의 I-V 특징들은 서로 다르지만 동일 극성을 갖는다. 또 다른 수법에서, 제 1 및 제 2 멤리스터들의 I-V 특징들은 서로 반대되는 극성들을 갖는다. 앞서 논의된 도 4a - 도 4e는 RSL의 예시적 I-V 특징들을 제공한다.
RSME의 요소들은 이하 더욱 상세히 하는 많은 가능한 구성들로 제공될 수 있다. E1을 위한 예시적 물질들은 n+ Si(폴리실리콘), p+ Si(폴리실리콘), TiN, TiSix, TiAlN, TiAl, W, WN, WSix, Co, CoSi, p+ Si, Ni 및 NiSi을 포함한다. RSL1 및 RSL2을 위한 예시적 물질들은 MeOx 및 MeN와 같은 금속 물질들을 포함한다. 그러나, 본원에 실시예들 중 일부에서 논의된 바와 같이, 비-금속 물질들이 사용될 수도 있을 것이다. RSL1 및 RSL2은 유형이 동일하거나 서로 다를 수도 있다. RSL은 상변화 셀, 탄소-기반, 탄소 나노튜브-기반, 나노-이온 메모리, 도전성 가교, 또는 자신의 상, 스핀, 자기적 성분, 등을 변화시키는 셀일 수도 있을 것이다. RSL들은 ㏁ 범위 내, 예를 들면, 1 - 10 ㏁ 또는 그 이상의 온-저항(도전성 상태 저항)을 가질 수 있다. 이것은 양자점 콘택들을 형성하며 약 25㏀ 이하의 훨씬 낮은 저항을 갖는 도전성-가교 RAM, 또는 CBRAM와 같은 프로그램가능 금속화 셀들(PMC)과는 대조적이다. 더 높은 저항은 저 전류 동작 및 더 나은 확장성(scalability)을 제공한다.
E2를 위한 예시적 물질들은 n+ Si, n+ SiC, p+ SiC 및 p+ Si(폴리실리콘), TiN, TiAlN, TiAl, W, WN Co, CoSi, p+ Si, Ni 및 NiSi을 포함한다. 서로 다른 층들 내 물질들의 특별한 조합들은 잇점이 있을 수 있다. 다양한 구성들이 이하 더 상세히 논의된다.
IL을 위한 예시적 물질들은 TiN, TiN, Al, Zr, La, Y, Ti, TiAlN, TixNy, TiAl 합금 및 p+ SiC을 포함한다. 이에 따라, IL은 산화가능 물질(예를 들면, TiN, Al, Zr, La, Y, Ti) 또는 비-산화가능 물질(예를 들면, 그라펜, 비정질 탄소, 탄소 나노튜브들, 서로 다른 결정 구조들을 가진 탄소 및 p+ SiC를 포함하여, 예를 들면, TiAlN, TixNy, TiAl 합금 및 탄소)로 만들어질 수 있다. 일반적으로, E1 및 E2의 동일한 물질이 IL층용으로 사용될 수 있다. 일부 경우들에 있어서, 하나 이상의 산화물 층들이 피착 및 형성 단계의 부산물로서 의도적으로 또는 비-의도적으로 형성된다. 예를 들면, Si는 Si 위에 MeOx의 피착에 의해 산화될 수 있다. 심지어 TiN 또는 다른 제시된 금속들이 MeOx 피착에 의해 일측 상에서 산화될 수도 있을 것이며 MeOx 및 TiN의 계면 반응에 의해 계면에서 산화될 수 있다.
언급된 바와 같이, E1, E2 및 IL은 도전성 물질로 만들어진다. 도전성 물질은 이의 도전률 σ= 1/ρ 혹은 저항률 ρ=E/J인 이의 역에 의해 특징지워질 수 있다. 도전률은 S/m(siemens per meter)로 측정되며, 저항률은 Ω-m(ohm-meters) 또는 Ω-cm로 측정된다. E는 V/m로 전계의 크기이며 J는 A/m2로 전류 밀도의 크기이다. 절연체에 있어서, ρ>108 Ω-cm 또는 σ<10-8 S/cm이다. 반도체에 있어서, 10-3 Ω-cm <ρ<108 Ω-cm 또는 103 S/cm >σ>10-8 S/cm이다. 도체에 있어서, 10-3 Ω-cm >ρ 또는 103 S/cm <σ이다. 반도체는 반도체가 전형적으로 절연체를 p-형 또는 n-형 반도체로 도핑함으로써 형성되고 반면에 도체는 도핑에 의존하지 않는 점에서 도체와 구별될 수 있다. 또한, 반도체는 반도체가 인가된 전압의 극성에 기초하여 전류가 흐르게 하며 따라서 전류가 반대 방향으로가 아니라 한 방향으로 강하게 흐르 수 있다는 점에서 도체와 구별될 수 있다. 반도체가 순방향 전류가 흐르게 하는 방향은 반도체가 p-형인지 아니면 n-형 반도체인지 여부에 달려있다. 대조적으로, 도체는 전류가 어느 한 방향으로 똑같이 흐르게 한다. 도전성 물질이라는 것은 반도체(반도전성 물질) 및 도체를 포함함을 의미한다. 도체는 도전성 물질이라고도 할 수 있다. 도체는 반도체보다 더 큰 도전률을 갖는다.
RSME 은 IL이 결합 전압을 수신할 수 있는 도전성 물질이기 때문에 고 밴드-갭 3중 적층(상대적으로 저 밴드 갭 물질의 층들 사이에 상대적으로 고 밴드 갭 물질)에 의존하지 않음에 유의한다.
도 6d는 RSL들 사이에 서로 다른 유형들의 복수의 IL들을 사용한 도 6a의 RSME의 구현예를 도시한 것이다. 유형 "1"의 제 1 IL(IL1)과 유형 "2"의 제 2 IL(IL2)을 포함하는 복수의 이웃한 중간층들이 사용된다. 이 실시예의 잇점은 IL들이 서로 다른 산란 특성들 및 일함수들을 갖는 서로 다른 유형들일을 가질 수 있어 RSME의 수행을 재단하는 추가의 능력을 제공한다는 것이다. 또한, 동일한 또는 서로 다른 유형들의 복수의 IL들의 사용은 경로에서 산란/저항을 증가시킬 수 있고, 그럼으로써 I=V/R이므로 전류를 감소시킬 수 있다. 복수 이웃한 IL들은 더 두꺼운 단일의 IL일 수 있기 때문에 산란을 증가시킬 수 있다. 그러나, 더 두꺼운 IL은 적층 높이가 증가한다면 필라-에치에 대한 종횡비가 증가하기 때문에 스케일링을 어려워지게 한다. 결국, 에칭, 세정 및 갭-충전과 같은 제조 프로세스들을 매우 어려워지게 된다. 한 두꺼운 IL 대신 2개(또는 그 이상)의 이웃한(또는 이웃하지 않은) 얇은 IL들(또는 유사하거나 유사하지 않은 특성들/물질들)을 갖는 것이 바람직할 수 있다. 예를 들면, 5nm 두께의 2개의 IL들은 예를 들면, 20nm의 단일의 두꺼운 IL로서 필적하는 산란을 제공할 수 있다.
IL1 및 IL2은 예를 들면 서로 다른 저항률 및 결정 구조를 갖는 서로 다른 물질들을 가질 수 있다. 이들은 또한 동일한 물질일 수도 있을 것이지만 전하 캐리어들을 상이하게 산란시킬 상이한 결정 구조 또는 방위 또는 상이한 그레인-크기를 가질 수도 있다. 또 다른 예로서, 한 IL은 미세-그레인화된 물질 또는 나노입자들(다른 IL과 동일하거나 다를 수 있는)로 구성될 수 있다.
RSL1 및 RSL2이 서로 다른 물질들을 가지며 IL1 및 IL2이 서로 다른 물질들 및/또는 유형들의 물질들을 갖는다면, RSL들에 관하여 IL들의 최적의 배치는 물질-의존적이 될 것이다.
한 가능한 구현은 IL1이 n+ Si이고 IL2이 p+ Si인 pn-접합을 사용한다. IL1 및 IL2는 각각 예를 들면. 적어도 20nm의 두께를 가질 수 있다. 또 다른 가능한 조합은 IL들 중 하나에 대해 TiN과 같은 금속 및 IL들 중 또 다른 것에 대해 n+ 또는 p+ Si을 사용한다. 예를 들면 도 10c를 참조한다.
도 6e는 반복하는 RSL/IL 패턴을 사용하는 도 6a의 RSME의 구현예를 도시한 것이다. 패턴 또는 RSL과 IL의 조합은 적어도 2번 반복된다. 예를 들면, RSL2 및 제 2 IL(IL2)에 더하여 RSL1 및 제 1 IL(IL1)이 제공된다. 제 3RSL (RSL3)은 E2에 이웃한다. RSL들은 유형들의 동일하거나 서로 다를 수 있고, IL들은 유형들의 동일하거나 서로 다를 수 있다. 이 실시예의 잇점은 복수 산란층들이 RSME의 경로에서 산란/저항의 량을 증가시킬 수있다는 것이다. 또한, 서로 다른 유형들의 IL들 및 RSL들을 사용하는 능력은 RSME의 수행을 재단하는 추가의 능력을 제공한다.
3개의 RSL들이 복수의 특징들(모두 같거나, 2개가 동일하고 하나는 다르거나, 모두 다르거나, 등등)을 갖는 것이 가능하다. 서로 유사하지 않은 RSL들과 함께 하나 이상의 IL의 사용은 RSME의 특징들을 변화시키고 이의 수행을 조율하기 위한 추가의 기능을 제공할 것이다.
RSME에 걸쳐 전압이 인가될 때, 전압은 각 RSL의 저항에 따라 각 RSL에 걸쳐 분할된다. 한 가능한 구현에서, RSL들 중 2개는 동일한 I-V 특징을 가지며, 다른 RSL은 다른 I-V 특징을 가져, 예를 들면, 다른 RSL이 고 저항 상태에 있을 때 두 RSL들 모두 저 저항 상태에 있거나, 다른 RSL이 저 저항 상태에 있을 때 두 RSL들 모두가 고 저항 상태에 있는다. 이외 다른 변형예들이 가능하다.
도 6f는 RSME의 각 층이 수평으로 확장하고 층들 중 하나 이상이 단 대 단으로 배열되는 도 6a의 RSME의 구현예를 도시한 것이다. 완전히 적층된(수직) 구성 대신에, RSME의 부분들은 RSME의 다른 부분들 옆에(이들의 측에), 혹은 이들과 단 대 단으로 배열된다. 예를 들면, E1, RSL1 및 IL은 한 적층에 있고, RSL2 및 E2은 또 다른 적층에 있고 RSL2은 IL과 나란히 배열된다. 도 6a을 참조하면, BLC 및 AL1은 E1 위에 제공될 수 있고, SE, AL2 및 WLC은 E2 밑에 제공될 수 있다. 한 가능한 수법에서, 비-도전성(NC) 층이 IL 밑에 제공되어 E2와 나란히 배열될 수 있다. RSME의 부분들/층들은 여전히 직렬로 배열된다. 또 다른 가능한 구현에서, E2는 RSL2 밑이 아니라 이의 측 상에 있어, 3개의 부분들(IL, RSL2, E2)이 단 대 단으로 배열된다. 이외 다른 변형예들이 가능하다. RSME의 부분들을 단 대 단으로 아니면 서로 옆으로 확장하게 하는 것은 RSME의 레이아웃을 재단하는 추가의 능력을 제공한다. 예를 들면, RSME의 높이가 감소될 수 있다. 한 수법에서, BLC 및 AL1은 E1 위에 제공될 수 있고, SE, AL2 및 WLC는 E2 밑에 제공될 수 있다.
도 6g는 RSME의 각 층이 수평으로 확장하고 층들 중 하나 이상이 단 대 단으로 배열되는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다. RSME의 부분들은 RSME의 다른 부분들 옆에, 혹은 이들과 단 대 단으로 배열된다. RSL1, IL 및 RSL2은 한 적층에 있고, E2, 비-도전성 층(NC) 및 E2은 또 다른 이웃한 적층에 있다. E1은 RSL1의 측에 단 대 단으로 배열되고, E2는 RSL2의 측에 단 대 단으로 배열된다. 부분들은 여전히 직렬로, 예를 들면, E1, RSL1, IL, RSL2, E2의 직렬 경로에 배열되었다라고 할 수 있다. 또 다른 선택에서, E1은 예를 들면 RSL 옆에 그리고 위에서 확장하고 E2는 RSL 옆에 밑으로 확장한다. 한 수법에서, BLC 및 AL1은 E1 위에 제공될 수 있고, SE, AL2 및 WLC는 E2 밑에 제공될 수 있다.
일반적으로, 적어도 한 E1, E2, IL, RSL1 및 RSL2은 E1, E2, IL, RSL1 및 RSL2 중 적어도 한 다른 것의, 적어도 부분적으로, 옆에 배열될 수 있다라고 할 수 있다.
도 6f 및 도 6g에서, 옆으로의 배열은 단 대 단이다. 예를 들면, RSL1은 E1 옆에 단 대 단으로 배열되고 및/또는 RSL2는 E2 옆에 단 대 단으로 배열된다. 또한, IL은 RSL1 및 RSL2 중 적어도 하나 옆에 단 대 단으로 배열된다.
도 6h는 RSME의 각 층이 수직으로 확장하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다. RSME의 부분들은 RSME의 다른 부분들의 옆에, 혹은 이들과 대면하여 배열된다. 예를 들면, BLC은 E1 위에, 혹은 밑에 혹은 이의 측에 있을 수 있고, WLC은 E2 위에, 혹은 밑에 혹은 이의 측에 있을 수 있다. BLC 및 WLC는 RSME과 직렬 경로에 있다. 제조는 최종 CMP 단계와 더불어, 층 피착 및 층 스페이서 에치의 n번 반복되는 사이클들을 수반할 수 있다. 예를 들면, E1층이 수평으로 확장하는 층으로서 피착될 수 있고, 이어 도시된 수직으로 확장하는 부분을 형성하기 위해 에칭될 수 있다. 이어, RSL1 층이 수평으로 확장하는 층으로 피착될 수 있고, 도시된 수직으로 확장하는 부분들을 형성하기 위해 에칭될 수 있다. 이것은 IL, RSL2 및 E2 부분들 각각에 대해 반복된다. 한 수법에서, AL1 및 BLC(도 6a)는 E1으로부터 수직으로 위쪽으로 확장하고, SE, AL2 및 WLC은 E2으로부터 수직으로 밑으로 확장한다.
층들 중 2 이상은 서로의 옆에 대면하여 배열될 수 있다. 예를 들면, RSL1, IL 및 RSL2은 각각 서로 옆에 대면하여 배열될 수 있다. 또한, E1, RSL1, IL, RSL2 및 E2는 각각 서로 옆에 대면하여 배열될 수 있다.
예를 들면, 도 6d - 도 6h의 RSME 부분들은 도 6l의 L-형상 단면과 도 6j의 U-형상 단면과 비교하여 장방형 단면을 갖는다.
도 6l은 RSL1, IL, RSL2 및 E2에 대해 L-형상 부분들을 포함하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다. 예를 들면, 단면도는 수직한 축들 x 및 y을 가진 수직 또는 수평면에 있는 것으로 가정한다. x 방향으로, E1은 두께 t1x를 가지며, RSL1는 두께 t2x를 가지며, IL은 두께 t3x를 가지며, RSL2는 두께 t4x를 가지며 E2는 두께 t5x를 갖는다. y 방향으로, E1은 두께 tly를 가지며, RSL1은 두께 t2y를 가지며, IL은 두께 t3y를 가지며, RSL2은 두께 t4y를 가지며, E2는 두께 t5y를 갖는다. x-방향 두께는 각 부분에 대해 대응하는 y-방향 두께와 같거나 다를 수 있다. 층들의 순서는 반대가 되어 이들이 E1, RSL1, IL, RSL2, E2이 아니라 E2, RSL2, IL, RSL1, E1 순서로 확장할 수도 있을 것이다. 예를 들면, BLC는 E1 위에, 혹은 밑에 혹은 이의 측에 있을 수 있고, WLC는 E2 위에, 혹은 밑에 혹은 이의 측에 있을 수 있다. BLC 및 WLC는 RSME과 직렬 경로에 있다. L-형상 부분들을 제공함으로써, 도전성 필라멘트들은 RSME의 셋 프로세스에서 형성될 수 있고, 필라멘트들은 x- 및 y-방향들로 확장한다. 필라멘트들이 확장하는 상대적으로 큰 면적이 있기 때문에, 이들의 생성은 잠재적으로 용이해진다. 도시된 구현은 90 또는 180도만큼 회전될 수도 있다.
이 수법에서, 층들의 부분들은 도 6f - 도 6h의 개념과 유사하게, 서로 옆에 배열되나 층들은 서로로부터 직각으로 확장하는 두 부분들을 갖는 포개진 L-형상들이다. 예를 들면, L-형상 RSL2은 L-형상 E2 내에 포개지고, L-형상 IL은 L-형상 RSL2 내에 포개지고, L-형상 RSL1은 L-형상 IL 내에 포개진다. E1은 L-형상 RSL1 내에 포개지나, 이 예에선 자체가 L-형상이 아니다. 각 부분은 하나 이상의 치수들에서 동일하거나 서로 상이할 수 있다.
여기에서, 적어도 한 E1, E2, IL, RSL1 및 RSL2은, 적어도 부분적으로, E1, E2, IL, RSL1 및 RSL2 중 적어도 한 다른 것의 옆에 배열된다고 할 수 있다.
도 6j는 RSL1, IL, RSL2 및 E2에 대해 U-형상 부분들을 포함하는 도 6a의 RSME의 또 다른 구현예를 도시한 것이다. 예를 들면, 단면도가 수직한 축들 x 및 y을 가진 수직 또는 수평면에 있는 것으로 가정한다. x 방향으로 E1은 두께 t1x을 가지며, RSL1은 두께 t2xa 및 t2xb을 가지며, IL은 두께 t3xa 및 t3xb을 가지며, RSL2은 두께 t4xa 및 t4xb을 가지며, E2은 두께들 t5xa 및 t5xb을 갖는다. y 방향으로, E1은 두께 tly을 가지며, RSL1은 두께 t2y을 가지며, IL은 두께 t3y을 가지며, RSL2은 두께 t4y을 가지며, E2은 두께 t5y을 갖는다. xa 두께들은 대응하는 xb 두께들과 같거나 이와는 다를 수 있다. 또한, xy 두께들은 대응하는 xa 및/또는 xb 두께들과 같거나 이와는 다를 수 있다. 층들의 순서는 반대가 되어 이들이 E1, RSL1, IL, RSL2, E2이 아니라 E2, RSL2, IL, RSL1, E1 순서로 확장할 수도 있을 것이다. 예를 들면, BLC는 E1의 위에, 혹은 밑에 혹은 이의 측에 있을 수 있고, WLC은 E2의 위에, 혹은 밑에 혹은 이의 측에 있다. BLC 및 WLC는 RSME과 직렬 경로에 있다. U-형상 부분들을 제공함으로써, 도전성 필라멘트들은 RSME의 셋 프로세스에서 형성될 수 있고, 필라멘트들은 E1의 양측에서 x-방향들로 그리고 y-방향으로 확장한다. 도시된 구현은 90 또는 180도만큼 회전될 수도 있다.
이 수법에서, 층들의 부분들은 도 6f - 도 6h의 개념과 유사하게 서로의 옆에 배열되나, 층들은 기저 부분에 대해 직각으로 확장하는 2개의 평행한 부분들을 갖는 포개진 U-형상들이다. 예를 들면, U-형상 RSL2는 U-형상 E2 내에 포개지고, U-형상 IL은 U-형상 RSL2 내에 포개지고, U-형상 RSL1은 U-형상 IL 내에 포개진다. E1은 U-형상 RSL1 내에 포개지나 이 예에선 자체가 U-형상이 아니다. 각 부분은 하나 이상의 치수들에서 동일하거나 서로 다를 수 있다.
일반적으로, 수직 적층 실시예들 중 어느 것이든 L- 또는 U-형상 실시예로 개조될 수 있다.
여기에서, 적어도 한 E1, E2, IL, RSL1 및 RSL2은, 적어도 부분적으로, E1, E2, IL, RSL1 및 RSL2 중 적어도 한 다른 것의 옆에 배열된다고 할 수 있다.
도 6ka는 RSL 밑에 한 RSL 및 한 브레이크다운층을 사용하는 도 6a의 RSME의 구현예를 도시한 것이다. RSL1은 앞서 논의된 바와 같이 사용되나 브레이크다운층은 RSL2 대신에 IL과 E2 사이에 사용된다. 브레이크다운층은 저항-전환 행동을 갖지 않는 물질이며, IL과 E2 사이에 배플층을 제공할 수 있다. 저항-전환 행동을 갖는 물질은 전형적으로 시작 저항 상태와 끝 저항 상태 간에 반복적으로 전환될 수 있다. 대조적으로, 브레이크다운 물질은 상대적으로 고 전압 및/또는 전류의 인가에 의해 연관된 I-V 특징을 가진 초기 상태에서 또 다른 연관된 I-V 특징을 가진 브레이크다운 상태로 브레이크다운 되어진 물질이며, 일반적으로 초기 상태에서 브레이크다운 상태로 단지 한번만 천이할 수 있다. 브레이크다운 물질이 1회 프로그램가능한 물질인 것으로 간주될 수 있는 반면 저항-전환 물질은 다수외 프로그램가능한 물질인 것으로 간주될 수 있다. 여기에서, 프로그램가능은 저항 상태를 변경하는 능력을 갖는 것을 포함할 수 있다. 저항-전환 물질이 1회 프로그램가능을 형성하기 위해 휴즈 또는 안티휴즈와 쌍이 될 수 있을지라도, 저항-전환 물질 자체는 다수회 프로그램가능인 채로 있는다. 1회 프로그램가능 물질은 예를 들면 칩에 대한 고유 식별자를 설정하거나, 클럭 또는 전압 파라미터와 같은 동작 파라미터들을 설정하는데 있어 유용하다.
브레이크다운층(및 초기 상태에서 브레이크다운 전에 일부 예들에 있어서 저항률 ρ의 연관된 범위)을 위한 예시적 물질들은 SiN(25 C에서 Si3N4에 대해 ρ=1014 Ω-cm), Si02(25 C에서 ρ=1014-1016 Ω-cm), SiC(ρ=102-106 Ω-cm), SiCN, SiON, 혹은 브레이크다운될 수 있는 것으로서, 예를 들면, 높은 저항, 일반적으로 비-도전성 상태에서 낮은 저항, 도전성 상태로 변화될 수 있으나 일반적으로 가역 저항-전환 물질 자체로서 알려지지 않은 임의의 층을 포함한다. 브레이크다운층은 브레이크다운 상태에서 도전성인 동안 적어도 약 1 - 10㏁의 저항을 유지하는 물질일 수 있다. 초기 상태에서 저항은 전형적으로 브레이크다운 상태에서보다 한 자리수 이상의 크기로 더 크다. 층의 저항이 너무 낮다면, 이것은 보호층으로서 덜 효과적이다. 브레이크다운층 물질의 저항은 R=ρl/A이며, 여기에서 l은 물질의 길이이고 A는 단면적이다. 길이는 브레이크다운층 두께이다. ρ 및 R을 알 때, 물질의 크기는 A 및 l을 사용하여 선택될 수 있다.
브레이크다운층은 1회-프로그램가능한 브레이크다운층일 수 있다. 이러한 브레이크다운층은 브레이크다운 프로세스가 비가역이기 때문에 전환불가 브레이크다운층 또는 1회 전환가능 브레이크다운층인 것으로 간주될 수 있다. 즉, 일단 브레이크다운층이 시작 비-도전성 상태로부터 브레이크다운되었으면, 브레이크다운층은 브레이크다운 상태에 머물어 있으며 시작 상태로 복귀할 수 없다. 대조적으로, 일부 경우들에 있어서, 단극성 또는 양극성 셀은 1회-프로그램가능 모드에서 동작될 수 있으나 그러나 일반적으로 도전성인 동안 적어도 약 1 - 10㏁의 저항을 유지하는 동안엔 물리적으로 브레이크다운되지 않는다.
하나 이상의 RSL들은 이를테면 상대적으로 고 전압 또는 전류를 RSL에 인가함으로써 브레이크다운 상태로 구성될 수 있다. 예를 들면, 인가되는 전압은 물질의 임계 전압보다 현저하게 높을 수 있다. 브레이크다운 프로세스는 부분적으로 열 효과들에 기인할 수 있다. 더 상세한 것에 대해선 도 6kb 및 도 6kc을 참조한다.
도 6kb는 브레이크다운층에 대해 초기 상태에서 브레이크다운 상태로의 천이를 보여주는 그래프이다. 천이는 확장될 수 있는 기간 동안, 예를 들면, 몇분 동안 브레이크다운층에 걸쳐 전류 또는 전압을 인가함으로써 달성될 수 있다. 시간 tb에서, 브레이크다운층을 통하는 전류는 브레이크다운 이벤트가 일어날 때 계단형으로(저항이 계단형으로 감소하기 때문에) 증가한다. 일부 경우들에 있어서, 복수 브레이크다운 이벤트들이 일어날 수 있다. 인가되는 전압에 있어서, RSME에 걸쳐 인가되는 전압은 브레이크다운층 및 RSL1에 걸쳐 이들의 각각의 저항들에 비례하여 분할될 것이다. RSL1은 근본적으로 모든 전압이 브레이크다운층에 걸쳐 인가되도록 저 저항 상태로 구성될 수 있다.
도 6kc는 초기 상태(실선)에서 그리고 브레이크다운 상태에서(점선) 브레이크다운층의 I-V 특징을 보여주는 그래프이다. 주어진 전압에 대해서, 전류는 브레이크다운 상태에서 더 높다(그리고 저항은 더 낮다). 브레이크다운층이 초기 상태에 있는 RSME은 브레이크다운층이 브레이크다운 상태에 있는 RSME과는 구별될 수 있어, 브레이크다운층의 상태에 따라 한 비트의 데이터가 저장될 수 있다. RSL은 한 비트의 데이터를 저장하기 위해 두 상태들 간에 더욱 조절(modulated)될 수 있다. 적합한 판독 전압들을 인가함으로써, 브레이크다운층 및 RSL의 상태들이 판정될 수 있다.
도 6l은 한 가역 RSL(RSL1) 및 RSL1 위에 한 브레이크다운 RSL을 사용하는 도 6a의 RSME의 구현예를 도시한 것이다. 이것은 도 6ka의 구성에 대한 대안이다.
도 6m은 저항-전환층들(RSL들)이 서로 다른 유형들을 갖는 도 6a의 RSME의 구현예를 도시한 것이다. RSL1 및 RSL2은 이를테면 한 비트 이상의 데이터가 RSME에 의해 저장될 수 있게, 서로 다른 전환 특징들을 갖는 서로 다른 유형들의 물질로 만들어질 수 있다. RSL1 및 RSL2를 위한 예시적 물질들은 Ti02, NiOx, HfSiON, HfOx, Zr02 및 ZrSiON을 포함한다.
도 7a는 Si 다이오드로서 도 6a의 메모리 셀의 스티어링 요소(SE)의 구현예를 도시한 것이다. SE는 n-형 영역, 진성(i) 영역 및 p-형 영역을 갖는 Si 다이오드이다. 언급된 바와 같이, SE는 RSME에 걸친 전압 및/또는 이를 통하는 전류를 선택적으로 제한다. SE는 어레이 내 다른 메모리 셀들의 상태에 영향을 미침이 없이 메모리 셀이 기입, 및/또는 판독될 수 있게 한다.
도 7b는 펀치-스루 다이오드로서 도 6a의 메모리 셀의 스티어링 요소(SE)의 구현예를 도시한 것이다. 펀치-스루 다이오드는 n+ 영역, p- 영역 및 n+ 영역을 포함한다. 펀치-스루 다이오드는 양 방향들로 동작할 수 있다. 특히, 펀치-스루 다이오드는 교차점 메모리 어레이의 양극성 동작을 가능하게 하며, 대칭 비선형 전류/전압 관계를 가질 수 있다. 펀치-스루 다이오드는 선택된 셀들에 대해 고 바이어스에서 고 전류 및 비-선택된 셀들에 대해 저 바이어스에서 저 누설 전류를 갖는다. 그러므로, 저항성 전환 요소들을 갖는 교차점 메모리 어레이들에서 양극성 전환과 양립할 수 있다. 펀치-스루 다이오드는 n+/p-/n+ 장치 또는 p+/n-/p+ 장치일 수 있다.
스티어링 요소로서 다이오드를 갖는 메모리 셀을 포함하는 구현예들이 제공되었지만, 본원에서 제공되는 기술들은 일반적으로, 트랜지스터, 펀치-스루 트랜지스터, 펀치-스루 다이오드, PN 다이오드, NP 다이오드, PIN 다이오드, 제너 다이오드, NPN 다이오드, PNP 다이오드, 쇼트키 다이오드, MIN 다이오드, 탄소 실리콘 다이오드, 트랜지스터 레이아웃, 등등을 포함한, 다른 장치들 및 스티어링 요소들에 적용할 수 있다.
또 다른 수법에서, 스티어링 요소는 양극성 또는 CMOS 트랜지스터와 같은 트랜지스터일 수도 있을 것이다.
또한, 일부 구성들에서 스티어링 요소는 사용될 필요가 없다.
도 8는 비트라인과 워드라인 사이에 연결된 도 6a의 메모리 셀의 구현예를 도시한 것이다. 비트라인 콘택(BLC)은 W 또는 NiSi이며, 제 1 부착층(AL1)은 TiN이며, 제 1 전극(E1)은 n+ Si이며, RSL1 은 Hf02와 같은 MeOx이며, IL은 TiN이며, RSL2은 Hf02와 같은 MeOx이며, 추가의 부착층(AL)은 스티어링 요소(SE)인 Si 다이오드를 위해 제공되며, 제 2 부착층(AL2)은 TiN이며, 워드라인 콘택(WLC)은 W 또는 NiSi이다. 또한, 하나 이상의 캡층들은 TiOx, A1203, ZrOx, LaOx 및 YOx으로 구성된 그룹에서 선택된 물질을 사용하여 제공될 수 있다. 일반적으로, 캡층은 금속 산화물일 수 있다. 이 예에서, 캡층들은 IL 및 RSL들에 이웃한다. 구체적으로, 한 캡층(Cap1)은 RSL1 및 IL 각각에 이웃할 뿐만 아니라 RSL1과 IL 사이에 있으며, 또 다른 캡층(Cap2)은 IL 및 RSL2에 이웃할 뿐만 아니라 IL과 RSL2 사이에 있다. 캡층은 MeOx의 견지에서 산소의 소스 또는 게터로서 작용할 수 있어 RSL에서 전환을 용이하게 한다. 산소의 게터로서 작용할 때, 캡층은 예를 들면 MeOx RSL로부터 IL/전극에 산소를 제공하는 것을 도울 수 있다. 게터는 산소와 같은 물질이 이동되는 위치이다. 게터링은 산소와 같은 물질이 게터 위치로 이동되는 프로세스이다. 게터 위치는 산소가 낮은 에너지 상태에 있음에 기인하여 산소가 거주하기로 택할 대안적 위치이다.
RSME은 E1에서 E2까지 확장하는 층들로 구성된다. 구현예에서, E1 및 E2 각각은 예를 들면, 약 1 - 3nm, 또는 약 1 - 10nm의 두께 또는 높이를 가지며, IL은 예를 들면 약 1 - 5nm, 또는 약 1 - 10nm의 두께 또는 높이를 가질 수 있다. 이에 따라, RSME의 전체 두께는 매우 작을 수 있다.
도 9a는 E1이 Co, CoSi, n+ Si, p+ Si 또는 p+ SiC로 만들어지고 E2가 n+ Si로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1, RSL1, Cap1, IL, Cap2, RSL2, E2이다. 또한, RSME은 MeOx와 같은 RSL1, TiN와 같은 IL, MeOx와 같은 RSL2, 및 n+ Si와 같은 제 2 전극(E2)을 포함한다. 또한, TiOx와 같은 캡층들은 RSL1와 IL(Cap1) 사이에, 그리고 IL와 RSL2(Cap2) 사이에 제공된다. 이 실시예는 E1 및 E2가 서로 다른 물질들로 만들어질 때 비대칭 구조를 제공할 수 있다. 예를 들면, 코발트(Co)로 만들어지는 E1은 이것이 Ni의 일함수에 가까운 약 -5eV의 비교적 높은 일함수를 가지며 더 나은 전환이 될 수 있게 하기 때문에 바람직하다. 이것은 고 일함수를 갖는 잇점이 될 수 있는 높은 장벽 높이에 기인한다. 또 다른 수법에서, 코발트 실리콘(CoSi)로 만들어지는 E1은 이것이 비교적 높은 일함수를 갖기 때문에 바람직하다. 또 다른 수법에서, E1은 n+ Si(폴리실리콘)으로 만들어져, 내산화성일 뿐만 아니라 고 일함수(약 4.1 내지 4.15eV)의 잇점을 제공한다. 이외 다른 적합한 물질들은 약 5.1 내지 5.2eV의 일함수를 갖는 p+ Si(폴리실리콘), 및 고 에너지 갭에 기인하여 약 6.6 내지 6.9eV의 매우 높은 일함수를 갖는 p+ 실리콘 카바이드(SiC)를 포함한다. 도 9c를 참조한다. 예를 들면, 에너지 갭은(4H 폴리타이프)에 대해서 약 3.23eV이고 6H 알파 폴리타이프에대해 약 3.05eV이다. 이들 에너지 갭들은 예를 들면 에너지 갭이 약 1.1eV인 Si보다 현저하게 크다.
일 실시예에서, p+ SiC가 피착되고, 예를 들면, 입방 센티미터당 약 10E19 내지 10E20 원자들의 농도로 예를 들면 B, Al, Be 또는 Ga와 같은 도펀트에 의해 이온주입에 의해 도핑될 수 있다. 이것은 인 시튜 도핑의 예이다. SiC는 화학적으로 불활성이며 따라서 내산화성이다. 이것은 실제로는 2700 C의 승화 온도에 기인하여 용융되지 않으며, 고 전류 밀도들에 기인하여 메모리 셀 동작에 이로울 수 있는 3.6 내지 4.9W/(cm*K)(Si에 대한 1.49 W(cm*K)에 비해서)의 고 열 도전률을 갖는다.
도 9b는 E1 및 IL이 p+ SiC로 만들어지고 E2이 n+ Si, n+ SiC 또는 p+ SiC으로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, p+ SiC), RSL1, IL(예를 들면, p+ SiC), RSL2, E2이다. E1 및 IL의 고 일함수는 셀 전류 감소에 기여할 수 있고, IL은 산란층으로서 작용한다. 또한, IL의 도핑을 조절함으로써, 산란을 증가시키고 전류를 감소시키기 위해 층 저항을 조절하는 것이 가능하다. 증가된 도핑으로, IL은 덜 저항성이 되므로, 공핍층 상에 덜한 공핍폭 및 덜한 전압 강하가 존재한다.
또한, E2는 n+ Si, n+ SiC 또는 p+ SiC로 만들어질 수 있다. E2가 n+ SiC으로 만들어질 때, 제조 동안에 E2와 RSL2 사이에 형성된 얇은 Si02층이 존재한다. 동작 전압들은 Si02층에 걸친 전압 강하가 회피되므로 감소된다. 대조적으로, n+ Si 하부 전극의 경우에, 두꺼운 Si02층이 E2와 RSL2 사이에 형성될 수 있다. E2는 n+ SiC에 대한 대안으로서 p+ SiC로 만들어질 수 있다. RSL1 및 RSL2는 예를 들면 MeOx일 수 있다.
한 수법에서, IL은 이를테면 IL을 나노결정질 SiC 막으로서 제공함으로써 나노-입자들로 만들어질 수 있다. 예를 들면, 이하 논의되는 W. Yu 등을 참조한다.
도 9c는 다른 물질들에 비교하여 p+ SiC의 페르미 레벨을 도시한 도면이다. p+ SiC은 고 에너지 갭에 기인하여 약 6.6 내지 6.9eV의 매우 높은 일함수를 갖는다는 것이 위에 언급되었다. 이 사실을 예시하기 위해서, 4H-SiC에 대해서, 진공에서 에너지 레벨(Evacuum), 전도대에 대한 에너지 레벨(Ec), 진성 에너지 레벨(Ei) 및 가전자대에 대한 에너지 레벨(Ev)을 도시한 에너지도가 제공된다. 도면은 참조로 본원에 포함시키는 T. Ayalew, Dissertation, "SiC Semiconductor Devices, Modeling And Simulation," Institute for Microelectronics, Vienna, Austria, Jan. 2004로부터 온 것이다. 이외 다른 예시적 물질들 및 이들의 페르미 레벨들 또한 도시되었다: A1(4.28 eV), Ti, Zn(4.33 eV), W(4.55 eV), Mo(4.60 eV), Cu(4.65 eV), Ni(5.10 eV), Au(5.15 eV) 및 Pt(5.65 eV). 언급된 바와 같이, p+ SiC은 상대적으로 고 일함수를 갖는다. 특히, 페르미 레벨은 가전자대 에너지 레벨에 가까울 것이다.
실제로, 도핑되지 않은 SiC는 약 4.5 - 4.8eV, 혹은 산소로 덮여 있다면 약 4.9eV의 일함수를 갖는다. 그러나, p+ SiC에 있어서, 페르미 레벨은 가전자대에 가까울 것이며, 따라서 일함수는 더 높다. p+ 도핑의 레벨 및 SiC 폴리 유형(4H-SiC에 대해서 에너지 밴드 갭 Eg = 3.23 - 3.26eV 또는 6H-SiC에 대해서 Eg=3.05eV)에 따라, 일함수 qφ은 도시된 바와 같이 약 6.6 - 6.9eV일 수 있다.
SiC는 과도하게 높지 않은 적합한 온도에서 피착에 의해 도포될 수 있다. 상대적으로 저온 피착을 위해 다양한 기술들이 사용가능하다. 예를 들면, 750℃에서 피착은 참조로 본원에 포함시키는 I. Golecki et al, "Single-crystalline, epitaxial cubic SiC films grown on (100) Si at 750 ℃ by chemical vapor deposition," Applied Physics Letter, vol. 60, issue 14, pp.1703-1705, April 1992에 기술되어 있다. 이 수법에서, SiC막들은 메칠실란(SiCH3H3), 1:1의 Si:C 비를 가진 단일 전구체, 및 H2을 사용하여 저압 화학기상 피착에 의해 성장되었다.
또 다른 예시적 수법에서, SiC는 이를테면 참조로 본원에 포함시키는 A. Fissel et al. "Low-temperature growth of SiC thin films on Si and 6H-SiC by solid-source molecular beam epitaxy," Applied Physics Letter, vol. 66, issue 23, pp. 3182-3184, June 1995에 기술된 바와 같이, 분자빔 에피택시를 사용하여 저온들에서 피착되었다. 이 수법은 4중극 질량 분광분석 기반의 플럭스 미터에 의해 제어된 고체원 분자빔 에피택시를 사용하여 약 800 - 1000℃의 낮은 온도들에서 Si(1 1 1) 및 2°- 5°오프-방위 6H-SiC(0001) 기판들 상에 화학량론적 SiC의 에피택셜 성장을 수반하였다. 막들은 SiC(OOO1)의 경우에 (3x3) 및 (2x2) 상부구조들을 보이는 Si-안정화된 표면 상에서 얻어졌다. T > 900℃에서 6H-SiC(0001) 상에 성장 동안 반사 고-에너지 회절(RHEED) 패턴들 및 댐핑된 RHEED-진동은 테라스들 상에 2차원 핵형성이 지배적 성장 프로세스임을 나타낸다.
SiC를 피착하기 위한 또 다른 예시적인 저온 수법은 참조로 본원에 포함시키는 W. Yu et al, "Low temperature deposition of hydrogenated nanocrystalline SiC films by helicon wave plasma enhanced chemical vapor deposition" J. Vac. Sci. Technol. A 28(5), American Vacuum Society, p.1234-1239, Sept. 3, 2010에 기술되어 있다. 여기에서, 낮은 기판 온도에서 헬리콘파 플라즈마 인핸스드 화학기상 피착 기술을 사용함으로써 수소화된 나노결정질 실리콘 카바이드(nc-SiC:H) 막들이 피착되었다. 라디오 주파수(rf) 파워 및 기판 온도가 피착된 nc-SiC:H 막들의 특성들에 미치는 영향들이 조사되었다. 비정질 상대에 내포된 SiC 나노결정들의 미세구조를 가진 nc-SiC:H 막들은 rf 파워가 400W 또는 그 이상일 때 피착될 수도 있었을 것이지만, 수소화된 비정질 SiC 막들은 낮은 rf 파워에서 제조되었음이 발견되었다. 용량성이 지배적인 방전에서 고 플라즈마 세기를 가진 헬리콘파 방전으로 플라즈마 천이는 막 미세구조 및 표면 모폴로지에 영향을 미친다. 여러 기판 온도들에서 피착된 막들의 분석은 SiC 결정화의 개시는 150℃만큼 낮은 기판 온도에서 일어남을 내보인다.
도 10a는 대안적 IL 물질들을 기술하는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, TiN), E1(예를 들면, n+ Si), RSL1(예를 들면, MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, MeOx), E2(예를 들면, n+ Si)이다. 일 구현에서, E1은 n+ Si층 위에 TiN층의 조합을 포함한다. 또한, RSL1와 IL 사이에 그리고 IL와 RSL2 사이에 TiOx와 같은 캡층들이 제공된다. 또 하나의 Ti 콘택(도시되지 않음)이 E1 위에 있을 수 있다. 대안으로서 IL은 Al, Zr, La, Y, Ti, TiAlN, TixNy 및 TiAl 합금으로 구성된 그룹에서 선택될 수 있다. 이들은 낮은 V 및 I 셀 동작을 할 수 있게 하는 호의적인 결합층들이다. 이 실시예는 캡층, RSL 및 전극이 IL의 양측으로부터 동일 순서로 선택적으로는 동일 물질로 확장하기 때문에(예를 들면, 동일한 캡층 물질로서 예를 들면 IL 위 및 밑에 TiOx, 이에 이어 동일한 RSL 물질로서 예를 들면 IL 위 및 밑에 MeOx, 이에 이어 동일한 전극 물질로서 예를 들면 IL 위 및 밑에 n+ Si), IL에 관하여 미러 구조를 제공한다.
도 10b는 반전된 미러 적층 구성의 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, TiN), Cap1(예를 들면, TiOx), RSL1(예를 들면, MeOx), IL(예를 들면, n+ Si), RSL2(예를 들면, MeOx), Cap2(예를 들면, TiOx), E2(예를 들면, TiN)이다. 한 수법에서, E1은 TiN으로 만들어지고, IL은 n+ Si로 만들어지고, E2는 TiN으로 만들어진다. IL 층은 예를 들면 10 - 100nm 두께를 가진 n+Si일 수 있다. 이 실시예는 n+ Si층이 이제 E1 또는 E2층이 아니라 IL이고 캡층이 RSL과 IL 사이가 아니라 RSL과 전극층들 사이에 있기 때문에(RSL1과 E1 사이에 Cap1; RSL2과 E2 사이에 Cap2), 도 10a의 실시예에 비해 반전된 적층을 제공하는 반전된 미러 구성이다. 구체적으로, RSL, 캡층 및 전극은 IL의 양측들로부터 동일 순서 및 선택적으로 동일 물질로 확장한다(예를 들면, 동일 RSL 물질로서 예를 들면 IL 위 및 아래에 MeOx, 이에 이어 동일한 캡층 물질로서 예를 들면 IL 위 및 아래에 TiOx, 이에 이어 동일한 전극 물질로서 예를 들면 IL 위 및 아래에 TiN).
도 10c은 비대칭의 직립 적층 구성의 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, TiN), Cap1(예를 들면, TiOx), RSL1(예를 들면, MeOx), IL(예를 들면, n+ Si), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, MeOx), E2(예를 들면, n+ Si)이다. 한 수법에서, IL은 TiN층 위에 n+ Si(예를 들면, 10 - 100nm 두께) 층의 조합이다. TiOx와 같은 캡층들은 MeOx층들 위에 그리고 이에 인접하여 제공된다. 예를 들면, Cap1은 RSL1 위에서 이에 인접하고 Cap2은 RSL2 위에서 이에 인접한다. 구성은 비대칭이며 모든 층들이 수직으로 배열되어 직립 적층이다. 미러 구성은 사용되지 않는다. 구성은 IL(n+ Si) 위에서 확장하는 층들이 RSL1 및 이에 이어 Cap1을 포함하고 IL(TiN) 밑으로 확장하는 층들이 Cap2 및 이에 어어 RSL2을 포함하기 때문에 비대칭이다. 구성은 Cap1이 RSL1 위에 있고 Cap2이 RSL2 위에 있기 때문에 직립이다.
도 10d는 비대칭의 반전된 적층 구성의 도 6a의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, TiN), E1(예를 들면, n+ Si), RSL1(예를 들면, MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), IL(예를 들면, n+ Si), RSL2(예를 들면, MeOx), Cap2(예를 들면, TiOx), E2(예를 들면, TiN)이다. 미러 구성은 사용되지 않는다. 구성은 IL들 위로 캡에 이어 RSL이 오지만 IL들 밑으로 RSL에 이어 캡이 오기 때문에 비대칭이다. 구성은 n+ Si층이 이제 E2층이 아니라 E1층이고 TiN층이 하측 E1층이 아니라 이제 E2층이기 때문에 도 10c의 실시예에 관하여 반전된다. IL층은 도 10c의 것에 역으로 예를 들면 10 - 100nm 두께를 가진 n+Si와 TiN과의 조합일 수 있다.
IL의 다른 실시예들은 TiAIN, WN, W, NiSi, CoSi 및 C로 구성된 그룹에서 선택된 금속과 같은 금속들 중 하나 이상을 사용한다.
도 11a는 E2가 n+ Si일 때 SiOx의 성장을 보여주는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1(예를 들면, MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, MeOx), SiOx, E2(예를 들면, n+ Si)이다. E2이 Si으로 만들어지고 RSL2가 금속 산화물을 포함할 때 RSL2와 E2 사이에 형성하는 SiOx층의 두께 변화들에 기인하여 RSL들에서 형성 전압의 큰 변화가 있을 수 있다. 예를 들면, RSL2가 금속 산화물이고 n+ Si을 함유하는 E2 바로 위에 그리고 이와 접촉하여 피착될 때, n+ Si층의 윗 부분은 산화되어 SiOx층이 된다. 구현예에서, SiOx의 1 - 2nm 층은 RSL2와 E2 사이에 형성될 수 있고, RSL들 각각은 Hf02와 같은 2 - 4nm의 MeOx로 만들어지며 E2는 n+ Si로 만들어진다. 대안적으로, E1 및/또는 E2는 p+ Si, 텅스텐 질화물(예를 들면, WN, WN2, N2W3), TiN 또는 SiGe로 만들어질 수 있다.
도 11b는 E2가 TiN일 때 TiOx와 같은 저 밴드 갭 물질의 성장을 보여주는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1(예를 들면, MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, MeOx), Ti/TiOx, E2(예를 들면, TiN)이다. SiOx 형성을 방지하기 위해서, E2의 n+Si 층을 TiN 전극 상에 피착되는 Ti와 같은 물질로 대체할 수 있다. Ti 층은 전극의 부분인 것으로 간주될 수 있다. 구체적으로, Ti층 위에 HfOx와 같은 MeOx층(RSL2)의 피착 동안에, Ti층의 윗 부분(~1 - 5nm)은 산화되고 TiOx층으로 변환된다. TiOx층의 두께는 MeOx 피착의 온도에 따른다. 이 경우에, 제 2 전극(E2)은 TiN층 상에 Ti층을 포함하고, 제 2 저항-전환층(RSL2)은 MeOx을 포함하고, TiOx층은 Ti층 상에 형성되고 제 2 저항-전환층과 접촉한다.
Ti/TiOx의 밴드 갭은 SiOx보다 훨씬 낮으며, 따라서 형성 전압에 있어 큰 변화들이 회피될 수 있다. E1은 n+ Si이거나 혹은 Ni 또는 NiSi와 같은 고 일함수 물질일 수 있다. 구현예에서, RSL들 각각은 Hf02와 같은 2 - 4nm의 MeOx로 만들어진다.
또한, 동작 전류를 감소시키기 위해 E1에 대해 고 일함수 물질이 사용될 수 있다. 예를 들면, 5.1eV의 일함수를 가진 Ni가 사용될 수 있다. NiSi는 또 다른 대안이다. 비교에서, TiN의 일함수는 약 4.2 - 4.7eV이며, n+ Si의 일함수는 약 4.1 - 4.3eV이다.
도 11c는 동작 전압을 감소시키기 위해 RSL들이 도핑된 금속 산화물로 만들어지는 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1(예를 들면, 도핑된 MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, 도핑된 MeOx), SiOx, E2(예를 들면, n+ Si)이다. 예를 들면, HfOx 또는 HfSiON와 같은 고농도로 도핑된 MeOx층이 사용될 수 있다. MeOx의 도핑은 Ti, Al 또는 Zr와 같은 도펀트를 약 0.01 - 5%의 농도로 MeOx층에 주입 또는 확산시킴으로써 달성될 수 있다. 테스트 결과들은 이들 도펀트들이 양호한 특성들을 제공함을 나타낸다. 예를 들면, 이온 주입 또는 인-시튜 원자층 피착(ALD)이 사용될 수 있다. 구현예에서, RSL들 각각은 Hf02와 같은 2-4nm의 MeOx로 만들어지며, 1-2nm의 SiOx층이 E2 상에 형성되는데, 이것은 n+ Si이다.
도 11d는 E2가 n+ Si 대신 TiN인 도 11c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1 (예를 들면, 도핑된 MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, 도핑된 MeOx), Ti/TiOx, E2(예를 들면, TiN)이다. 구현예에서, RSL들 각각은 Hf02와 같은 2-4nm의 MeOx로 만들어지고, Ti/TiOx층이 E2 상에 형성된다.
도 11e는 RSL들이 서로 다른 물질들로 만들어지는 비대칭 미러 셀 구성의 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1(예를 들면, 유형 A MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, 유형 B MeOx), SiOx, E2(예를 들면, n+ Si)이다. RSME를 양과 음 두 방향들로 전환되게 하는 것은 문제가 될 수 있으므로 어떤 극성으로 전환하는 것이 바람직할 수도 있을 것이다. 한 가능한 해결책은 RSL1 및 RSL2에 대해 서로 다른 물질들을 사용하는 것이다. 예를 들면, RSL1은 유형 "A"일 수 있고 반면 RSL2은 유형 "B"이다. 예를 들면, RSL2이 MeOx 유형 "B"인 반면 RSL1이 MeOx 유형 "A"가 되게, 전환 극성을 제어하기 위해서 2개의 서로 다른 유형들의 MeOx가 사용될 수도 있을 것이다. MeOx의 예들은 RSL1이 다음 물질들 중 하나를 사용할 수 있고 RSL2이 다음 물질들 중 다른 것을 사용할 수 있게 AlOx, TiOx, NiOx, ZrOx, CuOx, WOx을 포함한다. RSL 물질들은 요망되는 전환 수행을 얻기 위해 선택될 수 있고, 전환은 요망되는 조건들, 이를테면 특정된 I-V 조건들에서 일어난다. 예를 들면 E1 및 E2은 n+ Si 또는 TiN로 만들어질 수 있다.
도 11f는 SiOx가 없는 비대칭 미러 셀 구성의 도 6c의 RSME의 실시예를 도시한 것이다. 층들의 순서는 위에서 아래로 E1(예를 들면, n+ Si), RSL1(예를 들면, 유형 A MeOx), Cap1(예를 들면, TiOx), IL(예를 들면, TiN), Cap2(예를 들면, TiOx), RSL2(예를 들면, 유형 B MeOx), Ti/TiOx, E2(예를 들면, TiN)이다. 이 경우에, 제 2 전극(E2)은 제조 동안에 형성되는 Si02층이 없도록 n+ Si이 아니라 TiN와 같은 물질이다. 도 11b에 관련하여 논의된 바와 같이, Ti는 TiN 전극 상에 피착되고, Ti 위에 HfOx와 같은 MeOx층의 피착 동안에, Ti층의 윗 부분은 산화되어 TiOx층이 된다.
도 12는 도 6c의 RSME의 에너지도를 도시한 것이다. 수평축은 E1에서 E2까지 RSME를 따른 거리를 도시하며, 수직축은 에너지 레벨을 나타낸다. Ec는 E1과 RSL1 사이에 접합에서 Ec2의 고 레벨부터 E2와 RSL2 사이에 접합에서 Ec1의 낮은 값까지의 범위인 전도대이다. EE1은 E1의 에너지 레벨이고, EIL은 IL의 에너지이고, EE2은 E2의 에너지 레벨이다. Ev는 가전자대이다. 전도대 내 노치는 이하 기술되는 바와 같이 IL에서 실현되는 낮은 에너지 레벨을 나타낸다.
MRS은 전환 메커니즘으로서 이온 전도도에 의존한다. 이온 도체들에서, 전류는 전자들 및 정공들의 이동에 의해서만이 아니라, 돌아다니는 이온들에 의해 수송된다. 예를 들면, 이온들, 또는 이온들 및 전자들/정공들을 통한 전기적 전류 수송은 전해질이라고 하는 도전 액체들, 및 고체 전해질이라고도 하는 이온 도전 고체들에서 발견된다. 또한, 이온 도전률은 이를테면 유형 I 및 유형 II 배터리들(즉, 일반형 및 재충전형), 연료셀들, 전기화학 윈도우 및 디스플레이, 고체 상태 센서들, 특히 반응가스들에 대해서, 도전성-가교 전환 및 본원에서 기술되는 바와 같은 양극성 MeOx 전환과 같은, 많은 제품들에 있어 중요하다.
순수히 전자 전류 수송과는 대조적으로, 이온 전류가 전자 전류로 변환되는 어느 곳이든, 즉, 콘택들 또는 전극들에서 발생하는 전류 흐름에 결부되는 화학반응(예를 들면, 시스템은 시간에 따라 변한다)이 있다. 이것은 콘택들에 걸친 전류 흐름을 위해 어떠한 화학반응도 필요로 하지 않는 전자들(또는 정공들)을 사용한 전류 흐름과 비교하여 현저한 차이이다. 양극성 MeOx 전환은 금속 필라멘트를 생성하기 위해 MeOx 내에 산소 공석들을 이동시키려 하고 그럼으로써 계면에 산소를 저장한다. 전자 도전은 파울러-노다임, 쇼트키, 공간 전하 제한 전류(SCLC), SCLC 및 풀-프렌켈(Poole-Frenkel)(PF)과 함께, PF 및 힐 법칙을 포함한 메커니즘들에 의해 제공될 수 있다. 이온 도전은 도전률, 확산 및 필드 유형들을 포함한다.
전형적인 이온 도전률 값들은 상대적으로 낮으며, 전극의 외기로부터 산소의 공급, 온도 및 전계(기하급수적으로)에 의존한다.
도 13은 RSL의 셋 프로세스에서 고 전계의 인가를 도시한 것이다. 이 주사 전자 현미경 이미지는 성장된 Si02층을 포함하는 n+ Si의 좌측 전극(EL), Hf02의 RSL 및 TiN의 우측 전극(ER)을 나타낸다. Hf02와 같은 MeOx의 RSL에 산소를 이동시키기 위해 고 전계가 인가될 수 있다. 여기에서, 구현예에서, 고 전계는 3 - 5nm 폭인 Hf02의 영역에서 존재한다. 5nm 값을 사용하면, 따라서 전계는 5V/5nm = 10MV/cm이다.
도 14a - 도 14d는 RSL의 셋 프로세스에서 도전성 필라멘트의 형성에 있서 서로 다른 단계들을 도시한 것이다. 단일 MeOX막의 정규로 일어나는 브레이크다운이 도시되었다. 좌측 전극(EL)은 그라운드된 전극으로서 0V에 설정되고, 중간 영역은 Hf02와 같은 RSL을 나타내며, 우측 영역은 예를 들면 5V에서 구동되는 우측 전극(ER)을 나타낸다. 5V는 전류 제한기(저항기)가 없는 경우에 대한 근사치이다. 이들 도면들은 2 이상의 또는 이러한 RSL들을 갖는 RSME의 예상되는 행동을 나타낸다. RSME에서 우측 전극은 결합 전압을 수신할 것이며 직접 구동되지 않음을 상기한다.
셋 또는 형성 프로세스에서, RSL은 초기에 비-도전성이다. 개방된 혹은 백색 원은 산소 이온을 나타내며, 폐쇄된 또는 흑색 원은 금속을 나타낸다. 고 전계는 음으로 하전된 산소 이온들에 결합하여, Hf02로부터 산소 이온들을 추출하고 이들을 ER에 끌어낸다. 도 14a의 상황 후에, 산소 이온들의 일부가 추출되어 ER(ER에서 개방된 원들로 나타낸 바와 같이)에 저장되고 산소가 추출되었던 Hf02의 영역은 금속(폐쇄된 원들로 나타낸 바와 같이)이 되는 도 14b의 상황이 존재한다. 이 프로세스는 도 14b의 상황 후에 도 14c의 상황에 도달되게 계속되는데, 여기에서 추가의 산소 이온들이 추출되어 중간 전극에 저장되어졌으며 산소가 추출되었던 Hf02의 추가의 영역들은 금속이 된다. 마지막으로, 도 14c의 상황 후에 도 14d의 상황에 도달되는데, 여기에서 추가의 산소 이온들은 추출되어 ER에 저장되어졌으며, 산소가 추출되었던 Hf02의 충분한 부분은 금속이 되어, 전극들 간에 단락 회로로서 RSL를 통하는 도전성 필라멘트 또는 경로를 형성한다.
이에 따라, 개방(비-도전성) 회로와 유사하게, RSL이 상대적으로 고 저항 상태에 있는 오프 상태에서, 단락(도전성) 또는 폐회로와 유사하게 RSL이 상대적으로 저 저항 상태에 있는 온 상태로의 천이가 존재한다.
도 14e, 도 14f 및 도 14g는 각각 도 14a, 도 14b 및 도 14d의 셋 프로세스 단계들을 기술하는 에너지도이다. y-축은 에너지를 나타내며 x-축은 RSME 내 거리를 나타낸다. 피크들은 Hf02 내 산소에 의해 부과되는 전자 수송에 대한 장벽들을 나타낸다. 피크들은 Ec1 내지 Ec2의 범위인 전도대(Ec)를 따른다. 전도대는 도 14e - 도 14g에서 이 고정된 범위를 유지한다. EEL은 EL의 에너지이며 EER은 ER의 에너지이다. 또한, 선형 밴드 벤딩의 이상화된 경우가 도시되었다.
프로세스의 시작에서, EL 및 ER에 걸쳐 5V가 인가되고 이들이 5nm만큼 떨어졌다고 가정할 때, 전계(E)는 10MV/cm(5V/5nm)의 시작 레벨에 있다. 얇은 점선 화살표(도 14e)로 나타낸 바와 같이, 상대적으로 소량의 전류가 흐른다. 프로세스가 계속됨에 따라, 산소가 RSL로부터 추출되고 성장하는 필라멘트 부분인 금속 영역에 의해 대체된다. 금속 영역은 근본적으로 Si 전극의 확장이 되고, 따라서 예를 들면, E1과 ER 간에 유효한 거리는 5nm에서 4nm로 감소하고 대응하여 E 전계가 12MV/cm(5V/4nm)까지 증가한다. 높은 전계에 기인하여, 두꺼운 점선 화살표(도 14f)로 나타낸 바와 같이, 큰 량의 전류가 흐른다. 이어서, 추가의 산소가 Hf02로부터 추출되고 따라서 필라멘트가 성장하며 EL과 ER 간의 거리는 예를 들면, 4nm에서 1nm로 감소하고 E 전계는 전계와 거리 간에 지수함수적 관계에 기인하여 50MV/cm(5V/1nm)까지 증가한다. 훨씬 더 높은 전계에 기인하여, 훨씬 더 두꺼운 점선 화살표(도 14g)로 나타낸 바와 같이, 훨씬 더 큰 량의 전류가 발리스틱 전류로서 흐른다.
제 1 및 마지막 에너지 피크들의 높이는 도 14e - 도 14g에서 거의 동일하지만, 몇개의 피크들의 존재는 전자 수송에 대한 낮은 장벽을 나타냄에 유의한다. 이에 따라, 제안된 RSME는 IL층의 전류 제한 효과에 의해 형성 및 셋 프로세스에서 발리스틱 전류를 잇점이 있게 회피할 수 있다.
도 15a - 도 15c는 RSL의 리셋 프로세스에서 도전성 필라멘트의 제거에서 서로 다른 단계들을 도시한 것이다.
도 15d, 도 15e 및 도 15f는 각각 도 15a, 도 15b 및 도 15c의 리셋 프로세스 단계들을 기술하는 에너지도이다. 죄측 영역은 그라운드된 전극(EL)을 나타내며, 중간 영역은 Hf02와 같은 RSL을 나타내며, 우측 영역은 구동된 전극(ER)을 나타낸다. 도시된 전압들 및 전자들은 IL의 전류 제한 효과가 없는 경우에 대한 근사이다. 이들 도면들은 RSL의 예상되는 행동을 나타낸다. RSME는 직렬의 적어도 두 RSL들로 구성되고 RSME에서 우측 전극은 결합 전압을 수신할 것이며 직접 구동되지 않으며 따라서 전류 흐름은 유효하게 감소됨을 상기한다.
리셋 프로세스는 실질적으로 도 14a - 도 14d의 셋 프로세스의 역이다. 리셋 프로세스의 시작에서(도 15a 및 도 15d), E 전계는 50MV/cm이고, 상대적으로 적은 수의 산소 이온들이 ER에 가까운 Hf02의 부분으로 복귀되어, 필라멘트에 의해 형성된 단락 회로를 없앤다. 셋 프로세스와 비교하여 반대 극성을 사용하여 예를 들면 -5V의 전압이 ER 및 EL에 걸쳐 인가된다. 이에 따라, 리셋 동안, 예를 들면 -5V에서 시작할 수도 있을 것이다. E 전계가 인가되는 유효 거리는 예를 들면 1nm이어서 E 전계는 50 MV/cm가 된다. 이어서, -7V의 전압이 1.3nm의 거리에 걸쳐 인가되어 E 전계는 53MV/cm(도 15b 및 도 15e)이 된다. 이어서, -9V의 전압이 1.6nm의 거리에 걸쳐 인가되어 E 전계는 56MV/cm(도 15c 및 도 15f)이 된다. 이에 따라 이 프로세스는 리셋 프로세스에서 발리스틱 전류를 잇점이 있게 회피할 수 있는 RSME에서 완전히 다르다.
양극성 MeOx 전환에 있어, RSL로부터 이온들이 제거되는 이온 이동이 제공되며, 따라서 RSL은 더 금속이 된다. 이것은 한 이온을 제거한 즉시, 다른 이온들의 제거는 전계가 증가하기 때문에 가속되며 전계에 이동의 의존성은 기하급수적이기 때문에 자체-증폭 효과이다. 따라서, 한 이온을 제거하였다면 전계가 증가하였고 이동할 이온들의 이동도는 기하급수적으로 증가한다. 따라서, 장치는 더 빠른 아발란치 효과를 갖는다. 이것은 셋 및 형성 의존성들을 설명한다.
이온 이동에 더하여, 동시에, 전자들은 비유적으로 에너지 피크들을 뛰어넘음으로써 RSL 내에서 이동할 수 있다. 초기에, 소량의 전자들만이 흐르고 있다. 그러나 전계가 증가되는 즉시 더 많은 전자들이 에너지 피크들을 넘어 흐를 수 있어 이들이 흐르기가 훨씬 더 쉽게 된다. 마지막으로, IL를 향하여 발리스틱으로 흐르는 많은 전자들이 있다. 그러나, 이 전자 흐름은 전자들이 개개의 이온들의 이동에 의존하는 전환 메커니즘에 기여하지 않기 때문에 바람직하지 못하다. 이온들을 이동시키기 위해서, 충분한 전계를 구축할 필요가 있다. 연관된 전자 흐름은, RSL과 직렬의 다이오드와 같은 스티어링 요소를 갖는다면 다이오드가 작은 이온 전류뿐만 아니라 큰 전자 전류로부터의 전류를 지탱할 수 있을 필요가 있기 때문에, 바람직하지 못하다.
또한, 리셋 동안, 산소는 저항-전환 요소로 도로 이동하며, 따라서, IL과 E1 또는 E2 간에 유효 거리가 다시 증가한다. 많은 전자들이 흐를 수 있게 하는 전계가 전개된다.
RSME 구조는 전자들을 너무 많이 흐르게 함이 없이 이온들을 약간 이동시키기에 충분한 전계가 구축되게 한다. RSME은 근본적으로 매우 많은 전자들을 도통하지 않는 불량한 도체를 제공한다. 또한, IL은 전자들을 정지하여 반사시키는 장벽을 제공한다. 따라서, 용량성 결합 효과와 더불어, 너무 많은 전자 전류를 흐르게 함이 없이 이온들을 이동시킬 수 있다.
RSME은 일반적으로 RSL1와 RSL2 사이에 IL을 가져 대칭일 수 있으며, 따라서 RSL들 사이에 IL에서의 전환 메커니즘에 집중할 수 있다. IL은 이온들이 RSL들에서 이동하지만 중간 영역에서 IL을 넘어가지 않게 되도록 전계가 장치의 중앙에 구축되게 한다. IL은 도체이며, 산소 이온들을 저장할 수 있다. IL은 금속이 아닌 것이 가능할지라도 금속일 수 있다. IL은 매우 얇을 수도 있을 것이며 전자들이 IL에 안착하도록 이들을 반사 및/또는 유지할 수 있을 것이다. IL의 캐패시턴스는 이의 두께를 가변함으로써 조절될 수 있다. 이것은 특히 축소된 장치들에게 있어 중요할 수 있다.
목적은 도 12에 도시된 것과 같은 에너지도를 가지며 전자들이 반사되지만 그럼에도불구하고 구축된 전계가 있는 전위 스텝을 포함하는 RSME을 제공하는 것이다. RSL1 및 RSL2이 동일 두께를 갖거나 혹은 RSL1 및 RSL2에 대해 서로 다른 두께들을 갖는 것도 가능한 대칭 구조가 사용될 수 있다. 한 RSL은 전계를 구축하지만 전환을 유발하지 않을 수 있도록 다른 것보다 약간 더 두꺼울 수도 있을 것이다. 이것은 RSL1 및 RSL2의 두께에 기초하여 도 12에 도시된 바와 같은 밴드 갭도가 옮겨지게 할 것이다. RSL들의 두께들이 동일하다면, 이들의 전계들은 동일하게 행동할 것이며 이들은 동일 전계로 전환할 것이다. 한편, 비대칭을 도입함으로써 한 RSL 상에만 조절할 수 있는데 이 경우 다른 RSL은 전환없이 배플층이 된다.
발리스틱 전류에 관하여, 이것은 IL과 E1 또는 E2 간에 거리가 너무 짧아 볼륨과 상호작용할 기회가 없기 때문에 일어난다. 전기 도체에서, 전자는 전계 내에서 가속되고 전자-대-전자, 전자-대-포톤, 전자-대-불순물 또는 전자-대-계면 메커니즘에 의해 산란될 때까지 애버리지 평균 자유 경로를 돌아다닌다. 전형적인 산란 평균 자유 경로는 실리콘 또는 구리와 같은 전형적인 도체들에 있어 대략 40nm이다. 축소된 메모리 장치에서, 전류는 본원에서 전형적인 치수들이 너무 작기 때문에 발리스틱이며, 따라서 전자들은 오버슈트하여 전극 내에서 강렬히 산란되며 에너지를 전환 영역에 전달하지 않는다.
도 16a는 도 6a의 RSME에 대한 셋 프로세스를 도시한 것이다. 단계(1600)에서, 메모리 셀에 대해 셋 프로세스가 시작한다. 실제로, 셋 또는 리셋 프로세스는 적합한 전압들을 적합한 비트라인들 및 워드라인들에 인가함으로써 메모리 장치 내 복수 메모리 셀들에 대해 동시에 수행될 수 있다. 단계(1602)에서, 셋 전압이 제 1 전극과 제 2 전극에 걸쳐 인가된다. 전압은 저항-전환 메모리 셀과 직렬인 스티어링 요소를 통해 저항-전환 메모리 셀의 제 1 전극과 제 2 전극에 걸쳐 인가된다.
셋 전압은 예를 들면 고정된 진폭 펄스 또는 펄스들, 램프 또는 계단과 같은 요망되는 파형을 가질 수 있다. 이에 따라, 전압은 예를 들면 시간과 함께 크기가 증가하는 시변 전압 신호일 수 있다. 고정된 진폭 펄스에 있어서, 진폭은 예를 들면 Vset(도 4a)와 같은 레벨에 또는 그 이상에 있을 수 있다. 램프 또는 계단에 있어서, 셋 전압은 Vset 미만의 레벨에서 시작하고 Vset 또는 그 이상까지 증가할 수 있다. 한 수법에서, 셋 전압은 실제로 셋 상태가 달성되었는지 판정함이 없이 특정된 기간 동안 맹목적으로 적용된다. 이 경우에, 셋 전압은 메모리 장치의 이전의 통계적 분석에 기초하여 모든 메모리 셀들의 100%에 가깝게 셋 상태를 달성하기에 충분한 지속기간 및/또는 크기를 갖는다.
또 다른 수법에서, 셋 전압이 인가되는 동안 메모리 셀의 상태가 모니터되고 셋 전압은 모니터링이 셋 상태에 도달되었음을 나타낼 때 제거된다. 전압을 제거하는 것은 제 1 전극과 제 2 전극을 플로팅되게 함을 의미할 수 있다. 이 수법은 예를 들면 2010년 4월 8일에 공개된 "Set And Reset Detection Circuits For Reversible Resistance switching Memory Material," 명칭의 US 2010/0085794, 및 2008년 6월 24일에 발행된 "Memory Device for protecting memory cells during programming" 명칭의 US 7,391,638에 더욱 기술되어 있고, 이둘 둘 다 참조로 본원에 포함시킨다.
단계(1604)에서, 전압이 중간층(IL)에 결합되고 IL은 RSL들로부터 IL에 진입하는 전자들을 산란시킨다. 단계(1606)에서, 하나 이상의 필라멘트들은 RSL들 내 형성된다. 도 14a - 도 14d를 참조한다. 필라멘트들의 형성은 서로 다른 레이트들로 진행하여 서로 다른 RSL들 내에서 서로 다른 시간들에서 완료될 수 있다. 예를 들면, 도 4b를 참조하면, 셋 상태는 셋 전압이 VsetB에 도달할 때 유형 "B" RSL에 대해 먼저 도달될 것이며 이어 셋 전압이 VsetA에 도달할 때 유형 "A" RSL에 대해 도달될 수 있다. 셋 전압은 RSL들 내 도전성 경로를 제공하기 위해 RSL들 각각 내에 필라멘트를 형성하기에 충분하고, 그럼으로써 RSME 및 메모리 셀 전체에 걸쳐 도전성 경로를 제공한다. 결국, RSL들 각각에 그리고 RSME에 저 저항 상태가 달성된다. RSME의 저 저항 상태는 제 1 2진 데이터 상태, 예를 들면, 0 또는 1에 할당될 수 있다. 단계(1608)에서, 셋 전압이 제거되고, RSME을 포함하여, 메모리 셀이 방전된다. 단계들(1602 - 1606)은 적어도 부분적으로 동시에 행해짐에 유의한다.
선택적으로, RSL들 중 하나만이 셋 프로세스를 완료하거나, 혹은 RSME에서 모든 RSL들보다 몇개가 셋 프로세스를 완료하는 것이 가능하다.
도 16b은 도 6a의 RSME에 대한 리셋 프로세스를 도시한 것이다. 단계(1620)에서, 메모리 셀에 대한 리셋 프로세스가 시작한다. 단계(1622)에서, 리셋 전압(Vreset, 도 4a 참조)이 제 1 전극과 제 2 전극에 걸쳐 인가된다. 전압은 저항-전환 메모리 셀과 직렬인 스티어링 요소를 통해 저항-전환 메모리 셀의 제 1 전극과 제 2 전극에 걸쳐 인가된다. 셋 전압은 고정된 진폭 펄스 또는 램프와 같은 요망되는 파형을 가질 수 있다. 이에 따라, 전압은 예를 들면 시간과 함께 크기가 증가하는 시변 전압 신호일 수 있다. 전처럼, 한 수법에서, 셋 전압은 셋 상태가 실제로 달성되었는지 판정함이 없이 맹목적으로 인가된다. 이 경우에, 리셋 전압은 모든 메모리 셀들의 100%에 가까운 리셋 상태를 달성하기에 충분한 지속기간 및/또는 크기를 갖는다.
또 다른 수법에서, 리셋 전압이 인가되는 동안 메모리 셀의 상태가 모니터되고, 모니터링이 리셋 상태에 도달되었음을 나타낼 때 제거된다. 이 수법은 위에 언급된 US 2010/0085794 및 US 7,391,638에 더욱 기술되어 있다.
단계(1624)에서, 전압이 중간층에 결합되고 IL은 RSL들로부터 IL에 진입하는 전자들을 산란시킨다. 단계(1626)에서, 하나 이상의 필라멘트들이 RSL들에서 제거되거나 파괴된다. 도 15a - 도 15c를 참조한다. 필라멘트들의 제거는 서로 다른 레이트들로 진행하고 서로 다른 RSL들에서 서로 다른 시간들에서 완료할 수 있다. 예를 들면, 도 4b를 참조하면, 리셋 상태는 리셋 전압이 VresetB에 도달할 때 유형 "B" RSL에 대해 먼저 도달되고 이어 리셋 전압 VresetA에 도달될 때 유형 "A" RSL에 대해 도달된다. 리셋 전압은 RSL들에서 도전성 경로를 제거하기 위해 RSL들 각각 내에 필라멘트들을 제거하기에 충분하고, 그럼으로써 RSME 및 메모리 셀을 통해 도전성 경로를 제거한다. 결국, RSL들 각각에 그리고 RSME에 고 저항 상태가 달성된다. RSME의 고 저항 상태는 저 저항 데이터 상태에 반대되는 제 2 2진 데이터 상태, 예를 들면, 1 또는 0에 할당될 수 있다. 단계(1628)에서, 리셋 전압이 제거되고, RSME를 포함하여, 메모리 셀이 방전된다. 단계들(1622 - 1626)은 적어도 부분적으로 동시에 행해짐에 유의한다.
선택적으로, RSL들 중 하나만이 리셋 프로세스를 완료하거나, 혹은 RSME에서 모든 RSL들 보다 몇개가 리셋 프로세스를 완료하는 것이 가능하다.
위에 방법들은 메모리 셀에서 제 1 데이터 상태를 설정하기 위해 저항-전환 메모리 셀의 제 1 전극과 제 2 전극에 걸쳐 전압을 인가하는 단계로서, 전압은 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬로 도전성 중간층에 용량성으로 결합되며, 전압은 (a) 전기적으로 제 1 전극과 도전성 중간층 사이에 그리고 이들과 직렬로 있는 제 1 저항-전환층, 및 (b) 전기적으로 제 2 전극과 도전성 중간층 사이에 그리고 이들과 직렬로 있는 제 2 저항-전환층 중 적어도 하나로 저항 상태가 전환되게 하는, 단계, 및 저항 전환 메모리 셀이 방전되게 하기 위해 전압을 제거하는 단계를 포함한다. 저항-전환층들은 가역 또는 비가역일 수 있다.
또한, 위에 방법들은 (a) 저항 상태가 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들 중 하나에서 전환될 때까지 저항-전환 메모리 셀에 걸쳐 인가되는 시변 전압의 크기를 증가시키는 단계, 및 (b) 이어서, 저항 상태가 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들 중 또 다른 하나에서 전환될 때까지 저항-전환 메모리 셀에 걸쳐 인가되는 시변 전압의 크기를 더욱 증가시키는 단계에 의해 저항-전환 메모리 셀에 저항 상태를 변경하는 것을 포함할 수 있다. 저항 상태의 전환은 가역 또는 비가역일 수 있다.
또한, 위에 방법들은, 제 1 및 제 2 제어 라인들에 걸쳐 전압을 인가하는 단계로서, 제 1 제어 라인은 저항-전환 메모리 셀의 일 단부에 연결되고, 제 2 제어 라인은 저항-전환 메모리 셀과 직렬인 스티어링 요소에 연결되고, 전압은 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들에 걸쳐 그리고 제 1 저항-전환층과 제 2 저항-전환층들 사이에 있는 도전성 중간층에 걸쳐 인가되는 것인, 단계, 및 저항 전환 메모리 셀이 방전되게 하기 위해 전압을 제거하는 단계를 포함할 수 있다. 저항-전환층들은 가역 또는 비가역일 수 있다.
따라서, 일 실시예에서, 저항-전환 메모리 셀은, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬의 도전성 중간층; 전기적으로 제 1 전극과 도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 1 저항-전환층; 및 전기적으로 제 2 전극과 도전성 중간층 사이에 그리고 이들과 직렬의 제 2 저항-전환층을 포함하고, 제 1 및 제 2 저항-전환층들 둘 다는 양극성 전환 특징을 갖거나 둘 다 단극성 전환 특징을 갖는다는 것을 알 수 있다.
또 다른 실시예에서, 저항-전환 메모리 셀은 다이오드 스티어링 요소; 및 다이오드 스티어링 요소와 직렬의 저항-전환 메모리 요소를 포함하고, 저항-전환 메모리 요소는, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 1 저항-전환층; 및 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 2 저항-전환층을 포함한다.
또 다른 실시예에서, 메모리 장치는, 각각이 저항-전환 메모리 요소와 직렬의 스티어링 요소를 포함하는 복수의 저항-전환 메모리 셀들을 포함하는 메모리 어레이로서, 저항-전환 메모리 요소 각각은 전기적으로 제 1 저항-전환층과 제 2 저항-전환층 사이에 중간층을 포함하는 것인, 메모리 어레이; 복수의 워드라인들 및 비트라인들; 복수의 비트라인들의 각각의 비트라인과 통신하는 한 단부, 및 복수의 워드라인들의 각각의 워드라인과 통신하는 또 다른 단부를 갖는 각각의 저항-전환 메모리 셀; 및 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로로서, 제어 회로는 저항-전환 메모리 셀들 중 적어도 하나에 이의 각각의 비트라인 및 워드라인을 통해 전압을 인가하여, 저항-전환 메모리 셀들 중 적어도 하나의 저항-전환 메모리 요소가 한 저항 상태에서 또 다른 저항 상태로 전환하게 하는, 제어 회로를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀은, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 전기적으로 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 1 저항-전환층; 및 전기적으로 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 2 저항-전환층을 포함하고, 제 1 전극, 제 2 전극, 도전성 또는 반도전성 중간층, 제 1 저항-전환층, 제 2 저항-전환층 중 적어도 하나는, 적어도 부분적으로, 제 1 전극, 제 2 전극, 도전성 또는 반도전성 중간층, 제 1 저항-전환층, 및 제 2 저항-전환층 중 적어도 한 다른 것 옆에 배열된다.
또 다른 실시예에서, 저항-전환 메모리 셀은, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 전기적으로 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 1 저항-전환층; 및 전기적으로 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 제 2 저항-전환층을 포함하고, 도전성 또는 반도전성 중간층, 및 제 1 및 제 2 저항-전환층들은 한 L-형상 및 U-형상 중 적어도 하나이다.
또 다른 실시예에서, 메모리 장치는, 각각이 저항-전환 메모리 요소와 직렬의 스티어링 요소를 포함하는 복수의 저항-전환 메모리 셀들을 포함하는 메모리 어레이로서, 저항-전환 메모리 요소 각각은 전기적으로 제 1 저항-전환층과 제 2 저항-전환층 사이에 중간층을 포함하고, 각 저항-전환 메모리 셀에 있어서 제 1 전극, 제 2 전극, 도전성 또는 반도전성 중간층, 제 1 저항-전환층, 및 제 2 저항-전환층 중 적어도 하나는 적어도 부분적으로 제 1 전극, 제 2 전극, 도전성 또는 반도전성 중간층, 제 1 저항-전환층, 및 제 2 저항-전환층 중 적어도 한 다른 것의 옆에 배열되는 것인, 메모리 어레이; 복수의 워드라인들 및 비트라인들; 복수의 비트라인들의 각각의 비트라인과 통신하는 한 단부, 및 복수의 워드라인들의 각각의 워드라인과 통신하는 또 다른 단부를 갖는 각각의 메모리 셀; 및 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로로서, 제어 회로는 저항-전환 메모리 셀들 중 적어도 하나에 이의 각각의 비트라인 및 워드라인을 통해 전압을 인가하여, 저항-전환 메모리 셀들 중 적어도 하나의 저항-전환 메모리 요소가 한 저항 상태에서 또 다른 저항 상태로 전환하게 하는, 제어 회로를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀에서 저항 상태를 변경하기 위한 방법은, 메모리 셀에서 제 1 데이터 상태를 설정하기 위해 저항-전환 메모리 셀의 제 1 전극과 제 2 전극에 결쳐 전압을 인가하는 단계로서, 전압은 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층에 용량성으로 결합되고, 전압은 저항 상태가 (a) 전기적으로 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬인 제 1 저항-전환층, 및 (b) 전기적으로 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬인 제 2 저항-전환층 중 적어도 하나에서 전환되게 하는 것인, 단계; 및 저항 전환 메모리 셀이 방전되게 하기 위해 전압을 제거하는 단계를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀에서 저항 상태를 변경하기 위한 방법은 저항 상태가 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들 중 하나에서 전환될 때까지 저항-전환 메모리 셀에 걸쳐 인가되는 시변 전압의 크기를 증가시키는 단계, 및 이어서, 저항 상태가 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들 중 또 다른 하나에서 전환될 때까지 저항-전환 메모리 셀에 걸쳐 인가되는 시변 전압의 크기를 더욱 증가시키는 단계를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀에서 저항 상태를 변경하기 위한 방법은, 제 1 및 제 2 제어 라인들에 걸쳐 전압을 인가하는 단계로서, 제 1 제어 라인은 저항-전환 메모리 셀의 일 단부에 연결되고, 제 2 제어 라인은 저항-전환 메모리 셀과 직렬인 스티어링 요소에 연결되고, 저항-전환 메모리 셀의 제 1 및 제 2 저항-전환층들에 걸쳐, 그리고 전기적으로 제 1 저항-전환층과 제 2 저항-전환층 사이에 있는 도전성 또는 반도전성 중간층에 걸쳐 전압이 인가되는, 단계; 및 저항 전환 메모리 셀이 방전되게 하기 위해 전압을 제거하는 단계를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀은 스티어링 요소; 및 스티어링 요소와 직렬의 저항-전환 메모리 요소를 포함하고, 저항-전환 메모리 요소는 제 1 전극과 제 2 전극; 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬의 제 1 저항-전환층; 및 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬의 제 2 저항-전환층을 포함한다.
또 다른 실시예에서, 저항-전환 메모리 요소는, 제 1 전극과 제 2 전극; 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬로 있고 MeOx을 포함하는 제 1 저항-전환층; 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 이들과 직렬로 있고 MeOx을 포함하는 제 2 저항-전환층; 및 도전성 또는 반도전성 중간층과 제 1 전극 사이에 있고, TiOx, Al203, ZrOx, LaOx, YOx로 구성된 그룹에서 선택되고, 제 1 저항-전환층의 견지에서 산소의 소스 또는 게터로서 작용하는 캡층을 포함한다.
또 다른 실시예에서, 메모리 장치는 각각이 저항-전환 메모리 요소와 직렬의 스티어링 요소를 포함하는 복수의 메모리 셀들을 포함하는 메모리 어레이로서, 저항-전환 메모리 요소 각각은 제 1 저항-전환층과 제 2 저항-전환층 사이에 중간층을 포함하는, 메모리 어레이; 복수의 워드라인들 및 비트라인들; 복수의 비트라인들의 각각의 비트라인과 통신하는 한 단부, 및 복수의 워드라인들의 각각의 워드라인과 통신하는 또 다른 단부를 갖는 각각의 메모리 셀; 및 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로로서, 제어 회로는 메모리 셀들 중 적어도 하나에 이의 각각의 비트라인 및 워드라인을 통해 전압을 인가하여, 메모리 셀들 중 적어도 하나의 저항-전환 메모리 요소가 한 저항 상태에서 또 다른 저항 상태로 전환하게 하는, 제어 회로를 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀은, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬의 도전성 중간층; 전기적으로 제 1 전극과 도전성 중간층 사이에 그리고 그리고 이들과 직렬의 저항-전환층; 및 도전성 상태에 있는 동안 적어도 약 1-10 ㏁의 저항을 유지하며 전기적으로 제 2 전극과 도전성 중간층 사이에 그리고 그리고 직렬의 브레이크다운층을 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀은 스티어링 요소; 및 스티어링 요소와 직렬의 저항-전환 메모리 요소를 포함하고, 저항-전환 메모리 요소는 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 이들과 직렬의 도전성 중간층; 전기적으로 제 1 전극과 도전성 중간층 사이에 그리고 그리고 이들과 직렬의 저항-전환층; 및 도전성 상태에 있는 동안 적어도 약 1-10 ㏁의 저항을 유지하며 전기적으로 제 2 전극과 도전성 중간층 사이에 그리고 그리고 이들과 직렬의 브레이크다운층을 포함한다.
또 다른 실시예에서, 저항-전환 메모리 셀은 스티어링 요소; 및 스티어링 요소와 직렬의 저항-전환 메모리 요소를 포함한다. 저항-전환 메모리 요소는 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 저항-전환층; 및 도전성 상태에 있는 동안 적어도 약 1-10 ㏁의 저항을 유지하며 전기적으로 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 브레이크다운층을 포함한다.
또 다른 실시예에서, 메모리 장치는 각각이 저항-전환 메모리 요소와 직렬의 스티어링 요소를 포함하는 복수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 각 저항-전환 메모리 요소는, 제 1 전극과 제 2 전극; 전기적으로 제 1 전극과 제 2 전극 사이에 그리고 그리고 이들과 직렬의 도전성 또는 반도전성 중간층; 제 1 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 저항-전환층; 및 도전성 상태에 있는 동안 적어도 약 1-10 ㏁의 저항을 유지하며 전기적으로 제 2 전극과 도전성 또는 반도전성 중간층 사이에 그리고 그리고 이들과 직렬의 브레이크다운층을 포함한다. 또한, 메모리 장치는 복수의 워드라인들 및 비트라인들; 복수의 비트라인들의 각각의 비트라인과 통신하는 한 단부, 및 복수의 워드라인들의 각각의 워드라인과 통신하는 또 다른 단부를 갖는 각각의 메모리 셀; 및 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로로서, 제어 회로는 메모리 셀들 중 적어도 하나에 이의 각각의 비트라인 및 워드라인을 통해 전압을 인가하여, 메모리 셀들 중 적어도 하나의 저항-전환 메모리 요소가 한 저항 상태에서 또 다른 저항 상태로 전환하게 하는 것인, 제어 회로를 포함한다.
도 17은 또 다른 실시예에 따른 메모리 셀(100)의 사시도이다. 이 실시예 및 도 18a- 도 18e에 도시된 실시예들에서, 저항-전환 메모리 요소의 저항-전환층은 바람직하게 하프늄 실리콘 옥시나이트라이드, 하프늄 실리콘 산화물 또는 이들의 조합으로 만들어진다. 셀(100)은 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물 또는 이들의 합금들과 같은 이 기술에 공지된 임의의 하나 이상의 적합한 도전 물질을 독립적으로 포함할 수 있는 도전성 물질로 형성된 제 1 전극(106) 및 제 2 전극(108)을 포함한다. 예를 들면, 일부 실시예들에서, 상대적으로 고온 하에서 가공을 할 수 있기 위해 텅스텐이 바람직하다. 일부 다른 실시예들에서, 구리 또는 알루미늄이 바람직한 물질이다. 제 1 전극(106)(예를 들면, 워드라인)은 제 1 방향으로 확장하고 반면 제 2 전극(108)(예를 들면, 비트라인)은 제 1 방향과는 다른 제 2 방향으로 확장한다. 제 1 (예를 들면, 하부) 전극(106) 및/또는 제 2 (예를 들면, 상부) 전극(108)에 TiN 층들과 같은 장벽 및 부착층들이 포함될 수 있다.
스티어링 요소(104)는 트랜지스터 또는 다이오드일 수 있다. 스티어링 요소(104)가 다이오드이면, 저장 요소(102)는 수직으로 및/또는 수평으로 배열될 수 있고 및/또는 직렬의 다이오드 및 저장 요소를 내포하고 실질적으로 원통 형상을 갖는 필라 또는 블록을 형성하게 패터닝될 수 있다. 일 실시예에서, 도 17 및 도 18a - 도 18e에 도시된 바와 같이, 스티어링 요소(104)는, 다이오드의 놓여진 방위가 반대가 될 수도 있을지라도, 하부 고농도로 도핑된 n-형 영역(142), 의도적으로 도핑되지 않은 선택적인 진성 영역(144), 및 상부 고농도로 도핑된 p-형 영역(146)을 가지며 수직으로 배열된 반도체 다이오드이다. 이의 놓여진 방위에 상관없이, 이러한 다이오드는 p-i-n 다이오드 또는 간단히 다이오드라 지칭될 것이다. 다이오드는 임의의 단결정, 다결정질, 혹은 비정질 반도체 물질, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 혹은 그외 다른 복합 반도체 물질들, 이를테면 III-V, II-VI, 등과 같은 물질들을 포함할 수 있다. 예를 들면, p-i-n 폴리실리콘 다이오드(104)가 사용될 수 있다.
저장 요소(102)(예를 들면 저항률 전환 메모리 요소, RSME)는 스티어링 요소(104)의 상부 영역(146) 위에 혹은 하부 영역(142) 밑에 스티어링 요소(104)와 직렬로 배치된다. 저장 요소(102)는 하프늄 실리콘 옥시나이트라이드 또는 하프늄 실리콘 산화물 또는 이들의 조합과 같은 금속 산화물 전환가능 층(들)(RSL)을 포함할 수 있다. 바람직하게, 저항-전환층(들)은 RSL이 비정질이 되게 충분히 낮은 온도에서 ALD, 화학기상 피착(CVD) 또는 물리기상 피착(PVD)에 의해 피착된다. 즉, 저항-전환층(들)은 바람직하게 비정질 RSL에서 실질적으로 어떠한 결정 그레인들(예를 들면, 0-5% 볼륨 마이크로결정 그레인들)도 형성되지 않게, 결정화 온도 미만의 온도, 이를테면 250-400℃에서 피착된다. 본 발명자들은 메모리 셀을 프로그램하는 동안 도전성 필라멘트 형성을 향상시키는 것으로 생각되는 고 열 안정성을 비정질 하프늄 실리콘 옥시나이트라이드 RSL이 나타냄을 발견하였다. 고 열 안정성은 복수의 메모리 장치 레벨들을 내포하는 3차원 메모리 장치를 제조하기 위해 사용되는 고 열 사이클들 동안 및 후에(예를 들면, 약 1100℃, 이를테면 600 내지 1100℃까지 어닐링된 후에) RSL이 비정질인 채로 있게 한다.
하프늄 실리콘 옥시나이트라이드 저항-전환층은 ALD, CVD 또는 PVD에 의해 하지의 층 상에 블랭킷 막으로서 피착될 수 있다. 대안적으로, 하프늄 실리콘 산화물층이 먼저 피착되고 이어 하프늄 실리콘 옥시나이트라이드를 형성하기 위해 연속적인 단계에서 질화될 수 있다. 질화는 예를 들면, 실온(25℃) 내지 대략 400℃의 온도들에서 질소 함유 플라즈마 내에서 수행될 수 있다. 대안적으로, 하프늄 실리콘 옥시나이트라이드층을 형성하기 위해 열 질화(즉, 질소 함유 분위기에서 하프늄 실리콘 산화물을 어닐링) 혹은 어닐링이 이어지는 하프늄 실리콘 산화물 내에 질소 이온 주입이 사용될 수 있다. 질화 처리의 한 잇점은 필라 측벽이 데이터 보존을 더욱 향상시키기 위해 3차원 구조에서 원자 질소로 효과적으로 처리되는 메모리 셀 필라 형성 후이다.
RSL 내 질소 함량은 0at%(예를 들면 하프늄 실리콘 산화물) 내지 20 at%의 범위 내일 수 있는데, 이를테면 제로보다 더 크고 20at%까지로, 예를 들면 5 내지 20at%의 범위 내일 수 있다. RSL 내 하프늄 함량은 5-35 at%, 예를 들면, 15-30 at%의 범위 내일 수 있고, RSL내 실리콘 함량은 5-35 at%, 예를 들면, 10-20 at%의 범위 내일 수 있다. RSL의 구성의 균형은 산소인데, 이것은 25-70 at%의 범위 내이고 회피할 수 없는 불순물들일 수 있다. 바람직하게, RSL의 두께는 10Å - 5nm, 이를테면 1 - 4nm이다.
이 발명의 바람직한 실시예들에서, 상부 전극(108)과 하부 전극(106) 사이에 스티어링 요소(104) 및 금속 산화물 저장 요소(102)와 직렬로 선택적 유전체 저항기(200)가 위치된다. 유전체 저항기(200)는 바람직하게 전기적 절연 물질층을 포함한다. 예를 들면, 전기적 절연 물질층은 약 1 내지 약 10nm, 이를테면 1 내지 2nm의 두께를 갖는 실리콘 질화물 또는 실리콘 옥시나이트라이드층을 포함할 수 있다. 실리콘 질화물층은 화학량론적 실리콘 질화물(즉, Si3N4) 또는 비(non)-화학량론적 실리콘 질화물(예를 들면, Si3N4±x, x는 바람직하게 0.001 내지 1의 범위이다)을 포함할 수 있다.
특정 이론에 의해 구속되기를 바람이 없이, 메모리 셀 내 저항기(200)는 초기 형성(예를 들면, 셀 프로그래밍) 프로세스 동안 금속 산화물 저장 물질 내 전개되는 큰 크기의 도전성 필라멘트들로부터 비롯되는 것으로 생각되는 높은 과도 전류를 감소 또는 제거하는 것으로 생각된다. 이들 필라멘트들은 셀의 후속되는 고 전류 동작에 이르게 할 수 있다. 셀내 저항기(200)는 형성 프로세스 동안 셀내 저항 관리 또는 조율을 제공하거나 프로그램된 ReRAM 셀의 후속되는 저 전류(예를 들면, 1 마이크로-암페어 미만) 동작(예를 들면, 낮은 판독 전류 동작)을 제공하는 것으로 생각된다. 셀 저항의 조율로 금속 산화물층(들) 내에 더 작은 크기의 필라멘트가 형성되어 양호한 데이터 보존을 희생시키지 않고 저 전류 셀 동작을 달성할 수 있게 하는 것으로 생각된다. 또한, 유전체층(200)이 저항기로서 기술되었지만, 이것은 필라멘트들의 크기를 감소시키고 저 전류 셀 동작을 가능하게 하는 캐패시터로서 혹은 저항기와 캐패시터와의 조합으로서 기능할 수 있다.
특정 이론에 의해 구속되기를 바람이 없이, 메모리 셀의 형성 프로그래밍 동안 금속 산화물 저장 요소 또는 층(들)(102)을 통해 적어도 한 전기적 도전성 필라멘트(및 전형적으로 복수의 필라멘트들)가 형성되어 금속 산화물 저장 요소를 이의 초기의 형성된 그대로의 고 저항률 상태에서 저 저항률 상태로 전환한다. 그러나, 메모리 셀의 형성 프로그래밍 동안 유전체 저항기(200)를 통해 어떠한 도전성 필라멘트도 형성되지 않아, 유전체 저항기(200)의 저항률은 메모리 셀의 형성 프로그래밍 후엔 실질적으로 변경되지 않는 것으로 생각된다. 결국, 메모리 셀의 형성 프로그래밍 동안엔 메모리 셀을 통해 실질적으로 어떠한 과도 전류도 흐르지 않는다. 즉, 전형적인 전류 측정 도구들(예를 들면, 100 마이크로-암페어 이상의 감도를 갖는 도구들)을 사용하여 검출될 수 있는 어떠한 검출가능한 과도 전류도 메모리 셀을 통해 흐르지 않는다.
도 18a - 도 18e는 발명의 실시예들 의 비휘발성 메모리 셀들을 개요적으로 도시하는 측단면도들이다. 바람직하게, 메모리 셀은 스티어링 요소(104) 및 금속 산화물 저장 요소(예를 들면 RSL)(214)와 직렬로 위치된 적어도 한 고농도로 도핑된 반도체층(202, 204)을 포함한다. 저장 요소에 면하는 n-형 영역(146)을 갖는 다이오드 스티어링 요소(104)에 있어서, 바람직하게 적어도 한 고농도로 도핑된 반도체층(202, 204)은 이를테면 5x1018 내지 2x1021cm-3의 n+ 도펀트 농도(예를 들면, P 또는 As 농도)을 갖는 n+ 도핑된 폴리실리콘과 같은 n-형 실리콘을 포함한다. 또한, 다이오드 스티어링 요소(104)는 이를테면 5x1018 내지 2x1021cm-3의 p+ 도펀트 농도(예를 들면, B 농도)을 갖는 p+ 도핑된 폴리실리콘과 같은 고농도로 도핑된 p+ 폴리실리콘 영역(142), 및 p+ 영역(142)과 n+ 영역(146) 사이에 저농도로 도핑된 혹은 진성(의도적으로 도핑되지 않은) 폴리실리콘 영역(144)을 포함할 수 있다.
예를 들면, 도 18a에 도시된 바와 같이, 메모리 셀(100)은 다이오드(104)의 n+ 영역(146)과 저장 요소(214) 사이에 위치된 제 1 n+ 폴리실리콘층(202)을 포함할 수 있다. 또한, 메모리 셀은 저장 요소(214)와 상부 전극(108) 사이에 위치된 제 2 n+ 폴리실리콘층(204)을 포함할 수 있다. 대안적으로, 도 18b - 도 18e에 도시된 바와 같이, 제 2 n+ 폴리실리콘층은 생략된다.
또한, 메모리 셀은 티타늄 질화물과 같은 하나 이상의 선택적 도전성 장벽층들(206, 208, 210), 혹은 다른 유사한 층들을 포함할 수 있다. 이들 장벽층들(206, 208, 210)은 각각 하부 전극(106)과 다이오드(104) 사이에, 및/또는 다이오드(104)와 저장 요소(214) 사이에 및/또는 "ReRAM" 요소(예를 들면 RSME)(212)와 상측 전극(108) 사이에 배치될 수 있다. ReRAM 요소(212)는 도핑된 반도체층(들)(202, 204) 및 저장 요소(214)를 포함할 수 있다.
도 18b에 도시된 한 비제한적 실시예에서, 금속 산화물 저장 요소(102)는 TiOx층(216) 및 하프늄 실리콘 옥시나이트라이드 또는 하프늄 실리콘 산화물층(214)의 적층을 포함한다. 바람직하게, TiOx층(216)은 하프늄 실리콘 옥시나이트라이드 또는 하프늄 실리콘 산화물층(214)보다 상측 전극(108)에 더 가깝게 위치되고, 하프늄 실리콘 옥시나이트라이드 또는 하프늄 실리콘 산화물층(214)은 TiOx층(216)보다 다이오드(104)에 더 가깝게 위치된다. 즉, 다이오드 스티어링 요소(104) 위에 ReRAM 요소(212)를 가진 도 18b에 도시된 셀에 있어서, TiOx층(216)은 하프늄 실리콘 옥시나이트라이드 또는 하프늄 실리콘 산화물층(214) 상에 위치된다.
도 18c는 도 18b와 유사하나 선택적 금속 산화물층은 생략된다. 도 18c에서, TiOx층(216)은 TiN층(210)이 HfSiON층(214)과 직접 접촉하게 생략된다. 도 18d는 도 18c와 유사하나 TiN층(208)이 HfSiON층(214)과 직접 접촉하게 선택적 n+ 폴리실리콘층(202)은 생략된다.
이에 따라, 도 18a - 도 18d에 도시된 바와 같이, 스티어링 요소(104)는 하측 전극(106) 위에 위치되고, 금속 산화물 저장 요소(214) 및 고농도로 도핑된 반도체층(들)(202, 204)을 포함하는 ReRAM 요소(212)는 스티어링 요소(110) 위에 필라 내에 위치되고, 상측 전극(108)은 필라 위에 위치된다. 또한, 도 18a에 도시된 바와 같이, 티타늄 질화물 장벽층(208)은 스티어링 요소(104) 위에 위치되고, 제 1 고농도로 도핑된 반도체층(202)은 티타늄 질화물 장벽층(208) 위에 위치되고, 금속 산화물 저장 요소(214)는 제 1 고농도로 도핑된 반도체층(202) 위에 위치되고, 제 2 고농도로 도핑된 반도체층(204)은 금속 산화물 저장 요소(214) 위에 위치된다.
도 18e에 도시된 실시예에서, ReRAM 요소(212)는 전기적 도전성 장벽층(215)에 의해 분리된 2개의 금속 산화물 저장 요소들(214A, 214B)(예를 들면, HfSiON RSL들))을 포함한다. 전기적 도전성층(215)은 TiN 또는 W와 같은 임의의 적합한 물질을 포함할 수 있다. 도시된 바와 같이, ReRAM 요소(212)는 층들(214A, 214B)의 두께 및 구성이 동일한 미러 구성이다. 그러나, 위에 논의된 바와 같이, ReRAM 요소(212)는 또한 다른 두께 및/또는 구성을 갖는 복수 RSL 층들(214A, 214B)로 배열될 수도 있다.
하프늄 실리콘 옥시나이트라이드 ReRAM들의 수행 및 안정성을 테스트하기 위해 하프늄 실리콘 옥시나이트라이드의 저장층을 가진 테스트 구조(300)가 제조되었다. 이 구조의 개요가 도 19a에 도시되었다. 테스트 구조는, n+ 하부 폴리실리콘층(202), 2nm 제 1 하프늄 실리콘 옥시나이트라이드 저장층(214A), 5nm 전기적으로 도전성 TiN 장벽층(215), 4nm 제 2 하프늄 실리콘 옥시나이트라이드 저장층(214B), 및 TiN 상측 도체(210)를 가진 복수층 RSL 구성을 갖는다. 테스트 구조(300)는 스티어링 요소를 포함하지 않는다.
테스트는 저 전류 영역에서 테스트 구조(300)의 전압을 10회 사이클링함으로써 행해졌다. 전압은 서로 반대되는 극성의 셋 전압과 리셋 전압 간에 사이클되었다. 각 셋/리셋 동작 후에 12번의 연속된 판독 동작들이 실온에서 1분 이내에 기록되었다.
비트들을 ON(즉, 셋) 상태에 두기 위해 필요할 때 새로운 완전한 또는 반 프로그래밍 사이클이 행해졌다. 온 상태에서 테스트 구조의 온도 안정성(즉, 데이터 보존 열에 노출 후에)을 테스트하기 위해서, 테스트 구조는 2 시간 동안 85℃에서 베이킹되고 다시 테스트(예를 들면, 실온에서 판독)되었다. 비트들을 오프(예를 들면, 리셋) 상태에 두기 위해 필요할 때 새로운 완전한 또는 반 사이클이 행해졌다. ON 상태에서 테스트 구조의 온도 안전성을 테스트하기 위해서, 테스트 구조는 2시간 동안 85℃에서 베이킹되고 다시 테스트(예를 들면, 실온에서 판독)되었다.
테스트 결과들이 도 19b - 도 19d에 도시되었다. 도 19b는 1.5V 판독 전압에서 테스트 구조(300)의 판독 전류에 대한 시그마의 확률 도면이다. 도 19b에서, 원 기호들을 가진 라인들은 5-10 사이클들 후에 판독되었던 "검증" 판독 전류에 대응한다. 마름모 기호들을 가진 라인들은 60초 완화(relaxation) 판독 전류에 대응하는 것으로 이것은 셋/리셋 동작 후에 60초 내에 측정된 판독 전류를 나타낸다. 삼각형 기호들을 가진 라인들은 85 C 베이킹 전에 판독 전류에 대응하며, 원 기호들을 가진 라인들은 85C 베이킹 후에 판독 전류에 대응한다. 테스트 구조는 크로스 오버가 -1.8 내지 -2.1와 같은 -1.7 이상의 시그마에서 발생하고, 베이킹 후에 양호한 완화 안정성(즉, 프로그램 후에 시간의 함수로서 RSL의 저항률의 높은 안정성) 및 데이터 보존, 및 온 상태에서 약 200nA와 오프 상태에서 약 20nA의 메디안(median) 판독 전류(즉, 상태들 간에 적어도 10배 차이)를 시사하였다.
도 19c는 다른 로트로부터 테스트 구조(300)에 대한 데이터 완화(즉, 프로그램 후에 60초 내에 측정된 판독 전류)의 유사한 도면을 도시한 것이다. 이 테스트 구조는 ON 상태에서 약 200nA 및 오프 상태에서 약 40nA의 메디안 판독 전류과 함께, 약 -2의 시그마와 양호한 완화 안정성을 나타내었다. 도 19d는 동일 로트로부터 테스트 구조(300)의 데이터 보존을 도시한 것이다. 폐쇄된 원 기호들을 가진 라인들은 85C 베이킹 전에 판독 전류에 대응하며, 개방된 원 기호들을 가진 라인들은 85 C 베이킹 후에 판독 전류에 대응한다. 테스트 구조는 -1.5보다 큰 시그마에서 크로스 오버를 갖고 양호한 데이터 보존을 나타내었다.
하프늄 산화물 RSL에 비교 테스트 구조(302)가 하프늄 실리콘 옥시나이트라이드 ReRAM 테스트 구조(300)와의 비교로서 제조되었다. 이 구조(302)의 개요가 도 20a에 도시되었다. 비교 테스트 구조(302)는 n+ 하부 폴리실리콘층(202), 2nm 제 1 하프늄 산화물 저장층(214A), 5nm 전기적으로 도전성 TiN층(215), 4nm 제 2 하프늄 산화물 저장층(214B), 및 TiN 상측 도체(210)를 가진 복수층 RSL 구성을 갖는다. 테스트 구조(300)에서와 같이, 비교 테스트 구조(302)는 스티어링 요소를 포함하지 않는다.
비교 테스트 구조(302)의 테스트는 구조(300)의 것과 동일한 테스트 조건들 하에서 수행되었다. 비교 테스트의 결과들은 도 20b - 도 20d에 도시되었고 이것은 각각 도 19b - 도 19d와 유사하다. 도 19b - 도 19c에서 테스트 구조들(302)은 동일 로트로부터 왔으며 온 상태에서 약 200nA 및 오프 상태에서 약 20nA의 메디안 판독 전류를 가졌다. 테스트 구조(302)는 다른 로트로부터 왔으며고, 온 상태에서 약 200nA 및 오프 상태에서 약 40nA의 메디안 판독 전류를 가졌다. 비교 테스트 구조(302)는 테스트 구조(300)의 것들과 비교해서 일반적으로 열등한 데이터 완화 및 보존을 나타내었다(크로스 오버는 도 19c 및 도 19d에서 -1 미만의 시그마에서 발생한다).
본원에 기술의 전술한 상세한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 기술을 전부 다 이게 하거나 개시된 정밀한 형태로 제한하려는 것은 아니다. 위에 교시된 바에 비추어 많은 수정들 및 변형들이 가능하다. 기술된 실시예들은 기술의 원리 및 이의 실제 적용을 최선으로 설명하고 그럼으로써 당업자들이 여러 실시예들에서 그리고 고찰된 특정한 사용에 맞춘 다양한 수정예들로 기술을 최선으로 이용할 수 있게 하기 위해 선택되었다. 기술의 범위는 이에 첨부된 청구항들에 의해 정의되게 하였다.

Claims (32)

  1. 메모리 셀에 있어서,
    제 1 전극;
    제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에 위치된 제 1 저항-전환층 -상기 제 1 저항-전환층은 하프늄 실리콘 옥시나이트라이드를 포함함-; 및
    상기 제 1 저항-전환층과 직렬로 위치된 다이오드를 포함하는 스티어링 요소
    를 포함하는, 메모리 셀.
  2. 제 1 항에 있어서, 상기 제 1 전극과 상기 제 2 전극 사이의 제 2 저항-전환층; 및
    상기 제 1 저항-전환층과 상기 제 2 저항-전환층 사이의 도전성 또는 반도전성 층
    을 더 포함하는, 메모리 셀.
  3. 제 2 항에 있어서, 상기 도전성 또는 반도전성 중간층은 TiN, Al, Zr, La, Y, Ti, TiAlN, TixNy, W 및 TiAl 합금들로 구성된 그룹에서 선택되는, 메모리 셀.
  4. 제 2 항에 있어서, 상기 제 2 저항-전환층은 하프늄 실리콘 옥시나이트라이드를 포함하는, 메모리 셀.
  5. 제 1 항에 있어서, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나는 W, WSix, WN, TiN, TiSix, SiGe, TiAlN, NiSi, Ni, Co, CoSi, n+ Si 및 p+ Si, n+ n+ SiC 및 p+ SiC로 구성된 그룹에서 선택되는, 메모리 셀.
  6. 제 1 항에 있어서, 상기 제 1 저항-전환층은 비정질인, 메모리 셀.
  7. 제 1 항에 있어서, 상기 제 1 저항-전환층의 질소 함량은 0보다 크고 20 at% 미만인, 메모리 셀.
  8. 제 7 항에 있어서, 상기 제 1 저항-전환층은 15 - 30at% 하프늄, 10 - 20at% 실리콘 및 30 - 70at% 산소를 포함하는, 메모리 셀.
  9. 제 1 항에 있어서, 상기 제 1 저항-전환층의 두께는 10Å - 5nm인, 메모리 셀.
  10. 메모리 셀 제작 방법에 있어서,
    기판 상에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 하프늄 실리콘 옥시나이트라이드를 포함하는 제 1 저항-전환층을 형성하는 단계;
    상기 제 1 저항-전환층과 직렬로 위치된 다이오드를 포함하는 스티어링 요소를 형성하는 단계; 및
    상기 제 1 저항-전환층 상에 제 2 전극을 형성하는 단계
    를 포함하는, 메모리 셀 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 사이에 제 2 저항-전환층을 형성하는 단계; 및
    상기 제 1 저항-전환층과 상기 제 2 저항-전환층 사이에 도전성 또는 반도전성 층을 형성하는 단계
    를 더 포함하는, 메모리 셀 제작 방법.
  12. 제 11 항에 있어서, 상기 도전성 또는 반도전성 중간층은 TiN, Al, Zr, La, Y, Ti, TiAlN, TixNy, W 및 TiAl 합금들로 구성된 그룹에서 선택되는, 메모리 셀 제작 방법.
  13. 제 11 항에 있어서,
    상기 제 2 저항-전환층은 하프늄 실리콘 옥시나이트라이드를 포함하는, 메모리 셀 제작 방법.
  14. 제 10 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나는 W, WSix, WN, TiN, TiSix, SiGe, TiAlN, NiSi, Ni, Co, CoSi, n+ Si 및 p+ Si, n+ n+ SiC 및 p+ SiC로 구성된 그룹에서 선택되는, 메모리 셀 제작 방법.
  15. 제 10 항에 있어서, 상기 제1 저항 전환층은 비정질인, 메모리 셀 제작 방법.
  16. 제 10 항에 있어서,
    비정질 메모리 셀을 600 내지 1100 ℃ 사이의 온도로 가열하는 단계를 더 포함하고, 그에 의해 상기 가열하는 단계 이후에 상기 제 1 저항-전환층은 비정질인 채로 남아 있는, 메모리 셀 제작 방법.
  17. 제 10 항에 있어서, 상기 제 1 저항-전환층의 질소 함량은 0보다 크고 20 at% 미만인, 메모리 셀 제작 방법.
  18. 제 17 항에 있어서, 상기 제 1 저항-전환층은 15-30 at% 하프늄, 10-20 at% 실리콘 및 30-70 at% 산소를 포함하는, 메모리 셀 제작 방법.
  19. 제10항에 있어서, 상기 제 1 저항-전환층의 두께는 1OÅ - 5nm인, 메모리 셀 제작 방법.
  20. 제 10 항에 있어서, 상기 제 1 저항-전환층을 형성하는 단계는 상기 제 1 전극 상에 하프늄 실리콘 옥시나이트라이드막을 블랭킷 피착하는 단계를 포함하는, 메모리 셀 제작 방법.
  21. 제 10 항에 있어서, 상기 제 1 저항-전환층을 형성하는 단계는 상기 제 1 전극 상에 하프늄 실리콘 산화물막을 블랭킷 피착하고 이어 상기 막을 상기 하프늄 실리콘 옥시나이트라이드로 변환하게 상기 막을 질화하는 단계를 포함하는, 메모리 셀 제작 방법.
  22. 제 21 항에 있어서, 상기 질화하는 단계는 플라즈마 질화, 열 질화 또는 질소 이온 주입에서 선택되는, 메모리 셀 제작 방법.
  23. 메모리 장치에 있어서,
    각각이 저항-전환 메모리 요소와 직렬의 스티어링 요소를 포함하는 복수의 메모리 셀들을 포함하는 메모리 어레이 - 저항-전환 메모리 요소 각각은 제 1 저항-전환층과 제 2 저항-전환층 사이에 중간층을 포함하고, 상기 제 1 및 제 2 저항-전환층들은 하프늄 실리콘 옥시나이트라이드를 포함함 - ;
    복수의 워드라인들 및 비트라인들;
    상기 복수의 비트라인들의 각각의 비트라인과 통신하는 한 단부, 및 상기 복수의 워드라인들의 각각의 워드라인과 통신하는 또 다른 단부를 갖는 각각의 메모리 셀; 및
    상기 복수의 워드라인들 및 비트라인들과 통신하는 제어 회로 - 상기 제어 회로는 상기 메모리 셀들 중 적어도 하나에 이의 상기 각각의 비트라인 및 상기 워드라인을 통해 전압을 인가하여, 상기 메모리 셀들 중 상기 적어도 하나의 상기 저항-전환 메모리 요소가 한 저항 상태에서 또 다른 저항 상태로 전환하게 함 - 를 포함하는, 메모리 장치.
  24. 제 23 항에 있어서, 각 스티어링 요소는 다이오드를 포함하는, 메모리 장치.
  25. 제 23 항에 있어서, 상기 메모리 어레이는 복수 레벨들의 메모리 셀들을 포함하는 모노리식 3차원 어레이이며, 각 메모리 레벨은 교차점 어레이에 복수 메모리 셀들을 포함하는, 메모리 장치.
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