JP2013522911A - 金属酸化物抵抗率スイッチング層と共に使用する下部電極 - Google Patents

金属酸化物抵抗率スイッチング層と共に使用する下部電極 Download PDF

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Abstract

（１）シリコン−ゲルマニウム（ＳｉＧｅ）合金を含む第１の導電層と、（２）第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（３）抵抗率スイッチング層の上に形成された第２の導電層と、を備える金属−絶縁体−金属（ＭＩＭ）スタックが提供される。このＭＩＭスタックからメモリセルが形成されうる。

Description

本発明は、メモリアレイに関し、より詳細には金属酸化物抵抗率スイッチング層と共に使用する下部電極に関する。
関連出願
本願は、その全体が本願明細書において参照により援用されている、２０１０年３月１６日に出願された「ELECTRODES FOR USE WITH RESISTIVITY SWITCHING MATERIALS 」という米国仮特許出願第６１／３１４，５７７号（特許文献１）、ならびに２０１１年３月１４日に出願された米国特許出願第１３／０４７，０２０号（特許文献２）の優先権を主張するものである。
金属酸化物などの可逆的抵抗率スイッチング（ＲＲＳ）材料は、メモリアレイ内の記憶素子として使用することができる。例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「NON-VOLATILE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL 」という米国特許第７，８１２，４０４号（特許文献３）は、金属酸化物や金属窒化物などのＲＲＳ材料と直列に結合されたダイオードを含む書換え可能な不揮発性メモリセルを記述している。
しかし、望ましいスイッチング特性を持つ金属酸化物の書換え可能な抵抗率スイッチング材料からメモリ装置を製作するのは困難であり、金属酸化物抵抗率スイッチング材料を採用した改良型のメモリ装置が望ましい。
米国仮特許出願第６１／３１４，５７７号 米国特許出願第１３／０４７，０２０号 米国特許第７，８１２，４０４号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許第７，１７６，０６４号
Robertson et al., "Fermi level pinning by defects in HfO2-metal gate stacks," Appl. Phys. Letters 91, 132912 (2007)
本発明の第１の態様では、（１）シリコン−ゲルマニウム（ＳｉＧｅ）合金を含む第１の導電層と、（２）第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（３）抵抗率スイッチング層の上に形成された第２の導電層と、を備える金属−絶縁体−金属（ＭＩＭ）スタックが提供される。このＭＩＭスタックからメモリセルが形成されうる。
本発明の第２の態様では、（１）ＳｉＧｅ合金を含む第１の導電層を形成することと、（２）第１の導電層の上に金属酸化物層を含む抵抗率スイッチング層を形成することと、（３）抵抗率スイッチング層の上に第２の導電層を形成することと、を含むＭＩＭスタックを形成する方法が提供される。
本発明の第３の態様では、（１）（ａ）ＳｉＧｅ合金を含む第１の導電層と、（ｂ）第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（ｃ）抵抗率スイッチング層の上に形成された第２の導電層と、を有するＭＩＭスタックを形成することと、（２）ＭＩＭスタックに結合されたステアリング素子を形成することと、を含むＭＩＭスタックを形成する方法が提供される。
本発明の第４の態様では、（１）第１の金属シリサイド層および第２の金属シリサイド層を含む第１の導電層と、（２）第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（３）抵抗率スイッチング層の上に形成された第２の導電層と、を備えるＭＩＭスタックが提供される。このＭＩＭスタックからメモリセルが形成されうる。
本発明の第５の態様では、（１）第１の金属シリサイド層および第２の金属シリサイド層を含む第１の導電層を形成することと、（２）第１の導電層の上に金属酸化物層を含む抵抗率スイッチング層を形成することと、（３）抵抗率スイッチング層の上に第２の導電層を形成することと、を含むＭＩＭスタックを形成する方法が提供される。この方法を使用してメモリセルが形成されうる。
本発明の第６の態様では、（１）第１の温度で形成された第１の金属シリサイド層と、（２）第１の金属シリサイド層の上に第１の温度より高い第２の温度で形成された第２の金属シリサイド層と、（３）第２の金属シリサイド層の上に形成されたｎ＋シリコンまたはＳｉＧｅ層と、（４）ｎ＋シリコンまたはＳｉＧｅ層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（５）抵抗率スイッチング層の上に形成された第２の導電層と、を備えるＭＩＭスタックが提供される。このＭＩＭスタックからメモリセルが形成されうる。
本発明の第７の態様では、（１）第１の温度で第１の金属シリサイド層を形成することと、（２）第１の金属シリサイド層の上に第１の温度より高い第２の温度で第２の金属シリサイド層を形成することと、（３）第２の金属シリサイド層の上にｎ＋シリコンまたはＳｉＧｅ層を形成することと、（４）ｎ＋シリコンまたはＳｉＧｅ層の上に金属酸化物層を含む抵抗率スイッチング層を形成することと、（５）抵抗率スイッチング層の上に第２の導電層を形成することと、を含むＭＩＭスタックを形成する方法が提供される。この方法を使用してメモリセルが形成されうる。
本発明の第８の態様では、（１）クロム、窒化クロム、ハフニウム、窒化ハフニウム、ニオブ、窒化ニオブ、バナジウム、窒化バナジウム、ジルコニウムまたは窒化ジルコニウムのうちの１つまたは複数を含む第１の導電層と、（２）第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、（３）抵抗率スイッチング層の上に形成された第２の導電層と、を備えるＭＩＭスタックが提供される。このＭＩＭスタックからメモリセルが形成されうる。
本発明の第９の態様では、（１）クロム、窒化クロム、ハフニウム、窒化ハフニウム、ニオブ、窒化ニオブ、バナジウム、窒化バナジウム、ジルコニウムまたは窒化ジルコニウムのうちの１つまたは複数を含む第１の導電層を形成することと、（２）第１の導電層の上に金属酸化物層を含む抵抗率スイッチング層を形成することと、（３）抵抗率スイッチング層の上に第２の導電層を形成することと、を含むＭＩＭスタックを形成する方法が提供される。この方法を使用してメモリセルが形成されうる。他の多くの態様が提供される。
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からより完全に明らかとなる。
本発明に従って提供される第１の例示的な金属−絶縁体−金属（ＭＩＭ）スタックの断面図である。 本発明に従って提供される第１の例示的な金属−絶縁体−金属（ＭＩＭ）スタックの断面図である。 本発明に従って提供される第１の例示的な金属−絶縁体−金属（ＭＩＭ）スタックの断面図である。 本発明に従って提供される第１の例示的な金属−絶縁体−金属（ＭＩＭ）スタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第２の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第３の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第３の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第３の例示的なＭＩＭスタックの断面図である。 本発明に従って提供される第３の例示的なＭＩＭスタックの断面図である。 本発明による例示的なメモリセルの概略図である。 本発明によるメモリセルの別の例示的な実施形態の簡略斜視図である。 本発明によるメモリセルの別の例示的な実施形態の簡略斜視図である。 本発明による複数のメモリセルから形成された第１のメモリレベルの一部の簡略斜視図である。 本発明による、第２のメモリレベルの下に配置された第１のメモリレベルを含む第１のモノリシックな３次元メモリアレイの一部の簡略斜視図である。 本発明による、第２のメモリレベルの下に配置された第１のメモリレベルを含む第２のモノリシックな３次元メモリアレイの一部の簡略斜視図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。 本発明に従って提供される例示的なメモリセルスタックの断面図である。
２つの金属層またはその他の導電層の間に挟まれた可逆的抵抗率スイッチング（ＲＲＳ）材料から形成された金属−絶縁体−金属（ＭＩＭ）スタックは、メモリセル用の抵抗率スイッチング素子として働くことができる。２つの導電層は、抵抗率スイッチング素子の上部電極および下部電極として働くことができ、ＲＲＳ材料の抵抗率を高値から低値に変化させ、その逆も同様に変化させるＲＲＳ材料を横切る電場を加えるために使用することができる。
本発明の実施形態によれば、金属酸化物抵抗率スイッチング層を採用した新規なＭＩＭスタックが提供される。この種のＭＩＭスタックを形成する方法、ならびに３次元（３Ｄ）メモリアレイ内にこの種のＭＩＭスタックを採用する方法もまた提供される。
本発明のこれらの実施形態およびその他の実施形態について、図１Ａ〜５Ｈを参照して以下に説明する。例えば、図１Ａ〜１ＤはＳｉＧｅ下部電極を採用したＭＩＭスタックを示す。図２Ａ〜２Ｈは、複数層の金属シリサイド下部電極を採用したＭＩＭスタックを示す。図３Ａ〜３Ｄは、金属酸化物スイッチング層内での酸素空孔の形成を促進するために特に選択された金属、金属窒化物または金属酸化物を有する下部電極を採用したＭＩＭスタックを示す。図４Ａ〜４Ｆおよび図５Ａ〜５Ｈは、前述したＭＩＭスタックおよび／または下部電極のいずれかを使用することができるメモリセルおよびメモリアレイの例示的な実施形態を示す。
ＳｉＧｅ下部電極を有するＭＩＭスタック
本発明のいくつかの実施形態によれば、シリコンゲルマニウム合金からなる下部電極を採用したＭＩＭスタックが提供される。例えば、図１Ａは、上部電極１０６とＳｉＧｅ下部電極１０８の間に挟まれた可逆的抵抗率スイッチング（ＲＲＳ）材料１０４を含むＭＩＭスタック１００ａを示す。以下でさらに説明するように、金属層、金属酸化物層、金属／金属酸化物層スタックなどの１つまたは複数の追加の層１１０がＭＩＭスタック１００ａ内に採用されうる。
ＲＲＳ材料１０４は、例えば、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX 、ＡｌX ＯY 、別の金属酸化物（ＭＯX ）層、これらの金属酸化物の任意の組み合わせ、または別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、上部電極１０６は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮなどの金属／金属窒化物スタック、または別の類似の層を含むことができる。他の実施形態では、上部電極１０６は、ｎ＋シリコンやｐ＋シリコンなどの高濃度にドープされた半導体、高濃度にドープされたゲルマニウム、または高濃度にドープされたシリコン−ゲルマニウムを含むことができる。上部電極１０６に他の材料および／または構成が使用されてもよい。
ｎ＋Ｓｉ下部電極を使用すると、金属酸化物内に酸素空孔を形成するための自由エネルギーを効果的に低くすることによってＨｆＯ2などの金属窒化物のスイッチング特性を改善することができる。一般に、この種のｎ＋Ｓｉ電極は、非晶質もしくはポリシリコンのｎ＋Ｓｉ層を堆積させ、次いでｎ＋Ｓｉ層の上に金属酸化物層を形成する前にｎ＋Ｓｉ層の結晶性および表面特性を改善するためにｎ＋Ｓｉ層をアニーリングすることによって形成される。この種のアニールは一般に、約７５０℃の温度での急速熱アニール（ＲＴＡ）によって実現される。しかし、複数層の３次元メモリアレイを形成する場合、各メモリ層にこのような高いＲＴＡ温度を使用すると、メモリアレイのサーマルバジェットを超える可能性がある。
本発明のいくつかの実施形態によれば、ＭＩＭスタックの下部電極は、例えば、約５〜約３５原子パーセント（ａｔｍ％）のＧｅおよび約５×１０19〜５×１０21原子数／ｃｍ3 （ａｔｏｍｓ／ｃｍ3 ）、いくつかの実施形態では約２×１０20原子数／ｃｍ3 のｎ＋ドーピング濃度を有するＳｉＧｅ合金の層を含むことができる。この種のＳｉＧｅ合金層は、Ｇｅが存在すると結晶化温度が低下するので、多結晶ｎ＋Ｓｉ下部電極層より実質的に低い温度で形成することができる。例えば、いくつかの実施形態では、多結晶ＳｉＧｅ合金層が、約６００℃以下の温度で堆積され、いくつかの実施形態では（採用されるＧｅの原子パーセントに応じて）ＳｉＧｅ層の結晶性を向上させるために追加の高温アニールを必要とせずに約５５０℃以下の温度で堆積されうる。別法として、非晶質ＳｉＧｅ合金層が、より低い堆積温度で堆積され、約６００℃以下、いくつかの実施形態では（採用されるＧｅの原子パーセントに応じて）約５５０℃以下のＲＴＡを使用して結晶化されてもよい。
特定の実施形態では、約５〜３５原子パーセントのＧｅを有するＳｉＧｅ下部電極は、金属酸化物スイッチング層内に酸素空孔を形成するために依然として十分なＳｉを供給しながら、堆積および／または結晶化アニール温度を大幅に下げる。ＳｉＧｅ下部電極１０８の例示的な厚みは約２〜１００ナノメートルである。Ｇｅの他の原子パーセント、ドーピングタイプ、ドーピングレベル、アニーリング温度および／または層厚が使用されてもよい。
いくつかの実施形態では、追加の層１１０は、例えば、チタン、酸化チタン、タンタル、酸化タンタル、タングステン、酸化などを含むことができる。他の実施形態では、追加の層１１０は、Ｔｉ／ＴｉＯX 、Ｚｒ／ＺｒＯX 、Ｎｉ／ＮｉＯX 、Ａｌ／ＡｌX ＯY 、Ｔａ／ＴａＯX 、Ｎｂ／ＮｂＯX 、Ｈｆ／ＨｆＯX などの金属／金属酸化物層スタック、または任意の適当な層スタックを含むことができる。
図１Ｂは、図１ＢではＭＩＭスタック１００ｂと称されている、図１ＡのＭＩＭスタック１００ａの特定の例示的な実施形態を示す。図１ＢのＭＩＭスタック１００ｂでは、下部電極１０８はＳｉＧｅ合金であり、ＲＲＳ材料１０４は酸化ハフニウムであり、上部電極１０６は窒化チタンであり、酸化ハフニウムスイッチング材料（ＲＲＳ材料１０４）とＴｉＮ上部電極１０６との間にチタン層または酸化チタン層が緩衝層として設けられる。例えば、下部電極１０８（ＳｉＧｅ）の厚みは、約２〜１００ナノメートル、他の実施形態では約１０〜６０ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。ＴｉまたはＴｉＯX 層１１０の厚みは、約０．５〜１０ナノメートル、いくつかの実施形態では約２ナノメートルとすることができる。ＴｉＯX が採用された場合、ｘは約１．２〜２、いくつかの実施形態では約１．５とすることができる。酸化ハフニウム層１０４の厚みは約３〜１２ナノメートル、いくつかの実施形態では約５ナノメートルとすることができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．７とすることができる。ＴｉＮ上部電極１０６の厚みは、約２〜１００ナノメートル、他の実施形態では約１０〜６０ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。ｎ＋ＳｉＧｅ下部電極１０８のドーピング濃度は、約５〜３５原子パーセントのＧｅで、約５×１０19〜５×１０21原子数／ｃｍ3 、いくつかの実施形態では約２×１０20原子数／ｃｍ3 とすることができる。他の膜厚、ｘ値、Ｇｅの原子パーセントおよび／またはドーピング濃度が使用されてもよい。
図１Ｃは、ＳｉＧｅ下部電極１０８と、ＳｉＧｅ下部電極１０８の上に形成されたＲＲＳ材料１０４と、ＲＲＳ材料１０４の上に形成された金属酸化物層１１０ａおよび金属層１１０ｂを含む金属／金属酸化物層スタック１１０と、金属／金属酸化物層スタック１１０の上に形成された上部金属窒化物電極１０６と、を有する別の例示的なＭＩＭスタック１００ｃの断面図を示す。
一般に、上部電極１０６は、例えば、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮなどの金属／金属窒化物スタック、または別の類似のバリア層を含むことができる。金属／金属酸化物層スタック１１０は、例えば、Ｔｉ／ＴｉＯX 、Ｚｒ／ＺｒＯX 、Ｎｉ／ＮｉＯX 、Ａｌ／ＡｌX ＯY 、Ｔａ／ＴａＯX 、Ｎｂ／ＮｂＯX 、Ｈｆ／ＨｆＯX 、または別の類似の層スタックを含むことができる。ＲＲＳ材料１０４は、例えば、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY 、これらの金属酸化物の任意の組み合わせ、あるいは別の適当なスイッチング材料を含むことができる。
いくつかの実施形態では、金属／金属酸化物層スタック１１０は、ＲＲＳ材料１０４に採用された材料とは異なる材料から形成されうる。例えば、Ｔｉ／ＴｉＯX 層スタックには、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｚｒ／ＺｒＯX 層スタックには、ＨｆＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が使用されうる。Ｎｉ／ＮｉＯX 層スタックには、ＨｆＯX 、ＺｒＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が使用されうる。Ａｌ／ＡｌX ＯY 層スタックには、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX またはＮｂＯX スイッチング材料が採用されうる。Ｔａ／ＴａＯX 層スタックには、ＨｆＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｎｂ／ＮｂＯX 層スタックには、ＨｆＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｈｆ／ＨｆＯX 層スタックには、ＮｂＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX またはＡｌX ＯY スイッチング材料が採用されうる。
他の実施形態では、金属／金属酸化物層スタック１１０は、ＲＲＳ材料１０４に採用された材料と類似の材料から形成されうる。例えば、Ｔｉ／ＴｉＯX 層スタックには、ＴｉＯX スイッチング層が採用されうる。しかし、このような実施形態では、層スタックの金属酸化物は、スイッチング材料のものと比べて異なる結晶構造または他の特性（例えば、非晶構造対結晶構造）を持つことができる。金属／金属酸化物層スタック１１０の金属酸化物は、スイッチング材料内の酸素空孔の形成／除去をより制御可能かつ／または繰返し可能にすることができる「緩衝」層として働くことができ、それによってスイッチング材料１０４の耐久性／寿命を向上させることができる。
図１Ｄは、図１ＤではＭＩＭスタック１００ｄと称されている、ＭＩＭスタック１００ｃの特定の例示的な実施形態を示し、上部電極１０６は窒化チタンであり、金属／金属酸化物層スタック１１０は酸化チタンを覆うチタンであり、ＲＲＳ材料１０４は酸化ハフニウムであり、下部電極１０８はｎ＋ＳｉＧｅである。例えば、上部電極１０６（ＴｉＮ）の厚みは、約１０〜６０ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。Ｔｉ層１１０ｂの厚みは、約０．５〜１０ナノメートル、いくつかの実施形態では約２ナノメートルとすることができる。ＴｉＯX 層１１０ａの厚みは約０．５〜６ナノメートル、いくつかの実施形態では約１ナノメートルとすることができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．５とすることができる。酸化ハフニウム層１０４の厚みは約３〜１２ナノメートル、いくつかの実施形態では約５ナノメートルとすることができ、ｘは約１．２〜２、いくつかの実施形態では約１．７とすることができる。ｎ＋ＳｉＧｅ層１０８の厚みは、約１０〜１００ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。ｎ＋ＳｉＧｅ層１０６のドーピング濃度は、約５〜３５原子パーセントのＧｅで、約５×１０19〜５×１０21原子数／ｃｍ3 、いくつかの実施形態では約２×１０20原子数／ｃｍ3 とすることができる。他の膜厚、ｘ値、Ｇｅの原子パーセントおよび／またはドーピング濃度が使用されてもよい。
複数層のシリサイド下部電極を有するＭＩＭスタック
本発明のいくつかの実施形態によれば、２つ以上のシリサイド層からなる下部電極を採用したＭＩＭスタックが提供される。例えば、図２Ａは、上部電極１０６と第１の金属シリサイド層１０８ａおよび第２の金属シリサイド層１０８ｂを含む下部電極１０８との間に挟まれたＲＲＳ材料１０４を含むＭＩＭスタック２００ａを示す。以下でさらに説明するように、金属層、金属酸化物層、金属／金属酸化物層スタックなどの１つまたは複数の追加の層１１０がＭＩＭスタック２００ａ内に使用されうる。
ＲＲＳ材料１０４は、例えば、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX 、ＡｌX ＯY 、別の金属酸化物（ＭＯX ）層、または別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、上部電極１０６は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮなどの金属／金属窒化物スタック、または別の類似の層を含むことができる。他の実施形態では、上部電極１０６は、ｎ＋シリコンやｐ＋シリコンなどの高濃度にドープされた半導体、高濃度にドープされたゲルマニウム、または高濃度にドープされたシリコン−ゲルマニウムを含むことができる。上部電極１０６に他の材料および／または構成が使用されてもよい。
前述したように、ｎ＋下部電極を使用すると、金属酸化物内に酸素空孔を形成するための自由エネルギーを効果的に低くすることによってＨｆＯ2 などの金属窒化物のスイッチング特性を改善することができる。しかし、ｎ＋Ｓｉ電極を使用するには一般に、ｎ＋Ｓｉ層の上に金属酸化物層を形成する前にｎ＋Ｓｉ電極の結晶性および表面特性を改善するために、比較的高い温度のアニール（例えば、約７５０℃）を必要とする。複数層の３次元メモリアレイを形成する場合、各メモリ層にこのような高温アニールを使用すると、メモリアレイのサーマルバジェットを超える可能性がある。
本発明の実施形態によれば、下部電極１０８は２つ以上の金属シリサイド層を含むことができる。いくつかの実施形態では、このような金属シリサイド層のうちの１つまたは複数は、採用されるシリサイド層の種類に応じて、６００℃以下、いくつかの実施形態では約５００〜５５０℃以下などの７５０℃より低い温度で形成することができる。例えば、ＣｏまたはＮｉの原子数とＳｉの原子数の比などのファクタに応じて、コバルトシリサイドは一般に約３００〜８００℃の温度で形成することができ、ニッケルシリサイドは一般に約４００〜８００℃の温度で形成することができる。チタンシリサイドおよびタングステンシリサイドは通常、チタンシリサイドに対しては約５００〜９００℃、タングステンシリサイドに対しては約１０００℃以上のさらに高い形成温度を必要とする。いずれにせよ、金属シリサイドを使用すると、酸素空孔を形成するために依然として十分なＳｉを供給することができる。
第１の金属シリサイド層１０８ａおよび／または第２の金属シリサイド層１０８ｂに使用されうる例示的な材料としては、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドがあるが、他の金属シリサイドが使用されてもよい。いくつかの実施形態では、下位の（第１の）金属シリサイド層１０８ａは、上位の（第２の）金属シリサイド層１０８ｂより低い温度で形成することができる。このような場合、下位の金属シリサイド層１０８ａは、上位の金属シリサイド層１０８ｂのための結晶化シード層または「テンプレート」として働くことができるので、上位の金属シリサイド層１０８ｂがより低い温度で形成されることが可能になる。例えば、第１の金属シリサイド層１０８ａはニッケルシリサイドまたはコバルトシリサイドを含むことができ、第２の金属シリサイド層１０８ｂはチタンシリサイドを含むことができる。別法として、第１の金属シリサイド層１０８ａはチタンシリサイドを含むことができ、第２の金属シリサイド層１０８ｂはタングステンシリサイドを含むことができる。シリサイド層の他の組み合わせが使用されてもよい。
第１の金属シリサイド層１０８ａおよび／または第２の金属シリサイド層１０８ｂの例示的な厚みは、約２〜約５０ナノメートルである。他の厚みが一方または両方の層に使用されてもよい。図２Ａには２つの金属シリサイド層が示されているが、３つ以上の金属シリサイド層が採用されうる（例えば、３つ、４つ、５つなど）ことが理解できるはずである。
いくつかの実施形態では、追加の層１１０は、例えば、チタン、酸化チタン、タンタル、酸化タンタル、タングステン、酸化タングステンなどを含むことができる。他の実施形態では、追加の層１１０は、Ｔｉ／ＴｉＯX 、Ｚｒ／ＺｒＯX 、Ｎｉ／ＮｉＯX 、Ａｌ／ＡｌX ＯY 、Ｔａ／ＴａＯX 、Ｎｂ／ＮｂＯX 、Ｈｆ／ＨｆＯX などの金属／金属酸化物層スタック、または任意の適当な層スタックを含むことができる。
図２Ｂは、図２ＢではＭＩＭスタック２００ｂと称されている、図２ＡのＭＩＭスタック２００ａの特定の例示的な実施形態を示す。図２ＢのＭＩＭスタック２００ｂでは、下部電極１０８は複数層の金属シリサイドスタックであり、ＲＲＳ材料１０４は酸化ハフニウムであり、上部電極１０６は窒化チタンであり、酸化ハフニウムスイッチング材料（ＲＲＳ材料１０４）とＴｉＮ上部電極１０６との間にチタン層または酸化チタン層が緩衝層として設けられる。一実施例として、下部電極１０８の各金属シリサイド層１０８ａまたは１０８ｂの厚みは、約２〜５０ナノメートル、他の実施形態では約５〜２５ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。Ｔｉ層またはＴｉＯX 層１１０の厚みは、約０．５〜１０ナノメートル、いくつかの実施形態では約２ナノメートルとすることができる。ＴｉＯX が採用された場合、ｘは約１．２〜２、いくつかの実施形態では約１．５とすることができる。酸化ハフニウム層１０４の厚みは約３〜１２ナノメートル、いくつかの実施形態では約５ナノメートルとすることができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．７とすることができる。ＴｉＮ上部電極１０６の厚みは、約２〜１００ナノメートル、他の実施形態では約１０〜６０ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。他の膜厚、ｘ値および／またはドーピング濃度が使用されてもよい。
図２Ｃは、複数層のシリサイド下部電極１０８と、下部電極１０８の上に形成されたＲＲＳ材料１０４と、ＲＲＳ材料１０４の上に形成された金属酸化物層１１０ａおよび金属層１１０ｂを含む金属／金属酸化物層スタック１１０と、金属／金属酸化物層スタック１１０の上に形成された上部金属窒化物電極１０６と、を有する別の例示的なＭＩＭスタック２００ｃの断面図を示す。
一般に、上部電極１０６は、例えば、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮなどの金属／金属窒化物スタック、または別の類似のバリア層を含むことができる。金属／金属酸化物層スタック１１０は、例えば、Ｔｉ／ＴｉＯX 、Ｚｒ／ＺｒＯX 、Ｎｉ／ＮｉＯX 、Ａｌ／ＡｌX ＯY 、Ｔａ／ＴａＯX 、Ｎｂ／ＮｂＯX 、Ｈｆ／ＨｆＯX または別の類似の層スタックを含むことができる。ＲＲＳ材料１０４は、例えば、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY あるいは別の適当なスイッチング材料を含むことができる。
いくつかの実施形態では、金属／金属酸化物層スタック１１０は、ＲＲＳ材料１０４に採用されたものとは異なる材料から形成することができる。例えば、Ｔｉ／ＴｉＯX 層スタックには、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｚｒ／ＺｒＯX 層スタックには、ＨｆＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が使用されうる。Ｎｉ／ＮｉＯX 層スタックには、ＨｆＯX 、ＺｒＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が使用されうる。Ａｌ／ＡｌX ＯY 層スタックには、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX またはＮｂＯX スイッチング材料が採用されうる。Ｔａ／ＴａＯX 層スタックには、ＨｆＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＮｂＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｎｂ／ＮｂＯX 層スタックには、ＨｆＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX またはＡｌX ＯY スイッチング材料が採用されうる。Ｈｆ／ＨｆＯX 層スタックには、ＮｂＯX 、ＴｉＯX 、ＺｒＯX 、ＮｉＯX 、ＴａＯX またはＡｌX ＯY スイッチング材料が採用されうる。
他の実施形態では、金属／金属酸化物層スタック１１０は、ＲＲＳ材料１０４に採用されたものと類似の材料から形成することができる。例えば、Ｔｉ／ＴｉＯX 層スタックには、ＴｉＯX スイッチング層が採用されうる。しかし、このような実施形態では、層スタックの金属酸化物は、スイッチング材料のものと比べて異なる結晶構造または他の特性（例えば、非晶構造対結晶構造）を持つことができる。
図２Ｄは、図２ＤではＭＩＭスタック２００ｄと称されている、ＭＩＭスタック２００ｃの特定の例示的な実施形態を示し、上部電極１０６は窒化チタンであり、金属／金属酸化物層スタック１１０は酸化チタンを覆うチタンであり、ＲＲＳ材料１０４は酸化ハフニウムであり、下部電極１０８は複数層の金属シリサイドスタックである。例えば、上部電極１０６（ＴｉＮ）の厚みは、約１０〜６０ナノメートル、いくつかの実施形態では約２０ナノメートルとすることができる。Ｔｉ層１１０ｂの厚みは、約０．５〜１０ナノメートル、いくつかの実施形態では約２ナノメートルとすることができる。ＴｉＯX 層１１０ａの厚みは約０．５〜６ナノメートル、いくつかの実施形態では約１ナノメートルとすることができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．５とすることができる。酸化ハフニウム層１０４の厚みは約３〜１２ナノメートル、いくつかの実施形態では約５ナノメートルとすることができ、ｘは約１．２〜２、いくつかの実施形態では約１．７とすることができる。各金属シリサイド層１０８ａまたは１０８ｂの厚みは、約２〜５０ナノメートル、いくつかの実施形態では約２５ナノメートルとすることができる。他の膜厚、ｘ値および／またはドーピング濃度が使用されてもよい。
図２Ｅは、図２ＥではＭＩＭスタック２００ｅと称されている、図２ＡのＭＩＭスタック２００ａの別の例示的な実施形態を示す。図２ＥのＭＩＭスタック２００ｅは、図２ＡのＭＩＭスタック２００ａと類似しているが、ＲＲＳ材料１０４と複数層の金属シリサイド層スタック１０８との間に配置された（下部電極１０８の一部を形成することができる）追加の金属（Ｍ）、金属窒化物（ＭＮX ）または金属酸化物（ＭＯX ）の層２１２を含む。いくつかの実施形態では、金属、金属窒化物または金属酸化物の層２１２は、ケイ素、窒化もしくは酸化ケイ素、アルミニウム、窒化もしくは酸化アルミニウム、ランタン、窒化もしくは酸化ランタン、モリブデン、窒化もしくは酸化モリブデン、タンタル、窒化もしくは酸化タンタル、クロム、窒化もしくは酸化クロム、ハフニウム、窒化もしくは酸化ハフニウム、ニオブ、窒化もしくは酸化ニオブ、バナジウム、窒化もしくは酸化バナジウム、ジルコニウム、または窒化もしくは酸化ジルコニウムのうちの１つまたは複数を含むことができる。他の実施形態では、ｎ＋ＳｉＧｅなどの合金が、金属、金属窒化物または金属酸化物の層２１２として使用されうる。他の材料もまた採用されうる。
いくつかの金属は、酸素空孔の形成をエネルギー的により有利にすることによって金属酸化物内での酸素空孔の形成を促進し、金属酸化物内に酸素空孔を形成するギブズ自由エネルギー(Gibbs free energy) を効果的に低減することができる。例えば、ＨｆＯ2 ゲート酸化物／Ｓｉチャネルシステム内での酸素空孔の形成を記述しているRobertson et al., "Fermi level pinning by defects in HfO2-metal gate stacks," Appl. Phys. Letters 91, 132912 (2007) （非特許文献１）参照されたい。
本発明のいくつかの実施形態では、追加の金属、金属窒化物または金属酸化物の層２１２は、酸素原子当たり約−３〜−６ｅＶ（電子ボルト）の生成ギブズ自由エネルギーを有し、それによって金属酸化物ＲＲＳ材料１０４内での酸素空孔の形成を促進するように選択することができる。適切となりうる例示的な金属としては、例えば、Ｙｂ、Ｔｂ、Ｙ、Ｓｏ、Ｌａ、Ｈｆ、Ｍｇ、Ｚｒ、Ｔａ、Ｎｂ、Ｖ、Ｚｎ、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｒ、Ｓｉ、Ｎｉ、Ｒｅ、Ｃｏ、Ｃｕ、Ｒｕ、Ｒｈ、Ｐｄ、およびＩｒがある。これらの金属の金属窒化物（または金属酸化物）は、抵抗率スイッチング金属酸化物内での酸素空孔の形成をエネルギー的により有利にすることができる。したがって、いくつかの実施形態では、追加の金属、金属窒化物または金属酸化物の層２１２は、前に挙げた材料のうちの１つまたは複数の金属、金属窒化物または金属酸化物、あるいは酸素原子当たり約−３〜−６ｅＶの生成ギブズ自由エネルギーを有する他の材料から形成することができる。
金属、金属窒化物または金属酸化物の層２１２の例示的な厚みは、約１０〜約１００オングストロームとすることができる。他の厚みが使用されてもよい。
図２Ｆ〜２Ｈは、図２Ｂ〜２ＤのＭＩＭスタック２００ｂ〜２００ｄと類似しているＭＩＭスタック２００ｆ〜２００ｈを示すが、金属、金属窒化物または金属酸化物の層２１２を含んでいる。
追加のＭＩＭスタックの実施形態
図３Ａ〜３Ｄは、図３Ａ〜３ＤではＭＩＭスタック３００ａ〜３００ｄと称されている、図２Ｅ〜２ＨのＭＩＭスタック２００ｅ〜２００ｈの代替の実施形態を示し、金属、金属窒化物または金属酸化物の層２１２などの金属、金属窒化物または金属酸化物の層が、第１の金属シリサイド層１０８ａおよび第２の金属シリサイド層１０８ｂのない下部電極１０８として使用される。いくつかの実施形態では、金属、金属窒化物または金属酸化物の層１０８は、ケイ素、窒化もしくは酸化ケイ素、アルミニウム、窒化もしくは酸化アルミニウム、ランタン、窒化もしくは酸化ランタン、モリブデン、窒化もしくは酸化モリブデン、タンタル、窒化もしくは酸化タンタル、クロム、窒化もしくは酸化クロム、ハフニウム、窒化もしくは酸化ハフニウム、ニオブ、窒化もしくは酸化ニオブ、バナジウム、窒化もしくは酸化バナジウム、ジルコニウム、または窒化もしくは酸化ジルコニウムのうちの１つまたは複数を含むことができる。他の材料もまた採用されうる。
前述したように、金属、金属窒化物または金属酸化物の下部電極１０８は、金属酸化物スイッチング層１０４内での酸素空孔の形成を促進するように選択することができる。例えば、金属、金属窒化物または金属酸化物の下部電極１０８は、酸素原子当たり約−３〜−６ｅＶの生成ギブズ自由エネルギーを有するように選択することができる。この範囲内に入りうる例示的な金属としては、例えば、Ｙｂ、Ｔｂ、Ｙ、Ｓｏ、Ｌａ、Ｈｆ、Ｍｇ、Ｚｒ、Ｔａ、Ｎｂ、Ｖ、Ｚｎ、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｒ、Ｓｉ、Ｎｉ、Ｒｅ、Ｃｏ、Ｃｕ、Ｒｕ、Ｒｈ、Ｐｄ、およびＩｒがある。これらの金属の金属窒化物（または金属酸化物）は、抵抗率スイッチング金属酸化物内での酸素空孔の形成を同様にエネルギー的により有利にすることができる。したがって、いくつかの実施形態では、金属、金属窒化物または金属酸化物の層１０８は、前に挙げた材料のうちの１つまたは複数の金属、金属窒化物または金属酸化物、あるいは酸素原子当たり約−３〜−６ｅＶの生成ギブズ自由エネルギーを有する他の材料から形成することができる。
金属、金属窒化物または金属酸化物の層１０８の例示的な厚みは、約１０〜約１００オングストロームとすることができる。他の厚みが使用されてもよい。１つの特定の実施形態では、金属、金属窒化物または金属酸化物の下部電極１０８は、クロム、窒化クロム、ハフニウム、窒化ハフニウム、ニオブ、窒化ニオブ、バナジウム、窒化バナジウム、ジルコニウム、または窒化ジルコニウムを含むことができる。
本発明の例示的なメモリセル
図４Ａは、本発明による例示的なメモリセル４００の概略図である。メモリセル４００は、ステアリング素子４０４に結合されたＭＩＭスタック４０２を含む。ＭＩＭスタック４０２は、２つ以上の状態に可逆的に切り替えられうる抵抗率を有するＲＲＳ材料１０４（個別には示されていない）を含み、図１Ａ〜１Ｄ、２Ａ〜２Ｈおよび３Ａ〜３Ｄを参照して前述したＭＩＭスタックのいずれかに類似したものとすることができる。
ステアリング素子４０４は、ＭＩＭスタック４０２両端間の電圧および／またはＭＩＭスタック４０２を流れる電流を選択的に制限することにより非オーム性伝導を呈する薄膜トランジスタ、ダイオード、金属−絶縁体−金属トンネル電流装置、パンチスルーダイオード、ショットキーダイオードまたは別の類似のステアリング素子を含むことができる。このようにして、メモリセル４００は２次元もしくは３次元のメモリアレイの一部として使用することができ、データは、アレイ内の他のメモリセルの状態に影響を与えることなく、メモリセル４００に書き込まれかつ／またはメモリセル４００から読み出すことができる。いくつかの実施形態では、ステアリング素子４０４は省略することができ、メモリセル４００は遠隔に位置するステアリング素子と共に使用することができる。
メモリセルおよびメモリアレイの例示的な実施形態
図４Ｂは、ステアリング素子４０４がダイオードである本発明によるメモリセル４００の例示的な実施形態の簡略斜視図である。メモリセル４００は、第１の導体４０６ａと第２の導体４０６ｂの間にダイオード４０４と直列に結合されたＭＩＭスタック４０２（ＲＲＳ材料１０４を有する）を含む。
図１Ａ〜１Ｄ、２Ａ〜２Ｈおよび３Ａ〜３Ｄを参照して前述したように、ＭＩＭスタック４０２は、メモリセル４００のための可逆的抵抗率スイッチング素子として働くことができる。ＭＩＭスタック４０２は、図１Ａ〜１Ｄ、２Ａ〜２Ｈおよび３Ａ〜３ＤのＭＩＭスタックのいずれかと類似のもの、または他の適当なＭＩＭスタックとすることができ、ＲＲＳ材料１０４を取り囲みかつＭＩＭスタック４０２の上部電極および下部電極として働く上部導電層１０６および下部導電層１０８を含むことができる。前述したように、金属層、金属酸化物層、金属／金属酸化物層スタックなどの１つまたは複数の追加の層１１０がＭＩＭスタック４０２内に採用されうる。
いくつかの実施形態では、ＭＩＭスタック４０２とダイオード４０４の間にバリア層４０８が形成されてもよく、ＭＩＭスタック４０２と第２の導体４０６ｂの間にバリア層４１０が形成されてもよい。ダイオード４０４と第１の導体４０６ａの間に追加のバリア層４１２が形成されてもよい。バリア層４０８、４１０および４１２としては、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、これらの組み合わせ、または別の類似のバリア層とすることができる。バリア層４１０は、第２の導体４０６ｂから分離しているかまたは第２の導体４０６ｂの一部とすることができ、バリア層４１２は、第１の導体４０６ａから分離しているかまたは導体４０６ａの一部とすることができる。
ダイオード４０４としては任意の適当なダイオードとすることができ、例えば、垂直多結晶ｐ−ｎもしくはｐ−ｉ−ｎダイオード（ダイオードのｎ領域がｐ領域の上にある上向きでも、ダイオードのｐ領域がｎ領域の上にある下向きでも）、ｐ−ｎ−ｐもしくはｎ−ｐ−ｎパンチスルーダイオード、ショットキーダイオードなどがある。ダイオード４０４の例示的な実施形態について図４Ｂ〜４Ｅを参照しながら以下に説明する。
図４Ｂの実施形態では、ＭＩＭスタック４０２はダイオード４０４の上に位置する。しかし、図４Ｃに示されているように、ＭＩＭスタック４０２は代替としてダイオード４０４の下に位置することもできる。
第１の導体４０６ａおよび／または第２の導体４０６ｂは、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、高導電性カーボンなどの任意の適当な導電性材料を含むことができる。図４Ｂの実施形態では、第１の導体４０６ａおよび第２の導体４０６ｂはそれぞれ、線またはレール状であり、異なる方向に（例えば、実質的に互いに垂直に）延びる。他の導体形状および／または構成が使用されてもよい。いくつかの実施形態では、装置の性能を改善しかつ／または装置の製作を助けるために、バリア層、接着層、反射防止コーティングおよび／または同類のもの（図示せず）が第１の導体４０６ａおよび／または第２の導体４０６ｂと共に使用されてもよい。
図４Ｄは、複数のメモリセル４００、例えば図４Ａまたは４Ｂのメモリセル４００から形成された第１のメモリレベル４１４の一部の簡略斜視図である。話を簡単にするために、ＲＲＳ材料１０４、導電層１０６および１０８、追加の層１１０、ダイオード４０４、ならびにバリア層４０８、４１０および４１２は個別には示されていない。メモリアレイ４１４は、多数のメモリセルが結合されている（図に示されている）複数のビット線（第２の導体４０６ｂ）および複数のワード線（第１の導体４０６ａ）を含む「クロスポイント」アレイである。他のメモリアレイ構成がマルチレベルのメモリとして使用されてもよい。
図４Ｅは、第２のメモリレベル４２０の下に配置された第１のメモリレベル４１８を含むモノリシックな３次元メモリアレイの一部の簡略斜視図である。メモリレベル４１８および４２０はそれぞれ、クロスポイントアレイ内に複数のメモリセル４００を含む。第１のメモリレベル４１８と第２のメモリレベル４２０との間に追加の層（例えば、レベル間誘電体）が存在しうるが、簡単にするために図４Ｅには示されていないことを当業者であれば理解できるはずである。他のメモリアレイ構成が追加のメモリレベルとして使用されてもよい。
図４Ｅの実施形態では、各メモリセル４００内にｐ−ｉ−ｎダイオードなどのバイポーラステアリング素子が採用される場合、すべてのダイオードは、ダイオードの下部または上部にｐドープ領域を有するｐ−ｉ−ｎダイオードが採用されるかどうかに応じて上向きや下向きなどの同じ方向（同じ「ステアリング素子」極性方向）に「向く」ので、ダイオードの製作を簡略化することができる。
いくつかの実施形態では、メモリレベルは、その全体が本願明細書において参照により援用されている「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献４）に記述されているように形成することができる。例えば、図４Ｆに示されているように、第１のメモリレベルの第２の（上部）導体は、第１のメモリレベルの上に配置された第２のメモリレベルの第１の（下部）導体として使用することができる。このような実施形態では、その全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献５）に記述されているように、隣接するメモリレベル上のダイオードは互いに逆の方向に向くことが好ましい。例えば、図４Ｆのメモリアレイ４１６ｂ内に示されているように、第１のメモリレベル４１８のダイオードは、矢印Ｄ１で示されているように上向きのダイオード（例えば、ダイオードの下部にｐ領域がある）とすることができるのに対して、第２のメモリレベル４２０のダイオードは、矢印Ｄ２で示されているように下向きのダイオード（例えば、ダイオードの下部にｎ領域がある）とすることができ、またはその逆も同様である。
ＭＩＭスタック４０２がバイポーラである場合、図４Ｆのように導体がメモリレベル間で共用される実施形態では、ＭＩＭスタック４０２は、メモリレベル内で同じ向きの電圧極性を有するが、隣接するメモリセルレベル間では互いに逆向きの電圧極性を有するように配置することができる。例えば、第１のメモリレベル４１８のＭＩＭスタック４０２は正に向けることができるのに対して、第２のメモリレベル４２０のＭＩＭスタック４０２は負に向けることができ、またはその逆も同様である。いくつかの実施形態では、ダイオード４０４は、ＭＩＭスタック４０２のセット動作中に逆方向バイアスをかけられるように向けることができる。あるいは、ダイオード４０４は、ＭＩＭスタック４０２のセット動作中に順方向バイアスをかけられるように向けることもできる。
モノリシックな３次元メモリアレイは、複数のメモリレベルがウェハなどの単一基板の上に介在基板を用いずに形成されるものである。１つのメモリレベルを形成する層は、既存の１つまたは複数のレベルの層の上に直接的に堆積または成長される。対照的に、積層メモリは、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献６）にあるように、別々の基板上にメモリレベルを形成しそれらのメモリレベルを互いに重ねて接着することによって構成されている。基板は結合前に薄くされうるかまたはメモリレベルから除去されうるが、メモリレベルは最初に別々の基板の上に形成されるので、このようなメモリは真のモノリシックな３次元メモリアレイではない。
例示的な積層メモリセル
図５Ａは、本発明に従って提供される第１のメモリセル５００ａの断面図である。図４Ｄ〜４Ｆに記載されているように、各メモリレベルに追加のメモリセル（図示せず）が設けられうる。
図５Ａを参照すると、メモリセル５００ａは、ビット線５０６ａとワード線５０６ｂの間にダイオード５０４ａと直列に結合されたＭＩＭスタック５０２ａを含む。ＭＩＭスタック５０２ａは正極性の向きを有していて、ビット線５０６ａに対してワード線５０６ｂに印加される正電圧がＭＩＭスタック５０２ａをセットするために採用されうるようにする。ダイオード５０４ａは、このようなセット動作中に逆方向バイアスをかけられるように向けられる。他の実施形態では、ダイオード５０４ａは、セット動作がＭＩＭスタック５０２ａに対して実行されている間に順方向バイアスをかけられるように向けられてもよい。
ＭＩＭスタック５０２ａは、前述したＭＩＭスタックのいずれか、または他の適当なＭＩＭスタックを含むことができる。図５Ａでは、ＭＩＭスタック５０２ａは、ＭＩＭスタック１００ｄ（図１Ｄ）と類似のものとして示されている。
ダイオード５０４ａは、ｐ−ｎもしくはｐ−ｉ−ｎ接合ダイオード、パンチスルーダイオード、トンネル酸化物装置、ショットキーダイオードなどの任意の２端子非線形ステアリング素子を含むことができる。図５Ａでは、ダイオード５０４ａはｐ−ｉ−ｎ接合ダイオードであるものとして示されている。
図５Ａを参照すると、メモリセル５００ａはビット線５０６ａを含む。ビット線５０６ａは、約２００〜約２，５００オングストロームの任意の適当な導電性材料、例えば、タングステンまたは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどとすることができる。いくつかの実施形態では、複数のビット線５０６ａ（例えば、図４Ｄ〜４Ｆを参照）が実質的に平行で実質的に同じ平面上のビット線として形成されうる。ビット線５０６ａの例示的な幅および／またはビット線５０６ａ間の例示的な間隔は約２００〜約２，５００オングストロームであるが、他の導体幅および／または間隔が使用されてもよい。ビット線５０６ａは、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低Ｋ誘電体などの誘電体材料（図示せず）、および／または他の誘電体材料で互いに隔てられることができる。
バリア層５１２はビット線５０６ａの上に形成される。バリア層５１２は、約２０〜約５００オングストローム、いくつかの実施形態では約１００オングストロームの、窒化チタンのバリア層または窒化タンタル、窒化タングステン、タングステン、モリブデンなどの別の適当なバリア層、１つまたは複数のバリア層を組み合わせたもの、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンスタックなどの他の層と組み合わせたバリア層などとすることができる。他のバリア層の材料および／または厚みが採用されてもよい。
ダイオード５０４ａを形成するために使用される半導体材料はバリア層５１２の上に形成される。図５Ａの実施形態では、ダイオード５０４ａは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムなどの多結晶半導体材料あるいは他の適当な材料から形成される。例えば、高濃度にドープされた非晶質または多結晶のｐ＋シリコン層５０４ａ−１がバリア層５１２上に堆積されうる。ｐ＋シリコン層５０４ａ−１を堆積させるためにＣＶＤまたは別の適当なプロセスが採用されうる。少なくとも１つの実施形態では、ｐ＋シリコン層５０４ａ−１は、例えば、約１００〜約１，０００オングストローム、いくつかの実施形態では約１００オングストロームのｐ＋シリコンを約１０21ｃｍ-3のドーピング濃度で形成することができる。他の層厚および／またはドーピング濃度が使用されてもよい。ｐ＋シリコン層５０４ａ−１は、その場で(in-situ) 例えば堆積中にアクセプタガスを流すことにより、あるいは他の場所で(ex-situ) 例えば注入によりドープすることができる。
ｐ＋シリコン層５０４ａ−１の堆積後、低濃度にドープされた、真性の、および／または意図せずにドープされた非晶質もしくは多結晶のシリコン層５０４ａ−２がｐ＋シリコン層５０４ａ−１の上に形成されうる。真性シリコン層５０４ａ−２を堆積させるためにＣＶＤまたは別の適当な堆積法が採用されてもよい。少なくとも１つの実施形態では、真性シリコン層５０４ａ−２の厚みは、約５００〜約４，８００オングストローム、いくつかの実施形態では約２，５００オングストロームとすることができる。他の真性層の厚みが使用されてもよい。
ｎ＋シリコン層５０４ａ−３を形成するために、追加のシリコンが堆積され、イオン注入によってドープされるかまたは堆積中にその場でドープされうる。さらに、いくつかの実施形態では、拡散プロセスが採用されてもよい。少なくとも１つの実施形態では、得られるｎ＋シリコン層５０４ａ−３は、約１０21ｃｍ-3のドーピング濃度で、約１００〜約１，０００オングストローム、いくつかの実施形態では約１００オングストロームの厚みを有することができる。他の層厚および／またはドーピング濃度が使用されてもよい。
ｎ＋シリコン層５０４ａ−３の形成に続いて、シリサイド形成金属層スタック５０８がｎ＋シリコン層５０４ａ−３の上に堆積されうる。例示的なシリサイド形成金属は、スパッタまたはその他の方法で堆積されたチタンまたはコバルトを含む。いくつかの実施形態では、シリサイド形成金属層スタック５０８は、約１〜４ナノメートルのチタンおよび約１５〜２５ナノメートルの窒化チタンから形成される。他のシリサイド形成金属層材料および／または厚みが使用されてもよい。
Ｔｉなどのシリサイド形成金属とｎ＋領域５０４ａ−３との反応によってシリサイド領域を形成するために、急速熱アニール（「ＲＴＡ」）ステップが実行されうる。いくつかの実施形態では、ＲＴＡは、シリサイド形成金属とダイオード５０４ａの堆積シリコンとを相互に作用させてシリサイド層を形成し、それによってシリサイド形成金属の全部または一部を消費するように、約５４０℃で１分間実行されうる。
他の実施形態では、シリサイド層は、シリサイドターゲットをスパッタするかまたはシリサイド形成金属およびシリコンを同時スパッタすることによって形成することができる。
その全体が本願明細書において参照により援用されている、「Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide 」という米国特許第７，１７６，０６４号（特許文献７）に記述されているように、チタンおよび／またはコバルトなどのシリサイド形成材料がアニーリング中に堆積シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子面間隔はシリコンの格子面間隔とほぼ同じであり、このようなシリサイド層は、堆積シリコンが結晶化するときに隣接する堆積シリコンの「結晶化テンプレート」または「シーズ」として働くことができるようである（例えば、シリサイド層はアニーリング中にシリコンダイオード５０４ａの結晶構造を強化することができる）。それによってより低い抵抗率のシリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても同様の結果を得ることができる。
金属層スタック５０８の形成に続いて、ＭＩＭスタック５０２ａの下部電極１０８が形成されうる。いくつかの実施形態では、下部電極１０８は、例えば、約５〜約３５原子パーセントのＧｅおよび約５×１０19〜５×１０21原子数／ｃｍ3 のｎ＋ドーピング濃度、いくつかの実施形態では約２×１０20原子数／ｃｍ3 を有するＳｉＧｅ合金の層を含むことができる。前述したように、約５〜３５原子パーセントのＧｅを有するＳｉＧｅ下部電極は、酸素空孔形成のために依然として十分なＳｉを供給しながら、結晶のアニール温度を大幅に下げる。いくつかの実施形態では、ＳｉＧｅ下部電極１０８を形成するために低圧化学気相堆積（ＬＰＣＶＤ）やプラズマ支援化学気相堆積（ＰＥＣＶＤ）などの低温プロセスが採用されうる。ＳｉＧｅ下部電極１０８が形成（結晶化）されうる例示的な温度範囲は６００℃以下、いくつかの実施形態では５５０℃以下である。ＳｉＧｅ下部電極１０８の例示的な厚みは約２〜１００ナノメートルである。他の実施形態では、Ｇｅの他の原子パーセント、ドーピングタイプ、ドーピングレベル、形成温度および／または層厚が使用されてもよい。
下部電極１０８の形成に続いて、ＲＲＳ材料１０４が原子層堆積（ＡＬＤ）法または別の適当な方法で形成されうる。例えば、ＲＲＳ材料１０４は、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX 、ＡｌX ＯY 、これらの金属酸化物のうちの１つまたは複数の組み合わせ、または別の適当なスイッチング材料を含むことができる。図５Ａの実施形態では、ＲＲＳ材料１０４は、約３〜１２ナノメートル、いくつかの実施形態では約５ナノメートルの厚みを有するＨｆＯX を含むことができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．７とすることができる。他の厚みの範囲および／またはｘ値が使用されてもよい。
ＲＲＳ材料１０４の形成に続いて、金属／金属酸化物層スタック１１０が形成されうる。金属／金属酸化物層スタック１１０は、例えば、Ｔｉ／ＴｉＯX 、Ｚｒ／ＺｒＯX 、Ｎｉ／ＮｉＯX 、Ａｌ／ＡｌX ＯY 、Ｔａ／ＴａＯX 、Ｎｂ／ＮｂＯX 、Ｈｆ／ＨｆＯX または別の類似の層スタックを含むことができる。図に示されている実施形態では、金属／金属酸化物層スタック１１０は、約０．５〜１０ナノメートル、いくつかの実施形態では約２ナノメートルの厚みを有するＴｉ層１１０ｂと、約０．５〜６ナノメートル、いくつかの実施形態では約１ナノメートルの厚みを有するＴｉＯX 層１１０ａとを含むことができ、ｘは約１．２〜２．０、いくつかの実施形態では約１．５とすることができる。他の厚みおよび／またはｘ値が使用されてもよい。
ＴｉＯX 層１１０ａは、例えば、ＨｆＯX 層１０４の上にＴｉ層を堆積させ、次いでＴｉを酸化させてＴｉＯX 層１１０ａを形成することによって形成することができる。例えば、Ｔｉ層はＰＶＤによって堆積され、次いでＨｆＯX 層１０４を形成するために使用されたものと同じＡＬＤチャンバ内で（例えば、Ｈｆ前駆体を流さないことにより）酸化されうる。次いで、Ｔｉ層１１０ｂはＴｉＯX 層１１０ａの上に形成することができる。
ＴｉＯX 層１１０ａの上に上部電極１０６が形成される。例えば、上部電極１０６は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮなどの金属／金属窒化物スタック、または別の類似のバリア層を含むことができる。図に示されている実施形態では、上部電極１０６は、約１０〜６０ナノメートルの厚みを含み、いくつかの実施形態では約２０ナノメートルの厚みのＴｉＮを含むことができる。他の層厚が使用されてもよい。いくつかの実施形態では、ｎ＋ＳｉＧｅ層１０８、ＨｆＯX 層１０４、ＴｉＯX 層１１０ａ、Ｔｉ層１１０ｂおよび／またはＴｉＮ層１０６は、種々の層の間の界面を改善するために単一のクラスタツール内で（例えば、真空を中断せずに）形成されてもよい。
前述したＭＩＭスタックおよびダイオード層をエッチングしてピラー構造５１４（図４Ｂ〜４Ｆに示されている）にするために、任意の適当なエッチングプロセスが使用されうる。いくつかの実施形態では、ハードマスクプロセスが以下の通り採用されうる。
（１）上部ＴｉＮ電極１０６の上に約５００〜１，０００オングストロームのＷなどの金属ハードマスクを堆積させる。
（２）金属ハードマスクの上に約１，０００〜２，０００オングストロームのＳｉX ＯY などの酸化物ハードマスクを堆積させる。
（３）酸化物ハードマスクの上に約５００〜２，０００オングストロームのポリシリコンなどのポリシリコンハードマスクを堆積させる。
（４）ポリシリコンハードマスクの上に約１，０００〜３，０００オングストロームのフォトレジストなどのフォトレジストを堆積させる。
次いで、フォトレジストは露光され、そして現像され、ポリシリコンハードマスク層は、例えば、適当な高密度プラズマエッチングチャンバ内でＨＢｒ、Ｃｌ2 、Ｏ2 および／またはＨｅを使用してエッチングすることができる。フォトレジストのストリッピング（アッシング）に続いて、酸化物ハードマスクは、例えば、適当な中密度プラズマエッチングチャンバ内でＣ4 Ｆ6 、Ｏ2 およびＡｒを使用して、パターン化されエッチングされたポリシリコンハードマスクを貫通エッチングすることができる。次いで、金属ハードマスクは、例えば、適当な高密度プラズマエッチングチャンバ内でＮＦ3 、Ａｒ、Ｎ2 、Ｃｌ2 、Ｈｅ、および／またはＯ2 を使用して、パターン化されエッチングされた酸化物ハードマスクを貫通エッチングすることができる。
その後、ＴｉＮ上部電極１０６は、例えばＨＢｒ、Ｃｌ2 および／またはＨｅを使用してエッチングすることができ、Ｔｉ／ＴｉＯX 金属層スタック１１０は、例えばＣＦ4 、Ｃｌ2 、Ｈｅおよび／またはＮ2 を使用してエッチングすることができ、ＨｆＯX のＲＲＳ材料１０４は、例えばＨＢｒ、Ｃｌ2 、Ｈｅおよび／またはＮ2 を使用してエッチングすることができ、ｎ＋ＳｉＧｅ下部電極１０８は、例えばＨＢｒ、Ｃｌ2 、Ｈｅ、Ｏ2 および／またはＮ2 を使用してエッチングすることができ、Ｔｉ／ＴｉＮ層スタック５０８は、例えばＨＢｒ、Ｃｌ2 および／またはＨｅを使用してエッチングすることができ、ポリシリコンダイオード５０４ａは、例えばＨＢｒ、Ｃｌ2 、Ｈｅ、Ｏ2 および／またはＮ2 を使用してエッチングすることができ、ＴｉＮ層５１２は、例えばＨＢｒ、Ｃｌ2 および／またはＨｅを使用してエッチングすることができる。これらのエッチングプロセスはすべて、例えば、適当な高密度プラズマエッチングチャンバ内で実行することができる。他のエッチング化学および／またはプロセスが採用されてもよい。
得られたピラー構造５１４は、同じメモリレベル上の他の類似のピラー構造（図示せず）からピラー構造５１４を離隔するために、適当な誘電体によって取り囲むことができる。例えば、余分な誘電体材料を除去し、ワード線５０６ｂを受け入れるための平坦な表面を形成するために、約２００〜７，０００オングストロームの二酸化ケイ素が堆積され、化学的機械的研磨またはエッチバックプロセスを用いて平坦化されうる。さらに、二酸化ケイ素を堆積させる前に、約５０〜２００オングストロームなどの薄い窒化ケイ素ライナが堆積されてもよい。
ワード線５０６ｂは、任意の適当な方法（例えば、ＣＶＤ、ＰＶＤなど）によって堆積されたタングステン、別の適当な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの任意の適当な導電性材料から形成することができる。他の導電層材料が使用されてもよい。例えば、導電性材料は、ワード線５０６ｂ（および個別には示されていない他のワード線）を形成するために堆積されエッチングされうる。少なくとも１つの実施形態では、このようなワード線は、（例えば、図４Ｆに示されているように）ビット線５０６ａとは異なる方向に延びる実質的に平行で実質的に同一平面上にある導体である。
ワード線５０６ｂは、適当な誘電体の充填およびエッチバックプロセスによって他のワード線から離隔することができる。その後、追加のメモリセル（図示せず）が、メモリセル５００ａを形成するために使用されたものと同様の方法でワード線５０６ｂの上に形成される。
メモリセル５００ａ（および／またはメモリセルスタック５００ａの上に形成されるべき追加のメモリセル層／レベル）の形成に続いて、得られた構造は、ダイオード５０４ａの堆積済み半導体材料を結晶化するために（かつ／または層５０８からのシリサイド形成金属とダイオード５０４ａのシリコン領域との反応によってシリサイド領域を形成するために）アニールすることができる。前述したように、チタンシリサイドおよびコバルトシリサイドの格子面間隔はシリコンの格子面間隔とほぼ同じであり、シリサイド層は、堆積シリコンが結晶化するときに隣接する堆積シリコンの「結晶化テンプレート」または「シード」として働くことができるようである（例えば、シリサイド層は約６００〜８００℃の温度でアニールする間にシリコンダイオードの結晶構造を強化することができる）。それによってより低い抵抗率のダイオード材料が提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードに対しても同様の結果が得られうる。
したがって、少なくとも１つの実施形態では、結晶化アニールが、約６００〜８００℃、いくつかの実施形態では約６５０〜７５０℃の温度の窒素中で約１０秒〜約２分間実行されうる。他のアニーリング時間、温度および／または環境が使用されてもよい。
図５Ｂは、本発明に従って提供される第２のメモリセル５００ｂの断面図である。図５Ｂの第２のメモリセル５００ｂは、図５Ａの第１のメモリセル５００ａと類似しているが、第１のメモリセル５００ａで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図５Ｂ内のダイオード５０４ｂは、図５Ａのメモリセル５００ａに使用されているようなｐ−ｉ−ｎ接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。
図５Ｃは、本発明に従って提供される第３のメモリセル５００ｃの断面図である。図５Ｃの第３のメモリセル５００ｃは、図５Ａの第１のメモリセル５００ａと類似している（かつ同じように形成されうる）が、（図２Ａ〜２Ｄを参照して前述したように）２層の金属シリサイド下部電極１０８を採用している。
図５Ｄは、本発明に従って提供される第４のメモリセル５００ｄの断面図である。図５Ｄの第４のメモリセル５００ｄは、図５Ｃの第３のメモリセル５００ｃと類似しているが、第３のメモリセル５００ｃで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図５Ｄ内のダイオード５０４ｄは、図５Ｃのメモリセル５００ｃに使用されているようなｐ−ｉ−ｎ接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。
図５Ｅは、本発明に従って提供される第５のメモリセル５００ｅの断面図である。図５Ｅの第５のメモリセル５００ｅは、図５Ａの第１のメモリセル５００ａと類似している（かつ同じように形成されうる）が、（図２Ｅ〜２Ｈを参照して前述したように）下部電極用の追加の金属、金属窒化物または金属酸化物の層２１２を有する金属シリサイド２層を採用している。
図５Ｆは、本発明に従って提供される第６のメモリセル５００ｆの断面図である。図５Ｆの第６のメモリセル５００ｆは、図５Ｅの第５のメモリセル５００ｅと類似しているが、第５のメモリセル５００ｅで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図５Ｆ内のダイオード５０４ｆは、図５Ｅのメモリセル５００ｅに使用されているようなｐ−ｉ−ｎ接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。
図５Ｇは、本発明に従って提供される第７のメモリセル５００ｇの断面図である。図５Ｇの第７のメモリセル５００ｇは、図５Ａの第１のメモリセル５００ａと類似している（かつ同じように形成されうる）が、（図３Ａ〜３Ｄを参照して前述したように）下部電極１０８用の金属、金属窒化物または金属酸化物の層を採用している。
図５Ｈは、本発明に従って提供される第８のメモリセル５００ｈの断面図である。図５Ｈの第８のメモリセル５００ｈは、図５Ｇの第７のメモリセル５００ａと類似しているが、第１のメモリセル５００ａで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図５Ｈ内のダイオード５０４ｈは、図５Ｇのメモリセル５００ｇに使用されているようなｐ−ｉ−ｎ接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。
前述した説明は本発明の例示的な実施形態だけを開示している。本発明の範囲内にある前に開示された装置および方法の変形形態は、当業者には容易に明らかになる。例えば、ＭＩＭスタックは、任意のメモリセル内のステアリング素子の上または下に配置することができる。
したがって、本発明の例示的な実施形態に関連して本発明を開示してきたが、添付の特許請求の範囲で定義されるように、他の実施形態が本発明の趣旨と範囲に入りうることが理解されるべきである。

Claims (25)

  1. 金属−絶縁体−金属（ＭＩＭ）スタックであって、
    シリコン−ゲルマニウム（ＳｉＧｅ）合金を含む第１の導電層と、
    前記第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、
    前記抵抗率スイッチング層の上に形成された第２の導電層と、
    を備えるＭＩＭスタック。
  2. 請求項１記載のＭＩＭスタックにおいて、
    前記ＳｉＧｅ合金が、５〜３５原子パーセントのＧｅを含むＭＩＭスタック。
  3. 請求項１記載のＭＩＭスタックにおいて、
    前記第１の導電層が、２〜１００ナノメートルの厚みを有するＭＩＭスタック。
  4. 請求項１記載のＭＩＭスタックにおいて、
    前記金属酸化物層が、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY のうちの１つまたは複数を含むＭＩＭスタック。
  5. 請求項１記載のＭＩＭスタックにおいて、
    前記第２の導電層が、窒化チタンを含むＭＩＭスタック。
  6. 請求項５記載のＭＩＭスタックにおいて、
    前記第２の導電層が、前記抵抗率スイッチング層の上に形成されたチタン層および酸化チタン層の少なくとも一方とその上に形成された窒化チタン層とを有する層スタックを備えるＭＩＭスタック。
  7. メモリセルであって、
    請求項１記載のＭＩＭスタックと、
    前記ＭＩＭスタックに結合されたステアリング素子と、
    を備えるメモリセル。
  8. 請求項７記載のメモリセルにおいて、
    前記ステアリング素子が、前記ＭＩＭスタックに直列に結合された垂直ポリシリコンダイオードを備えるメモリセル。
  9. 請求項７記載のメモリセルにおいて、
    前記ＳｉＧｅ合金が、５〜３５原子パーセントのＧｅを含むメモリセル。
  10. 請求項７記載のメモリセルにおいて、
    前記第１の導電層が、２〜１００ナノメートルの厚みを有するメモリセル。
  11. 請求項７記載のメモリセルにおいて、
    前記金属酸化物層が、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY のうちの１つまたは複数を含むメモリセル。
  12. 請求項７記載のメモリセルにおいて、
    前記第２の導電層が、前記抵抗率スイッチング層の上に形成されたチタン層および酸化チタン層の少なくとも一方とその上に形成された窒化チタン層とを有する層スタックを備えるメモリセル。
  13. 金属−絶縁体−金属（ＭＩＭ）スタックを形成する方法であって、
    シリコン−ゲルマニウム（ＳｉＧｅ）合金を含む第１の導電層を形成するステップと、 前記第１の導電層の上に金属酸化物層を含む抵抗率スイッチング層を形成するステップと、
    前記抵抗率スイッチング層の上に第２の導電層を形成するステップと、
    を含む方法。
  14. 請求項１３記載の方法において、
    前記第１の導電層が、６００℃以下の温度で形成される方法。
  15. 請求項１３記載の方法において、
    前記第１の導電層が、５５０℃以下の温度で形成される方法。
  16. 請求項１３記載の方法において、
    前記第１の導電層が、低圧化学気相堆積またはプラズマ支援化学気相堆積を使用して形成される方法。
  17. 請求項１３記載の方法において、
    前記ＳｉＧｅ合金が、５〜３５原子パーセントのＧｅを含む方法。
  18. 請求項１３記載の方法において、
    前記第２の導電層が、前記抵抗率スイッチング層の上に形成されたチタン層および酸化チタン層の少なくとも一方とその上に形成された窒化チタン層とを有する層スタックを備える方法。
  19. 請求項１３記載の方法において、
    前記金属酸化物層が、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY のうちの１つまたは複数を含む方法。
  20. メモリセルを形成する方法であって、
    金属−絶縁体−金属（ＭＩＭ）スタックを形成するステップであって、
    シリコン−ゲルマニウム（ＳｉＧｅ）合金を含む第１の導電層と、
    前記第１の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、
    前記抵抗率スイッチング層の上に形成された第２の導電層と、を有する金属−絶縁体−金属（ＭＩＭ）スタックを形成するステップと、
    前記ＭＩＭスタックに結合されたステアリング素子を形成するステップと、
    を含む方法。
  21. 請求項２０記載の方法において、
    前記第１の導電層が、６００℃以下の温度で形成される方法。
  22. 請求項２０記載の方法において、
    前記第１の導電層が、５５０℃以下の温度で形成される方法。
  23. 請求項２０記載の方法において、
    前記第１の導電層が、低圧化学気相堆積またはプラズマ支援化学気相堆積を使用して形成される方法。
  24. 請求項２０記載の方法において、
    前記ＳｉＧｅ合金が、５〜３５原子パーセントのＧｅを含む方法。
  25. 請求項２０記載の方法において、
    前記金属酸化物層が、ＨｆＯX 、ＺｒＯX 、ＮｉＯX 、ＴｉＯX 、ＴａＯX 、ＮｂＯX またはＡｌX ＯY のうちの１つまたは複数を含む方法。
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