JP2012523711A - スイッチング特性を改善した抵抗スイッチングメモリ素子 - Google Patents

Abstract

スイッチング特性を改善した抵抗スイッチングメモリ素子は、第１の電極および第２の電極と、前記第１の電極と前記第２の電極との間のスイッチング層であって、前記スイッチング層は４電子ボルト（ｅＶ）を超える第１のバンドギャップを有する第１の金属酸化物を含み、第１の厚さを有する前記スイッチング層と、前記スイッチング層と前記第２の電極との間のカップリング層であって、前記第１のバンドギャップを超える第２のバンドギャップを有する第２の金属酸化物を含む前記カップリング層であり、前記第１の厚さの２５パーセント未満である前記第２の厚さを有する前記カップリング層とを備えるメモリ素子を含むことが記載される。
【選択図】図2A

Description

（関連出願に対する相互参照）
本出願は、「不純物添加シリコン電極を含む抵抗スイッチングメモリ素子」と題され、２００９年４月１０日に出願された米国仮出願番号第６１／１６８，５３４号、「不純物添加シリコン電極を含む抵抗スイッチングメモリ素子」と題され、２００９年１０月２９日に出願された米国ユーティリティ出願番号第１２／６０８，９３４号、「スイッチング特性を改善した抵抗スイッチングメモリ素子」と題され、２００９年１０月３０日に出願された米国ユーティリティ出願番号第１２／６１０，２３６号、および「スイッチング特性を改善した抵抗スイッチングメモリ素子」と題され、２０１０年２月１２日に出願された米国ユーティリティ出願番号第１２／７０５，４７４号に対する優先権を主張し、すべての文献は参考文献として本明細書に援用される。

本発明は、半導体メモリに概して関する。より具体的には、スイッチング特性を改善した抵抗スイッチングメモリ素子が記載される。

不揮発性メモリは、無電源の時でもそれらのコンテンツを保存する半導体メモリである。不揮発性メモリは、永続的なストレージを必要とする汎用コンピュータシステム、組込システムおよび他の電子装置と同様に、デジタルカメラ、携帯電話および音楽プレーヤーなどの電子装置におけるストレージとして用いられる。不揮発性半導体メモリは、リムーバブルかつ携帯メモリカード、または他のメモリモジュールの形式をとることができ、他の型の回路またはデバイスに組み込むことができ、または他の所望の形式をとることができる。不揮発性半導体メモリは、小サイズかつ永続性を有しており、可動部品を有しておらず、かつ動作するための電力をほとんど必要としない、というそれらの有利性のため、より普及するようになっている。

フラッシュメモリは、様々なデバイスにおいて用いられる不揮発性メモリの一般的形式である。フラッシュメモリは、長時間にわたるアクセス回数、消去回数および書き込み回数に帰着することができるアーキテクチャを用いる。電子装置の動作速度およびユーザのストレージ要求は、急速に増大しているフラッシュメモリは、不揮発性メモリのニーズに不十分であることを多くの事例で証明している。加えて、不揮発性メモリの速度が現在揮発性メモリを用いるＲＡＭおよび他のアプリケーションのための要求を満たすために高められるならば、（ランダムアクセスメモリ（ＲＡＭ）などの）揮発性メモリが、場合によっては不揮発性メモリと置き換わることができる。

抵抗スイッチングメモリは、第１の比抵抗値からセット電圧のアプリケーション上の第２の比抵抗値に変化する、および、第２の比抵抗値からリセット電圧のアプリケーション上の第１の比抵抗値へ戻るように変化する抵抗スイッチング材料（例えば金属酸化膜）を含むメモリである。既存の抵抗スイッチングメモリは、いくつかのアプリケーションに適さないスイッチング特性（例えばセット電圧、リセット電圧および形成電圧、保持）を有している。

したがって、必要とされるものは、改善されたスイッチング特性を有する抵抗スイッチングメモリ素子である。

本発明の様々な実施形態は、以下の詳細な説明および添付の図面において開示される。

抵抗スイッチングメモリ素子のメモリアレイを図示する。 抵抗スイッチング材料および選択素子を含むメモリ素子を図示する。 １つの実施形態によるメモリ素子の一部の拡大図である。 バンド図であって、界面層があるメモリ素子（図３）および界面層がないメモリ素子（図４）におけるエネルギー準位を図示する。 バンド図であって、界面層があるメモリ素子（図３）および界面層がないメモリ素子（図４）におけるエネルギー準位を図示する。 界面層の存在上の形成電圧の依存関係を図示するグラフである。 電極を、選択素子として用いられるダイオードと共有するメモリ素子を図示する。 本明細書に記載されるメモリ素子を用いる３次元メモリアレイの一部を図示する。 メモリ素子、および界面層を用いるメモリ素子内での酸素空孔（欠陥）の生成および処置を図示する。 メモリ素子、および界面層を用いるメモリ素子内での酸素空孔（欠陥）の生成および処置を図示する。 メモリ素子のための電流（Ｉ）対電圧（Ｖ）のプロットの対数である。 抵抗状態変化を実証するメモリ素子のための電流（Ｉ）対電圧（Ｖ）のプロットである。 金属酸化物層の厚さと、本明細書に記載されるメモリ素子において用いられるいくつかの材料（金属酸化物）のための帰着するセット電圧、リセット電圧およびオン／オフ電流比との間の関係を示すグラフである。 金属酸化物層の厚さと、本明細書に記載されるメモリ素子において用いられるいくつかの材料（金属酸化物）のための帰着するセット電圧、リセット電圧およびオン／オフ電流比との間の関係を示すグラフである。 界面層を制御するためのプロセスを記載するフローチャートである。 界面層を制御するためのプロセスを記載するフローチャートである。 様々な実施形態による、メモリ素子を形成するプロセスを記載するフローチャートである。 抵抗スイッチングメモリ素子の低い仕事関数の電極が負電圧セットパルスおよび正電圧リセットパルスを受信するときの高サイクル収率を示すグラフである。 抵抗スイッチングメモリ素子の２つの電極が、０．１ｅＶを超え１．０ｅＶ未満の異なる仕事関数を有するときの高サイクル収率を示すグラフである。

１つ以上の実施形態の詳細な説明は、添付する図に沿って以下に提供される。詳細な説明は、このような実施形態に関して提供されるが、任意の特定の例には限定されない。その範囲は特許請求の範囲によってのみ限定され、多数の代替手段、変更および等価物が包含される。多数の特定の詳細は、充分な理解を与えるために以下の説明において述べられる。これらの詳細は、例示の目的で提供され、記載される技術は、これらの特定の詳細のいくつかまたはすべてを伴わないで、特許請求の範囲に従って実施されてもよい。明瞭さの目的のために、実施形態に関する技術分野において知られている技術的な材料は、説明を不明瞭にすることを不必要に回避するために詳細に記載されていない。

様々な実施形態によると、抵抗スイッチングメモリ素子が本明細書に記載される。メモリ素子は、概して、少なくとも１つの絶縁層が２つの導電性電極に囲まれる金属・絶縁体・金属（ＭＩＭ）構造を有する。本明細書に記載されるいくつかの実施形態は、４．０ｅＶを超えるバンドギャップを有するスイッチング材料（例えばハフニウム酸化物（ＨｆＯ_２）、バンドギャップ＝５．７ｅＶ、厚さ〜２０〜１００Å）のスイッチング層と、いくつかの材料（例えばＺｒＯ_２、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔｉ／ＴｉＯ_２など）の１つになりえるカップリング層とを囲む異材質（例えば、１つの電極は不純物添加シリコンであり、１つは窒化チタンである）の電極を含むメモリ素子である。いくつかの実施形態において、カップリング層は、スイッチング層（例えば、酸化ジルコニウム（ＺｒＯ_２）でバンドギャップ＝５．８ｅＶ；または酸化アルミニウム（Ａｌ_２Ｏ_３）でバンドギャップ＝８．４ｅＶ）より高いバンドギャップを有する。カップリング層は、スイッチング層の厚さの２５パーセント未満である厚さを有しており、カップリング層を含むメモリ素子は、改善されたスイッチング特性（例えば、より低いセット電圧、リセット電圧および形成電圧、より優れた保持）を示している。

他の実施形態において、金属分に富む金属酸化物スイッチング層および金属分に富むスイッチング層を形成するための技術が記載される。金属分に富むスイッチング層は、（スイッチング特性を改善するために処理されることができる）増大する欠陥数（例えば酸素空孔）を含む。金属分に富むスイッチング層は、例えば、原子層堆積（ＡＬＤ）プロセス中に導入されるオキシダントの量を削減することにより、堆積することができる。さらなる実施形態において、電極とその上に堆積したスイッチング層との間の界面層のサイズ（粒度）を除去または制御するための技術が記載される。
Ｉ． スイッチング操作

メモリ素子の金属酸化物スイッチング層の欠陥によって、本明細書に記載されるメモリ素子の抵抗性のスイッチングが引き起こされると考えられている。一般に、欠陥は、溶着金属酸化物において形成され、または既に存在し、既存の欠陥は、追加工程によって増強される場合がある。例えば、ＰＶＤ法（ＰＶＤ）プロセスおよび原子層堆積（ＡＬＤ）プロセスは、いくつかの欠陥または傷を有する場合がある層を堆積する。欠陥は、金属酸化物の構造において、電荷の変化という形式をとってもよい。すなわち、いくつかの電荷キャリアが構造に不在であっても（すなわち空孔）よいし、付加的な電荷キャリアが存在しても（すなわち格子間）よいし、または１つの素子が別のものを置換すること（すなわち置換型）ができる。

欠陥は、金属酸化物の大部分において、および／または、金属酸化物と隣接している層との界面にて、電気的にアクティブな欠陥（トラップとしても知られている）であると考えられる。トラップは、セット電圧の印加（高抵抗状態から低抵抗状態にスイッチするために）によって満たされることができ、リセット電圧の印加（低抵抗状態から高抵抗状態にスイッチするために）によって空にされることができると考えられている。トラップは、沈着状態の金属酸化物において本来的になりえる（すなわち、金属酸化物の形成から存在している）し、またはドーピングおよび他のプロセスにより生成および／または増強されることができる。ドーピングは、スイッチング層と相互に拡散する隣接する「ドーピング」層を用いて、注入を用いて、または他の技術を用いて、実行することができる。

スイッチング層の欠陥は、セット電圧の印加に際して伝導性の浸透経路を形成すると考えられている。浸透経路は、リセット電圧の印加に際して除去されるとさらに考えられている。例えば、ハフニウム酸化被膜は、浸透経路を生成し、かつハフニウム酸化被膜の導電率を変更するために用いることができるトラップを形成してもよい酸素空孔またはハフニウム空孔、または酸素格子間原子またはハフニウム格子間原子を含んでもよい。

抵抗スイッチングメモリ素子のスイッチング特性は、金属酸化物内の欠陥を制御することにより調整することができる。スイッチング特性は、動作電圧（例えばセット電圧、リセット電圧および形成電圧）、動作電流（例えばオン電流およびオフ電流）およびデータリテンションを含む。欠陥制御は、スイッチング層内の型、密度、エネルギー準位および空間分布によって達成される。その後、これらの欠陥は、それらが満たされる（不動態化される／補償される）か、満たされない（補償されない）かに基づいて、電流フローを変調する。別層を追加すること、スイッチング層の形成を制御すること、注入すること、応力を制御すること、ある熱処理は、すべて欠陥特性を制御するために用いられる。さらに、欠陥は流動性である必要はない。例えば、カップリング層２１２（図２Ａを参照）および界面層２１４（図２Ａおよび図８Ａ〜図８Ｂを参照）は、位置、深さ、密度、および／または欠陥の型を制御するために用いることができ、技術は、増大した欠陥数を有するスイッチング層を形成するために用いることができる。

加えて、金属酸化物スイッチング層は、任意の位相（例えば、結晶で・無定形の）または多重の位相の混合物を有する場合がある。無定形の位相の金属酸化物は、比抵抗値（それは、いくつかの実施形態においてメモリ素子への潜在的損害を低減するためにデバイスの使用可能な電流を低下させることができる）を高めてもよい。
ＩＩ． メモリ構造
Ａ． メモリアレイ

図１は、抵抗スイッチングメモリ素子１０２のメモリアレイ１００を図示する。メモリアレイ１００は、メモリデバイスまたは他の集積回路の一部であってもよい。メモリアレイ１００は、ポテンシャルメモリ構成の例であるが、他のいくつかの構成が可能であることは理解される。

読み出し書き込み回路は、信号線１０４および直交の信号線１０６を用いて、メモリ素子１０２に接続されてもよい。信号線１０４および信号線１０６などの信号線は、時にワード線とビット線とも呼ばれ、アレイ１００の素子１０２にデータを読み書きするために用いられる。個別のメモリ素子１０２またはグループのメモリ素子１０２は、信号線１０４および１０６の適合するセットを用いて扱われることができる。メモリ素子１０２は、以下にさらに詳細に記載されるように、材料の１つ以上の層１０８から形成されてもよい。さらに、示されたメモリ素子１０２は、マルチレイヤ３Ｄメモリアレイを構成するために、垂直の方式で積層されることができる（図７を参照）。

任意の好適な読み出し書き込み回路およびアレイレイアウトスキームは、素子１０２などの抵抗スイッチングメモリ素子から非揮発性メモリ装置を構成するために用いられてもよい。例えば、水平線１０４および垂直線１０６は、抵抗スイッチングメモリ素子１０２の末端に直接接続されてもよい。これは単に例示である。

所望であれば、他の電気装置が、各々のメモリ素子１０２に関連づけられてもよい（すなわち、層１０８の１つ以上であってもよい）（例えば図２Ａを参照）。これらの装置（それらは時に選択素子とも呼ばれる）は、例えば、ダイオード、ＰＩＮダイオード、シリコンダイオード、シリコンＰＩＮダイオード、トランジスタ、ショットキーダイオードなどを含んでもよい。選択素子は、メモリ素子１０２において任意の好適な位置に直列に接続されてもよい。
Ｂ． メモリ素子
１． ＭＩＭ構造

図２Ａおよび図２Ｂは、抵抗スイッチング材料および選択素子（ダイオード２０２）を含むメモリ素子１０２を図示する。図２Ｂは、１つの実施形態によるメモリ素子１０２の一部の拡大図である。メモリ素子１０２は、金属・絶縁体・金属（ＭＩＭ）型スタック２０４を含む（いくつかの実施形態において、金属層の１つ以上は不純物添加シリコンなどの伝導性の半導体材料になりえる）。スタック２０４は、２つの電極２０６および２０８、および１つの抵抗スイッチング層２１０（例えば絶縁体または金属酸化物）を含む。電極２０６および２０８は、金属、金属炭化物、金属酸化物または金属窒化物（例えばＰｔ、Ｒｕ、ＲｕＯ_２、Ｉｒ、ＩｒＯ_２、ＴｉＮ、Ｗ、ＴａＮ、ＭｏＮ、ＭｏＯｘ、ＷＮ、ＴｉＡｌ合金、Ｎｉ、ＷＯｘ、Ａｌ、不純物添加Ａｌ、Ｃｕ、ＨｆＣ、ＨｆＮ、ＮｂＮ、ＴａＣ、ＴａＳｉＮ、Ｔｉ、ＶＣ、ＶＮ、ＺｒＮ、など）でありえるし、または不純物添加シリコン（例えばｐ型またはｎ型不純物添加ポリシリコン）でありえる。抵抗スイッチング層２１０、は金属酸化物または他のスイッチング材料でありえる。いくつかの実施形態において、抵抗スイッチング層２１０は、ＨｆＯ_２、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、ＣｅＯ_２、Ｌａ_２Ｏ_３およびＺｒＯ_２などの高バンドギャップ（すなわち４電子ボルト（ｅＶｓ）を超えるバンドギャップ）材料である。より高い移動性を有するイオンを含んでいるかもしれないので、ＣｅＯ２はいくつかの実施形態のためには有用かもしれない。さらなる実施形態において、ＺｎＯｘ、ＣｕＯｘおよびそれらの不定比・不純物添加変形体などの半導体の金属酸化物（ｐ型またはｎ型）は、有用なスイッチング特性を有すると考えられているので、ＺｎＯｘ、ＣｕＯｘおよびそれらの不定比・不純物添加変形体などの半導体の金属酸化物（ｐ型またはｎ型）は、これらの酸化物は用いられることができる。他の実施形態において、Ｈｆ_ｘＭ_ｙＯ_２（ここで、Ｍ＝Ａｌ、Ｚｒ、Ｔｉ、ＬａまたはＳｒである）などの三元金属酸化物も、スイッチング層２１０として用いることができる。
ａ． スイッチング層

スイッチング層２１０は、任意の所望厚さを有することができるが、いくつかの実施形態において、１０Å〜１００Åの間、２０Å〜６０Åの間、または約５０Åでありえる。スイッチング層２１０は、任意の所望の技術を用いて堆積することができるが、本明細書に記載されるいくつかの実施形態においては、ＡＬＤ、またはＡＬＤとＰＶＤとの組み合わせを用いて堆積される。他の実施形態において、スイッチング層２１０は、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ）、液相成長プロセス、およびエピタクシープロセスを用いて堆積することができる。ＰＥＡＬＤプロセスは、いくつかの実施形態において、欠陥を制御し、かつスイッチング電圧および形成電圧を改善するために用いられることができると考えられている。

スイッチング層２１０は、加えて、スイッチング層２１０の元素組成が化学量的であるとは言えない（例えばＨｆＯ_２とは言えない）ように、金属分に富むことができる（例えばＨｆＯ_１．７に対してＨｆＯ_２）。スイッチング層２１０は、酸素の欠損がある（それは酸素空孔欠陥として明らかになる）場合がある。付加的な欠陥は、メモリ素子１０２の、低減され予測可能なスイッチング電圧および形成電圧に結びつく場合がある。金属分に富むスイッチング層２１０を堆積させるための技術は、図１３に記載される。
ｂ． カップリング層

スタック２０４は、また、カップリング層２１２（それはＺｒＯ_２、ＴｉＯ_２またはＡｌ_２Ｏ_３などの別の金属酸化物であってもよい）、または金属Ｔｉなどの金属層、またはＴｉと酸化チタン（ＴｉＯ_２）を含む層を、含むことができる。他の実施形態において、カップリング層２１２は、隣接電極２０８の堆積に際して、またはアニーリングに際して、部分的にまたは全面的に酸化する金属層として堆積することができる。カップリング層２１２は、例えば、電極２０８の近くに欠陥を生成することにより、電極２０８でスイッチングを促進することができる。例えば、カップリング層がＴｉなどの金属であるならば、（短時間熱酸化または真空アニールなどの）アニール中に、カップリング層２１２は、隣接した金属酸化物スイッチング層２１０からの酸素を誘引する場合があり、それによって、カップリング層２１２を酸化させながら、スイッチング層２１０に酸素空孔を生成する。

例えば、図２Ｂに示されるように、メモリ素子１０２は、堆積されたままの実質的に金属チタン（または別の金属）であるカップリング層２１２と、金属酸化物（例えばＨｆＯ_２）であるスイッチング層とを、含む。メモリ素子１０２がアニールされた後、または電極２０８の堆積の結果、金属のカップリング層２１２は、異なる特性（例えば異なる酸素濃度）を有する複数の部分を有するカップリング層２１２およびスイッチング層２１０に帰着するスイッチング層２１０からの酸素を誘引する場合がある。例えば、カップリング層２１２の第１の部分２１２ａは、実質的に金属（例えば実質的に金属チタン）である。その一方でスイッチング層２１０に接している第２の部分２１２ｂは、実質的に金属酸化物（例えば酸化チタン）である。同時に、スイッチング特性を調整するために用いることができる酸素空孔を残して、金属酸化物における酸素がカップリング層２１２の第２の部分２１２ｂに移行しているので、カップリング層２１０に接しているスイッチング層２１０の第１の部分２１０ａは、酸素欠損である。スイッチング層２１０の第２の部分２１０ｂは、第１の部分２１０ｂより高い酸素濃度を有する。言いかえれば、第１の部分２１０ａは、第２の部分（例えばＨｆＯ_{１．６〜２．０}）より金属分に富む（例えばＨｆＯ_{１．２〜１．５}）。部分２１０ａ、２１０ｂ、２１２ａおよび２１２ｂは、単に例示であり、スイッチング層２１０およびカップリング層２１２の各々は、酸素の異なる濃度を有するいくつかの部分を有していてもよく、または、酸素濃度は、層２１０および２１２の厚さを通じて次第に変化させられてもよいことは、理解される。さらに、カップリング層２１２の酸化の量、およびスイッチング層２１０の酸素の低減は、アニールのパラメータ（例えば、ＲＴＯのための期間や酸素濃度）を変化させることにより調整することができる。

カップリング層２１２は、抵抗スイッチング層２１０より薄くすることができ、例えば、カップリング層２１２は、抵抗スイッチング層２１０の厚さの２５％未満である厚さ、または抵抗スイッチング層２１０の厚さの１０％未満である厚さを有することができる。例えば、抵抗スイッチング層２１０は、２０Å〜６０のÅの層にすることができ、界面層２１２は、５Å〜１０Åの層にすることができる。

いくつかの実施形態において、カップリング層２１２は、スイッチング層２１０のバンドギャップとほぼ等しいか、それ以上のバンドギャップを有する。カップリング層２１２のより高いバンドギャップは、スイッチング層２１０からのリークを低減することにより、メモリ素子１０２の記憶力を改善することを支援することができる。加えて、カップリング層２１２は、（スイッチングを支援することができる）電極２０８の近く（カップリング層とスイッチング層２１０との間の界面で（またはその近く）、および／または、電極２０８とカップリング層２１２との間の界面で（またはその近く）を含む）に欠陥を生成することができる。カップリング層２１２は、スイッチング層２１０の欠陥へのアクセスを提供することができるほど十分に薄い。

いくつかの実施形態において、カップリング層２１２は堆積されたままの金属チタン（いくつかの実施形態においてアニール中に少なくとも部分的に酸化チタンになることができる）である。チタンカップリング層２１２は、隣接電極２０８の実効仕事関数（（例えばリークを低減することにより）スイッチング特性を変更するために用いることができる）を変化させることができる。
ｃ． 界面層

スタック２０４は、電極２０６とスイッチング層２１０との間の界面層２１４をさらに含んでもよい。界面層２１４は、スイッチング層２１０の堆積の結果、およびその堆積中に、例えば、処理の間の熱酸化の結果、形成される電極２０６の材料の酸化物になりえる。界面層２１４は、いくつかの実施形態において、スイッチング層２１０（例えば図８Ａ〜図８Ｂを参照）の欠陥を変更することができる。他の実施形態において、形成電圧を低減する、またはスイッチングを可能にするための界面層２１４を除去することは望ましいかもしれない。いくつかの実施形態において、界面層２１４は、満たされるトラップを可能にするスイッチング層２１０に効果的な電子注入を妨げる場合があり、それによって形成電圧を高め、またはその一帯で著しい電位降下を引き起こし、スイッチング層２１０において高電界を生成し、スイッチングを防止すると考えられている。サイズを制御し、界面層２１４を除去するための技術は、図１３および図１４に記載される。

図３および図４は、界面層２１４があるメモリ素子（図３）、および界面層がないメモリ素子（図４）におけるエネルギー準位を図示するバンド図３００および４００である。バンド図３００および４００の各々のために、メモリ素子１０２のある領域内の電界の強度を図示する、対応する電界図３２０および３４０がある。

バンド図３００において、メモリ素子は、窒化チタン電極３０２、酸化ジルコニウムカップリング層３０４、ハフニウム酸化物スイッチング層３０６、酸化シリコン界面層３０８、およびｎ型ポリシリコン電極３１０を有する。ここで用いられる材料は、実例であり、他の材料（例えば金属チタン、または酸化ジルコニウムの代わりにＴｉ／ＴｉＯ_２）を用いることができることは理解される。バンド図４００において、メモリ素子は、窒化チタン電極４０２、酸化ジルコニウムカップリング層４０４、ハフニウム酸化物スイッチング層４０６、およびｎ型ポリシリコン電極４０８を有する。電界図３２０に示されるように、電界は、界面層３１４における大量３２２によって低減される。増大されたスイッチング電圧は、界面層２１４における電界の低減を克服するために必要かもしれない。界面層２１４が十分に厚いならば、全体の電界は、界面層２１４（それはスイッチングをすべて防いでもよい）に対して失われてもよい。あるいは、電界図４２０において示されるように、界面層２１４を伴わないでメモリ素子において、電界は、スイッチング層２１０（それは、スイッチング電圧を低減することができ、より予測可能なスイッチングに結びつくことができる）において含むメモリ素子１０２の全体にわたって平等に低減される（４２２）。但し、図８Ａおよび図８Ｂに関して記載されるように、スイッチング層２１０における欠陥数を高めるために、調整される厚さの界面層２１４を保存することは望ましいかもしれない。

図５は、界面層２１４の存在上の形成電圧の依存関係を図示するグラフ５００である。以下の３つのセットのメモリ素子が準備された。

菱形５０２によって表わされるメモリ素子の第１のセットは、窒化チタン電極２０６、ＰＶＤを堆積させたハフニウム酸化物スイッチング層２１０、およびカップリング層２１２のない白金電極２０８を含む。

正方形５０４によって表わされるメモリ素子の第２のセットはｎ型ポリシリコン電極２０６、ＡＬＤ−堆積されたハフニウム酸化物スイッチング層２１０、およびカップリング層２１２のない窒化チタン電極２０８を含む。

円形５０６によって表わされるメモリ素子の第３のセットは、ｎ型ポリシリコン電極２０６、ＰＶＤを堆積させたハフニウム酸化物スイッチング層２１０、およびカップリング層２１２のない白金電極２０８を含む。

見て分かるように、同一の厚さを有するスイッチング層のために、窒化チタン上のＰＶＤハフニウム酸化物を含む素子５０２は、最低値の形成電圧を有し、ポリシリコン上のＰＶＤハフニウム酸化物を含む素子５０６は、次に最低値の形成電圧を有し、ポリシリコンの上のＡＬＤハフニウム酸化物を有する素子５０４は、最高値の形成電圧を有する。見て分かるように、同一の厚さを有するスイッチング層のために、窒化チタン上のＰＶＤハフニウム酸化物を含む素子５０２は、最低値の形成電圧を有し、ポリシリコン上のＰＶＤハフニウム酸化物を含む素子５０６は、次に最低値の形成電圧を有し、ポリシリコンの上のＡＬＤハフニウム酸化物を有する素子５０４は、最高値の形成電圧を有する。ＡＬＤプロセスは、場合によっては、増大された形成電圧に結びつく、より高い加工温度（ＰＶＤのいくつかの事例として、室温に対して２０００℃以上）のため、より厚い界面層２１４を少なくとも部分的に形成する可能性があると考えられている。加えて、ポリシリコン電極（例えば、素子５０２および５０６）上で生成された酸化シリコン界面層２１４は、窒化チタンなどの金属を含む電極上で生成された酸化物よりは伝導性でない。したがって、界面層２１４を低減および／または制御するための（特にシリコンベースの電極のための）技術は、形成電圧を改善するために用いられることができる。

ＡＬＤプロセスは、より厚い界面層２１４を形成し、かつ高められた形成電圧を有するメモリ素子に帰着する可能性があるかもしれないが、他の理由（例えば、より共形な層を形成するために）のために、ＰＶＤ処理にわたってＡＬＤ処理を用いることは望ましいかもしれない。また、図１３は、ＡＬＤ処理を用いて界面層２１４を低減または除去するプロセスを記載する。加えて、図８Ａおよび図８Ｂに関して記載されるように、スイッチング層２１０（それは図１３のプロセスを用いても形成することができる）における欠陥数を高めるために、調整された厚さの界面層２１４（例えば１０Å以下）を保存することは望ましいかもしれない。

界面層２１４を有することが望ましいならば、ＭＩＭスタック２０４の層の堆積の順序は、重要かもしれない。界面層２１４はスイッチング層２１０の堆積中に形成されるので、スイッチング層２１０は、界面層２１４が形成されるべき電極上に形成される（例えば、酸化シリコン界面層２１４が所望されるならば、ポリシリコン層上に形成される）ことができる。一例として、および図７においてさらに論じられるように、３次元メモリアレイを形成する場合、他の素子の配向が逆にされるべきである場合でさえ、同一の配向のメモリ素子を常に形成すること（例えば常に下部の１つの電極）が必要かもしれない。他の実施形態において、但し、メモリ素子１０２の後堆積アニールを用いることにより、メモリ素子１０２が逆順に堆積される場合、界面層２１４は生成することができる。
ｄ． 電極

電極２０６および２０８は、異材質にすることができる。いくつかの実施形態において、電極は、０．１〜１電子ボルト（ｅＶ）、または０．４〜０．６ｅＶなどによる、異なる仕事関数を有する。例えば、電極２０８は、４．５〜４．６ｅＶの仕事関数を有するＴｉＮにすることができる。その一方で、電極２０６は、約４．１〜４．１５ｅＶの仕事関数を有するｎ型ポリシリコンにすることができる。他の電極物質は、ｐ型ポリシリコン（４．９〜５．３ｅＶ）、遷移金属、遷移金属合金、遷移金属窒化物、遷移金属炭化物、白金（５．７ｅＶ）、タングステン（４．５〜４．６ｅＶ）、タンタル窒化物（４．７〜４．８ｅＶ）、酸化モリブデン（約５．１ｅＶ）、モリブデン窒化物（４．０〜５．０ｅＶ）、イリジウム（４．６〜５．３ｅＶ）、酸化イリジウム（約４．２ｅＶ）、ルテニウム（約４．７ｅＶ）および酸化ルテニウム（約５．０ｅＶ）を含む。他の電位電極は、チタン／アルミニウム合金（４．１〜４．３ｅＶ）、ニッケル（約５．０ｅＶ）、タングステン窒化物（約４．３〜５．０ｅＶ）、酸化タングステン（５．５〜５．７ｅＶ）、アルミニウム（４．２〜４．３ｅＶ）、銅またはシリコン添加アルミニウム（４．１〜４．４ｅＶ）、銅（約４．５ｅＶ）、炭化ハフニウム（４．８〜４．９ｅＶ）、ハフニウム窒化物（４．７〜４．８ｅＶ）、窒化ニオブ（約４．９５ｅＶ）、炭化タンタル（約５．１ｅＶ）、タンタル窒化シリコン（約４．４ｅＶ）、チタン（４．１〜４．４ｅＶ）、バナジウム炭化物（約５．１５ｅＶ）、窒化バナジウム（約５．１５ｅＶ）および窒化ジルコニウム（約４．６ｅＶ）を含む。本明細書に記載されるいくつかの実施形態にとって、他の構成も可能であるが、仕事関数の高い電極は、リセット動作中に（共通の基準電位と比較して測定されるように）正パルスを受信する。他の実施形態において、仕事関数の高い電極は、リセット動作中に負パルスを受信する。いくつかの実施形態において、セット電圧およびリセット電圧に共通の電気的基準に関する異極性がある場合には、メモリ素子１０２は、二極性のスイッチングを用いる。また、いくつかの実施形態において、セット電圧およびリセット電圧に同一の極性がある場合には、メモリ素子１０２は、単極のスイッチングを用いる。他の実施形態において、リークを低減し、かつより多くの安定した金属酸化物／電極界面を生成するために、電極の仕事関数を一般に高めることは望ましい。
２． 選択素子

ダイオード２０２は、メモリアレイ１００（図１を参照）のいくつかのメモリ素子１０２などのいくつかのメモリ素子中からアクセスするためのメモリ素子を選択するために用いることができる選択素子である。ダイオード２０２は、電流がメモリ素子１０２を通じて一方向にのみ流れるように、電流の流れを制御する。

ダイオード２０２は、半導体材料の２つ以上の層を含んでもよい。ダイオードは、一般にｐｎ接合であり、不純物添加シリコン層２１６および２１８は、ｐｎ接合を形成することができる。例えば、不純物添加シリコン層２１６は、ｐ型層になりえるし、不純物添加シリコン層２１８は、ｎ型層になりえる。その結果、ダイオード２０２のノード２２０は、アノードであり、第１の電極２０６に接続される。この一例において、ダイオード２０２のノード２２２は、カソードであり、信号線１０６（それは、例えばビット線またはワード線であってもよいし、ビット線またはワード線に接続されてもよい）に接続される。例えば、ノード２２０および２２２は、必ずしもメモリ素子１０２における物理的特徴でないし、例えば、電極２０６は不純物添加シリコン層２１６と直接接触してもよい。他の実施形態において、低抵抗性フィルムなどの１つ以上の付加的層が、電極２０６と不純物添加シリコン層２１６との間に追加される。

いくつかの実施形態において、不純物添加シリコン層２１６は、ｎ型層であり、不純物添加シリコン層２１８は、ｐ型層である。また、ノード２２０は、ダイオード２０２のカソードであり、ノード２２２は、ダイオード２０２のアノードである。任意の絶縁層２２４は、ＰＩＮまたはＮＩＰダイオード２０２を生成するために、不純物添加シリコン層２１６と２１８との間におくことができる。いくつかの実施形態において、絶縁層２２４、および不純物添加シリコン層２１６および２１８の１つは、同層から形成される。例えば、シリコン層は、堆積されることができるし、層の一部は、不純物添加シリコン層２１６または２１８を形成するためにドープされることができる。そして、層の残りの部分は、絶縁層２２４である。

他の実施形態において、メモリ素子１０２の１つの電極は、不純物添加シリコン（例えばｐ型またはｎ型ポリシリコン）（それは、またダイオード２０２の一部として作用することもできる）になりえる。図６は、選択素子として用いられるダイオード２０２と電極とを共有するメモリ素子１０２を図示する。ダイオード２０２が不純物添加シリコンの２層から構成され、不純物添加シリコンの層がメモリ素子２０２の電極として用いることができるので、不純物添加シリコン（例えばｎ型ポリシリコンの層）の単一層は、メモリ素子１０２の電極として、およびダイオード２０２の層として、役立つことができる。ダイオード２０２とメモリ素子１０２との間の不純物添加シリコン層を共有することによって、２層、１つの不純物添加シリコン層、およびダイオード２０２とメモリ素子１０２との間のカップリング層、およびそれらの関連づけられる処理ステップは、省かれることができる。
３． 極性のスイッチング

信号線（例えば信号線１０４）は「第２」の電極２０８に接続され、信号線は、第２の電極２０８にスイッチング電圧を提供するように構成される。いくつかの実施形態において、第２の電極２０８は、第１の電極２０６より高い仕事関数を有しているし、信号線１０４は、共通の電気的基準に関する負のセット電圧、および共通の電気的基準に関する正のリセット電圧を提供するように構成される。実施形態は、白金またはルテニウムなどの低い仕事関数の第１の電極２０６（例えば窒化チタン）および高い仕事関数の第２の電極を用いるものを含んでもよい例えば、共通の電気的基準は、接地されてもよい（すなわち０Ｖ）し、セット電圧は、その後、負電圧（例えば−２Ｖ）になり、リセット電圧は、正電圧（例えば２Ｖ）になるだろう。但し、共通の電気的基準は、＋２Ｖまたは−２Ｖなどの、任意の電圧になりえる。

他の実施形態において、第２の電極２０８は、また、第１の電極２０６より高い仕事関数を有しており、信号線１０４は、共通の電気的基準に関する正のセット電圧および負のリセット電圧を提供するように構成される。例えば、不純物添加シリコンの第１の電極２０６（例えばｎ型ポリシリコン）および高い仕事関数の第２の電極２０８（例えば窒化チタン）を有するメモリ素子において、リセット電圧は、第２の電極２０８において負である可能性がある。例えば、図１６Ａおよび図１６Ｂを参照されたい。

いくつかの実施形態において、メモリ素子の１つのスイッチング電圧（例えばリセット電圧）は、共通の電気的基準に関する第１の極性（例えば正極性）を有することができるし、別のスイッチング電圧（例えばセット電圧）は、メモリ素子が二極性スイッチングを用いるように、共通の電気的基準に関する負極性を有することができる。他の実施形態において、スイッチング電圧は、共通の基準に関する同一の極性を有しており、単極性スイッチングと呼ばれる。いくつかの実施形態において、メモリアレイの他の素子（例えば選択素子）のある構成との互換性を提供するために、単極性スイッチングを用いることは望ましいかもしれない。加えて、スイッチング電圧は、限られた期間（例えば１ミリ秒未満、５０マイクロ秒未満、１マイクロ秒未満、５０ナノ秒未満、など）を有する電圧パルス（例えば矩形波パルス）にすることができる。
４． 形成電圧の極性

より低い動作電圧は、抵抗スイッチングメモリ素子がメモリアレイにおいて関連づけられる装置（例えばダイオード）を保護するために望ましい。形成電圧は、多くの場合、最高値の振幅動作電圧であり、したがって、形成電圧の低減は、装置の操作性および信頼性を改善するための重要な目的である。形成電圧極性は、いくつかの実施形態において、形成電圧振幅に影響を与えることが示されている。

一例において、メモリ素子は、接地するために接続された高い仕事関数の電極、および形成電圧パルスを受信する低い仕事関数の電極を準備された。第１の例は、ｎ型ポリシリコン電極、ハフニウム酸化物スイッチング層、および窒化チタン電極を含んだ。この例において、窒化チタン電極（すなわち高い仕事関数の電極）は、接地され、正負の形成電圧パルスは、ｎ型ポリシリコン電極に適用された。ネガティブパルスは、約−８Ｖの中間の形成電圧を有し、その一方で、プラスパルスは、約＋１３Ｖの中間の形成電圧を有した。第２の例において、メモリ素子は、窒化チタン電極、ハフニウム酸化物スイッチング層、および白金電極を有するように準備された。高い仕事関数の電極（ここでは白金電極）は、接地され、低い仕事関数の電極（窒化チタン電極）は、形成電圧パルスを受信した。この例において、負パルスの中間の形成電圧は、−４．４Ｖであり、その一方で、正パルスを用いる中間の形成電圧は、６．４Ｖであった。

上述の例は、低い仕事関数の電極にて印加された負の形成電圧が、いくつかの実施形態において形成電圧の振幅を低減することができることを実証する。低い仕事関数の電極からの電子注入は、正極性の形成電圧と比較して、負極性の形成電圧の振幅を低減することができると考えられている。

加えて、メモリ素子における電極の仕事関数の間の差分が大きくなればなるほど、形成電圧の振幅は小さくなることは、いくつかの実施形態のために実証されている。例えば、ｎ型ポリシリコン電極、ハフニウム酸化物スイッチング層、および窒化チタン電極を有するメモリ素子において、仕事関数の差分は、約０．５ｅＶであり、中間の形成電圧は、−７Ｖである。ｎ型ポリシリコン電極、ハフニウム酸化物スイッチング層、および白金電極を有する別のメモリ素子は、１．６ｅＶの仕事関数の差分および−５．５Ｖの中間の形成電圧を有する。したがって、いくつかの実施形態において、例示のように、仕事関数の差分を１．６ｅＶに高めることは必要ではないかもしれないが、形成電圧を低減するために電極間の仕事関数の差分を高めることは望ましいかもしれない。
５． 他の特性

メモリの記憶力を支援するために、抵抗スイッチング層２１０として低リーク材料を有していることは望ましいかもしれない。例えば、層２１０は、メモリ素子のオフ状態（例えば高抵抗状態）において、金属酸化物の２０オングストロームの厚さ当たり０．５ボルト（Ｖ）で測定されたスクェア・センチメートル（Å／ｃｍ^２）当たり４０アンペア未満のリーク電流密度を有する材料であってもよい。
６． ３Ｄメモリ構造

図７は、本明細書に記載されたメモリ素子１０２を用いる３次元メモリ７００アレイの一部を図示する。アレイ７００は、２つのワード線７０２ａおよび７０２ｂ、および共有されるビット線７０４を含む。２つのＭＩＭスタック２０４ａおよび２０４ｂ、およびダイオード２０２ａおよび２０４ｂが、アレイ７００において示される。メモリセル７０６ａは、ＭＩＭスタック２０４ａおよびダイオード２０２ａを含み、メモリセル７０６ｂは、ＭＩＭスタック２０４ｂおよびダイオード２０２ｂを含む。

２つのメモリセル７０６ａおよび７０６ｂが、同一の共有されるビット線７０４を用いることができるように、メモリアレイ７００は構成される。ここに示されるように、ＭＩＭスタック２０４ａおよび２０４ｂは、両方とも、同一の順序で、それらの個々層（すなわち電極２０６および２０８、およびスイッチング層２１０）を組み込む。言いかえれば、ＭＩＭスタック２０４ａおよび２０４ｂの両方のために、電極２０６は、第１に形成され、スイッチング層２１０は、電極２０６の上に形成され、電極２０８は、スイッチング層２１０の上に形成される。上述のように、ＭＩＭスタック２０４の層の堆積の順序は、界面層２１４を生成するために同一である必要があるかもしれない。しかしながら、いくつかの実施形態において、堆積の順序は、逆にすることができるし、界面層２１４は、電極堆積またはアニーリングなどの次工程の結果として生成された。

一方、ダイオード２０２ａおよび２０２ｂは、互いにミラーである。言いかえれば、ダイオード２０２ａは、底部の上に層２１６を有し、ダイオード２０２ｂは、底部の上に層２１８を有する。例えば、層２１６は、ｎ型層であってもよいし、層２１８は、ｐ型層であってもよい。この構成を用いて、ダイオード２０２ａおよび２０２ｂは、反対方向にバイアスをかけられる（それは、双方が同一共有されるビット線７０４を用いるようにメモリセル７０６を可能にする）。回路図７０８ａおよび７０８ｂにおいて示されるように、ダイオードは、任意の所望された配向を有することができるし、配向は、３次元メモリアレイの構成に基づいて異なってもよい。
７． 界面層および酸素空孔

図８Ａおよび８Ｂは、メモリ素子１０２と、界面層２１４を用いるメモリ素子１０２内での酸素空孔（欠陥）の生成および処置とを図示する。界面層２１４は、メモリ素子１０２において他の層の処理中に生成することができる酸化物層である。例えば、スイッチング層２１０の堆積は、界面層２１４を生成するために温度（例えば２０００℃以上）での処理を含んでもよい。例えば、電極２０６が不純物添加シリコン（例えばポリシリコン）であるならば、スイッチング層２１０の堆積（例えば、ＰＶＤまたはＡＬＤを用いて）は、酸化シリコン界面層２１４を生成することができる温度を含んでもよい。界面層２１４は、いくつかの実施形態において省くことができるが、他の実施形態において、界面層２１４は、リーク特性の改善によりスイッチング層２１０の記憶力を改善するために、かつスイッチング層２１０の欠陥（例えば酸素空孔）を調整するために保持することができる。界面層２１４が保持されるいくつかの実施形態において、界面層２１４は、スイッチング層２１０の欠陥を電極２０６に対して見えるようにする（すなわち、界面層２１４は、スイッチング層２１０の欠陥へのアクセスを提供する）ために、かつスイッチング電圧上の界面層２１４の効果を低減するために相対的に薄くても（例えば、１０Å以下）よい。

一例において、下部電極２０６は、ポリシリコンである。シリコンは、特に、加熱された場合に酸素を誘引することが知られており、金属分に富む金属酸化物スイッチング層を近くに生成するスイッチング層２１０において酸素空孔８０２を残しながら、金属酸化物スイッチング層２１０から酸素を取り出すことができる。理論によって束縛されるものではないが、これらの酸素空孔８０２は、このようなトラップを満たし空にするために、プログラミング電圧の印加で電流フローを調整するトラップとして役立つことができる。酸素空孔８０２は、流動性である必要はない。いくつかの実施形態において、界面層２１４の存在は、酸素（それは、処理条件に依存して、スイッチング層２１０の両面に、またはスイッチング層２１０を通じて付加的な酸素空孔を生成することができる）を誘引する金属のまたは部分的に金属のカップリング層２１２の存在と組み合わせることができる。

薄いまたはゼロの中間の層の厚さの界面層２１４は、スイッチング層２１０において酸素空孔８０２の密度を調整するために用いることができる。例えば、より薄い界面層２１４（例えば５Åに対して１０Å）は、酸素空孔８０２密度を高めることができる。加えて、スイッチング層２１０の厚さは、トラップ（例えば酸素空孔８０２）がスイッチング層２１０を通じて、より立体的に等しくなるように、最適化することができる。例えば、図８Ａは、界面層２１４の近くで濃縮された酸素空孔８０２を有する、より厚いスイッチング層２１０を示す。その一方で、図８Ｂは、酸素空孔８０２のより均衡のとれた分布を有する、より薄いスイッチング層２１０を示す。例えば、同一の材料を用いている２つのメモリ素子において、図８Ａのスイッチング層２１０は、５０Åであってもよい。その一方で、図８Ｂのスイッチング層２１０の厚さは、２５Åである。スイッチング層２１０内の酸素空孔８０２の分布は、用いられる材料、界面層２１４の厚さ、用いられるプロセス（例えば、用いられるアニールの温度）などを含むいくつかの要因に依存される場合がある。図８Ａおよび８Ｂは、酸素空孔の分布の２つのみの例であり、様々な他の構成が可能であることは理解される。
ＩＩＩ． メモリ操作

読み出し動作中に、メモリ素子１０２の状態は、信号線１０４および１０６の適合するセットに対して検知電圧（すなわち「読み出し」電圧Ｖ_ＲＥＡＤ）を印加することにより検知することができる。その履歴によって、このように対処されるメモリ素子は、高抵抗状態または低抵抗状態のいずれであってもよい。したがって、メモリ素子の抵抗は、メモリ素子によって格納されているデジタルデータが何であるかを判定する。メモリ素子が低抵抗を有しているならば、例えば、メモリ素子は、論理１（すなわち「１」のビット）を含むと言ってもよい。一方、メモリ素子が高抵抗値を有しているならば、メモリ素子は、論理０（すなわち「０」のビット）を含むと言ってもよい。書き込み動作中に、メモリ素子の状態は、信号線１０４および１０６の適合するセットに対する好適な書き込み信号の印加によって変化させることができる。

図９は、メモリ素子１０２のための電流（Ｉ）対電圧（Ｖ）プロット９００の対数である。図９は、メモリ素子１０２のコンテンツを変化させるためのセット動作およびリセット動作を図示する。最初に、メモリ素子１０２は、高抵抗状態（「ＨＲＳ」、例えば、論理０を格納）にあってもよい。この状態において、電流対メモリ素子１０２の電圧特性は、実線ＨＲＳ（９０２）によって表わされる。メモリ素子１０２の高抵抗状態は、信号線１０４および１０６を用いて、読み出し書き込み回路によって検知することができる。例えば、読み出し書き込み回路は、メモリ素子１０２に対して、読み出された電圧Ｖ_ＲＥＡＤを適用し、メモリ素子１０２を介して流れる「オフ」電流Ｉ_ＯＦＦの帰着を検知することができる。メモリ素子１０２において論理１を格納することが所望される場合、メモリ素子１０２は、その低抵抗状態に置かれることができる。これは、信号線１０４および１０６にわたってセット電圧Ｖ_ＳＥＴを適用するために読み出し書き込み回路を用いることにより達成されてもよい。破線９０６によって示されるように、メモリ素子１０２に対してＶ_ＳＥＴを適用すると、メモリ素子１０２は、その低抵抗状態に切り替えられる。この領域において、メモリ素子１０２は、セット電圧Ｖ_ＳＥＴの解除に続いて、メモリ素子１０２が低抵抗曲線ＬＲＳ（９０４）により特徴づけられるように変化される。さらに以下で記載されるように、メモリ素子１０２の抵抗状態への変化は、金属酸化物材料において、トラップを満たすためであってもよい（すなわち、「トラップ媒介」であってもよい）。Ｖ_ＳＥＴとＶ_{ＲＥＳＥＴ}は、「スイッチング電圧」と一般に指称されることができる。

メモリ素子１０２の低抵抗状態は、読み出し書き込み回路を用いて検知することができる。読み出された電圧Ｖ_ＲＥＡＤが抵抗スイッチングメモリ素子１０２に対して適用された場合、読み出し書き込み回路は、メモリ素子１０２がその低抵抗状態にあることを示し、相対的に高い「オン」電流値Ｉ_ＯＮを検知するだろう。メモリ素子１０２において論理０を格納することが所望される場合、メモリ素子は、メモリ素子１０２に対してリセット電圧Ｖ_{ＲＥＳＥＴ}を適用することにより、その高抵抗状態にもう一度置かれることができる。読み出し書き込み回路がメモリ素子１０２に対してＶ_{ＲＥＳＥＴ}を適用する場合、破線９０８によって示されるように、メモリ素子１０２は、その高抵抗状態ＨＲＳに入る。リセット電圧Ｖ_{ＲＥＳＥＴ}がメモリ素子１０２から解除された場合、メモリ素子１０２は、もう一度高抵抗値線ＨＲＳ（９０４）により特徴づけられるだろう。電圧パルスは、メモリ素子１０２のプログラミングにおいて用いることができる。例えば、１ミリ秒、１０マイクロ秒、５マイクロ秒、５００ナノ秒などの正方形パルスは、メモリ素子１０２を切り替えるために用いることができる。いくつかの実施形態において、メモリ素子１０２を切り替えるための所要時間の量に依存するパルスの長さを調整することは望ましいかもしれない。

形成電圧Ｖ_ＦＯＲＭは、使用するためのメモリ素子１０２を準備するために、メモリ素子１０２に対して印加された電圧である。本明細書に記載されるいくつかのメモリ素子は、セット電圧またはリセット電圧以上の電圧の印加を含む形成イベント（ｆｏｒｍｉｎｇ ｅｖｅｎｔ）を必要としてもよい。メモリ素子１０２が最初に切り替わるとすぐに、セット電圧およびリセット電圧は、メモリ素子１０２の抵抗状態を変化させるために用いることができる。

抵抗スイッチングメモリ素子１０２の双安定抵抗は、メモリ素子１０２がデジタルデータを格納するために好適にする。電圧Ｖ_ＳＥＴおよびＶ_{ＲＥＳＥＴ}の印加がない状態で格納されたデータにおいては変化されないので、素子１０２などの素子から形成されたメモリは、不揮発性である。

図１０は、抵抗状態変化を実証するメモリ素子１０２のための電流（Ｉ）対電圧（Ｖ）のプロット１０００である。プロット１０００は、Ｘ軸に沿ったメモリ素子１０２に対して適用された電圧ランプと、ｙ軸に沿った派生電流とを示す。ランプ電圧が印加される場合、線１００２は、オーム性材料の応答を表わす。セットまたはリセットが生じる離散的な電圧がないので、オーム性応答は望ましくない。

一般に、グラフ１００４のような、より急激な応答が所望される。グラフ１００４は、オーム性応答１００４ａから開始し、その後、急激な上向き１００４ｂに曲げる。グラフ１００４は、メモリ素子１０２がＨＲＳ（９０２）からＬＲＳ（９０４）に切り替わるセット動作を表わしてもよい。

理論によって束縛されるものではないが、不金属の浸透経路は、セット動作中に形成され、リセット動作中に壊される。例えば、セット動作中に、メモリ素子１０２は、低抵抗状態に対して切り替わる。トラップを満たすことにより形成される浸透経路は、金属酸化物の導電率を高め、それによって、比抵抗値を低減する（すなわち、変化させる）。符号４０４ｂによって表わされる電圧は、セット電圧である。セット電圧においては、トラップが満たされ、金属酸化物の比抵抗値が減少するにつれて、電流において大規模なジャンプがある。
ＩＶ． 材料

様々な金属酸化物は、本明細書に記載されるメモリ素子１０２のスイッチング層２１０として用いることができる。いくつかの実施形態において、メモリ素子１０２は、バルクスイッチングプロパティを示し、拡大縮小可能である。言いかえれば、欠陥は、スイッチング層２１０のバルクを通じて分散され、スイッチング電圧（すなわち、Ｖ_ＳＥＴおよびＶ_{ＲＥＳＥＴ}）は、金属酸化物の厚さが増大または減少するのに伴って、増大または減少すると考えられている。他の実施形態において、メモリ素子１０２は、界面を媒介としたスイッチング動作を示す。他の実施形態は、バルクと界面を媒介としたスイッチングプロパティ（それは、層界面でなお欠陥動作を示しながら拡大縮小可能であってもよい）の組み合わせを示してもよい。
Ａ． スイッチング層のための高バンドギャップの材料

図１１および図１２は、本明細書に記載されるメモリ素子において用いられる、金属酸化物層の厚さと帰着するセット電圧との間の関係、リセット電圧、およびいくつかの材料（金属酸化物）のためのオン／オフ電流比を示すグラフである。これらのグラフは、２つの電極を含むメモリ素子、および中間に（すなわちカップリング層２１２なしで）配置された金属酸化物の単一層の特性を図示し、ある材料がバルクスイッチングプロパティを示すことを表示する。図１１において見て分かるように、ハフニウム酸化物１１０２、酸化アルミニウム１１０４またはタンタルオキサイド１１０６を含むメモリ素子にとって、セット電圧は、厚さとともに（すなわち、厚さに依存して）増加し、いくつかの実施形態において、およびこれらの材料のために、セット電圧は、メモリ素子における金属酸化物層の厚さの１００オングストローム（Å）当たり少なくとも１ボルト（Ｖ）である。いくつかの実施形態において、１００Åの金属酸化物層の厚さの増加は、セット電圧を少なくとも１Ｖ増加させる。同様に、図１２において示されるように、ハフニウム酸化物１２０２、酸化アルミニウム１２０４、またはタンタルオキサイド１２０６のためのリセット電圧は、また、厚さに依存する。直線関係が金属酸化物のバルクの全体にわたる浸透経路の形成を示すので、したがって、これらのデータは、これらの材料のためのバルクに制御されるセット／リセット機構を支援する。言いかえれば、より厚い材料のために、より多くの電圧がトラップを満たすために必要とする。

酸化チタン（ＴｉＯ_２、３．０ｅＶ）および酸化ニオブ（Ｎｂ_２Ｏ_５、３．４ｅＶ）が４ｅＶ未満のバンドギャップを有する一方、ハフニウム酸化物（ＨｆＯ_２、５．７電子ボルト（ｅＶ））、酸化アルミニウム（Ａｌ_２Ｏ_３、８．４ｅＶ）およびタンタルオキサイド（Ｔａ_２Ｏ_５、４．６ｅＶ）はすべて、４ｅＶを超えるバンドギャップを有する。本明細書に記載される様々な実施形態により用いることができる他の高バンドギャップの金属酸化物は、イットリウム酸化物（Ｙ_２Ｏ_３、６．０ｅＶ）、酸化ジルコニウム（ＺｒＯ_２、５．８ｅＶ）、酸化ランタン（Ｌａ_２Ｏ_３、４．３ｅＶ）および酸化セリウム（ＣｅＯ_２、５．５ｅＶ）を含む（表１も参照）。図１１および図１２において示されるように、酸化チタン１１０８および酸化ニオブ１１１０のためのセット電圧、および酸化チタン１２０８および酸化ニオブ１２１０のためのリセット電圧は、厚さとともには増加しない。したがって、高バンドギャップ（すなわち４ｅＶを超えるバンドギャップ）の金属酸化物は、バルクを媒介としたスイッチングおよび拡大縮小可能なセット電圧およびリセット電圧を示す。表１は、スイッチング層２１０として用いることができる高バンドギャップの材料を概説する。

Ｂ． カップリング層材料

カップリング層２１２は、スイッチング層２１０の材料を補完するために選択される金属、金属酸化物、または金属／金属酸化物材料となることができる。例えば、カップリング層２１２は、スイッチング層２１０のバンドギャップを補完するために選択されてもよい。いくつかの実施形態において、カップリング層２１２は、ほぼスイッチング層２１０のバンドギャップ以上であるバンドギャップを有する。理論によって束縛されるものではないが、これは、リーク特性の改善によりメモリ素子１０２の記憶力を改善する場合がある。図３および図４のバンド図３００および４００で示されるように、酸化ジルコニウムカップリング層２１２は、スイッチング層２１０のバンドギャップより高いバンドギャップを有する。高バンドギャップのカップリング層２１２は、スイッチング層２１０から電極２０８へのリークを低減することにより、記憶力を促進することができる。

他の例において、カップリング層２１２は、スイッチング層２１０より低いバンドギャップを有することができる（例えば、カップリング層２１２は、酸化チタン（バンドギャップ＝３．５ｅＶ）になりえる）。別の例において、カップリング層２１２は、チタン／酸化チタン層になりえる（図２Ｂを参照）。

いくつかの例において、スイッチング層２１０は、ハフニウム酸化物（バンドギャップ＝５．７ｅＶ）であり、第１の厚さ（例えば２０〜１００Å）を有している。その後、カップリング層は、第１の厚さの２５パーセント未満である第２の厚さを有する、酸化ジルコニウム（ＺｒＯ_２、バンドギャップ＝５．８ｅＶ）、酸化アルミニウム（Ａｌ_２Ｏ_３、バンドギャップ＝８．７ｅＶ）、酸化チタン、チタン／酸化チタンなど（表３を参照）の層のいずれかでありえる。例えば、カップリング層は、１〜１０Åの間（または、５Åまたは８Å）の厚さであることができる。

それは、カップリング材が、スイッチング層２１０を通じて（例えば、ＨｆＡｌＯｘ層よりむしろ、ハフニウム酸化物スイッチング層２１０および酸化アルミニウムカップリング層２１２を用いて）分散されたというよりむしろ、カップリング材が離散的なカップリング層２１２にある場合、スイッチング動作がより優れているいくつかの材料系のために示されている（表３を参照）。カップリング層２１２とスイッチング層２１０の間の界面で生成された欠陥は、スイッチング特性を改善する場合があると考えられている。

いくつかの実施形態において、カップリング層２１２は、スイッチング層２１０にドープするために用いることができる。ドーピングは、異原子価または等原子価のいずれかでありえる。異原子価ドーピングにおいて、ドーピング種は、ドープされた層とは異なる原子価を有する。例えば、スイッチング層２１０は、ハフニウム酸化物でありえるし、カップリング層２１２は、酸化アルミニウムでありえる。ハフニウム酸化物の典型的な欠陥種は、Ｈｆ^＋４であり、酸化アルミニウムの典型的な欠陥種は、Ａｌ^＋３である。Ａｌ^＋３イオンは、ハフニウム酸化物層においてハフニウム^＋４イオンにとって代わり、それによって、欠陥とトラップとを生成する。いくつかの実施形態において、ドーピングは等原子価であり、カップリング層２１２（例えば酸化ジルコニウム）は、スイッチング層２１０の金属と同一の最も一般的な酸化状態（例えば＋４）を有する金属を有してもよい。これらのケースにおいて、異なる酸化状態（例えばＺｒ^＋３）を有する他の種がスイッチング層２１０内に拡散する場合、異原子価ドーピングが、なお生じてもよい。
Ｃ． 電極

様々な電極は、メモリ素子１０２として用いられることができる。いくつかの実施形態は、異材質からなる電極２０６および２０８を用いるメモリ素子１０２を記載する。例えば、電極２０６および２０８は、（いくつかのシステムにおける二極性スイッチングを容易にできると考えられている）異なる仕事関数（例えば、０．４ｅＶと０．６ｅＶとの間で異なる、または０．１ｅＶと１．０ｅＶとの間で異なる）を有するために選択される材料を有することができる。

電極２０６および２０８として用いることができる材料は、不純物添加シリコン（例えば、ｐ型またはｎ型シリコン）、窒化チタン、タンタル窒化物、タングステン、タングステン窒化物、モリブデン窒化物、酸化モリブデン、白金、ルテニウム、酸化ルテニウム、イリジウム、および酸化イリジウムを含む。他の材料は、以上に、および表２に、記載される。電極「ペア」は、他のペアリングも可能であるが、ｎ型ポリシリコンおよび窒化チタン；窒化チタン、タングステン窒化物またはタンタル窒化物および白金、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、モリブデン窒化物、または酸化モリブデンを含んでもよい。他の電極は、金属ケイ化物（図１４を参照）および無電解に堆積された電極（例えば無電解ニッケル）を含む。これらの電極は、酸化シリコン界面層２１４を除去し、したがって、形成電圧を低減するために用いることができる。

いくつかの実施形態において、電極２０６および２０８は、スイッチング層２１０に等原子価でドープするために選択することができる。言いかえれば、電極２０６および２０８の少なくとも１つは、スイッチング層２１０の最も一般的な酸化状態または原子価と同一の最も一般的な酸化状態または原子価を有する。いくつかのメモリ素子１０２において、等原子価ドーピングは、スイッチング層２１０において深トラップを生成することができると考えられている。例えば、電極２０６は、不純物添加シリコン（＋４の原子価）でありえるし、スイッチング層２１０は、ハフニウム（＋４の原子価）酸化物でありえる。他の実施形態において、電極２０６または２０８は、窒化チタン（チタンは＋４の原子価を有する）、白金（＋４の原子価）などを含むことができる。シリコンは、より大きな抵抗変化およびより高いオン／オフ電流比を生成するために用いることができる深トラップを生成して、ハフニウム酸化物に等原子価にドープする。異原子価ドーピングは、いくつかの事例において、ドナーとアクセプタ（それらは、浅いトラップであり、抵抗状態において大きな差分を示さない抵抗性変化メモリに帰着してもよい）を生成してもよい。
Ｄ． 材料系

表２は、本明細書に記載されるメモリ素子１０２のための可能な材料系のリストを含む。ある組み合わせが表２に記載されるが、様々な他の構成は、本明細書に記載されたメモリ素子１０２の範囲内で可能である。例えば、他の電極物質（例えば、モリブデン窒化物またはモリブデン窒化物）またはスイッチング材料は、用いられることができる。

Ｖ． 処理

図１３および図１４は、界面層２１４の制御された堆積のためのプロセス１３００および１４００を記載するフローチャートである。プロセス１３００は、金属分に富むスイッチング層２１０を生成し、かつスイッチング層２１０の欠陥の量を増加させるために導入された酸素の量を低減するＡＬＤプロセスを用いるスイッチング層２１０の堆積を記載する。加えて、プロセス１３００は、界面層２１４の所望の厚さを取得するために、処理パラメータを選択することにより界面層２１４のサイズを調整するために用いることができる。プロセス１４００は、界面層２１４を著しく低減または除去するケイ化物電極２０６の堆積を記載する。

原子層堆積（ＡＬＤ）は、様々な半導体処理動作中に原子スケール膜厚制御により共形層を堆積させるために用いられるプロセスである。金属酸化物を堆積させるために、ＡＬＤは、２つの試薬（金属前駆体および酸素源（例えばオキシダント））の使用を含む多重ステップの自己制御式のプロセスである。一般に、第１の試薬は、基板を含んでいる処理室に導入され、基板の表面上に吸着する。第１の試薬の超過分は、除去および／または排出される。その後、第２の試薬は、チャンバに導入され、堆積反応を介して堆積させた層を形成するために吸着層で反応する。堆積反応は、反応が一旦終了するという点で自己制御式であり、最初に吸着層は、第２の試薬での反応によって使い果たされる。第２の試薬の超過分は、除去および／または排出される。前述のステップは、１つの堆積またはＡＬＤ「サイクル」を構成する。そのプロセスは、全体の堆積膜厚さを判定する複数のサイクルで、次の層を形成するために繰り返される。

図１３に戻って、プロセス１３００は、動作１３０２において、基板上に下部電極を堆積させることから開始する。下部電極（例えば電極２０６）は、以上に記載された電極物質の１つであってもよい。但し、１つの実施形態において、下部電極は、スイッチング層２１０の堆積中に二酸化けい素の界面層２１４を形成してもよいポリシリコン電極である。他の実施形態において、下部電極は、スイッチング層２１０の堆積中にも酸化することができる金属電極である。

動作１３０４において、薄いＰＶＤ金属酸化物層は、状況に応じて基板上に堆積させる。薄いＰＶＤ金属酸化物層は、ＰＶＤ堆積プロセスが界面層２１４の成長を促進しないことが示されているので、界面層２１４を除去するために用いられることができる（例えば図５を参照）。一旦、薄い（例えば１０Å未満）ＰＶＤ金属酸化物層が堆積されれば、動作１３０６において、ＡＬＤプロセスは実行されることができる。

動作１３０６において、スイッチング層２１０は、ＡＬＤを用いて堆積される。動作１３０４は、ＡＬＤプロセスのいくつかのサイクルを記載するいくつかの構成要素動作１３０８〜１３２０を含む。これらの動作のいくつかは、任意に、または異なる順序で完了してもよい。

動作１３０８において、ＡＬＤプロセスの堆積温度は、状況に応じて低下させる。例えば、堆積温度は、加熱される基板台座の温度（すなわち台座温度）を低下させることにより低下させてもよい。いくつかの例において、堆積温度または台座温度は、２５００℃以下、２０００℃以下、１７５℃以下などであってもよい。より低い温度は、スイッチング層２１０において電気的欠陥の濃度を変更して、酸化中に表面種の変換平衡を変動させてもよい。加えて、低減された堆積温度は、熱酸化のレートを低減することにより、界面層２１４を低減または除去することができる。例えば、シリコン電極２０６を用いる場合、２０００℃未満にＡＬＤ堆積温度を低減するために、任意の界面層２１４を実質的に低減してもよい。

動作１３１０において、前駆物質源は、所望の圧力で保持される。所望の蒸気圧は、前駆物質源の温度を制御することにより達成することができる。前駆物質源は、ＡＬＤ堆積チャンバの外側にあり、したがって、堆積チャンバの温度以外の異なる温度で保持されることができる。所望の温度および圧力は、用いられる前駆物質に依存する。例えば、ハフニウム酸化物を堆積させるためにテトラキス（ジメチルアミノ）ハフニウム（ＴＤＭＡＨ）を用いる場合、前駆物質源は、３０〜１０００℃、または４０〜５００℃に保持することができる。いくつかの実施形態において、前駆物質源の温度は、前駆物質の分圧を増加させるために、増加させることができ、それは、チャンバの金属前駆体の濃度を増加させることにより、より金属分に富むスイッチング層を生成することもできる。動作１３１２において、前駆物質は、ＡＬＤプロセスを開始するために下部電極を含む基板に導入される。

動作１３１４および動作１３１６は、金属酸化物を形成するために用いられる酸素源の処理を記載する。メモリ素子１０２の特性に依存して、動作１３１４および動作１３１６のいずれか一方またはその両方は、界面層２１４の厚さを制御するために用いられることができる。酸素源は、オゾン、酸素、水蒸気、イソプロピルアルコール（ＩＰＡ）、エタノールまたは他のアルコール、または他のＡＬＤ酸素源でありえる。いくつかの構成のために、ＡＬＤプロセスにおいて酸素源として水蒸気を用いることは、スイッチング特性を改善したメモリ素子に起因している。

動作１３１４において、酸素源が水またはイソプロピルアルコールなどの液体または固体である場合、より少ない酸素を有するスイッチング層２１０を生成するための典型である、より低い蒸気圧で保持される。オキシダントの分圧は、その蒸気圧を低減する源温度を低減することにより低減することができる。分圧は、また、アルゴンなどの不活性ガスによりオキシダントを薄めることにより低減することができる。酸素とオゾンなどのいくつかのオキシダントは、それらの源ではガスであり、したがって、それらの分圧は、源温度を変化させることでは操作することができない。酸化の度合いを低減する第３の方法は、オキシダント自体の選択を通じてである。例えば、水蒸気があまり酸化していなくて、ＩＰＡとエタノールもあまり酸化していない一方で、オゾンと酸素は、より酸化している（すなわち、より多くの酸素を有する層をより迅速に生成する）という傾向がある。薄膜において酸素の量を低減する一方で、チャンバの酸素源の量の限定は、なお薄膜が自己制御式であることを可能にする。金属原子に付着された反応しない配位子は、後堆積処理を通じて、部分的にまたはほとんど全面的に除去することができる。その後、酸素欠損の薄膜は、酸素空孔（それはメモリ素子１０２のスイッチングを制御するために用いることができる欠陥である）を有するだろう。

例えば、金属分に富むハフニウム酸化物スイッチング層２１０を堆積させるために、水蒸気は、酸素源として用いられることができ、水蒸気源は、０〜１００℃などの低温度に維持することができる。低温度は、ＡＬＤサイクル当たりの酸化の量を効果的に低減し、酸素源の蒸気圧を低減する。この技術を用いて形成されたハフニウム酸化膜は、ＨｆＯ_１．２〜ＨｆＯ_１．９、またはＨｆＯ_１．７の元素組成において帰着することができる。一般に、酸素濃度は、化学量論的組成の６０〜９５％に低減することができる（すなわち、酸素の量は、化学量的な金属酸化物（例えばＨｆＯ_１．２〜ＨｆＯ_１．９）の６０〜９５％である）。ＩＰＡまたはエタノールは、酸素を供給するために用いることができるが、同一の温度で、水蒸気より少ない酸素または以上に記載された他の酸素源を供給するだろう。したがって、スイッチング層２１０において酸素の量を低減するためにＩＰＡとエタノールにより同様の温度低減を用いることができるが、ＩＰＡまたはエタノールは、室温源を用いて、金属分に富む薄膜を堆積させることができてもよい。

動作１３１８において、金属酸化物のＡＬＤ層を生成するために、酸素源は基板に導入される。単一のＡＬＤサイクルは、厚さが例えば０．５のÅである薄膜を堆積させてもよい。また、多重のサイクルは、所望の厚さのスイッチング層２１０を構築するために典型的には必要とされる。動作１３２０において、より多くのサイクルが必要とされるならば、プロセス１３００は、動作１３０８に戻る。これ以上のサイクルが必要とされないならば、プロセス１３００は、動作１３２２に続く。

動作１３２２において、カップリング層が堆積される。カップリング層２１２は、スイッチング層の厚さの例えば２５パーセント未満の薄層でありえる。カップリング層２１２は、ＡＬＤ、ＰＶＤなどの任意の堆積方法を用いて堆積させることができる。動作１３２４において、上部電極（例えば電極２０８）が堆積される。

動作１３２６において、メモリ素子がアニールされる。アニーリングは、ＡＬＤプロセスの低い堆積温度のため、薄膜において存在するかもしれない反応しない前駆物質配位子を除去することができる。一例において、真空アニール、酸化アニールなどの他のアニールを用いることもできるが、素子は、水素／アルゴン混合液（例えば２〜１０％の水素、９０〜９８％のアルゴン）を用いてアニールされる。

図１４に戻って、プロセス１４００は、メモリ素子１０２で使用される下部電極２０６の形成を記載する。プロセス１４００は、そのように所望されるならば、界面層２１４を除去するために用いることができるケイ化物電極の堆積を記載する。いくつかの実施形態において、ケイ化物電極は、スイッチング層２１０の堆積中に界面層２１４を形成しない。プロセス１４００は、いくつかの実施形態において、プロセス１３００と共に用いられることができる。例えば、プロセス１４００の動作１４０２〜１４１２は、プロセス１３００の動作１３０２に代用することができる。

動作１４０２において、下部電極（例えば電極２０６）は基板上に堆積される。下部電極は、動作１４０４〜１４１２に従って堆積される金属ケイ化物（例えば、チタン、コバルト、ニッケル、パラジウム、白金ケイ化物）である。

動作１４０４において、シリコンは、基板上に堆積される。動作１４０６において、チタン、コバルト、ニッケル、モリブデン、パラジウムまたは白金などの金属は、シリコン上に堆積される。動作１４０８において、熱処理は、金属をシリコンに相互に拡散することにより、ケイ化物層を形成するために実行される。動作１４１０において、任意の反応しない金属は、電極から剥がれ、動作１４１２において、電極は、電極の比抵抗値を低下させるために状況に応じてアニールされることができる。

ケイ化物電極が堆積させた後、動作１４１４において、スイッチング層は、（例えば、プロセス１３００において記載されていた技術を用いて）電極上に堆積され、動作１４１６において、上部電極（例えば電極２０８）は、スイッチング層上に堆積される。ケイ化物電極は、酸化物層の形成に抵抗し、したがって、界面層２１４を形成しない。いくつかの実施形態において、界面層２１４を保持することは望ましいかもしれないが、他において、界面層２１４を除去することのほうが望ましいく、プロセス１４００は、そのようにするための代替技術である。

図１５は、様々な実施形態によってメモリ素子を形成するプロセス１５００を記載するフローチャートである。プロセス１５００は、そのように所望するならば、動作１３００において記載されていたプロセスと共に用いられることができる。

動作１５０２において、下部電極は、基板上に堆積される。下部電極は、例えばｎ型ポリシリコンまたは本明細書に記載される他の材料でありえる。動作１５０４において、スイッチング層２１０は、下部電極上に堆積される。スイッチング層２１０は、例えばＨｆＯｘ、ＣｕＯｘ、ＺｎＯｘ、ＣｅＯｘなどの以上に記載された材料のいずれかでありえる。スイッチング層２１０は、ＡＬＤまたはＰＥＡＬＤなどの適合する堆積技術を用いて堆積されることができる。

動作１５０６において、スイッチング層２１０は状況に応じてドープされる。例えば、スイッチング層２１０は、ｐ型のスイッチング層（例えば、ｐ型のＺｎＯｘまたはＣｕＯｘ層）を生成するためにドープされてもよい。動作１５０８において、金属または部分的に金属（例えば、ＴｉまたはTｉ／ＴｉＯｘ）または金属酸化物（例えば、ＺｒＯ_２、Ａｌ_２Ｏ_３）などのカップリング層は、スイッチング層上に堆積される。

動作１２１０において、メモリ素子は、例えば、短時間熱酸化（ＲＴＯ）、水素／アルゴン混合液、真空アニールなどを用いてアニールされる。アニーリングは、いくつかの実施形態（例えば図２Ｂを参照）において、金属酸化物スイッチング層２１０からカップリング層２１２に酸素を移行させることができる。
ＶＩ． 代表的なデータ
Ａ． スイッチング特性

表３は、本明細書に記載された実施形態を用いて形成されたメモリ素子、および比較としての他のメモリ素子のための様々なスイッチングメトリクスを含む。

ＨｆＯ_ｘ／ＴｉＯ_２は、ｎ型ポリシリコン電極２０６、２５００℃で堆積させた５０Åの厚さのハフニウム酸化物スイッチング層２１０、２５００℃で堆積させた８Åの酸化チタンカップリング層２１２、および窒化チタン電極２０８を含むメモリ素子を指す。

ＨｆＯ_ｘ／Ａｌ_２Ｏ_３は、ｎ型ポリシリコン電極２０６、２５００℃で堆積させた５０Åの厚さのハフニウム酸化物スイッチング層２１０、２５００℃で堆積させた８Åの酸化アルミニウムカップリング層２１２、および窒化チタン電極２０８を含むメモリ素子を指す。

ＨｆＯ_ｘ／ＺｒＯ_２は、ｎ型ポリシリコン電極２０６、２５００℃で堆積させた５０Åの厚さのハフニウム酸化物スイッチング層２１０、２５００℃で堆積させた８Åの酸化ジルコニウムカップリング層２１２、および窒化チタン電極２０８を含むメモリ素子を指す。

ＨｆＡｌｘＯｙは、ｎ型ポリシリコン電極２０６、２５００℃で堆積させた５８Åのアルミニウムがドープされたハフニウム酸化物スイッチング層２１０、および窒化チタン電極２０８を含むメモリ素子を指す。

すべてのデータは二極性スイッチングのためのものであり、収率は、確実に切り替えるメモリ素子の与えられたサンプルにおけるパーセンテージを指す。電極２０８は、接地され、パルスは、電極２０６で適用される。見て分かるように、ＨｆＯ_ｘ／Ａｌ_２Ｏ_３およびＨｆＯ_ｘ／ＺｒＯ_２メモリ素子内の高バンドギャップのカップリング層は、改善された形成電圧またはリセット電圧、および改善されたサイクル収率を示す。

ＨｆＡｌ_ｘＯ_ｙおよびＨｆＯ_ｘ／Ａｌ_２Ｏ_３メモリ素子は、同一の厚さおよび同一の材料成分を有している。但し、ＨｆＯ_ｘＺＡｌ_２Ｏ_３メモリ素子がバルクハフニウム酸化物層および小さな酸化アルミニウムカップリング層を有する一方、ＨｆＡｌ_ｘＯ_ｙメモリ素子は、アルミニウムがドープされ、ハフニウム酸化物層を通じて分散されたアルミニウムを有する。ＨｆＯ_ｘ／Ａｌ_２Ｏ_３のためのスイッチング特性は、改善されたスイッチングがカップリング層２１２とスイッチング層２１０との間の界面で形成された欠陥ためであるかもしれないことを示唆して、より優れている。
Ｂ． 界面層

プロセス１３００において記載された技術は、界面層２１４を実質的に除去したメモリ素子１０２を堆積させるために用いられた。酸化アルミニウムは、トリメチルアルミニウムおよび水蒸気を用いて堆積された。気相における水蒸気の量は、水蒸気源の温度を１〜５°に低下させることにより制限された。この技術を用いると、界面層２１４の厚さは、１．１ナノメートルから約０に減った（水源が室温に維持された場合）。いくつかの実施形態において、界面層２１４の除去は、形成電圧を低減してもよい。
Ｃ． 極性およびスイッチング収率

図１６Ａは、低仕事関数電極が負電圧セットパルスおよび正電圧リセットパルスを受信する場合の、高サイクル収率を示すグラフ１６００である。メモリ素子構成は、ｎ型ポリシリコン電極２０６、原子層堆積（ＡＬＤ）−堆積されたハフニウム酸化物スイッチング層２１０、ＡＬＤ−堆積された酸化チタンカップリング層２１２、および物理気相堆積（ＰＶＤ）−堆積された窒化チタン電極２０８を含む。プロット１６０２は、低い仕事関数の電極（ここではｎ型ポリシリコン電極）が、共通の電気的基準に関する負電圧セットパルスおよび正電圧リセットパルスを受信するメモリ素子を示す。共通の電気的基準は、接地、＋２Ｖなどの任意の電圧でありえる。その電圧が電極にて顕著ならば、電極は電圧を受信すると言われている。例えば、電圧パルスが他の場所で発信したとしても、ポリシリコン電極２０６は、正のリセット電圧を参照してもよい。

プロット１６０２において見て分かるように、低い仕事関数の電極が負電圧セットパルスを受信するメモリ素子の約８５％は、１００サイクルまで存続する。対照的に、プロット１６０４は、低い仕事関数の電極が正電圧セットパルスおよび負電圧リセットパルスを受信するメモリ素子を示す。見て分かるように、これらのメモリ素子はどれも、過去の６０のサイクルまで残存しないし、ほとんどは、１０サイクルまで残存しない。そして、本明細書に記載されたメモリ素子を用いるとき、低い仕事関数の電極は、負電圧セットパルスおよび正電圧リセットパルスを受信するべきであることを推測することができる。

図１６Ｂは、２つの電極が０．１ｅＶと１．０ｅＶとの間で異なる仕事関数を有する場合の高サイクル収率を示すグラフ１６２０である。０．１ｅＶを超え１．０ｅＶ未満により異なる仕事関数を有する電極２０６および２０８を含むメモリ素子は、１．０ｅＶを超えることにより異なる仕事関数を有する電極を含むメモリ素子と比較して、高サイクル収率を示す。グラフ１６２０は、プロット１６２２および１６２４によって表わされる、２つのメモリ素子構成のためのサイクル収率を示す。プロット１６２２によって表わされる構成は、ｎ型ポリシリコン電極２０６、ハフニウム酸化物スイッチング層２１０、酸化チタンカップリング層２１２、および窒化チタン電極２０８を含む。窒化チタンが約４．５〜４．６ｅＶの仕事関数を有する一方、ｎ型ポリシリコンは、約４．１ｅＶの仕事関数を有しており、約０．４〜０．５ｅＶの差分を与えている。プロット５２４によって表わされる構成は、ｎ型ポリシリコン電極４０２、ハフニウム酸化物スイッチング層４０６、酸化チタン層４１８、および白金電極４０４を含む。白金が約５．７ｅＶの仕事関数を有する一方、ｎ型ポリシリコンは、約４．１ｅＶの仕事関数を有しており、約１．６ｅＶの差分を与えている。見て分かるように、プロット５２４が低値サイクル収率を示している一方、プロット５２２は高サイクル収率を示しており、１．０ｅＶ未満の仕事関数の差分を有する場合に本明細書に記載されたメモリ素子において用いられる電極がより効果的であることを示している。
Ｄ、カップリング層の厚さおよびスイッチング収率

サイクル収率は、高バンドギャップの材料（すなわち４ｅＶを超えるバンドギャップによる材料）の増加された厚さおよびカップリング層で改善されることが示された。表４は、低い仕事関数の電極がセットパルス中に正の場合に二極性スイッチングを用いて評価された、いくつかのメモリ素子のためのサイクル収率を表にしている。各々の構成のために１８の素子がテストされ、各メモリ素子は、金属酸化物スイッチング層の下で、ｎ型ポリシリコン電極およびカップリング層の上の窒化チタン電極を含む。見て分かるように、他の組み合わせ（例えば７０Åのハフニウム酸化物層）も容認できる結果を示しているが、最高値のサイクル収率は、５０Åの厚さのハフニウム酸化物層および５Åの厚さの酸化チタン層を含むメモリ素子のためのものである。

金属酸化物層の厚さが金属酸化物層とカップリング層との全体の厚さの８０％を超えているメモリ素子は、改善されたサイクル収率を示すことができる。例えば、５０Åのハフニウム酸化物層および５Åの酸化チタン層を含むメモリ素子は、厚さによる８０％以上のハフニウム酸化物を含み、高サイクル収率を示す。対照的に、３０Åのハフニウム酸化物層および５Åの酸化チタン層を含むメモリ素子は、厚さによる８０％未満のハフニウム酸化物を含み、低スイッチング収率を示す。したがって、高バンドギャップ（すなわち４ｅＶを超える）材料の存在は、改善されたスイッチング特性に結びつく。

加えて、他のメモリ素子設計は、不純物添加ポリシリコンの下部電極、ポリシリコン電極に隣接した５Åの酸化チタン層、および酸化チタン層と窒化チタンの上部電極との間の５０Åのハフニウム酸化物層を有するＭＩＳ型スタックを含む。この設計は、メモリ素子内の金属酸化物層の配置が装置耐久生存に影響を与える場合があることを例証し、３３．３％（１００サイクルが残存する１８個の装置のうち６個）のサイクル収率を示した。

他の高バンドギャップの材料（例えばＴａＯｘ、ＡｌＯｘ、ＬａＯｘ、ＺｒＯｘ、ＹＯｘ）は、上記の表のハフニウム酸化物を代用または補足することができ、好結果を示す。例えば、ハフニウム酸化物層は、酸化アルミニウム層、酸化ランタン層、ハフニウム酸化アルミニウム層、またはハフニウム酸化ランタン層と置き換わることができる。
ＶＩＩ． 代表的な実施形態

１つの実施形態によれば、抵抗スイッチングメモリ素子は、第１の電極および第２の電極と、ハフニウム酸化物を含み、第１の厚さを有する、前記第１の電極と前記第２の電極との間のスイッチング層と、前記スイッチング層と前記第２の電極との間のカップリング層であって、酸化アルミニウムおよび酸化ジルコニウムから構成されるグループから選択される材料を含む前記カップリング層であり、前記第１の厚さの２５パーセント未満である第２の厚さを有する前記カップリング層とを備えることを規定される。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の電極は、不純物添加シリコンであり、前記メモリ素子は、前記第２の電極にて、共通の電気的基準に関する負のリセット電圧と前記共通の電気的基準に関する正のセット電圧とを受信するように構成される。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の電極は、第１の材料を含み、前記第２の電極は、第２の材料を含み、前記第１の材料は前記第２の材料とは異なる。

１つのさらなる実施形態によれば、前記第１の電極の前記第１の材料は、不純物添加シリコンであり、前記第２の電極の前記第２の材料は、窒化チタンである。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の厚さは、２０〜１００オングストロームである。

１つのさらなる実施形態によれば、前記メモリ素子の前記スイッチング層は、ＨｆＯ_１．２とＨｆＯ_１．７との間の元素組成を有するハフニウム酸化物原料を含む。

１つのさらなる実施形態によれば、前記第１の電極の前記第１の材料は、ｎ型ポリシリコンである。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の電極および前記第２の電極の少なくとも１つは、前記スイッチング層に同一の最も一般的な酸化状態を有する。

１つのさらなる実施形態によれば、前記メモリ素子は、前記第１の電極と前記スイッチング層との間の界面層であって、１０Å未満の厚さを有する前記界面層をさらに備える。

１つのさらなる実施形態によれば、前記メモリ素子の前記界面層は、酸化シリコンを含む。

１つのさらなる実施形態によれば、前記メモリ素子の前記第２の電極の仕事関数は、前記第１の電極の仕事関数より高く、前記第１の電極は、共通の電気的基準に関する負電圧を有する形成電圧パルスを受信するように構成される。

別の実施形態によれば、抵抗スイッチングメモリ素子は、第１の電極および第２の電極と、前記第１の電極と前記第２の電極との間のスイッチング層であって、前記スイッチング層は４電子ボルト（ｅＶ）を超える第１のバンドギャップを有する第１の金属酸化物を含み、第１の厚さを有する前記スイッチング層と、前記スイッチング層と前記第２の電極との間のカップリング層であって、前記第１のバンドギャップ以上の第２のバンドギャップを有する第２の金属酸化物を含む前記カップリング層であり、前記第１の厚さの２５パーセント未満である前記第２の厚さを有する前記カップリング層とを備えることを規定される。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の金属酸化物は、正規組成の６０〜９５％である酸素濃度を有する。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の電極は、不純物添加シリコンと、窒化チタンとから構成されるグループから選択され、前記第２の電極は、モリブデン窒化物と、酸化モリブデンと、窒化チタンと、タングステンと、タンタル窒化物と、モリブデン窒化物と、酸化モリブデンと、白金と、ルテニウムと、ニッケルと、イリジウムと、酸化イリジウムと、酸化ルテニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記スイッチング層の前記第１の厚さは、２０Åと１００Åとの間である。

１つのさらなる実施形態によれば、前記第１の金属酸化物の第１の金属は、前記第２の金属酸化物の前記第２の金属の第２の最も一般的な酸化状態とは異なる第１の最も一般的な酸化状態を有する。

１つのさらなる実施形態によれば、前記第１の金属酸化物の前記第１の金属および前記第２の金属酸化物の前記第２の金属は、同一の最も一般的な酸化状態を有する。

１つのさらなる実施形態によれば、前記第２の金属酸化物の第２の金属は、前記第１の金属酸化物の第１の金属の第１の最も一般的な酸化状態以下である第２の最も一般的な酸化状態を有する。

１つのさらなる実施形態によれば、前記第１の金属酸化物は、ハフニウム酸化物であり、前記第２の金属酸化物は、酸化ジルコニウムと酸化アルミニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記第１の金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、酸化ジルコニウムと、イットリウム酸化物とから構成されるグループから選択され、前記第２の金属酸化物は、酸化ジルコニウムと、酸化アルミニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記第１の電極は、不純物添加シリコンを含み、前記第１の電極と前記スイッチング層との間の界面層であって、酸化シリコンを含み１０Å未満の厚さを有する前記界面層をさらに含む。

１つのさらなる実施形態によれば、前記第１の電極は、チタンケイ化物と、コバルトケイ化物と、ニッケルケイ化物と、パラジウムケイ化物と、白金ケイ化物とから構成されるグループから選択されたケイ化物を含む。

１つのさらなる実施形態によれば、前記メモリ素子は、３次元メモリアレイの一部である。

別の実施形態によれば、抵抗スイッチングメモリ素子を形成する方法は、
基板上に第１の電極を堆積させるステップと、
原子層堆積（ＡＬＤ）を用いて、前記第１の電極の表面に金属酸化物を含むスイッチング層を堆積させるステップであって、
摂氏４０度を超えた状態で前駆物質を保持するステップと、
前記前駆物質を基板に導入するステップと、
摂氏１０度未満で酸素源を保持するステップと、
前記酸素源を基板に導入するステップとをさらに含む前記スイッチング層を堆積する前記ステップと、
前記スイッチング層の表面に第２の電極を堆積させるステップとを含むことを規定される。

１つのさらなる実施形態によれば、前記酸素源は、水蒸気と、イソプロピルアルコール（ＩＰＡ）と、エタノールとのうちの少なくとも１つである。

１つのさらなる実施形態によれば、前記金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、イットリウム酸化物と、酸化ジルコニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記金属酸化物は、正規組成の６０〜９５パーセントである酸素濃度を有している。

１つのさらなる実施形態によれば、前記金属酸化物は、ハフニウム酸化物であり、ＨｆＯ_１．２とＨｆＯ_１．７との間にある元素組成を有する。

１つのさらなる実施形態によれば、前記ＡＬＤのための堆積温度は、摂氏２５０度未満である。

１つのさらなる実施形態によれば、前記ＡＬＤのための堆積温度は、摂氏約２００度である。

１つのさらなる実施形態によれば、前記方法は、前記第２の電極を堆積させた後に前記メモリ素子をアニールするステップを含む。

１つのさらなる実施形態によれば、前記方法は、物理気相堆積（ＰＶＤ）を用いて、前記第１の電極の表面に物理気相堆積層を堆積させるステップをさらに含み、前記スイッチング層は、前記ＰＶＤ層上に堆積され、前記ＰＶＤ層は、前記スイッチング層と同一の材料を含む。

１つのさらなる実施形態によれば、前記方法は、前記スイッチング層の表面にカップリング層を堆積させるステップであって、前記カップリング層は前記スイッチング層の厚さの２５パーセント未満である厚さを有するステップをさらに含む。

１つのさらなる実施形態によれば、前記カップリング層のバンドギャップは、前記スイッチング層のバンドギャップより大きい。

１つのさらなる実施形態によれば、前記カップリング層は、酸化アルミニウムと酸化ジルコニウムとから構成されるグループから選択される。

別の実施形態によれば、抵抗スイッチングメモリ素子を形成する方法は、基板上に第１の電極を堆積させるステップと、前記第１の電極の表面にスイッチング層を堆積させるステップであって、前記スイッチング層は、第１の厚さを有し、４電子ボルト（ｅＶ）を超えている第１のバンドギャップを有しているステップと、前記スイッチング層の表面にカップリング層を堆積させるステップであって、前記カップリング層は、前記第１の厚さの２５パーセント未満である第２の厚さと、前記第１のバンドギャップ以上である第２のバンドギャップとを有するステップと、前記カップリング層の表面に第２の電極を堆積させるステップとを含むことを規定される。

１つのさらなる実施形態によれば、前記第１の電極は、不純物添加シリコンであり、スイッチング層を堆積させるステップは、前記第１の電極と前記スイッチング層との間の酸化シリコンを含む界面層を形成するステップであって、前記界面層が１０Å未満の厚さを有するステップを含む。

１つのさらなる実施形態によれば、前記スイッチング層は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、イットリウム酸化物と、酸化ジルコニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記カップリング層は、酸化ジルコニウムと、酸化アルミニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記スイッチング層を堆積させるステップは、摂氏４０度を超えた状態で前駆物質を保持し、前記前駆物質を前記基板に導入し、摂氏１０度未満で酸素源を保持し、酸素源を前記基板に導入するステップを含む、原子層堆積（ＡＬＤ）を用いるステップを含む。

１つのさらなる実施形態によれば、前記スイッチング層を堆積させるステップは、正規組成の６０〜９５パーセントである酸素濃度を有する金属酸化物を堆積させるステップを含む。

１つのさらなる実施形態によれば、前記方法は、前記メモリ素子をアニールするステップを含む。

１つのさらなる実施形態によれば、前記酸素源は、水蒸気と、イソプロピルアルコールと、エタノールとのうちの少なくとも１つである。

別の実施形態によれば、抵抗スイッチングメモリ素子は、第１の電極および第２の電極と、ハフニウム酸化物を含み、第１の厚さを有する、前記第１の電極と前記第２の電極との間のスイッチング層と、前記スイッチング層と前記第２の電極との間のカップリング層であって、部分的に金属チタンと部分的に酸化チタンとを含み、前記第１の厚さの２５パーセント未満である第２の厚さを有する材料を含む前記カップリング層とを備えることを規定される。

１つのさらなる実施形態によれば、前記第１の電極は、不純物添加シリコンであり、前記メモリ素子は、前記第２の電極にて、共通の電気的基準に関する負のリセット電圧と、前記共通の電気的基準に関する正のセット電圧とを受信するように構成される。

１つのさらなる実施形態によれば、前記第１の厚さは、２０〜１００オングストロームである。

１つのさらなる実施形態によれば、前記スイッチング層は、ＨｆＯ_１．２とＨｆＯ_１．７との間の元素組成を有するハフニウム酸化物原料を含む。

１つのさらなる実施形態によれば、前記第１の材料は、ｎ型ポリシリコンである。

１つのさらなる実施形態によれば、前記メモリ素子は、前記第１の電極と前記スイッチング層との間の界面層であって、１０Å未満の厚さを有する前記界面層を備える。

１つのさらなる実施形態によれば、前記第１の金属酸化物は、正規組成の６０〜９５％である酸素濃度を有する。

１つのさらなる実施形態によれば、前記メモリ素子の前記第１の電極は、不純物添加シリコンと、窒化チタンとから構成されるグループから選択され、前記第２の電極は、モリブデン窒化物と、酸化モリブデンと、窒化チタンと、タングステンと、タンタル窒化物と、モリブデン窒化物と、酸化モリブデンと、白金と、ルテニウムと、ニッケルと、イリジウムと、酸化イリジウムと、チタン／アルミニウム合金と、酸化ルテニウムとから構成されるグループから選択される。

１つのさらなる実施形態によれば、前記第１の電極は、不純物添加シリコンを含み、前記第１の電極と前記スイッチング層との間の界面層であって、酸化シリコンを含み１０Å未満の厚さを有する前記界面層をさらに含む。

別の実施形態によれば、抵抗スイッチングメモリ素子は、不純物添加シリコンを含む第１の電極と、遷移金属と、遷移金属合金と、遷移金属窒化物と、遷移金属炭化物とから構成されるグループから選択される材料を含む第２の電極と、前記第１の電極と前記第２の電極との間のスイッチング層であって、ハフニウム酸化物と、酸化ジルコニウムと、酸化チタンと、酸化セリウムと、酸化亜鉛と、酸化ランタンと、酸化銅とから構成されるグループから選択される金属酸化物を含む前記スイッチング層と、前記抵抗スイッチング金属酸化物と前記第２の電極との間のカップリング層とを備えることを規定され、前記カップリング層は、少なくとも部分的にチタン金属を含む。

１つのさらなる実施形態によれば、前記カップリング層は、チタン金属を実質的に含む第１の部分と、酸化チタンを実質的に含む第２の部分とを含む。

１つのさらなる実施形態によれば、前記カップリング層の第２の部分は、前記スイッチング層に接しており、前記スイッチング層は、酸素欠損の金属酸化物を含む前記カップリング層の前記第２の部分に接する第１の部分と、前記スイッチング層の前記第１の部分より大きな酸素濃度を有する金属酸化物を含む第２の部分とを含む。

別の実施形態によれば、抵抗スイッチングメモリ素子を形成する方法は、基板上に第１の電極を堆積させるステップと、前記第１の電極上の金属酸化物を含むスイッチング層を堆積させるステップと、前記スイッチング層上のチタン金属を含むカップリング層を堆積させるステップと、前記カップリング層上に第２の電極を堆積させるステップと、前記メモリ素子をアニールするステップと、前記カップリング層の少なくとも一部に酸化チタンを形成させ、前記スイッチング層の少なくとも一部に酸素欠損を持たせるステップとを含むことを規定される。

１つのさらなる実施形態によれば、前記スイッチング層は、酸化セリウムと、ハフニウム酸化物と、酸化アルミニウムと、タンタルオキサイドと、イットリウム酸化物と、酸化ジルコニウムとから構成されるグループから選択された金属酸化物である。

１つのさらなる実施形態によれば、前記スイッチング層は、ｐ型の酸化亜鉛と、ｐ型の酸化銅とから構成されるグループから選択された金属酸化物である。

１つのさらなる実施形態によれば、前記方法は、前記第１の電極上に前記スイッチング層を堆積させるステップと、ｐ型の金属酸化物スイッチング層を形成するために前記スイッチング層をドープするステップとをさらに含む。

１つのさらなる実施形態によれば、前記スイッチング層を堆積させるステップは、原子層堆積（ＡＬＤ）およびプラズマ強化ＡＬＤ（ＰＥＡＬＤ）のうちの少なくとも１つを用いるステップを含む。

１つのさらなる実施形態によれば、前記スイッチング層を堆積させるステップは、水蒸気と、イソプロピルアルコール（ＩＰＡ）と、エタノールとのうちの少なくとも１つである酸素源を用いるステップを含む。

１つのさらなる実施形態によれば、前記ＡＬＤのための堆積温度は、摂氏２５０度未満である。

１つのさらなる実施形態によれば、前記方法は、前記スイッチング層の厚さの２５パーセント未満である厚さを有する前記カップリング層を堆積させるステップをさらに含む。

前述の例は、理解の明瞭さの目的のためにかなり詳細に記載されているが、本発明は、提供される詳細な記述に限定されない。本発明を実行する多くの別な方法がある。開示された例は、例示であって、限定的ではない。

Claims (24)

1. 第１の電極および第２の電極と、
   ハフニウム酸化物を含み、第１の厚さを有する、前記第１の電極と前記第２の電極との間のスイッチング層と、
   前記スイッチング層と前記第２の電極との間のカップリング層であって、酸化アルミニウムおよび酸化ジルコニウムから構成されるグループから選択される材料を含む前記カップリング層であり、前記第１の厚さの２５パーセント未満である第２の厚さを有する前記カップリング層と
   を備えることを特徴とする抵抗スイッチングメモリ素子。
2. 前記第１の電極は、不純物添加シリコンであり、前記メモリ素子は、前記第２の電極にて、共通の電気的基準に関する負のリセット電圧と、前記共通の電気的基準に関する正のセット電圧とを受信するように構成されることを特徴とする請求項１に記載のメモリ素子。
3. 前記第１の厚さは、２０オングストロームと１００オングストロームとの間であることを特徴とする請求項１に記載のメモリ素子。
4. 前記スイッチング層は、ＨｆＯ_１．２とＨｆＯ_１．７との間の元素組成を有するハフニウム酸化物原料を含むことを特徴とする請求項１に記載のメモリ素子。
5. 前記第１の電極は、ｎ型ポリシリコンであることを特徴とする請求項４に記載のメモリ素子。
6. 前記第１の電極および前記第２の電極のうちの少なくとも１つは、前記スイッチング層と同一の最も一般的な酸化状態を有することを特徴とする請求項１に記載のメモリ素子。
7. 前記第１の電極と前記スイッチング層との間の界面層であって、１０Å未満の厚さを有する前記界面層をさらに備えることを特徴とする請求項１に記載のメモリ素子。
8. 前記第２の電極の仕事関数は、前記第１の電極の仕事関数より高く、前記第１の電極は、共通の電気的基準に関する負電圧を有する形成電圧パルスを受信するように構成されることを特徴とする請求項３に記載のメモリ素子。
9. 第１の電極および第２の電極と、
   前記第１の電極と前記第２の電極との間のスイッチング層であって、前記スイッチング層は４電子ボルト（ｅＶ）を超える第１のバンドギャップを有する第１の金属酸化物を含み、第１の厚さを有する前記スイッチング層と、
   前記スイッチング層と前記第２の電極との間のカップリング層であって、前記第１のバンドギャップ以上の第２のバンドギャップを有する第２の金属酸化物を含む前記カップリング層であり、前記第１の厚さの２５パーセント未満である前記第２の厚さを有する前記カップリング層と、
   を備えることを特徴とする抵抗スイッチングメモリ素子。
10. 前記第１の金属酸化物は、正規組成の６０〜９５％である酸素濃度を有することを特徴とする請求項９に記載のメモリ素子。
11. 前記第１の電極は、不純物添加シリコンと、窒化チタンとから構成されるグループから選択され、
    前記第２の電極は、モリブデン窒化物と、酸化モリブデンと、窒化チタンと、タングステンと、タンタル窒化物と、モリブデン窒化物と、酸化モリブデンと、白金と、ルテニウムと、ニッケルと、イリジウムと、酸化イリジウムと、酸化ルテニウムとから構成されるグループから選択されること
    を特徴とする請求項９に記載のメモリ素子。
12. 前記第１の金属酸化物の第１の金属は、前記第２の金属酸化物の前記第２の金属の第２の最も一般的な酸化状態とは異なる第１の最も一般的な酸化状態を有することを特徴とする請求項９に記載のメモリ素子。
13. 前記第１の金属酸化物の前記第１の金属および前記第２の金属酸化物の前記第２の金属は、同一の最も一般的な酸化状態を有することを特徴とする請求項９に記載のメモリ素子。
14. 前記第２の金属酸化物の第２の金属は、前記第１の金属酸化物の第１の金属の第１の最も一般的な酸化状態以下である第２の最も一般的な酸化状態を有することを特徴とする請求項９に記載のメモリ素子。
15. 前記第１の金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、酸化ジルコニウムと、酸化ランタンと、酸化セリウムと、イットリウム酸化物とから構成されるグループから選択され、
    前記第２の金属酸化物は、酸化ジルコニウムと、酸化アルミニウムとから構成されるグループから選択されること
    を特徴とする請求項９に記載のメモリ素子。
16. 前記第１の電極は、不純物添加シリコンを含み、前記第１の電極と前記スイッチング層との間の界面層であって、酸化シリコンを含み１０Å未満の厚さを有する前記界面層をさらに含むことを特徴とする請求項９に記載のメモリ素子。
17. 前記第１の電極は、チタンケイ化物と、コバルトケイ化物と、ニッケルケイ化物と、パラジウムケイ化物と、白金ケイ化物とから構成されるグループから選択されたケイ化物を含むことを特徴とする請求項９に記載のメモリ素子。
18. 基板上に第１の電極を堆積させるステップと、
    原子層堆積（ＡＬＤ）を用いて、前記第１の電極の表面に金属酸化物を含むスイッチング層を堆積させるステップであって、
    摂氏４０度を超えた状態で前駆物質を保持するステップと、
    前記前駆物質を基板に導入するステップと、
    摂氏１０度未満で酸素源を保持するステップと、
    前記酸素源を基板に導入するステップとをさらに含む前記スイッチング層を堆積する前記ステップと、
    前記スイッチング層の表面に第２の電極を堆積させるステップと
    を含むことを特徴とする抵抗スイッチングメモリ素子を形成する方法。
19. 前記酸素源は、水蒸気と、イソプロピルアルコール（ＩＰＡ）と、エタノールとのうちの少なくとも１つであることを特徴とする請求項１８に記載の方法。
20. 前記金属酸化物は、ハフニウム酸化物と、タンタルオキサイドと、酸化アルミニウムと、イットリウム酸化物と、酸化ジルコニウムとから構成されるグループから選択されることを特徴とする請求項１８に記載の方法。
21. 前記金属酸化物は、正規組成の６０〜９５パーセントである酸素濃度を有することを特徴とする請求項１８に記載の方法。
22. 前記ＡＬＤのための堆積温度は、摂氏２５０度未満であることを特徴とする請求項１８に記載の方法。
23. 物理気相堆積（ＰＶＤ）を用いて前記第１の電極の表面に物理気相堆積層を堆積させることをさらに含み、前記スイッチング層は、前記ＰＶＤ層上に堆積され、前記ＰＶＤ層は、前記スイッチング層と同一の材料を含むことを特徴とする請求項１８に記載の方法。
24. 前記スイッチング層の表面にカップリング層を堆積させるステップであって、前記カップリング層は前記スイッチング層の厚さの２５パーセント未満である厚さを有するステップをさらに含むことを特徴とする請求項１８に記載の方法。

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