JP2011526400A - 不揮発性記憶の電流制限を用いたリバースセット - Google Patents

Abstract

記憶システムは、基板と、基板上の制御回路と、複数の可逆的抵抗スイッチング素子を含む（基板の上方の）３次元メモリアレイと、可逆的抵抗スイッチング素子のセット電流を制限する回路と、を備えている。メモリセルは、逆バイアスによってセットされる。
【選択図】図１０

Description

本発明は、２００８年６月２７日に出願された仮米国出願６１／０７６，５５３の優先権を主張する。

本発明は、データ記憶の技術に関する。

様々な材料が可逆的抵抗スイッチングの挙動を示す。これら材料には、カルコゲニド、炭素ポリマー、ペロブスカイト、及びある種の酸化及び窒化金属が含まれる。特に、１つの金属のみを含むとともに確かな抵抗スイッチングの挙動を示す酸化及び窒化金属が存在する。例えば、これらグループには、Pagnia及びSotnickによる「Bistable Switching in Electroformed Metal-Insulator-Metal Device」と題するPhys. Stat. Sol. (A) 108, 11-65 (1988)に掲載された文献に記載されるＮｉＯ，Ｎｂ_２Ｏ_５，ＴｉＯ_２，ＨｆＯ_２，Ａｌ_２Ｏ_３，ＭｇＯ_Ｘ，ＣｒＯ_２，ＶＯ，ＢＮ及びＡｌＮが含まれている。例えば、これら材料の１つの層は、初期段階において比較的に低い抵抗状態である。十分な電圧が印加されると、その材料は安定した高い抵抗状態に移行する。この抵抗スイッチングは、次に適切な電流又は電圧を印加して抵抗スイッチング材料を安定した低い抵抗状態にさせることができ、可逆的である。この変換は何回も繰返すことができる。ある材料では、初期状態が低い抵抗ではなく高い抵抗である。

これら可逆的抵抗スイッチング材料は、不揮発性メモリアレイへの使用の候補である。例えば、１つの抵抗状態がデータ「０」に対応し、他の抵抗状態がデータ「１」に対応してもよい。これら材料の中には、２以上の安定した抵抗状態を持ち得るものもある。

可逆的抵抗スイッチング素子を用いて形成された不揮発性メモリが知られている。例えば、その全体が本願明細書において参照により援用されている２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRIDING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」と題する米国特許出願公開第２００６／０２５０８３６号には、酸化金属又は窒化金属のような可逆的抵抗スイッチング材料に対して直列に接続されたダイオードを含む書換え可能な不揮発性メモリが開示されている。

しかしながら、可逆的抵抗スイッチング材料を採用したメモリデバイスの動作は難しい。

可逆的抵抗スイッチング素子を利用する記憶システムが開示される。可逆的抵抗スイッチング素子の抵抗のセット及びリセットを制御するために、様々な回路及び方法が開示される。

１つの実施形態は、基板と、基板上の制御回路と、複数の可逆的抵抗スイッチング素子を含む（基板上方の）３次元メモリアレイと、可逆的抵抗スイッチング素子のセット電流を制限する回路と、を備えている。メモリセルは、逆バイアスにおいてセットされる。

１つの実施形態は、可逆的抵抗スイッチングメモリセルと、電流制限回路と、可逆的抵抗スイッチングメモリセルと通信する第１制御線と、第１制御線と通信する第１選択回路と、可逆的抵抗スイッチングメモリセルと通信する第２制御線と、第２制御線と通信する第２選択回路と、を備えている。第１選択回路は、可逆的抵抗スイッチングメモリセルに対して選択的に第１信号を提供する。第１選択回路が第１信号を可逆的抵抗スイッチングメモリセルに提供しているときに、第２選択回路は、第２制御線を電流制限回路に選択的に接続する。これにより、逆バイアスが可逆的抵抗スイッチングメモリセルに提供され、可逆的抵抗スイッチングメモリセルが低い抵抗状態にセットされる。

１つの実施形態は、不揮発性メモリセルと、メモリセルと通信する第１制御線と、第１制御線と通信する第１選択回路と、メモリセルと通信する第２制御線と、第２制御線と通信する第２選択回路と、メモリセルと通信する電流制限回路と、を備えている。第１選択回路は、メモリセルに対して選択的に第１信号を提供する。第１選択回路が第１信号をメモリセルに提供しているときに、第２選択回路は、第２信号をメモリセルに対して選択的に提供する。これにより、逆バイアスがメモリセルに提供され、メモリセルが低い抵抗状態にセットされる。

１つの実施形態は、逆バイアスを可逆的抵抗スイッチング不揮発性記憶素子に印加して可逆的抵抗スイッチング不揮発性記憶素子を低い抵抗状態にセットする工程と、可逆的抵抗スイッチング不揮発性記憶素子を低い抵抗状態にセットしているときに電流制限回路を用いて可逆的抵抗スイッチング不揮発性記憶素子を流れる電流を制限する工程と、を備えている。

１つの実施形態は、可逆的抵抗スイッチング不揮発性記憶素子を低い抵抗状態にセットする工程を備える。その工程は、可逆的抵抗スイッチング不揮発性記憶素子の第１端子に第１信号を提供することと、可逆的抵抗スイッチング不揮発性記憶素子を流れる最も楽な電流に対して逆向きに可逆的抵抗スイッチング不揮発性記憶素子に電流を流すために可逆的抵抗スイッチング不揮発性記憶素子の第２端子に第２信号を提供することと、を含む。１つの実施形態はまた、可逆的抵抗スイッチング不揮発性記憶素子を低い抵抗状態にセットしているときに電流制限回路を用いて可逆的抵抗スイッチング不揮発性記憶素子を流れる電流を制限する工程を備えている。

可逆的抵抗スイッチング素子を用いたメモリセルに関する１つの実施形態の概略斜視図を示す。 図１のメモリセルの複数個で形成される第１メモリレベルの一部の概略斜視図を示す。 ３次元メモリアレイの一部の概略斜視図を示す。 ３次元メモリアレイの一部の概略斜視図を示す。 可逆的抵抗スイッチング素子を用いたメモリセルに関する他の実施形態の概略斜視図を示す。 メモリシステムに関する１つの実施形態のブロック図を示す。 可逆的抵抗スイッチング素子のＩ−Ｖ特性を示すグラフを示す。 メモリセルの状態を読むことができる回路を示す。 対数表示されたダイオードのＩ−Ｖ特性を示すグラフを示す。 可逆的抵抗スイッチング素子とダイオードのＩ−Ｖ特性を示すグラフを示す。 メモリセルをセット可能な回路の回路図を示す。 図１０の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 メモリセルをセット可能な回路の回路図を示す。 メモリセルをセット可能な回路の回路図を示す。 図１３の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 メモリセルをセットするためのセット電圧の印加を繰返すためのプロセスに関する１つの実施形態を記述するフローチャートを示す。 メモリセルをセット可能な回路の回路図を示す。 図１６の回路を操作するためのプロセスに関する１つの実施形態を記述するタイミング図を示す。 メモリセルをセット可能な回路の回路図を示す。 図１８の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 メモリセルをリセット可能な回路の回路図を示す。 図１９の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 メモリセルをリセット可能な回路の回路図を示す。 図２１の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 可逆的抵抗スイッチング素子をセットするために可逆的抵抗スイッチング素子に印加される電圧パルスを示す。 メモリセルをセット可能な回路の回路図を示す。 セット及びリセット操作を検出可能な回路の回路図を示す。 図２３の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。 図２３の回路を操作するプロセスに関する１つの実施形態を記述するフローチャートを示す。

可逆的抵抗性スイッチング素子を用いたメモリセルを有するメモリシステムが提供される。可逆的抵抗スイッチング素子の抵抗のセット及びリセットを制御するために、様々な回路及び方法が開示される。

（メモリセル及びメモリシステム）
図１は、メモリセル２００に関する１つの実施形態の概略斜視図を示す。メモリセル２００は、第１導電体２０６と第２導電体２０８の間においてステアリング素子２０４に直列に接続される可逆的抵抗スイッチング素子２０２を備える。

可逆的抵抗スイッチング素子２０２は、２以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料２３０を備える。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、（単数または複数の）適切な電圧および／または（単数または複数の）電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよい。しかしながら、２以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている米国特許出願公開第２００６／０２５０８３６号には、多くの可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を採用したメモリセルの動作が記載されている

１つの実施形態では、高抵抗率状態から低抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子２０２を「セットする」と称される。低抵抗率状態から高抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子２０２を「リセットする」と称される。高抵抗率状態は２進のデータ「０」に関連しており、低抵抗率状態は２進のデータ「１」に関連している。他の実施形態では、「セットする」と「リセットする」及び／又はデータの符号化は、逆であってもよい。

ある実施形態では、可逆的抵抗スイッチング材料２３０は、酸化金属から形成されてもよい。様々な他の酸化金属を用いることもできる。１つの例では、酸化ニッケルが用いられる。

少なくとも１つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、（ニッケル含有層の蒸着に先立って）基板上の導電体表面のみがパターニング及び／又はエッチングされればよく、ニッケル含有層はパターニング及び／又はエッチングされる必要がない。

少なくとも１つの実施形態では、可逆的抵抗スイッチング材料２３０は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ｎｉ、Ｎｉ_ＸＰ_Ｙ又はニッケルの別の類似の形態が、無電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に蒸着され、次いで（例えば、急速熱酸化または他の酸化プロセスを使用して）酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、ＮｉＯ、ＮｉＯ_Ｘ又はＮｉ_ＸＰ_Ｙ含有層が、選択付着プロセスを使用してステアリング素子２０４の上に選択的に蒸着され、次いで（必要に応じて）アニールおよび／または酸化されてもよい。

メモリセルに使用するための可逆的抵抗性スイッチング材料を形成する本発明に従って、必要に応じて、他の材料が選択的に蒸着され、次いでアニールおよび／または酸化されてもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が電気メッキ等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。

可逆的抵抗スイッチング材料を用いたメモリセルの製造に関する更なる情報は、その全体が本願明細書において参照により援用されている２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」と題する米国特許出願第１１／７７２，０８４号に見ることができる。

可逆的抵抗スイッチング素子２０２は、電極２３２，２３４を有する。電極２３２は、酸化金属可逆的抵抗性スイッチング材料２３０と導体２０８の間に位置している。１つの実施形態では、電極２３２はプラチナを用いて形成されている。電極２３４は、酸化金属可逆的抵抗性スイッチング材料２３０とダイオード２０４の間に位置している。１つの実施形態では、電極２３４は窒化チタンを用いて形成されており、バリア層として機能する。

ステアリング素子２０４は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子２０２に印加される電圧及び／又は電流を選択的に制限することによって非オーミック接触を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル２００は、２次元又は３次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル２００に書き込んだりメモリセル２００から読み出されたりしてもよい。ダイオード２０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。

ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、又は他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード２０４は、高濃度にドープされたｎ^＋ポリシリコン領域２４２と、ｎ^＋ポリシリコン領域２４２の上の低濃度にドープされた又は真性（自然にドープされた）ポリシリコン領域２４４と、真性領域２４４の上の高濃度にドープされたｐ^＋ポリシリコン領域２４６とを含んでもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」と題する米国特許公開第２００６／００８７００５号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０％以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ^＋ポリシリコン領域２４２上に形成し、ｎ^＋ポリシリコン領域２４２から真性領域２４４内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ^＋およびｐ^＋領域の位置は逆であってもよい。

ダイオード２０４が、（例えば、非晶質または多結晶の）付着シリコンから形成される場合、ダイオード２０４上にシリサイド層を形成して、付着シリコンを製造時の低抵抗率状態に置いてもよい。この低抵抗率状態によって、付着シリコンを低抵抗率状態に切り換えるのに高い電圧は必要ないため、メモリセルのプログラミングを容易にすることができる。

その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」と題する米国特許第７，１７６，０６４号に記載されるように、チタン及び／又はコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する）。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び／又はゲルマニウムダイオードについても、同様な結果を得ることもできる。

導体２０６，２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図１の実施形態では、導体２０６，２０８はレール状であり、（例えば、実質的に互いに直交する等の）異なる方向に伸びる。他の導体形状及び／又は構造が使用されてもよい。ある実施形態では、導体２０６、２０８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、及び／又はデバイスの製造に役立てることもできる。

図１では可逆的抵抗スイッチング素子２０２がステアリング素子２０４上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子２０２がステアリング素子２０４の下に位置してもよい。

図２は、図１のメモリセル２００の複数個から形成される第１のメモリレベル２１４の一部の略斜視図である。簡単にするため、可逆的抵抗スイッチング素子２０２、ダイオード２０４及びバリア層２１３は、個別に示されない。メモリアレイ２１４は、（図に示されるように）複数のメモリセルが接続される複数のビット線（第２導体２０８）及びワード線（第１導体２０６）を含む「クロスポイント」アレイである。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。

図３は、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の略斜視図である。図３の実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図３では示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図３の実施形態では、すべてのダイオードは、ｐ型領域をダイオードの上部または下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。

ある実施形態では、メモリレベルは、例えば、あらゆる点でその全体が本願明細書において参照により援用されている「High-density three-dimensional memory cell」と題する米国特許第６，９５２，０３０号で説明されるように形成されてもよい。例えば、図４に示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。この実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願第１１／６９２，１５１号で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１８のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ_１で示されるように上向きダイオードであってもよく、第２のメモリレベル２２０のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ_２で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。

モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedy による「Three dimensional structure memory」と題する米国特許第５，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。

図５は、図１のメモリセル２００の変形例であるメモリセル２５０を示す。メモリセル２５０は、電極２３２，２３４が入れ替わっている点で図１のメモリセル２００とは相違する。即ち、プラチナ電極２３２が酸化金属可逆的抵抗性スイッチング材料２３０とダイオード２０４の間に位置しており、窒化チタン電極２３４が酸化金属可逆的抵抗性スイッチング材料２３０と導体２０８の間に位置している。また、ｎ^＋領域２４２とｐ^＋領域２４６の位置が逆になっている点でも相違する。高濃度にドープされたｎ^＋ポリシリコン領域２４２が真性領域２４４の上にあり、高濃度のドープされたｐ^＋ポリシリコン領域２４６が真性領域２４４の下にある。下記で詳細するように、この配置は、ダイオード２０４に逆バイアスが印加されたときに、可逆的抵抗スイッチング素子をセットするのに有用である。

図１〜５では、開示される配置に応じて、円筒型のメモリセルとレール型の導体が示されている。しかしながら、本明細書で開示される技術は、ある特定の形状のメモリセルにのみ適用されるものではない。他の形状を用いて可逆的抵抗性スイッチング材料を含むメモリセルを形成することも可能である。例えば、以下の特許は、可逆的抵抗性スイッチング材料を適用可能なメモリセルの形状の例を提供する。米国特許第６，９５２，０４３号、米国特許第６，９５１，７８０号、米国特許第６，０３４，８８２号、米国特許第６，４２０，２１５号、米国特許第６，５２５，９５３号、米国特許第７，０８１，３７７号。

図６は、本明細書で開示される技術を実行可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが２次元又は３次元のアレイとなったメモリアレイ３０２を含む。１つの実施形態では、メモリアレイ３０２は、モノシリックの３次元メモリアレイである。メモリアレイ３０２のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。

メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続される列制御回路３２０を含む。列制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号をシステム制御ロジック回路３３０から受信している。列制御回路３２０は、典型的には、読取り及びプログラミング（例えば、セット及びリセット）動作の双方のために、行デコーダ３２２としての回路、アレイ端子ドライバ３２４及びブロック選択回路３２６を含んでもよい。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３１０は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号をシステム制御論理３３０から受信している。列制御回路３１０は、典型的には、列デコーダ３１２、アレイ端子レシーバ又はドライバ３１４、ブロック選択回路３１６、同様に読取り／書込み回路、及びＩ／Ｏマルチプレクサを含んでもよい。システム制御論理回路３３０は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理３３０は、データ及び命令を別の制御回路から受信し、データをその制御回路に提供しており、その制御回路がホストと通信している。システム制御論理３３０は、メモリシステム３００の動作を制御するために、１つ以上の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。

１つの実施形態では、図６に示される全ての構成要素は１つの集積回路に搭載される。例えば、システム制御論理３３０、列制御回路３１０及び列制御回路３２０は基板の表面に形成され、メモリアレイ３０２はその基板の上方に形成されるモノシリックの３次元メモリアレイである（したがって、システム制御論理３３０、列制御回路３１０及び列制御回路３２０の上方である）。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。

通常、メモリアレイを組み込んだ集積回路は、アレイを多数の副アレイ又はブロックにさらに分割する。ブロックはさらに、１６，３２又は異なる数のブロックを含む部分にグループ化される。よく利用されるものとして、副アレイは、デコーダ、ドライバ、センス増幅器、及び入力／出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線及びビット線を横切るときにそのワード線及びビット線の抵抗及び容量によって生じる信号遅れ（即ちＲＣ遅れ）がとても大きいことがある。これらのＲＣ遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線及び／又はビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電源は、メモリサイクルにおいて同時にアクセスされるメモリセルの数の上限を決定し得る。結果として、大きなメモリアレイはしばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、及び入力／出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループと称する。集積回路は、１つ以上のメモリアレイを含んでもよい。

（電流制限を用いたセット）
上記したように、可逆的抵抗スイッチング素子２０２は、２以上の状態の間を可逆的にスイッチしてもよい。例えば、可逆的抵抗性スイッチング材料は、製造時の初期状態で高抵抗率であり、第１の電圧及び／又は電流の印加によって低抵抗率にスイッチしてもよい。可逆的抵抗性スイッチング材料は、第２の電圧及び／又は電流の印加によって高抵抗率状態に戻ってもよい。図７は、酸化金属可逆的抵抗スイッチング素子の１つの実施形態における電圧・電流を示す図である。ライン４００は、可逆的抵抗スイッチング素子が高抵抗率（Ｒ_ＯＦＦ）のときのＩ−Ｖ特性を示す。ライン４０２は、可逆的抵抗スイッチング素子が低抵抗率（Ｒ_ＯＮ）のときのＩ−Ｖ特性を示す。

可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流（ライン４０２参照）は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流（ライン４００）は、可逆的抵抗スイッチング素子が高抵抗率状態であることを示す。なお、異なるＩ−Ｖ特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。

図７Ａは、メモリセルの状態を読出すための１つの実施形態である回路を示す。図７Ａは、図１−５の実施形態に基づいたメモリセル４５０，４５２，４５４，４５６を含むメモリアレイの一部を示す。多数のビット線のうちの２つと多数のワード線のうちの２つが示されている。１つのビット線に対応する読出し回路が、トランジスタ４５８を介してそのビット線に接続される様子が示されている。トランジスタ４５８は、列デコーダー３１２によって印加されるゲート電圧によって制御され、対応するビット線を選択又は非選択する。トランジスタ４５８は、ビット線をデータバスに接続させる。書込み回路４６０（システム制御論理３３０の一部）はデータバスに接続されている。トランジスタ４６２はデータバスに接続しており、クランプ回路４６４（システム制御論理３３０の一部）によって制御されるクランプ装置として動作する。トランジスタ４６２はまた、コンパレータ４６６と参照電流供給源Ｉｒｅｆに接続されている。コンパレータ４６６の出力は、（システム制御論理３３０，コントローラー及び／又はホストへの）データ出力端子とデータラッチ４６８に接続されている。書込み回路４６０はまた、データラッチ４６８に接続されている。

可逆的抵抗スイッチング素子の状態を読み出そうとすると、全てのワード線にはまずＶｒｅａｄ（例えば、略２ボルト）が印加され、全てのビット線は接地される。次に、選択ワード線が接地される。例示を目的として、メモリセル４５０が読出されるために選択されると仮定する。１つ以上の選択ビット線は、（トランジスタ４５８をオンすることによって）データバスとクランプ装置（〜２Ｖ＋Ｖｔを受信するトランジスタ４６２）を介してＶｒｅａｄにプルされる。クランプ装置のゲートは、Ｖｒｅａｄよりも上であるとともに、ビットラインをＶｒｅａｄ程度に維持するために制御される。電流は、選択メモリセルによってＶｓｅｎｓｅノードからトランジスタ４６２を介してプルされる。Ｖｓｅｎｓｅノードはまた、高抵抗率状態の電流と低抵抗率状態の電流の間の参照電流Ｉｒｅｆを受信する。Ｖｓｅｎｓｅノードは、セル電流と参照電流Ｉｒｅｆの相違電流に応じて変動する。コンパレータ４６６は、Ｖｓｅｎｓｅ電圧とＶｒｅｆ-ｒｅａｄ電圧を比較してデータ出力信号を生成する。メモリセル電流がＩｒｅｆよりも大きい場合、メモリセルは低抵抗率状態であり、Ｖｓｅｎｓｅの電圧がＶｒｅｆよりも小さい。メモリセル電流がＩｒｅｆよりも小さければ、メモリセルは高抵抗率状態であり、Ｖｓｅｎｓｅの電圧がＶｒｅｆよりも大きい。コンパレータ４６６からのデータ出力信号はデータラッチ４６８でラッチされる。

図７を参照すると、高抵抗率状態（ライン４００参照）では、電圧ＶＳＥＴと十分な電流が印加されると、可逆的抵抗スイッチング素子は低抵抗率状態にセットされる。ライン４０４は、ＶＳＥＴが印加されたときの挙動を示す。電圧はある程度一定に保たれ、電流はＩｓｅｔ＿ｌｉｍｉｔに向けて上昇する。あるポイントで可逆的抵抗スイッチング素子はセットされ、装置の挙動はライン４０２に依存する。なお、可逆的抵抗スイッチング素子が最初にセットされるとき、装置をセットするのにＶｆ（形成電圧）が必要とされる。その後、ＶＳＥＴが用いられる。形成電圧ＶｆはＶＳＥＴより大きくてもよい。

低抵抗率状態（ライン４０２参照）では、電圧ＶＲＥＳＥＴと十分な電流（Ｉｒｓｅｔ）が印加されると、可逆的抵抗スイッチング素子は高抵抗率状態にリセットされる。ライン４０６は、ＶＲＥＳＥＴが印加されたときの挙動を示す。あるポイントで可逆的抵抗スイッチング素子はリセットされ、装置の挙動はライン４００に依存する。

１つの実施形態では、Ｖｓｅｔは略５ボルトであり、Ｖｒｅｓｅｔは略３ボルトであり、Ｉｓｅｔ＿ｌｉｍｉｔは略５μＡであり、Ｉｒｅｓｅｔ電流は３０μＡと同程度である。

電流がセット動作中に高くなり過ぎると、可逆的抵抗スイッチング素子は、高電流によってセット、そしてすぐにリセットする可能性がある。ある例では、可逆的抵抗スイッチング素子は、セットとリセットの間を振動する。他の予測不能な挙動もまた示し得る。そのような状況を防ぐために、電流がＩｓｅｔ＿ｌｉｍｉｔと同程度であるがすぐにリセット又は振動を引き起こすほどの大きさとならないような手法により、セット動作中の電流を制限するための技術がここに提案される。

セット動作中に電流を制限する１つの提案では、逆バイアスされているダイオードを介して可逆的抵抗スイッチング素子をセットする。例えば、図５を参照すると、セット動作中に逆バイアスされているダイオード２０４が提案されている。すなわち、導体２０８に導体２０６よりも高い電圧が印加され、ｎ^＋領域２４２とｐ^＋領域２４６の間に逆バイアスが生成される。ダイオードが逆バイアスされているので、ダイオードを介した電流及び可逆的抵抗スイッチングスイッチング素子を介した電流が制限される。この実施形態では、可逆的抵抗スイッチング素子をリセットするときに、ダイオードは順バイアスされる。このセット動作は、ダイオードと抵抗スイッチング素子に対して同様な極性を実現する電圧極性を導体に印加することによって、他のセル構造と同様に図１のメモリセル２００でも用いられる。

図８は、ダイオード２０４のＩ−Ｖ特性（対数表示）を示す。正電圧の範囲（順バイアス）では、グラフの右側に示されているように、電圧の増加に応じて電流は急激に増加する。負電圧の範囲（逆バイアス）では、ブレークダウンまで電流の増加はより緩やかである。逆バイアス時の大きな電流はダイオードを損傷させ得る。逆バイアスは電流制限回路を介して印加され、ダイオードに対する損傷を防ぐために電流が制限される。同様の電流制限は、リセット又はセット動作のために必要とされる前記したＩｓｅｔ＿ｌｉｍｉｔを提供する。

１つの実施形態では、ダイオードは低い逆ソフトブレークダウン電圧を有するように設計されている。そのような設計は、ｎ^＋領域とｐ^＋領域の間の領域の厚みを制限することで成し遂げられる。

図９は、酸化金属可逆的抵抗スイッチング素子とダイオードの電圧と電流のグラフである。ライン４００−４０６は上述したとおりである。ライン４２０は、逆バイアス時のダイオードのＩ−Ｖ特性を示す。ライン４２２は、ブレークダウンＶｂｄのときのダイオードのＩ−Ｖ特性を示す。ダイオードと可逆的抵抗スイッチング素子は直列に接続されており、それらには同一の電流が流れる。最も小さい電流を有する装置は、他の装置の電流を制限する。そのように、順バイアス中においては、ダイオードと可逆的抵抗スイッチング素子を有するメモリセルは、ライン４００，４０２，４０６に応じて動作する。リセットは、低抵抗率状態においてＶＲＥＳＥＴを印加することで行われる。メモリセルをセットしたい場合、メモリセルは逆バイアスされ、メモリセルはライン４２０とライン４２２に応じて動作する。電位Ｖｓｅｔ（例えば、−Ｖｓｅｔ）が可逆的抵抗スイッチング素子を介して印加されると、電流は上昇しようとする。電流が上昇すると、可逆的抵抗スイッチング素子はセットされる。ダイオードが逆バイアスされているので、そのダイオードのソフトブレークダウンにおける逆方向電流によって、電流上昇は制限される。その結果、急激なリセット、又はセットとリセットの間の振動が防止される。

図１０は、メモリセルをセットするための回路の概略図である。図１０は、４つのメモリセル５００，５０２，５０４，５０６を示しており、各々がダイオードと可逆的抵抗スイッチング素子を備えている。全アレイにおいては、４つよりも多いメモリセルが存在する。１つの実施形態では、メモリセルは図５の実施形態に基づいている。他の１つの実施形態では、図１のメモリセルが利用可能である。いずれにせよ、図２、３、又は４の構造も利用可能である。

図１０のメモリセル５００は、選択ワード線と選択ビット線の交差点にあるときに、セットするために選択される。各ワード線は、ＶＰＰと１／２ＶＰＰの間に接続されるトランジスタ５１０，５１２によって示される駆動回路を有している。１つの実施形態では、ＶＰＰ（略６−１０Ｖ）が集積回路で利用可能な最も大きい電圧である。トランジスタ５１０，５１２のゲートに０ボルトを印加すると、選択ワード線はＶＰＰに駆動される。トランジスタ５１０，５１２のゲートにＶＰＰを印加すると、非選択ワード線は１／２ＶＰＰに駆動される。略接地のバイアスが選択ビット線に印加され、ＶＰＰが選択ワード線に印加された場合、メモリセル５００のダイオードは、ダイオードの逆ブレークダウン電圧を超えてダイオードは逆バイアスされ、選択セルがセットされ得る。略接地のバイアスが選択ビット線に印加され、１／２ＶＰＰがワード線に印加されると、メモリセルをセットするのに十分な電圧差が得られない。

ＢＬ選択回路は、接続されたトランジスタ５２０，５２２を備える。各ビット線に１つのＢＬ選択回路が設けられているか、ビット線の異なる部分集合に対して選択的に接続されるＢＬ選択回路の集合が設けられている。トランジスタ５２０，５２２のゲートに０ボルトを印加すると、非選択ビット線は１／２ＶＰＰに駆動される。選択ビット線に対しては、トランジスタ５２０，５２２のゲートに１／２ＶＰＰが印加され、ノード５２１によってビット線は略接地のバイアスとなり、電流（選択メモリセルを介して流れる電流を示す）がノード５２１を流れる。

ノード５２１は、ゲート同士が接続されるトランジスタ５２４，５２６を有するカレントミラーに接続されている。他の回路（図１０に図示せず）が参照電流Ｉ_{ＬＩＭＲＥＦ}を供給する。１つの実施形態では、Ｉ_{ＬＩＭＲＥＦ}はＩｓｅｔ＿ｌｉｍｉｔと等しい。他の実施形態では、Ｉ_{ＬＩＭＲＥＦ}はＩｓｅｔ＿ｌｉｍｉｔを表わす。トランジスタ５２６を流れる電流Ｉ_ＳＥＴは、Ｉ_{ＬＩＭＲＥＦ}をミラーする。ノード５２１の電流がＩ_ＳＥＴに近づくと、ノード５２１の電圧（ＶＳＥＮＳＥと表示される）は上昇する。ＶＳＥＮＳＥは、ＶＳＥＮＳＥとＶ_ＲＥＦを比較するコンパレータ５３０に提供される。ＶＳＥＮＳＥがＶ_ＲＥＦと等しい場合、コンパレータ５３０の出力は、セット動作が検出されたことを示す。参照電圧Ｖ_ＲＥＦは、装置５２２を流れるメモリセル電流がＩｓｅｔ＿ｌｉｍｉｔと等しくなったこと（又は、僅かに高いこと）にＶＳＥＮＳＥの値が対応していることを示すように設定される。この回路は、メモリセルがセットされたときに電流がＩｓｅｔ＿ｌｉｍｉｔに近づくことを前提としており、この状態はコンパレータ５３０で検出される。コンパレータ５３０の出力は、Ｉ_{ＬＩＭＲＥＦ}を生成する回路を無効にするとともに、トランジスタ５３３のゲートに信号を提供することによってビット線を非選択にし、ビット線を１／２ＶＰＰにするために用いられる。

図１１は、セット動作中における図１０の回路の挙動を示すフローチャートである。ステップ５５０では、全てのワード線と全てのビット線が１／２ＶＰＰにバイアスされる。ステップ５５２では、例えば、トランジスタ５１０，５１２のゲートに０Ｖが印加され、選択ワード線がＶＰＰにバイアスされる。電圧ＶＰＰは、ダイオードを流れる１μＡ以上の逆電流を引き起こすのに十分であり、さらに、抵抗材料に加わる電圧が約２ボルトである。他の実施形態では、選択ワード線は、非選択ワード線上の電圧よりも少なくともダイオード降下分は大きい電圧にバイアスされる。ステップ５５４では、ＢＬ選択回路は、接地経路を用いて選択ＢＬを電流制限回路（電流ミラーとコンパレータ５３０）に接続させる。そのように、選択ビット線は、選択メモリセルの可逆的抵抗スイッチング素子をセットするのに十分な電圧差を提供するまで降下する。ステップ５５６では、セットが行われると、電流制限回路に基づいてビット線電圧が上昇する。ステップ５５８では、コンパレータ５３０は、ＶＳＥＮＳＥがＶｒｅｆにまで上昇したことを検出し、その結果、セット動作が検出される。ステップ５６０では、コンパレータ５３０の出力は、Ｉ_{ＬＩＭＲＥＦ}の生成を無効にするために用いられるとともに、１／２ＶＰＰの「保護」電圧をビット線に印加してメモリセルがオーバーセットされることを防止するために（例えば、急激なリセット、又はリセットとセットの間の振動を引き起こす）用いられる。図１１のプロセスは、１つのメモリセル又は平行して複数のメモリセルに対して実行される。他の実施形態は、選択ワード線が接地であるとともに、選択ＢＬが１／２ＶＰＰよりも少なくともダイオード降下分だけ大きい電圧への経路を有する実装を備えている。

図１２は、メモリセルをセットするための回路の第２実施形態の概略図である。図１２と図１０の回路の相違は、図１２の回路が三重ウェル技術を利用することである。即ち、ｐ−ウェル（ｐ基板内のｎ−ウェル内のｐ−ウェルである）にｎｍｏｓを配置することにより、負電圧が利用可能となる。負電圧の利用によって、全ての電圧が１／２ＶＰＰ分減少することができる。この配置は電力を節約し、回路上のストレスを緩和する。

１つの実施形態では、セット動作の実施前にメモリセルが読み出される。次に、セットされる予定であるとともに高抵抗率状態であるこれらメモリセルのみがセットされる。セットされる予定であるが低抵抗率状態であるメモリセルはセットされる必要がない。

図１２は、４つのメモリセル５７０，５７２，５７４，５７６を示しており、各々はダイオードと可逆的抵抗スイッチング素子を有する。メモリセル５７０は、選択ワード線と選択ビット線の交差点において、セットするために選択される。各ワード線は、１／２ＶＰＰと接地の間に接続されるトランジスタ５８０，５８２によって示される駆動回路を有している。トランジスタ５８０，５８２のゲートに０ボルトを印加すると、選択ワード線は１／２ＶＰＰに駆動される。トランジスタ５８０，５８２のゲートに１／２ＶＰＰを印加すると、非選択ワード線は０ボルトに駆動される。略−１／２ＶＰＰのバイアスが選択ビット線に印加され、１／２ＶＰＰが選択ワード線に印加されると、メモリセル５７０のダイオードは、ダイオードの逆ブレークダウン電圧を超えてダイオードは逆バイアスされ、セル５７０がセットされる。略−１／２ＶＰＰのバイアスが選択ビット線に印加され、０ボルトがワード線に印加されると、メモリセルをセットするのに十分な電圧差が得られない。

ＢＬ選択回路は、接続されたトランジスタ５８４，５８６を備える。各ビット線に１つのＢＬ選択回路が設けられているか、ビット線の異なる部分集合に対して選択的に接続されるＢＬ選択回路の集合が設けられている。トランジスタ５８４，５８６のゲートに−１／２ＶＰＰを印加すると、非選択ビット線は０ボルトに駆動される。選択ビット線に対しては、トランジスタ５８４，５８６のゲートに０ボルトが印加され、装置５９０によってビット線は略−１／２ＶＰＰのバイアスとなり、電流（選択メモリセルを介して流れる電流を示す）が電流制限回路を流れる。

トランジスタ５８６は、ゲート同士が接続されるトランジスタ５８８，５９０を有するカレントミラーに接続されている。他の回路（図１２に図示せず）が参照電流Ｉ_{ＬＩＭＲＥＦ}を供給する。トランジスタ５８６の電流がＩ_ＳＥＴに近づくと、ノード５２１の電圧（ＶＳＥＮＳＥと表示される）は上昇する。ＶＳＥＮＳＥは、ＶＳＥＮＳＥとＶ_ＲＥＦを比較するコンパレータ５９４に提供される。ＶＳＥＮＳＥがＶ_ＲＥＦと等しい場合、コンパレータ５９４の出力はセット動作が検出されたことを示しており、参照電流Ｉ_{ＬＩＭＲＥＦ}の生成が無効にされるとともに、ビット線が接地される。

図１２の回路は、異なる電圧レベルが用いられる以外（上記したように）、図１０の回路に類似した動作をする。したがって、図１１のフローチャートは、電圧に関するいくつかの変更とともに図１２のの回路にも適用される。例えば、ステップ５５０では、ワード線とビット線は０ボルトにバイアスされる。ステップ５５２では、選択ワード線は１／２ＶＰＰにバイアスされる。ステップ５５４では、ビット線は、−１／２ＶＰＰへの経路を用いて電流制限回路に接続される。選択メモリセルを介した電圧はＶＰＰ（−１／２ＶＰＰから＋１／２ＶＰＰ）である。

容量性放電を利用したセット
ある実施形態では、メモリセルを流れる電流を制御及び／又は制限する回路がメモリセルから離れて設けられてもよい。この距離は、モノシリックな３次元メモリアレイにとって大きな問題となり得る。３次元メモリアレイでは、制御回路が基板表面上にあり、メモリセルが３次元メモリアレイの上側層上にある（上述）。この距離によって、導電経路が長くなり、その結果、配線に比較的大きな容量が形成される。場合によっては、メモリセルがセットされると、次に、配線上の容量充電がメモリセルを介して消散され、それにより、余分な電流が可逆的抵抗スイッチング素子を流れる。この余分な電流は、素子をリセットするのが困難又は不可能なほどの低い抵抗値にまで可逆的抵抗スイッチング素子をセットするかもしれない。一つの提案は、セット動作中にビット線とデータバスを放電させることによって、セット完了後に不要な電流がメモリセルを介して駆動されないようにすることである。この実施形態では、セット動作中にダイオードは順バイアスされ、Ｖｓｅｔがパルスとして印加される。Ｖｓｅｔパルスは可逆的抵抗スイッチング素子をセットするのに必要な時間よりも短い。これにより、余分な電荷は、ビット線及びデータバスからの放電にのみ提供され、Ｖｓｅｔパルスによって提供されない。ある実施形態では、セット動作に続いて、セット動作が成功したか否かを見るための検証動作が行われる。失敗の場合、セット動作は再実行される。

図１３は、上記した容量性放電を利用するメモリセルをセットするために用いられる回路の１つの実施形態を示す概略図である。ある実施形態では、各ビット線にそのような回路が１つ設けられていてもよく、あるいは、そのような回路の集合が設けられており、異なるビット線の集合に選択的に接続されてもよい。

図１３の回路は、図１〜５に関連して上記したように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル６０２を含む。メモリセル６０２は、キャパシタ６０４を有するビット線ＢＬに接続されている。１つの実施形態では、キャパシタ６０４は約１ｐｆである。ビット線ＢＬは、ＢＬ選択回路を介してデータバスに接続されている。１つの実施形態では、各ビット線にＢＬ選択回路が設けられており、各ビット線にデータバス線が設けられている。メモリシステム用の制御回路は、列選択信号ＣＳＧ＜１５：０＞及びＸＣＱ＜３：０＞を様々なＢＬ選択回路に送り、どのビット線がデータバスに接続すべきかを特定する。適切な１つの信号ＣＳＧ＜１５：０＞がインバータ６１４の入力に提供され、適切な１つの信号ＸＣＱ＜３：０＞がインバータ６１４の電源ピンに提供されていると、関連するビット線ＢＬが選択されたときにインバータ６１４の出力ＸＣＳＥＬが０ボルトになる。それ以外では、インバータ６１４の出力ＸＣＳＥＬはＶＰＰとなる。信号ＸＣＳＥＬはトランジスタ６１０，６１２のゲートに提供される。インバータ６１４のＸＣＳＥＬがＶＰＰの場合、０．７Ｖ（略ダイオード降下分）の非選択ビット線電圧ＵＢＬがトランジスタ６１２を介してビット線に提供される。インバータ６１４のＸＣＳＥＬが０ボルトの場合、データバスがトランジスタ６１０を介してビット線に接続される。寄生容量６０８を含むデータバスがトランジスタ６０６に接続される。トランジスタ６０６のゲートはパルスを受信する。パルス間において、データバスはフローティングである。パルス中（負パルス）において、ＶＰＰが（トランジスタ６０６を介して）データバスに提供され、データバスの寄生容量６０８を充電する。ＢＬ選択回路が選択されると、データバスからの電荷がビット線ＢＬとその容量６０４を充電する。ＶＰＰへの経路が遮断されると、ビット線がフローティングし、ビット線ＢＬ（及び容量６０４）の電荷がメモリセル６０２を介して放電する。１つの実施形態では、ダイオードは順方向バイアスされ、正電圧のみが利用可能である。

図１４は、図１３の回路を実行するためのプロセスに関わる１つの実施形態のフローチャートである。図１４のプロセスは、１つのメモリセルに対して実行されてもよく、複数のメモリセルに対して同時に実行されてもよい。ステップ６３０では、選択ワード線は接地される。非選択ワード線は、ＶＰＰ−０．７Ｖである。ステップ６３２では、選択ビット線がＶＰＰとなる。これは、図示されるパルス（ＸＳＡ＿ＥＮＡＢＬＥ）をトランジスタのゲートに印加するとともに、適切な選択信号ＣＳＧ＜１５：０＞，ＸＣＱ＜３：０＞を印加することによって、数十ナノ秒で達成される。非選択ビット線は０．７Ｖである。ステップ６３４では、ＶＰＰへの経路は、パルス（ＸＳＡ＿ＥＮＡＢＬＥ）がオーバーしたことにより遮断される。したがって、データバスとビット線はフローティングである。ステップ６３４でビット線がＶＰＰである間は、メモリセルの可逆的抵抗スイッチング素子はセット動作を実行するのに十分な電圧を受信し続ける。しかしながら、ＶＰＰの印加継続時間はセットを生じさせるには十分な長さではない。１つの実施形態では、可逆的抵抗スイッチング素子は、セットするのに数百ナノ秒を必要とする。しかしながら、ＶＰＰは数十ナノ秒のみ提供される。ＶＰＰへの経路が遮断されるので、ステップ６３６では、ビット線容量（及び、実施形態によっては、選択信号の動作に依存してデータバス容量も）が、可逆的抵抗スイッチング素子を含むメモリセルを介して消散する。容量性の電荷の消散による余分な電荷は、セット動作を終了させるのに十分である。

ある実施形態では、容量性電荷の消散による余分な電荷がセット動作を終了させるのに十分でないこともある。したがって、ある実施では、図１５のプロセスがメモリセルのセットを実行するために用いられる。図１５のステップ６５０では、図１４のプロセスが実行される。ステップ６５２では、検証動作が実行され、メモリセルがセットされたかどうかを見る。１つの実施形態では、（Ｖｒｅｓｅｔ未満の）読出し電圧が印加される。メモリセルを介して検出された電流に基づいて、制御回路は可逆的抵抗スイッチング素子が高抵抗率状態又は低抵抗率状態のいずれにいるのかを決定する。メモリセルが低抵抗率状態であると検証されると（ステップ６５４参照）、ステップ６５６では、メモリセルがセット動作から非選択となる。メモリセルが低抵抗率状態であると検証されないと（ステップ６５４参照）、プロセスのループはステップ６５０に戻り、繰返される。なお、図１５のプロセスは、本明細書に開示される他の手法を用いて、メモリセルをセット又はリセットすることも可能であることに留意されたい。

上記した容量性放電方法は、セット動作中にメモリセルを流れる最大の電気的電荷を制限する。セット中の最大の電気的電荷は、セット前にビット線に印加される電圧とビット線の容量（及び、追加的にはビット線に接続されるデータバスも）に依存している。最大の電気的電荷は、メモリセル内のダイオードの抵抗に対して無関係である。これにより、セット動作後のＲｏｎが高くなる。高いＲｏｎによって、可逆的抵抗スイッチング素子をリセットするために必要とされる電流のＩｒｅｓｅｔが低くなる。リセット動作中にビット線が十分な電圧に維持されるので、ダイオードはそのようなＩｒｅｓｅｔを提供可能である。

上記したように、選択ビット線は充電されるとともに、事前に充電された装置（トランジスタ６０６）のオン・オフによって分離される。事前に充電された装置はデータバスに接続されており、データバスは選択ビット線に接続されている。図１４の方法に対する他の改善は、セット時にメモリセルを流れる電流の増加を検出し、その検出結果を利用してビット線を除外することである。列検出回路は、セルを流れる電流の時間を減少させるけれども、放電よりもずっと速くビット線を除外レベルにまで降圧させる。

図１６は、上記の容量性放電を利用してメモリセルをセットするために用いられる回路の他の実施形態の概略図である。ある実施形態では、各ビット線にそのような回路が１つ設けられていてもよく、異なるビット線のグループに選択的に接続されるそのような回路のグループが設けられていてもよい。

ある実施形態では、最初にワード線を選択することが望まれる。なぜなら、モノシリックな３次元メモリアレイでは、ワード線の選択は遅い。電荷は、図１６に示されるような電荷共有によって、ビット線容量に素早く置かれる。追加のキャパシタは、事前充電時間中に回路内で利用可能な最大電圧にまで充電される。次に、ビット線が選択され、電荷共有装置７１０がターンオンしてこのキャパシタをビット線に接続させる。接続されたキャパシタは、容量比によって決定されるセット動作の要求電圧に素早く達し、電荷共有装置は遮断される。セット動作は、ビット線が電荷移送を受信した後に発生する。なぜなら、可逆的抵抗スイッチング素子をセットするために、電荷を移送するよりも長い時間がかかるからである。

図１６の回路は、図１〜５に関連して上記したように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル７０２を含む。メモリセル７０２はキャパシタ７０４を有するビット線ＢＬに接続されている。１つの実施形態では、キャパシタ７０４は１ｐｆである。ビット線ＢＬは、ＢＬ選択回路を介してデータバスに接続されている。１つの実施形態では、各ビット線にＢＬ選択回路が設けられており、多数のビット線が複数線データバスに接続されている。図１６のＢＬ選択回路は、図１３のビット線選択回路と同一である。

データバスは、トランジスタ６１０を介してビット線に接続されている。キャパシタ７１２（例えば、２ｐｆ）を有するデータバスが、電荷共有を制御するトランジスタ７１０に接続されている。トランジスタ７１０のゲートはパルス（ＸＰＧ＿ＰＵＬＳＥ）を受信する。パルス間において、データバス（ノードＳＥＬＢ）はフローティングであるとともにノードＧＳＥＬＢから分離されている。パルス中（負パルス）において、データバス（ノードＳＥＬＢ）はＧＳＥＬＢに接続されている。キャパシタ７０８（例えば、０．５ｐｆ）はＧＳＥＬＢから接地に接続される。

ＶＰＰとＧＳＥＬＢに接続されるトランジスタ７０６は、パルス（ＸＳＡ＿ＥＮＡＢＬＥ）を受信する。パルス間において、ＧＳＥＬＢはフローティングである。負パルス中において、ＶＰＰは、電流制限なしでＧＳＥＬＢを充電させるために用いられる。トランジスタ７１０がそのゲートにパルスを受信すると、ＧＳＥＬＢの電荷がＳＥＬＢを（ＶＰＰ）ｘ（データバスの容量）／（データバスの容量＋ＧＳＥＬＢの容量）にまで充電する。ＳＥＬＢの電荷は、図１３に記載されているのと同様に、ビット線に移送される。

図１６の回路はまた、ＧＳＥＬＢの電圧を参照Ｖｒｅｆと比較するコンパレータ７２０を含む。コンパレータがデータバスとビット線の放電を感知すると、セットが成功したと判断し、メモリセルがセットされたことを示すセット検出信号を出力する。コンパレータ７２０の出力はメモリセルの制御ロジックに提供される。

図１７は、図１６の回路の動作のための様々な実施形態を説明するタイミング図である。ｔ１とｔ２の間において、信号ＸＳＡ＿ＥＮＡＢＬＥによってパルスがトランジスタ７０６に印加される。これにより、図示されるように、電流制限なしでＧＳＥＬＢに電荷が充電される。ｔ３とｔ４の間において、信号ＸＰＧ＿ＰＵＬＳＥによってパルスがトランジスタ７１０に印加される。これにより、電荷がＳＥＬＢと共有される。図１７に示されるように、ＢＬ選択回路によって電荷がビット線と共有される。ある例では、１回の反復によってメモリセルがセットされる。他の実施形態では、２つのパルス（ＧＳＥＬＢの充電と電荷の共有）の複数回の反復が、メモリセルがセットされるまで（ｔ５参照）、ビット線の電荷を増加させるために用いられる。

図１８は、上記した容量放電を利用してメモリセルをセットするために用いられる回路の他の実施形態の概略図である。いくつかの実施形態では、各ビット線にそのような回路が設けられていてもよく、異なるビット線のグループに選択的に接続されるそのような回路のグループが設けられていてもよい。図１８の回路では、メモリセルが新しい状態にスイッチされる前に、ビット線選択装置がターンオフされる。

図１８の回路は、図１〜図５に関連して上記されるように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル７５０を含む。メモリセル７５０は、キャパシタ７５２を有するビット線ＢＬに接続されている。ビット線ＢＬは、ＢＬ選択回路を介してデータバスに接続されている。１つの実施形態では、各ビット線にＢＬ選択回路が設けられており、多数のビット線が複数線データバスに接続されている。

キャパシタ７６６を有するデータバスが、そのゲートが接地されているトランジスタ７６４を介してノードＧＳＢに接続されている。ノードＧＳＢは、図１６のコンパレータ７２０のように動作するコンパレータ７８０に接続されている。コンパレータ７８０の出力は、メモリシステムの制御ロジックに提供される。ＶＰＰとＧＳＢに接続されるトランジスタ７６０は、パルス（ＰＧパルス）を受信する。パルス中において、ＧＳＢはフローティングしている。パルス間において、ＶＰＰはＧＳＢを充電するために用いられ、それはデータバスを充電する。選択信号ＸＣＱ＜３：０＞と「デコーダ出力」に基づいて、ＢＬ選択回路は、上記したようにメモリセル７５０をセットするために、データバスの電荷を選択ビット線と共有させる。

図１８のＢＬ選択回路はトランジスタ７６８、トランジスタ７７０、インバータ７７２、パスゲート７７４及びパスゲート７７６を含む。円７７８はパスゲート７７４，７７６の詳細（４つの内部トランジスタとインバータ）を提供する。パスゲートは入力（ｉ）、出力（ｏ）、トップノード（ｔ）及びボトムノード（ｂ）を有する。入力（ｉ）が正電圧の場合、出力（ｏ）はボトムノード（ｂ）の信号を受信する。入力（ｉ）が負又は０電圧の場合、出力（ｏ）はトップノード（ｔ）の信号を受信する。パスゲート７７６はＰＧパルスを受信する（トランジスタ７６０によって受信されるものと同一である）。パルス中において（正電圧）、「デコーダ出力」が正電圧を用いてビット線を選択していれば、パスゲート７６６のボトムノードの入力である適切な１つのＸＣＱ＜３：０＞は、パスゲート７６６の出力に提供されるとともに、パスゲート７４４の出力に移送される。適切な１つのＸＣＱ＜３：０＞は、選択ビット線に対してＶｐｇ（セットのために用いられる電圧）であり、非選択ビット線に対してＶＰＰである。トランジスタ７６８のゲートがＶＰＰを受信すると、ビット線がデータバスからカットされる。トランジスタ７６８のゲートがＶｐｇを受信すると、データバスの電荷をビット線と共有する。なお、トランジスタ７６８のゲート電圧（Ｖｐｇ）は、トリムオプションによって、一時的な電流を制御するために設定される。

パスゲート７７６に入力するパルス間において、ＶＰＰはパスゲート７７６とパスゲート７４４の出力に転送され、次に、トランジスタ７６８のゲートに提供されてビット線がデータバスからカットされる。ＸＣＱ＜３：０＞又は「デコーダ出力」がビット線を選択しても、ＶＰＰがトランジスタ７６８のゲートにパスされ、ビット線がデータバスからカットされる。

図１８Ａは、図１８の回路の動作に関する１つの実施形態を示すフローチャートである。ステップ７８８では、選択ワード線が接地される。ステップ７９０では、上記で説明したように、ＰＧパルスのパルス間においてＶＰＰをノードＧＳＢに転送させることによって、ノードＧＳＢとデータバスが充電される。ステップ７９２では、上記したように、ＢＬ選択回路を利用してビット線をデータバスに接続することにより、データバスの電荷がビット線と共有される。ステップ７９４では、ビット線がデータバスからカットされ、ビット線がフローティングとなる。この結果、ビット線は、ステップ７９６においてメモリセル７５０を介して放電する。いくつかの実施形態では、図１８Ａのプロセスの１つの反復でもメモリセルをセットするのに十分である。他の実施形態では、メモリセルをセットするのに複数の反復が必要である（例えば、図１７又は図１５のプロセスを参照）。

図１３，１６，１８の回路は、セット電流よりもセット動作中の電気的電荷の量を制限する。

パルスリセット
これまでの実施形態では、可逆的抵抗スイッチング素子は、Ｖｒｅｓｅｔを印加して大きな電流を可逆的抵抗スイッチング素子に流すことでリセットされる。ステアリング素子としてダイオードを利用するメモリセルでは、セットとリセットの間での振動又は大きくて十分な電流の提供を失敗するということをリセット動作中に経験する可能性がある。本明細書で提案される１つの解決方法では、セット電圧以上の電圧を短いパルス時間（数十ナノ秒のオーダー）で印加することによってリセットを実行することである。パルスは、セット動作に必要とされるものよりも短いが、リセット動作又は複数パルスに分割されたリセット動作にとっては十分に長い。これにより、セット動作が発生しないこと、そしてセットとリセットの間での振動も発生しないことが保証される。短いパルスの印加後に、メモリセルがリセットされたかどうかを見るためにメモリセルは検証される。リセットが検証されなければ、他のパルスが印加される。このプロセスは、メモリセルがリセットされるまで続けられる。１つの実施形態では、ダイオードはリセット中に順バイアスされ、正電圧のみが用いられる。

図１９は、上記した短いパルスを利用してリセットを実行する回路の１つの実施形態である。図１９の回路は、図１〜５に関連して上記したように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル８００を含む。メモリセル８００はキャパシタ８０２を有するビット線ＢＬに接続されている。１つの実施形態では、キャパシタ８０２は１ｐｆである。ビット線ＢＬは、ＢＬ選択回路を介してデータバスに接続されている。１つの実施形態では、各ビット線にＢＬ選択回路が設けられていてもよく、多数のビット線が複数線データバスに接続されていてもよい。

図１９のＢＬ選択回路は、トランジスタ８１０、トランジスタ８１６、インバータ８１４を含む。インバータ８１４は、適切な１つの選択信号ＣＳＧ＜１５：０＞をその入力に受信する。１つの実施形態では、ＣＳＧ＜１５：０＞は、デコーダからの１６ビットバスである。インバータ８１４の上側電源入力は、メモリシステム制御回路から短いパルスＰを受信する。このパルスは、上記した短いリセットパルスを調整及び発生させる。パルスＰを受信している間、適切な１つの選択信号ＣＳＧ＜１５：０＞の反転値がインバータ８１４の出力に提供され、トランジスタ８１０，８１６のゲートに提供される。したがって、ビット線が選択されると、パルスＰを受信している間、０ボルトがトランジスタ８１０，８１６のゲートに印加される。ビット線が選択されなければ、パルスＰを受信している間、ＶＰＰボルトがトランジスタ８１０，８１６のゲートに印加される。パルス間では、ＶＰＰボルトがトランジスタ８１０，８１６のゲートに提供される。０ボルトがトランジスタ８１０のゲートに印加されると、ビット線ＢＬは、トランジスタ８１０を介してデータバスと通信する。ＶＰＰがトランジスタ８１０，８１６のゲートに印加されると、非選択ビット線電圧ＵＢＬがトランジスタ８１６を介してビット線に印加される。１つの実施形態では、ＵＢＬは接地電圧である。

データバスがキャパシタ８０６とトランジスタ８０４に接続されている。トランジスタ８０４のゲートに印加されるData_bit_Enable信号はロー（イネーブル）のとき、ＶＰＰがトランジスタ８０４を介してデータバスに提供される。したがって、トランジスタ８１０がデータバスとビット線の通信を許容すると、ビット線はＶＰＰとなる。トランジスタ８１０がビット線をデータバスからカットすると、ビット線は装置８１６によって０ボルトとなる。そのように、ビット線は、パルスＰに対して継続時間において同等の短いパルスであるが極性が反対のものとなる。制御回路は、セットを生じさせるには短すぎるパルスＰを提供する。１つ又は複数のパルスは、リセットを生じさせる。

図２０は、図１９の回路を実行するプロセスの１つの実施形態を記述するフローチャートである。ステップ８３０では、選択ワード線が接地される。非選択ワード線はＶＰＰから０．７Ｖを引いた電圧に保持される。ステップ８３２では、適切にData_bit_Enableをアサートすることにより、データバスが選択されてＶＰＰとなる。ビット線は全て低い電圧のままである（例えば、０ボルト）。ステップ８３４では、上記したように、ＢＬ選択回路を介して短いパルスが印加される間に、ビット線がデータバスに接続される。この短いパルスはリセットを生じさせるが、セットを生じさせない。ステップ８３６では、検証動作が実施され、メモリセルの抵抗を検出し、リセットが起きたかどうかを検出する。例えば、Ｖｒｅｓｅｔ未満の電圧が印加され、メモリセルを流れる電流が測定されることによって、メモリセルが高抵抗率状態か低抵抗率状態かが決定される。メモリセルがリセット状態（ステップ８３８）でなければ、プロセスループがステップ８３４に戻り、他のパルスが印加される。メモリセルがリセットされたと検証されたら、ステップ８４０でビット線は非選択となり、メモリセル８５０は追加のリセット動作を受けない。

図２０のプロセスはパルス間で検証ステップを利用する。この検証ステップはリセットプロセスを遅速化させる。図２１は、短いパルスを利用してリセットプロセスを実行する回路の概略図であるが、分離した検証ステップを利用しない。したがって、リセットプロセスの速度を速くする。

図２１の回路は、図１〜５に関連して上記したように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル８５０を含む。メモリセル８５０はキャパシタ８５２を有するビット線ＢＬに接続されている。１つの実施形態では、キャパシタ８５２は１ｐｆである。ビット線ＢＬは、ＢＬ選択回路を介してデータバスに接続されている。１つの実施形態では、各ビット線にＢＬ選択回路が設けられていてもよく、多数のビット線が複数線データバスに接続されていてもよい。図２１のＢＬ選択回路は図１９のビット線選択回路と同一である。データバスはキャパシタ８５８（例えば、２ｐｆ）を含む。

データバスは、トランジスタ８５６に接続されている。トランジスタ８５６のゲートにＶｒｅａｄ−Ｖｔｈ（略３ボルト）が印加され、電流がデータバスとノードＡの間を流れる。トランジスタ８５４は、図１９のトランジスタ８０４と同様の動作をする。トランジスタ８５４は、そのゲートに信号SA_ENABLEを受信し、それに応答してＶｒｅａｄ（略４ボルト）をノードＡに提供する。

ビット線のパルス中に、メモリセルはＶｒｅａｄを経験する。メモリセルが導通状態であると、メモリセルは低抵抗率状態であり、データバス及びノードＡの電圧が降下する。この電圧降下は、ノードＡの電圧と参照電圧Ｖｒｅｆを比較するコンパレータ８６０で検出される。メモリセルが高抵抗率状態にリセットされると、メモリセルは導通状態ではなくなり、電圧が上昇する。この電圧上昇はコンパレータ８６０で検出される。したがって、コンパレータ８６０の出力は、パルス中にメモリセルの状態を提供する。メモリセルの制御ロジックは、並列にリセットされるメモリセルがリセットされて非選択となる経過を記録する。そのように、分離した検証ステップは不要である。

図２１Ａは、図２１の回路を動作させるプロセスの１つの実施形態を記述するフローチャートである。ステップ８７０では、選択ワード線が接地される。ステップ８７２では、Data_bit_Enable信号を適切にアサートすることによって、データバスが選択されてＶｒｅａｄとなる。ビット線は全てロー電圧のままである（例えば、０ボルト）。ステップ８７４では、上記したように、ＢＬ選択回路を介して短いパルスが印加される間は、選択ビット線がデータバスに接続される。この短いパルスはリセットを生じさせるが、セットは生じさせない。ステップ８７４の短いパルス中に、メモリセルを流れる電流が検出され、その検出を示すものがメモリセルの制御ロジックに提供される。パルス中の検出がリセットが発生したことを確認すると、制御ロジックはビット線を非選択とし、メモリセル８５０には他のリセット動作（ステップ８７８）が行われない。

ある実施形態では、所定数のパルスを印加する図２１Ａのプロセスの所定回の反復後に、メモリセルがリセットされていなければ、システム制御ロジック３３０は、メモリセルが固まってしまったか不良品であると結論する。その場合、メモリセルは余剰のメモリセルと置き換えられる。データ構造は、不良品のメモリセルと置換メモリセルの相関関係を維持する。参照としてその全体が本明細書に組み込まれる米国特許第６，８６８，０２２号では、不良品のメモリセルを取り換えて、余剰のメモリセルを提供及び利用する実施形態の集合が開示されている。

ある実施形態では、上記したリセット動作が並列して複数のメモリセルに対して実行される。例えば、８以上メモリセルが同時にリセットされる。特定のメモリセルが正確にリセットされたことが検出されると、システム制御ロジック３３０（又は、リセットプロセスで用いられる他の回路）は特定のメモリセルがリセットされたことの指示を記憶し（ラッチ又は他の記憶装置）、その特定のメモリセルに対して追加のリセット動作が行われない。

リセットを実行するための上記スキームを利用する１つの実施形態は、セットを実行するためのシステムと統合される。セットを実行するためのシステムは、電圧レベルが増加する長いセットパルスをメモリセルに印加することを含む。例えば、図２２は、電圧レベルが増加する（Ｖｓｅｔｒａｍｐとして示されている）パルス８８０を示す。メモリセルを流れる電流は電圧パルス中に検出される。セット電流が検出されると、パルスは終了する。例えば、ポイント８８２はメモリセルがセットされたことを示す。そのとき、電流がスパイクしており（カーブ８６６参照）、これは、メモリセルが低抵抗率状態に移行したことを示す。セットされているメモリセルの電圧はすぐに降下し、ほぼフラットになり（セットはまだ検出されている）、次に（メモリセルのための）パルスが終了するとゼロボルトにまで降下する。このように、セットのための最小電圧レベルが印加される。メモリセル内のダイオードは電流を制限するとともにセット電圧パルスの高さによく依存しているので、セット中の最小電流はメモリセルを流れる。

図２２に関連して説明したセット動作を成し遂げるために、追加の構成要素を有する図２１の回路が利用される。図２２Ａは、図２１の回路の部分（構成要素８１０，８１４，８１６，８５０，８５２，８５８，８５６）に加えて、追加の構成要素８９０，８９２，８９４，８９６を示す。ゲートが接地されているトランジスタ８５６は、コンパレータ８９０に接続されている。コンパレータ８９０の他の入力はＶ_ＲＥＦであり、Ｖ_ＲＥＦはＶｓｅｔｒａｍｐに対して傾斜が比例している。セットが検出されたかどうかを示すコンパレータ８９０の出力は、回路８９６に報告される。回路８９６は、カレントミラーに対して参照電流Ｉｒｅｆを生成する。カレントミラーはｐｍｏｓトランジスタ８９２，８９４を含んでおり、トランジスタ８９２，８９４のソースはいずれもＶｓｅｔｒａｍｐに接続されている。トランジスタ８９２を流れる電流はＩｒｅｆのミラーである。

動作において、選択ワード線ＷＬは接地される。上記したように、Ｖｓｅｔｒａｍｐ（電圧レベルが増加する長いセットパルス）は、カレントミラーに印加される。電圧レベルが増加する長いセットパルス（Ｖｓｅｔｒａｍｐ）はカレントミラーからデータバスに提供される。ビット線ＢＬは、ＢＬ選択回路を利用して長いパルスの間においてデータバスに接続されている。パルス中にコンパレータ８９０によって電流が検出される。コンパレータ８９０によって電流スパイクが検出されると、Ｉｒｅｆ回路８９６とシステム制御ロジック３３０に指示が伝達される。メモリセルがセットされたことの指示に応答して、Ｉｒｅｆ回路８９６はカレントミラーにＩｒｅｆを提供するのを停止し、それに代えて、メモリセルに提供される電圧パルスを停止するために、０ａｍｐ（又はとても小さな電流）を提供する。ある実施形態では、システム制御ロジック３３０は、メモリセルがセットされたことの指示に応答して、パルス（Ｖｓｅｔｒａｍｐ）を終了させる。状態変化を検出するときに、電圧のプログラミング及びプログラミングの停止中におけるメモリセルの検出に関するより多くの情報は米国特許第６，５７４，１４５号で見ることができ、参照としてその全体が本明細書に組み込まれている。

セットとリセットの賢い検出
上記したように、セット中に可逆的抵抗スイッチング素子がオーバーセットされる可能性があり、それにより、リセット又はセットとリセットの間で振動してしまう。同様に、リセット中に可逆的スイッチング素子がオーバーリセットされる可能性があり、それにより、セット又はセットとリセットの間で振動してしまう。他の提案する解決方法は、即時に可逆的抵抗スイッチング素子をテストしてリセット（又はセット）することであり、これにより、反対動作又は振動が始まる前にプログラミングプロセスをとても素早く停止させる。

図２３は、リセット及びセット動作の高速検出を提供する回路である。回路は、図１〜５に関連して上記したように、可逆的抵抗スイッチング素子とダイオードを有するメモリセル９５０を示す。メモリセル９５０は、列制御回路からの列選択信号に応答してビット線ドライバ９５２によって駆動されるビット線ＢＬに接続されている。電圧は、トランジスタ９５４からドライバ９５２に提供される。図２３は、ＶＷＲ−Ｖｔの電圧をビット線に向けて駆動するトランジスタ９５４を示している。ＶＷＲは書込み電圧であり、Ｖｔはトランジスタ９５４の閾値である。リセット動作を実行すると、Ｖｒｅｓｅｔ（図７参照）のように、ＶＷＲ−Ｖｔは可逆的抵抗スイッチング素子をリセットする電圧である。セット動作を実行すると、Ｖｓｅｔ（図７参照）のように、ＶＷＲ−Ｖｔは可逆的抵抗スイッチング素子をセットする電圧である。

図２３の検出回路は２つのカレントミラーを含む。第１カレントミラーは、トランジスタ９５４，９５６を含む。ノードＸの電流は、ビット線が選択されたときにビット線ＢＬを流れる電流を示す。ノードＹの電流は、ノードＸの電流のミラーである。第２カレントミラーは、トランジスタ９５８，９６０を含む。トランジスタ９６０は、システム制御ロジック内の回路から参照電流Ｉ_{ＲＥＦＤＥＴ}を受信する。トランジスタ９５８は、Ｆｉｇｈｔと示されるノードにおいてトランジスタ９５６に接続されている。したがって、２つのカレントミラーはノードＦｉｇｈｔによって接続されている。相互に接続されるカレントミラーの端子はミラー端子（ミラーされている端子とは逆である）であり、２つのカレントミラーから接続されるこれら端子は別々に動作しようとすることがあり、そのため、接続端子はＦｉｇｈｔと示されている。ノードＸにおける第１カレントミラーの電流がＩ_{ＲＥＦＤＥＴ}よりも大きい場合、Ｆｉｇｈｔにおける電圧は高くなる。ノードＸにおける第１カレントミラーの電流がＩ_{ＲＥＦＤＥＴ}よりも小さい場合、Ｆｉｇｈｔにおける電圧は小さくなる。Ｆｉｇｈｔにおける電圧はインバータ９６２に提供される。インバータ９６２の出力は、ＡＮＤゲート９６６と反転されたＡＮＤゲート９６４の入力に提供される。ＡＮＤゲート９６６の他の入力は、ＲＳＴ＿ＭＯＤＥと示されるシステム制御ロジックからの信号である。ＲＳＴ＿ＭＯＤＥは、図２３の回路が可逆的抵抗スイッチング素子をリセットしようとするときにハイにアサートされており、それ以外はローである。ＡＮＤゲート９６４の他の入力は、ＳＥＴ＿ＭＯＤＥと示されるシステム制御ロジックからの信号である。ＳＥＴ＿ＭＯＤＥは、図２３の回路が可逆的抵抗スイッチング素子をセットしようとするときにハイにアサートされており、それ以外はローである。ＡＮＤゲート９６４，９６６の出力は、ＯＲゲート９６８に提供される。ＯＲゲート９６８の出力はトランジスタ９４０に提供される。トランジスタ９４０がターンオンするとき、トランジスタ９４０はノードＧＹＳＥＬＢを介してビット線を接地する。

図２３の回路は１つのビット線と１つのメモリセルに対応して示されていることに留意されたい。図２３に示されるような回路の複数個を有するメモリシステムを考えると、セット又はリセットは複数のビット線又は複数のメモリセルに対して同時に実行される。

図２４Ａは、リセット動作中に図２３の回路を実行するためのプロセスの１つの実施形態を示すフローチャートである。ステップ９７４では、信号ＲＳＴ＿ＭＯＤＥがロジック１に設定され、ＳＥＴ＿ＭＯＤＥがロジック０に設定される。ステップ９７６では、列制御回路が適切な制御信号をビット線ドライバ９５２に提供する。ステップ９７８では、ＶＷＲはリセット電圧（例えば、図７のＶｒｅｓｅｔ）に設定される。ステップ９７４，９７８は、システム制御ロジック（図６参照）の方向において実行される。ステップ９８０では、ビット線は、リセット動作が実行されるように充電されたままである。リセット動作が成功する前に、可逆的抵抗スイッチング素子は低抵抗率状態であり、メモリセルに大きな電流が流れる。この結果、ノードＹの電流はＩ_{ＲＥＦＤＥＴ}よりも大きくなり、Ｆｉｇｈｔにおける電圧が高くなり、インバータ９６２の出力がローとなる。ＡＮＤゲート９６６の出力とＡＮＤゲート９６４の出力はローとなり、ＯＲゲート９６８の出力はローであり、トランジスタ９４０はオフのままである。

ステップ９８２では、リセットが生じて可逆的抵抗スイッチング素子は高抵抗率状態に移行する。ステップ９８４では、リセット動作が直ちに停止する。可逆的抵抗スイッチング素子が高抵抗率状態にあるので、メモリセルを流れる電流が小さくなり、ノードＹの電流が小さくなる。ノードＹにおける電流がＩ_{ＲＥＦＤＥＴ}よりも小さいので、Ｆｉｇｈｔにおける電圧が小さくなり、インバータ９６２の出力がハイとなる。ＡＭＤゲート９６６の出力はハイとなり、ＯＲゲート９６８の出力はハイとなり、トランジスタ９４０がターンオンする。電流がトランジスタ９４０を流れると、ビット線はトランジスタ９４０を介して消散して（ＧＹＳＥＬＢを介して）接地となる。これにより、可逆的抵抗スイッチング素子の電圧差が十分でなくなるのでリセット動作が停止する。

図２４Ｂは、セット動作中に図２３の回路を実行するためのプロセスの１つの実施形態を示すフローチャートである。ステップ９８８では、信号ＲＳＴ＿ＭＯＤＥがロジック０に設定され、ＳＥＴ＿ＭＯＤＥがロジック１に設定される。ステップ９９０では、列制御回路が適切な制御信号をビット線ドライバ９５２に提供する。ステップ９９２では、ＶＷＲはセット電圧（例えば、図７のＶｓｅｔ）に設定される。ステップ９９８，９９２は、システム制御ロジック３３０（図６参照）の方向において実行される。ステップ９９４では、ビット線は、セット動作が実行されるように充電されたままである。セット動作が成功する前に、可逆的抵抗スイッチング素子は高抵抗率状態であり、メモリセルに小さな電流が流れる。この結果、ノードＹの電流はＩ_{ＲＥＦＤＥＴ}よりも小さくなり、Ｆｉｇｈｔにおける電圧が小さくなり、インバータ９６２の出力がハイとなる。ＡＮＤゲート９６６の出力とＡＮＤゲート９６４の出力はローとなり、ＯＲゲート９６８の出力はローであり、トランジスタ９４０はオフのままである。

ステップ９９６では、セットが生じて可逆的抵抗スイッチング素子は低抵抗率状態に移行する。ステップ９９８では、セット動作が直ちに停止する。可逆的抵抗スイッチング素子が低抵抗率状態にあるので、メモリセルを流れる電流が大きくなり、ノードＹの電流が大きくなる。ノードＹにおける電流がＩ_{ＲＥＦＤＥＴ}よりも大きいので、Ｆｉｇｈｔにおける電圧が大きくなり、インバータ９６２の出力がローとなる。ＡＭＤゲート９６４の出力はハイとなり、ＯＲゲート９６８の出力はハイとなり、トランジスタ９４０がターンオンする。電流がトランジスタ９４０を流れると、ビット線はトランジスタ９４０を介して消散して（ＧＹＳＥＬＢを介して）接地となる。これにより、可逆的抵抗スイッチング素子の電圧差が十分でなくなるのでセット動作が停止する。

上記した多くの回路図では、図示される回路は、これら回路の２者択一なものと交換可能であり、例えば、ＮＭＯＳとＰＭＯＳ装置の型は交換してもよく、正電圧は負電圧と変更してもよい。

上述の本発明に係る詳細な記載は、実例及び描写を目的として用意されたものであり、本発明を開示した詳細な形態に限定又は制限することを意図したものではない。上記教示において多くの改良や変形例が可能である。開示される実施形態は、本発明の本質を最も良く表すために選ばれたものであり、当業者であれば、実用上の変形例において、本発明を様々な実施形態において最適に利用し、特定の用途に合致するように様々な改良を加えることができる。本発明の範囲は、添付される特許請求の範囲によって定義されるものである。

Claims (15)

1. 記憶システムであって、
   可逆的抵抗スイッチングメモリセルと、
   電流制限回路と、
   前記可逆的抵抗スイッチングメモリセルと通信する第１制御線と、
   前記第１制御線と通信するとともに、前記可逆的抵抗スイッチングメモリセルに対して第１信号を選択的に供給する第１選択回路と、
   前記可逆的抵抗スイッチングメモリセルと通信する第２制御線と、
   前記第２制御線と通信するとともに、前記第１選択回路が前記可逆的抵抗スイッチングメモリセルに前記第１信号を提供して前記可逆的抵抗スイッチングメモリセルに逆バイアスを提供しているときに、前記第２制御線を前記電流制限回路に選択的に接続する第２選択回路と、を備えており、
   前記可逆的抵抗スイッチングメモリセルに逆バイアスが提供されると、前記可逆的抵抗スイッチングメモリセルが低抵抗状態にセットされる記憶システム。
2. 前記電流制限回路は、第１ノード、前記第１ノードに対する出力を有するカレントミラーと、前記第１ノードと通信するコンパレータと、を含んでおり、
   前記第１ノードは、前記第２選択回路を介して前記第２制御線と通信する請求項１に記載の記憶システム。
3. 前記第２制御線から前記第１ノードに流れる電流は前記可逆的抵抗スイッチングメモリセルを流れる電流を表わしており、
   前記カレントミラーは参照電流をミラーして動作しており、
   前記第２制御線から前記第１ノードに流れる電流が前記参照電流に近づくと、前記第１ノードの電圧が参照電圧に向けて変動し、
   前記コンパレータは前記第１ノードの電圧を前記参照電圧と比較する請求項２に記載の記憶システム。
4. 前記電流制限回路は、前記コンパレータの出力と通信するとともに、前記コンパレータの出力によって制御され、前記第２制御線の信号を選択的にアサートし、前記可逆的抵抗スイッチングメモリセルを低抵抗状態にセットする状況から前記可逆的抵抗スイッチングメモリセルを非選択とする請求項１〜３のいずれか一項に記載の記憶システム。
5. 前記可逆的抵抗スイッチングメモリセルは、前記可逆的抵抗スイッチングメモリセルを低抵抗状態にセットする動作のための電流制限に関連しており、
   前記参照電流は、前記電流制限を表わす請求項１〜４のいずれか一項に記載の記憶システム。
6. 前記可逆的抵抗スイッチングメモリセルは、ダイオードと可逆的抵抗スイッチング材料を含む請求項１〜５のいずれか一項に記載の記憶システム。
7. 前記可逆的抵抗スイッチングメモリセルは不揮発性である請求項１〜６のいずれか一項に記載の記憶システム。
8. 複数の追加メモリセルをさらに備えており、
   前記可逆的抵抗スイッチングメモリセルと前記複数の追加メモリセルは、モノシリックな３次元メモリアレイを有する請求項１〜７のいずれか一項に記載の記憶システム。
9. 前記可逆的抵抗スイッチングメモリセルと通信する読出し回路をさらに備える請求項１〜８のいずれか一項に記載の記憶システム。
10. 前記可逆的抵抗スイッチングメモリセルは、ステアリング装置と可逆的抵抗スイッチング材料を含んでおり、
    前記可逆的抵抗スイッチング材料は酸化金属を有しており、
    前記ステアリング装置はダイオードである請求項１に記載の記憶システム。
11. 記憶システムを動作させる方法であって、
    可逆的抵抗スイッチング不揮発性記憶メモリセルに逆バイアスを印加して、前記可逆的抵抗スイッチング不揮発性記憶メモリセルを低抵抗状態にセットする工程と、
    前記可逆的抵抗スイッチング不揮発性記憶メモリセルを低抵抗状態にセットしているときに、電流制限回路を用いて前記可逆的抵抗スイッチング不揮発性記憶メモリセルを流れる電流を制限する工程と、を備える方法。
12. 前記可逆的抵抗スイッチング不揮発性記憶メモリセルを低抵抗状態にセットする工程は、
    モノシリックな３次元メモリアレイのワード線とビット線を第１電圧レベルにバイアスすることと、
    選択ワード線を少なくともダイオード降下分だけ前記第１電圧レベルよりも高くバイアスすることと、
    接地経路を用いて選択ビット線を前記電流制限回路に接続することと、を有する請求項１１に記載の方法。
13. 前記可逆的抵抗スイッチング不揮発性記憶メモリセルを流れる電流を制限する工程は、
    第１ノードを介して前記選択ビット線に接続されるカレントミラーを動作させることと、
    前記第１ノードの電圧を監視することと、
    前記第１ノードの電圧を参照電圧と比較することと、
    前記第１ノードの電圧が前記参照電圧に対して所定レベルになったときに、前記選択ビット線に保護電圧を印加することと、を有する請求項１１又は１２に記載の方法。
14. 前記可逆的抵抗スイッチング不揮発性記憶メモリセルを流れる電流を制限する工程はさらに、前記第１ノードの電圧が前記参照電圧に対して所定レベルになったときに、前記カレントミラーに入力する参照電流を無効にする請求項１１〜１３のいずれか一項に記載の方法。
15. 前記カレントミラーは、前記カレントミラーの出力がミラーされた参照電流入力を含んでおり、
    前記参照電流入力は、前記可逆的抵抗スイッチング不揮発性記憶メモリセルを低抵抗状態にセットするための電流制限と一致する請求項１１〜１４のいずれか一項に記載の方法。

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