KR101126846B1 - 반도체 기억 장치 및 반도체 장치 - Google Patents

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Abstract

본 발명은 불휘발성 상 변화 메모리에서는 상 변화부의 저항 변화를 이용하여 정보를 기록한다. 상 변화부에 쥴 열을 발생시키고, 특정 온도로 유지하면 저 저항 상태로 되는데, 이 때 정전압원을 이용하면 상 변화부의 저항화와 동시에 대전류가 흐르기 때문에, 시료가 과열되고 고 저항 상태로 된다. 이 때문에, 상 변화부의 저 저항화를 안정되게 행하는 것이 곤란해진다. MISFET를 메모리 선택용 트랜지스터 QM 게이트 전압을 제어하고, 저 저항 상태로 될 때에는 중간 상태 전압을 인가함으로써, 시료에 인가되는 최대 전류량을 제한한다.
메모리 셀, 칼코게나이드, 융점, 상 변화, 반도체 장치, 기억 장치

Description

반도체 기억 장치 및 반도체 장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 주변 회로와 메모리 어레이를 나타내는 도면.
도 2는 상 변화에 필요한 펄스 폭과 온도와의 관계를 나타내는 도면.
도 3은 과열에 의한 상 변화부의 잘못된 리세트를 나타내는 도면.
도 4는 리세트 동작을 나타내는 도면.
도 5는 세트 동작을 나타내는 도면.
도 6은 감지 증폭기 회로의 상세를 나타내는 도면.
도 7은 메모리 셀의 세트 및 리세트 상태의 전위를 나타내는 도면.
도 8은 전류 미러 회로를 이용한 주변 회로와 메모리 어레이를 나타내는 도면.
도 9는 선택 소자가 상 변화부와 접지 전위에 끼워진 구조를 갖는 메모리 셀에 의한 메모리 어레이를 나타내는 도면.
도 10은 접합과 상 변화부로 이루어지는 메모리 셀에 의한 메모리 어레이를 나타내는 도면.
도 11은 세트 동작과 리세트 동작에서 서로 다른 게이트 폭을 갖는 트랜지스터를 통해 전원을 공급하는 주변 회로를 나타내는 도면.
도 12는 다치 기억을 실현하는 메모리 어레이와 주변 회로를 나타내는 도면. <도면의 주요 부분에 대한 부호의 설명>
PC, 1, 2, 11, 211, 303… : 기억 소자
QM… : 선택 트랜지스터
C, D, E, F… : 메모리 셀
sWL… : 서브 워드선
MWL… : 메인 워드선
BL… : 비트선
I/0… : I/0선
PRE… : 프리차지 인에이블 신호
DD… : 전원 인에이블 신호
DDRESET… : 리세트 인에이블 신호
DDSET… : 세트 인에이블 신호
TG… : 비트선 인에이블 신호
SAL… : 증폭 인에이블 신호
CSL… : 데이터 출력 인에이블 신호
REF… : 참조 전압 인에이블 신호
VDD, 304, 305… : 전원 전압
VSS… : 접지 전압
Vpre… : 프리 차지 전압
Vref… : 참조 전압
Tm… : 융점
Tc… : 결정화 온도
t1, t3… : 냉각 시간
t2… : 온도 유지 시간
t4… : 결정이 생성한 시간
FX… : 서브 워드 선택선
FXB… : 서브 워드 제2 선택선
A… : 서브 워드 선택 회로
Y… : 서브 워드 드라이버
X… : 서브 워드 드라이버 부분 회로
FX1… : 서브 워드 선택선(1)
FX2… : 서브 워드 선택선(2)
30, 73, 114, 115, 116, 117, 301, 302… : 트랜지스터
42… : 특정 비트선의 전원 전압
53… : 감지 증폭기
41, 141, 241, 306… : 특정 메모리 셀의 접지 전압
281, 282… : 전류 미러 회로
283, 284… : 동작 선택 트랜지스터
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 상 변화 재료를 이용하여 형성되는 고밀도 집적 메모리 회로, 혹은 메모리 회로와 논리 회로가 동일 반도체 기판에 형성된 로직 혼재형 메모리, 혹은 아날로그 회로를 구비하는 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다. 특히 저 전압으로 동작하는 고속이고 불휘발성을 갖는 랜덤 액세스 메모리에 관한 것이다.
휴대 전화로 대표되는 이동 기기의 수요에 견인된, 불휘발성 메모리 시장의 신장은 현저하다. 그 대표적인 것이 플래쉬 메모리인데, 본질적으로 속도가 느리기 때문에, 프로그래머블한 ROM으로서 이용되고 있다. 한편, 작업용 메모리로서는 고속 RAM이 필요하여, 휴대 기기에는 FLASH와 DRAM의 양방의 메모리가 탑재되어 있다. 이들 2개의 메모리의 특징을 구비한 소자가 실현될 수 있으면, FLASH와 DRAM을 1칩으로 통합하는 것이 가능하게 될 뿐만 아니라, 모든 반도체 메모리를 치환하게 된다고 하는 점에서 그 효과는 매우 크다.
그 소자를 실현하는 후보 중의 하나가, 상 변화막을 이용한 불휘발성 메모리이고, 예를 들면 특허 문헌 1에 상술되어 있다. 상 변화 메모리는 PRAM, OUM, 오보닉 메모리라고 불리는 경우도 있다. 이 메모리는, 기억 소자 자체에 흐르는 전류에 의한 쥴 열에 따라서 기억 소자의 결정 상태가 변화함으로써 기억 정보가 기입된다. 기억 소자의 재료로서는 칼코게나이드가 이용된다. 칼코게나이드란 유황, 셀레늄, 텔루륨 중의 적어도 1 원소를 포함하는 재료이다.
다음으로, 상 변화 메모리의 동작 원리를 간단히 설명한다. 도 2에 도시하는 바와 같이, 상 변화부를 비정질화시키는 경우, 상 변화부를 칼코게나이드 재료의 융점(Tm) 이상으로 가열하고 나서 급냉하는 리세트 펄스를 인가한다. 융점 Tm은 예를 들면, 600℃이다. 급냉하는 시간(t1)은 예를 들면, 2nsec이다. 상 변화부를 결정화시키는 경우, 국소적으로 상 변화부의 온도를 결정화 온도 Tc～융점 T m으로 유지한다. 이 때의 온도는, 예를 들면 40O℃이다. 결정화에 필요한 시간 t2는 칼코게나이드 재료의 조성에 따라 서로 다르지만, 예를 들면, 50nsec이다. 이후, 상 변화 메모리 셀의 상 변화부를 결정화시키는 것을 세트 동작, 비정질화시키는 것을 리세트 동작이라고 부른다.
상 변화 메모리의 특징은, 상 변화부의 저항값이 결정 상태에 따라서 2자릿수로부터 3자릿수로 변화하고, 이 저항값을 신호로서 이용하기 때문에 판독 신호가 크고, 감지 동작이 용이해지기 때문에 판독이 고속인 것이다.
상 변화 메모리의 재 기록 방법에 관한 문헌으로서는, 이하의 특허가 있다. 우선, 상 변화 메모리의 재기입에 정전류 펄스를 이용한다고 하는 사고 방식은 특허 문헌 1 및 2에서 볼 수 있다. 또한, 특허 문헌 3에는, 재기입 전에 시료 상태를 판독하고, 그 결과를 기초로 한 적절한 전기 신호에 의해 재기입하거나, 전기 신호의 파형을 조정하고, 결정화시에는 상 변화부가 천천히 냉각되도록 전기 신호의 하강 시간을 느리게 함으로써 안정적으로 결정화시키는 방법이 언급되어 있다.
<특허 문헌 1> 미국 특허 제5883827호의 공보
<특허 문헌 2> 특표 2002-541613호 공보
<특허 문헌 3> 특개 2003-100085호 공보
상 변화 메모리를 세트 동작시키기 위해서는, 상 변화부의 온도를 결정화 온도～융점의 일정 범위로 계속 유지해야 한다. 그런데, 정전압원을 이용하면, 도 3에 도시한 바와 같이, 상 변화부가 결정화하고, 저 저항 상태로 됨과 함께 옴 법칙에 따라 대전류가 흐르기 때문에, 상 변화부가 과열되는 결과로서, 상 변화부의 온도가 융점을 넘고, 그 후, 급속히 냉각됨으로써 다시 비정질화할 가능성이 발생한다. 그 때문에, 정전압원에 의해 안정적으로 세트시키는 것은 곤란했다.
상기 과제를 해결하기 위해서, 기입 시에 상 변화부에 직렬로 접속된 선택 트랜지스터의 워드 전압을 3치 제어하는 방법을 제안한다. 이하에 본 방식을 설명한다.
리세트 동작 시에는, 도 4에 도시하는 바와 같이, 선택 트랜지스터 QM의 게이트 전압에 VDD를 인가하고, 상 변화부의 온도가 융점 이상이 될 만큼 충분한 전류가 상 변화부(1)에 흐르도록 하여, 전압 펄스를 인가한다.
이에 대해, 세트 동작 시에는, 도 5에 도시하는 바와 같이, 선택 트랜지스터 QM의 게이트 전압을 예를 들면 VDD의 2분의 1로 하여, 전압 펄스를 인가한다. 세트 동작전에는 상 변화부(2)가 고저항의 비정질 상태이기 때문에, 인가 전압은 거의 전부가 상 변화부에 인가된다. 결정화가 발생하면, 상 변화부의 저항이 낮아지기 때문에 전류량은 증가하지만, 선택 트랜지스터(QM)의 게이트 전압이 낮아지기 때문에 상 변화부에 흐르는 전류량은 제한되고, 그 결과, 상 변화부가 과열되어, 재 비정질화하는 것은 방지된다. 선택 트랜지스터(QM)에 인가하는 게이트 전압은 선택 트랜지스터의 성능, 상 변화 재료의 조성으로부터 최적의 값을 선택하는 것은 물론이다.
또한, 재 비정질화를 방지하기 위해서, 전류 미러 회로를 이용할 수도 있다.
<실시예 1>
본 실시예에서는, 도 1에 도시하는 메모리 어레이의 동작 방법을 상세히 설명한다. 1개의 정보 기억부와 1개의 선택 트랜지스터에 의해 메모리 셀(C)은 구성되어 있다. 선택 트랜지스터는 MIS형 트랜지스터이다. 도 1에는 4개의 메모리 셀 밖에 기재하지 않는데, 이것은 과제와 본 발명의 원리를 나타내기 위해서 간략화했기 때문이다. 본 실시예의 각 블록을 구성하는 회로 소자는, 특히 제한되지 않지만, 전형적으로는 공지한 CM0S(상보형 M0S 트랜지스터) 등의 반도체 집적 회로 기술에 의해서, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. 또한, 정보 기록부의 재료로서는, 특히 상 변화 재료, 특히 칼코게나이드가 이용된다.
서브 워드 드라이버(Y)는 1개 당 8개의 서브 워드선(sWL)을 구동한다. 서브 워드 드라이버(Y)는 32개 배치되어, 서브 워드선(sWL)의 합계는 256개로 된다.
재기입 전에는, FXB?TG?PRE는 승압 전위로, FXRESET?FXSET?FX?sWL?MWL?DD는 접지 전위 VSS로 되어 있다. BL은 프리 차지 전위(Vpre)로 유지되어 있다.
메모리 셀 C를 리세트할 때는, FXB를 하강시키고, FXRESET를 상승시킨다. 이에 의해, FX의 전위를 1.5V로 승압한다. 다음으로, PRE?TG를 하강시킨 후, DD 를 상승시키고 대기한다. 이에 의해, BL의 전위가 VDD로 상승한다. 또한, MWL을 상승시킴으로써 선택 트랜지스터 QM의 게이트 전위가 접지 전위로부터 1.5V로 상승한다. 그 때문에, 전원(42)으로부터 상 변화부(11)를 통해 공통선(41)에 걸쳐서 전류가 흐르고 발생하는 쥴 열에 의해 상 변화부(11)는 가열된다. 선택 트랜지스터 QM의 게이트 전압에 비교적 높은 전압 1.5V가 인가되어 있기 때문에, 선택 트랜지스터 QM의 소스-드레인 간 저항은 5kΩ으로 작고, 10nsec의 시간 경과로 상 변화부(11)의 온도는 융점을 넘는다. 다음으로, MWL을 하강시켜, 선택 트랜지스터 QM을 오프로 한다. 이에 의해, 상 변화부(11)는 급냉되어, 비정질화한다. 다음으로, DD를 하강시킨 후에 TG?PRE를 상승시킨다. 이에 의해, BL은 전위 Vpre로 고정된다. 다음으로, FXRESET를 하강시키고, FXB를 상승시킨다. FXB를 상승시킴으로써 트랜지스터(73)가 구동하고, sWL의 전위를 접지 전위로 고정한다. 이에 의해, 선택 트랜지스터 QM이 오동작하는 것을 방지한다.
메모리 셀 C를 세트할 때에는 FXB를 하강시키고, FXSET를 상승시킨다. 이에 의해, FX의 전위를 1.OV로 승압한다. 다음으로, PRE?TG를 하강시킨 후, DD를 상승시키고, 대기한다. 이에 의해, BL의 전위가 VDD로 상승한다. 또한, WL을 구동함으로써, 선택 트랜지스터 QM의 게이트 전위가 접지 전위로부터 1.OV로 상승한다.
그 때문에, 전원(42)으로부터 상 변화부(11)를 통해 공통선(41)에 걸쳐서 전류가 흘러 상 변화부(11)는 가열된다. 선택 트랜지스터 QM의 게이트 전압에 비교적 낮은 전압 1.OV가 인가되어 있기 때문에, 선택 트랜지스터 QM의 소스-드레인 사이 저항은 1OOkΩ으로 커지지만, 상 변화부(11)의 저항은 1MΩ으로 더욱 크기 때문 에, 상 변화부(11)에 거의 전압 VDD가 인가되고, 그 결과로서 상 변화부(11)가 가열된다. 상 변화(11)의 온도가 400℃ 정도로 되면 결정화한다. 그 결과로서, 상 변화부(11)의 저항값은 감소하고, 상 변화부(11)에 흐르는 전류량은 증가하지만, 선택 트랜지스터 QM에 의해 그 전류량은 제한되기 때문에, 상 변화부(11)의 온도가 융점에 달하는 일은 없다. 이에 의해, 재 비정질화를 방지할 수가 있어, 안정된 세트 동작이 가능하게 된다. MWL이 상승하고 나서, 20nsec 후에 MWL?DD를 하강시키고, TG?PRE를 상승시킨다. 다음으로, FXSET를 하강시키고, FXB를 상승시킨다.
세트 동작 시에, 선택 트랜지스터 QM의 게이트 전압을 리세트 동작 시의 게이트 전압에 비해 낮게 함으로써, 재 비정질화를 방지할 수 있었다. 또한, 이하의 효과가 있다.
상 변화 메모리에서는, 상 변화부(11)는 한결같이 상 변화하는 것은 아니다. 상 변화부(11)의 결정화하는 비율은, 세트 동작에 이용하는 에너지가 적어지면 감소한다. 선택 트랜지스터 QM에 흐르는 전류량을 제한함으로써, 상 변화부(11)의 저저항 상태에서의 저항값을 어느 정도 높게 할 수 있다. 이와 같이 함으로써, 상 변화부(11)에 동일한 에너지를 발생시키기 위해 필요한 전류량이 적어지므로, 리세트 동작에 필요한 전류량을 적게 할 수 있다. 이에 의해, 선택 트랜지스터 QM의 게이트 폭을 짧게 할 수 있기 때문에, 셀 면적을 작게 할 수 있다.
또한, 재기입 전압(42)을 VDD로 했는데, 상 변화부의 구조?재료와 맞춰, 최적의 값으로 하는 것은 물론이다. 또한, 도 1에서는, 리세트 동작 시와 세트 동작 시에서, 재기입 전압을 동일 전압으로 했는데, 칼코게나이드의 종류에 따라서는, 서로 다른 전위를 이용하는 것이 적절한 경우도 있다. 이 경우, 세트 동작 시와 리세트 동작 시에서 42의 전위를 전환하는 것이 적당하다고 말하는 것은 물론이다.
세트 및 리세트는, 1워드마다 일괄해서 행한다. 1셀마다 세트 또는 리세트를 행하는 것도 물론 가능하다. 1셀마다 재기입함으로써, 특정 개소에 쥴 열이 발생하는 것을 억제하는 것이 가능하게 된다. 메모리 셀을 논리 어드레스순으로 일부러 배열하지 않음으로써, 열의 발생을 분산시키는 것도 물론 가능하다.
다음으로, 판독 동작을 도 6을 이용하여 상세히 설명한다. 도 6에서는, 도 1에 있어서의 감지 증폭기부(53)를 상세히 도시하고 있다.
판독 동작전에는, PRE?TG은 상승하고, BLSA?BLA의 전위가 프리차지 전위 Vpre로 유지되어 있다. 프리차지 전위 Vpre는 예를 들면, 0.5V이다. 메모리 셀(F)의 정보를 판독하는 경우, 우선, PRE?TG를 하강시킨다. 다음으로, REF를 상승시키고, 트랜지스터(114, 116)의 게이트 전위를 Vref로 한다. 참조 전압 Vref는 예를 들면 0.2V이다. 그 후, sWL을 상승시킨다.
만일, 상 변화부(11)가 고저항 상태이면, 공통선(141)에 흐르는 전류량은 얼마 안 되고, 5nsec의 시간에서는, BLA?BLSA의 전위의 변동은 적다. 그 때문에, 트랜지스터(115, 117)에는 트랜지스터(114, 116)보다도 높은 게이트 전압이 인가된다. 다음으로, TG를 하강시키고, SAL을 상승시키면, 트랜지스터(114, 115) 간 및 트랜지스터(116, 117) 간의 게이트 전압의 차는 증폭되고, 트랜지스터(115, 117)의 게이트 전압은 VDD와 거의 같아지고, 트랜지스터(114, 116)의 게이트 전위는 접지 전위 VSS와 거의 같아진다. 그 후에, CSL을 상승시키고, 상 변화부의 상태가 반영 된 전위를 각각 I/0선에 송출한다.
만일, 상 변화부(11)가 저 저항 상태이면, 공통선(141)에 흐르는 전류량은 크고, 5nsec의 시간에서, BLA?BLSA의 전위는 거의 접지 전위 VSS로 된다. 그 때문에, 트랜지스터(114, 116)에는, 트랜지스터(115, 117)보다도 높은 게이트 전압이 인가된다. 다음으로, TG를 하강시키고, SAL을 상승시키면, 트랜지스터(114, 115) 간의 게이트 전압의 차는 증폭되고, 트랜지스터(115, 117)의 게이트 전위는 VSS와 거의 같아지고, 트랜지스터(114, 116)의 게이트 전위는 전원 전위 VDD와 거의 같아진다. 그 후에, CSL을 상승시키고, 상 변화부의 상태가 반영된 전위를 I/0선에 송출한다. 이상의 순서에 의해 정보를 판독한다.
여기서, 이용한 전압?시간?메모리 셀 수는 어디까지나 예이고, 제조에 이용하는 프로세스 테크놀러지 노드나 적용 제품에 대응하여, 최적의 값으로 하는 것은 물론이다.
본 발명에 의해, 메모리 셀의 잘못된 리세트를 방지할 수 있기 때문에, 재기입 전의 메모리 셀의 상태에 관계 없이, 직접 임의의 값을 기입하는 것(다이렉트 오버라이트)을 안정적으로 실현할 수 있다.
또한, 안정된 재기입이 가능한 메모리를 실현할 수 있기 때문에, 고 신뢰 불휘발성 메모리 혼재를 실현할 수 있다.
물론, 선택 트랜지스터 QM으로서, 바이폴라형 트랜지스터를 이용하는 것도 가능하다. 이 경우, 상 변화부에 흘리는 전류량을 크게 취하는 것이 가능하기 때문에, 고속 메모리를 실현할 수 있다.
또한, 선택 트랜지스터 QM 대신에, 선택 소자로서 pn 접합을 이용하는 것도 가능하다. 이 메모리 어레이를 도 1O에 도시한다. 메모리 셀 E는, pn 접합과 상 변화부로 이루어진다. 트랜지스터가 불필요해지기 때문에, 메모리 셀 면적을 축소할 수 있고, 그 때문에, 대용량 메모리를 실현할 수 있다. 도 10의 접합의 방향은 어디까지나 예이고, 용도에 따라 바꾸는 것은 물론 가능하다.
또한, 공통선 대신에 플레이트 전극을 이용하는 것이 가능함은 물론이다.
<실시예 2>
본 실시예에서는, 재 비정질화를 방지함으로써, 세트 동작을 안정시키는 효과를 갖는 회로로서, 또한 도 8에 도시하는 회로를 이용하는 방법을 제안한다. 이 회로는 281, 282가 전류 미러 회로인 것을 특징으로 한다. 전류 미러(281)는 10 uA의 전류를 공급할 수 있고, 전류 미러(282)는 100uA의 전류를 공급할 수 있다.
재 기입 전에는, FXB?TG?PRE는 승압 전위로, FX1?sWL?MWL?DD는 접지 전위 VSS로 되어 있다. 트랜지스터(283, 284)는 오프로 되어 있다. BL은 프리차지 전위 Vpre로 유지되어 있다.
메모리 셀 C을 리세트할 때는, FXB?PRE?TG을 하강시키고, FX1?DD를 상승시킨다. 다음으로, 트랜지스터(284)를 온 상태로 한다. 다음으로, MWL을 상승시키고 선택 트랜지스터 QM의 게이트 전압을 VDD로 한다. 이 동작에 의해, 상 변화부(211 )를 융점 이상으로 가열하는 100uA의 전류가 흐른다.
물론, 트랜지스터(283, 284)를 동시에 온 함으로써, 더욱 많은 전류를 공급하는 것도 가능하다.
메모리 셀 C를 세트할 때는, FXB?PRE?TG을 하강시키고, FX1?DD를 상승시킨다. 다음으로, 트랜지스터(283)를 온 상태로 한다. 다음으로, MWL을 상승시켜 선택 트랜지스터 QM의 게이트 전압을 VDD로 한다. 이 동작에 의해, 상 변화부(211 )에는 10uA의 전류가 흐르는데, 이 정도의 전류로는 상 변화부는 융점 이하의 400℃까지 밖에 가열되지 않아, 결정화는 발생하지만 재 비정질화는 발생하지 않는다.
본 실시예에서는, 주변 회로의 동작 전압은 높아진다. 그러나, 선택 트랜지스터 변동에 의해, 재기입 전류량이 거의 변동하지 않기 때문에, 셀 간 변동을 적게 할 수 있다고 하는 효과가 있다.
<실시예 3>
실시예 1에서는, 선택 트랜지스터와 접지 전위 사이에 상 변화부를 배치했지만, 본 실시예에서는, 상 변화부와 접지 전위 사이에 선택 트랜지스터를 배치한다.
본 실시예의 셀 어레이를 도 9에 도시한다. 주변 회로는 실시예 1과 마찬가지이다. 메모리 셀 D는, 상 변화부 PC와 선택 트랜지스터 QM으로 이루어진다. 본 실시예에서는, 선택 트랜지스터 QM의 바이어스 전위를 공통선의 전위 VSS로 유지할 수 있기 때문에, 선택 트랜지스터 QM에 백 바이어스가 걸리지 않아, 선택 트랜지스터 QM을 저전압으로 구동할 수 있다. 또한, 공통선을 확산층을 이용하여 배선할 수 있기 때문에, 메모리 셀 면적을 축소할 수 있다고 하는 특징이 있다.
단, 워드선이 오프로 되어 있는 메모리 셀의 상 변화부에도, 배선 용량을 위해, 비트선의 전위가 변동할 때에 미량의 전류가 흐른다고 하는 문제도 있다. 이 문제는 실시예 1의 메모리 셀 구조에서는 발생하지 않는다.
<실시예 4>
실시예 1에 있어서는, 선택 트랜지스터의 게이트 전압을 3치 제어했었지만, 본 실시예로서는 2치 제어로 하고, 도 11에 도시하는 바와 같이, 비트선 BL에 복수의 전원(304, 305)이 트랜지스터(301, 302)를 통해 접속되어 있는 회로로 되어 있다. 트랜지스터(301)는 최대1OuA의 전류를 흘리는 것이 가능하고, 트랜지스터(302 )는 트랜지스터(301)와 비교하여 10배의 게이트 폭을 갖기 때문에, 1OOuA의 전류를 흘리는 것이 가능하다.
세트 동작을 행할 때에, 실시예 1에서는, DD를 온으로 함으로써 전원을 공급했지만, 본 실시예에서는, DDSET를 온으로 함으로써 전원을 공급한다. 이 방법에 의해, 세트 동작 시에서 최대로도 10uA의 전류 밖에 흐르지 않기 때문에, 상 변화부의 과열을 방지할 수 있다.
리세트 동작을 행할 때에는, DDRESET을 온 함으로써, 리세트에 필요한 충분한 전류를 공급할 수 있다.
물론, 트랜지스터(301, 302)의 게이트 폭을 같게 하지만, 세트 동작 시에는트랜지스터(301)만을 온 하고, 리세트 동작 시에는, 트랜지스터(301, 302)를 함께 온하는 방법도 가능하다.
본 실시예에서는, 선택 트랜지스터를 갖지 않는 메모리 셀에서도, 안정된 세트 동작을 실현할 수 있다. 또한, 선택 트랜지스터의 특성 변동에 의해, 상 변화부에 흐르는 최대 전류량이 변동되는 일이 없게 되기 때문에, 수율을 향상시킬 수 있다.
여기서, 이용한 게이트 폭, 전류량은 어디까지나 예이고, 프로세스 노드에 따라서, 최적의 값으로 하는 것은 물론이다.
물론, 트랜지스터의 게이트 폭을 바꾸는 대신에, 값이 서로 다른 2개의 직렬 저항을 비트선 BL과 전원 사이에 각각 설치하는 것으로도, 마찬가지의 효과를 얻을 수 있다. 다결정 실리콘, 단결정 실리콘, 비정질 실리콘, TiN, WN 및, 이들에 불순물을 첨가한 재료를 이용하여 직렬 저항을 제작할 수 있다.
<실시예 5>
실시예 1에 있어서는 선택 트랜지스터의 게이트 전압을 3치 제어하지만, 본 실시예로서는 4치 이상으로 제어한다. 이에 의해, 다치 기억을 행하는 것이 가능하게 된다. 이 실시예의 회로 구성을 도 12에 도시한다. 이하, 1 메모리 셀에 4치의 정보를 기록하는 경우의 동작 방법에 대하여 설명한다.
정보 'O'을 기입할 때는, FXB?PRE?TG을 하강시키고, FXO?DD?MWL을 상승시킨다. 선택 트랜지스터 QM의 게이트 전압에는 1.5V가 걸리기 때문에, 상 변화부 PC는 융점 이상으로 가열되는 만큼의 전류가 흘러, 비정질화한다. 이 때의 상 변화부 PC의 저항값은 1MΩ이다.
정보 '1', '2', '3'을 기입할 때는 FX0이 아니고, 각각, FX1, FX2, FX3을 상승시킨다. 선택 트랜지스터 QM의 게이트 전압은 각각, 1.2V, 1.0V, 0.8V로 되기 때문에, 상 변화부 PC에서 발생하는 에너지는 각각 다르지만, 어느 경우에서도 상 변화부 PC는 융점 이상으로 가열되지 않아, 비정질화는 하지 않는다. 실시예 1에서 설명한 바와 같이, 상 변화부 PC가 결정화하는 비율이, 세트 동작에 이용하는 에너지에 의해 결정되기 때문에, 상 변화부 PC의 저항값은 각각, 10kΩ, 30kΩ, 100kΩ으로 된다.
이와 같이 하여, 1개의 상 변화부 PC에 4치의 정보를 기입함으로써, 안정된 다치기억을 실현한다.
기입 전에, 반드시 리세트 동작을 행함으로써, 보다 확실하게 정보 기입을 행하는 것도 물론 가능하다. 또한, 미리, 상 변화부의 저항을 조사하고, 필요에 따라, 재기입 동작을 행함으로써 보다 확실하게 정보 기입을 행할 수 있다.
상 변화부 PC의 저항값은, 10kΩ으로부터 1MΩ이라는 폭넓은 값을 취하여 얻기 때문에, 메모리 셀 1개에 대하여, 16치의 정보를 저장하는 것도 가능하다.
본 발명의 기술을 이용한 반도체 집적 회로 장치를 이용하면, 신뢰성이 높은 반도체 불휘발성 기억 장치를 실현할 수 있다. 이 장치는, 반도체 논리 연산 장치와 동일한 기반상에 혼재함으로써, 신뢰성이 높은 마이크로 컴퓨터를 제공할 수 있다. 또한, 이 장치는 단체 칩으로서 제공할 수도 있다.

Claims (28)

  1. 복수의 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 상기 워드선과 상기 비트선의 각 교점에 설치되며, 정보 기억부와 선택 소자로 이루어지고, 상기 정보 기억부가 상 변화 재료를 포함하는 복수의 메모리 셀을 포함하고,
    상기 정보 기억부에 서로 다른 저항값을 기억하기 위해서 상기 선택 소자를 이용하여, 리세트 동작에서 상기 상 변화 재료는 제1 저항값 상태로 리세트되고, 또한 세트 동작에서 상기 상 변화 재료는 상기 상 변화 재료가 리세트되는 것을 회피하도록 제한된 전류에 의해 상기 제1 저항값 상태보다 낮은 저항값을 갖는 제2 저항값 상태로 세트되도록 상기 선택 소자에 흐르는 전류가 제어되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 정보 기억부가, 제1 전극층과, 상 변화 재료층과, 제2 전극층으로 이루어지는 적층물인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 상 변화 재료는, 적어도 Te를 함유하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 선택 소자가 MIS형 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 선택 소자가 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 선택 소자가 접합으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 정보 기억부가 접지 전극과 상기 선택 소자 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 선택 소자가 접지 전극과 상기 정보 기억부 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 선택 소자에 접속된 워드 전압이, 상기 선택 소자에 흐르는 전류를 제어하기 위해서 3치로 제어되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 정보 기억부가, 제1 전극층과, 상 변화 재료층과, 제2 전극층으로 이루어지는 적층물인 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 상 변화 재료는, 적어도 Te를 함유하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 선택 소자가 MIS형 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 선택 소자가 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 선택 소자가 접합으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  15. 제9항에 있어서,
    상기 정보 기억부가 접지 전극과 상기 선택 소자 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제9항에 있어서,
    상기 선택 소자가 접지 전극과 상기 정보 기억부 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  17. 제1항에 있어서,
    상기 선택 소자에 흐르는 전류를 제어하기 위해서 상기 선택 소자에 연결되는 비트선의 각각에 접속된 전류 미러 회로를 더 갖는 것을 특징으로 하는 반도체 기억 장치.
  18. 제1항에 있어서,
    복수의 전원이 상기 선택 소자에 흐르는 전류를 제어하기 위해서 상기 선택 소자에 연결되는 비트선에 접속되고, 기억된 정보에 따라서 상기 복수의 전원으로부터 선택이 행해지는 것을 특징으로 하는 반도체 기억 장치.
  19. 제1항에 있어서,
    상기 선택 소자에 접속된 워드 전압을, 상기 선택 소자에 흐르는 전류를 제어하기 위해서 4치 이상 17치 이하의 범위의 값으로 제어하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제1항에 있어서,
    상기 반도체 기억 장치는 마이크로컴퓨터에 탑재되어 있는 것을 특징으로 하는 반도체 기억 장치.
  21. 가열에 의해 결정화 비율을 변화시킬 수 있는 상 변화 재료를 포함하는 정보 기억부를 갖는 메모리 셀과,
    상기 결정화 비율을 변화시키기 위해 상기 메모리 셀 내에서 전류의 흐름을 제어하고, 상기 메모리 셀에 의해 기억된 정보를 변화시키기 위한 제어 회로
    를 포함하고,
    리세트 동작 상태에서는, 상기 제어 회로는, 상기 상 변화 재료를 그의 융점 이상으로 가열하기 위해 제1 전류를 상기 메모리 셀 내에서 발생시키고,
    세트 동작 상태에서는, 상기 제어 회로는, 상기 상 변화 재료의 결정화 비율을 증가시키기 위해 상기 메모리 셀 내에서 제2 전류를 발생시키고, 상기 제2 전류는 상기 제1 전류보다 적게, 그의 융점 이상으로 상기 상 변화 재료를 가열하는 것을 회피하도록 제한이 걸려 있는 것을 특징으로 하는 반도체 기억 장치.
  22. 복수의 워드선과,
    상기 워드선과 교차하는 복수의 비트선과,
    상기 워드선과 상기 비트선이 교차하는 각 점에 설치되며, 정보 기억부와 선택 소자로 이루어지는 복수의 메모리 셀과,
    상기 복수의 비트선과 결합된 전류 미러 회로
    를 갖고,
    상기 복수의 메모리 셀에의 기입 동작에서, 상기 전류 미러 회로는 상기 복수의 메모리 셀 중 선택된 메모리 셀에 전류를 공급하고,
    상기 전류 미러 회로는, 제1 전류 미러 회로와 상기 제1 전류 미러 회로보다 큰 전류를 공급할 수 있는 제2 전류 미러 회로를 갖고,
    상기 제1 또는 제2 전류 미러 회로는, 상기 기입 정보에 기초하여 선택되는 것을 특징으로 하는 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 정보 기억부는, 상 변화 재료를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  24. 삭제
  25. 제22항에 있어서,
    상기 정보 기억부는, 상 변화 재료를 포함하고,
    상기 상 변화 재료를 결정화할 때에, 상기 제1 전류 미러 회로가 선택되고, 상기 상 변화 재료를 비정질화할 때에는, 상기 제2 전류 미러 회로가 선택되는 것을 특징으로 하는 반도체 기억 장치.
  26. 제22항에 있어서,
    상기 전류 미러 회로는, 제1 전류 미러 회로와 제2 전류 미러 회로를 갖고,
    상기 정보 기억부는, 상 변화 재료를 포함하고,
    상기 상 변화 재료를 결정화할 때에, 상기 제1 전류 미러 회로가 선택되고, 상기 상 변화 재료를 비정질화할 때에는, 상기 제1 및 제2 전류 미러 회로가 선택되는 것을 특징으로 하는 반도체 기억 장치.
  27. 제22항에 있어서,
    상기 정보 기억부는, 적어도 Te를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  28. 제22항에 있어서,
    상기 선택 소자가, MIS형 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
US7272037B2 (en) * 2004-10-29 2007-09-18 Macronix International Co., Ltd. Method for programming a multilevel phase change memory device
EP1677371A1 (en) 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Dual resistance heater for phase change devices and manufacturing method thereof
KR100630744B1 (ko) * 2005-03-21 2006-10-02 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
KR100604935B1 (ko) * 2005-03-24 2006-07-28 삼성전자주식회사 코어 면적을 감소시킨 반도체 메모리 장치
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
KR100744114B1 (ko) * 2005-05-12 2007-08-01 삼성전자주식회사 상 변화 메모리 장치 및 그 워드라인 구동방법
JPWO2006137111A1 (ja) * 2005-06-20 2009-01-08 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
KR100699848B1 (ko) * 2005-06-21 2007-03-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
KR100688553B1 (ko) * 2005-06-22 2007-03-02 삼성전자주식회사 코어 사이즈를 감소시킨 반도체 메모리 장치
KR100674983B1 (ko) * 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR100690914B1 (ko) * 2005-08-10 2007-03-09 삼성전자주식회사 상변화 메모리 장치
US8143653B2 (en) * 2005-08-10 2012-03-27 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
KR100674997B1 (ko) * 2005-10-15 2007-01-29 삼성전자주식회사 상 변화 메모리 장치 및 상 변화 메모리 장치의 독출 동작제어방법
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
JP2007157317A (ja) 2005-11-30 2007-06-21 Samsung Electronics Co Ltd 相変化メモリ装置及びそれの読み出し方法
US7668007B2 (en) 2005-11-30 2010-02-23 Samsung Electronics Co., Ltd. Memory system including a resistance variable memory device
CN1983619B (zh) * 2005-12-13 2012-05-23 株式会社东芝 数据读/写装置
US7733684B2 (en) 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
JP4901763B2 (ja) * 2006-02-02 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7362608B2 (en) * 2006-03-02 2008-04-22 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
JP4166820B2 (ja) * 2006-03-09 2008-10-15 松下電器産業株式会社 抵抗変化型素子、半導体装置、およびその製造方法
KR100857742B1 (ko) 2006-03-31 2008-09-10 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법
US7499316B2 (en) 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods
US7626858B2 (en) * 2006-06-09 2009-12-01 Qimonda North America Corp. Integrated circuit having a precharging circuit
US7457146B2 (en) * 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
JP4191211B2 (ja) 2006-07-07 2008-12-03 エルピーダメモリ株式会社 不揮発性メモリ及びその制御方法
EP1898425A1 (fr) * 2006-09-05 2008-03-12 Stmicroelectronics Sa Mémoire à changement de phase comprenant un décodeur de colonne basse tension
US7505348B2 (en) * 2006-10-06 2009-03-17 International Business Machines Corporation Balanced and bi-directional bit line paths for memory arrays with programmable memory cells
US20080101110A1 (en) * 2006-10-25 2008-05-01 Thomas Happ Combined read/write circuit for memory
JP5092355B2 (ja) * 2006-10-31 2012-12-05 ソニー株式会社 記憶装置
JP2008218492A (ja) * 2007-02-28 2008-09-18 Elpida Memory Inc 相変化メモリ装置
JP5413938B2 (ja) * 2007-05-08 2014-02-12 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその書き込み制御方法
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
JP2009123847A (ja) * 2007-11-13 2009-06-04 Gunma Univ メモリ素子、メモリセル、メモリセルアレイ及び電子機器
US7890892B2 (en) * 2007-11-15 2011-02-15 International Business Machines Corporation Balanced and bi-directional bit line paths for memory arrays with programmable memory cells
KR101384357B1 (ko) * 2007-11-20 2014-04-15 삼성전자주식회사 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법
US7889536B2 (en) * 2007-12-17 2011-02-15 Qimonda Ag Integrated circuit including quench devices
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US20090257264A1 (en) * 2008-04-11 2009-10-15 Heinz Hoenigschmid Memory and method of evaluating a memory state of a resistive memory cell
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
TWI394273B (zh) * 2008-07-16 2013-04-21 United Microelectronics Corp 相變化記憶體
US8030635B2 (en) * 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
KR20110015256A (ko) * 2009-08-07 2011-02-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
JP2012064303A (ja) * 2011-11-02 2012-03-29 Renesas Electronics Corp 半導体集積回路装置
US8861255B2 (en) 2012-05-15 2014-10-14 Micron Technology, Inc. Apparatuses including current compliance circuits and methods
KR101999764B1 (ko) * 2012-08-24 2019-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치
JP5647722B2 (ja) * 2013-11-07 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9905756B2 (en) 2014-02-03 2018-02-27 Hitachi, Ltd. Semiconductor storage device
US9576651B2 (en) * 2015-01-21 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited RRAM and method of read operation for RRAM
US9715930B2 (en) * 2015-06-04 2017-07-25 Intel Corporation Reset current delivery in non-volatile random access memory
US9472281B1 (en) 2015-06-30 2016-10-18 HGST Netherlands B.V. Non-volatile memory with adjustable cell bit shape
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
CN106297877B (zh) * 2016-08-15 2019-01-08 中国科学院微电子研究所 用于初始化阻变存储器的电路及阻变存储器
KR102313601B1 (ko) 2017-03-24 2021-10-15 삼성전자주식회사 메모리 장치의 동작 방법
CN110189785B (zh) * 2019-04-09 2020-11-24 华中科技大学 一种基于双阈值选通管的相变存储器读写控制方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065377A1 (fr) 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
KR20030081900A (ko) * 2002-04-15 2003-10-22 삼성전자주식회사 상변화 메모리 소자의 제조방법
US20030198118A1 (en) * 2001-08-02 2003-10-23 Lowery Tyler A. Method for reading a structural phase-change memory
US20030218904A1 (en) 2001-06-29 2003-11-27 Lowrey Tyler A. Programming a phase-change material memory

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JP3709246B2 (ja) * 1996-08-27 2005-10-26 株式会社日立製作所 半導体集積回路
US6307415B1 (en) * 1996-09-20 2001-10-23 Stmicroelectronics, Inc. Hysteresis circuit
US5930180A (en) * 1997-07-01 1999-07-27 Enable Semiconductor, Inc. ROM bit sensing
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
WO2000042614A1 (de) * 1999-01-13 2000-07-20 Infineon Technologies Ag Schreib-/lesearchitektur für mram
JP4565716B2 (ja) * 2000-08-30 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4712204B2 (ja) * 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
JP4731041B2 (ja) * 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6564423B2 (en) 2001-06-21 2003-05-20 Black & Decker Inc. Two piece upright handle assembly for a vacuum cleaner system
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
JP3749847B2 (ja) * 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
JP2003100084A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 相変化型不揮発性記憶装置
JP2003151260A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4033690B2 (ja) * 2002-03-04 2008-01-16 株式会社ルネサステクノロジ 半導体装置
US6574129B1 (en) * 2002-04-30 2003-06-03 Hewlett-Packard Development Company, L.P. Resistive cross point memory cell arrays having a cross-couple latch sense amplifier
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP4928045B2 (ja) * 2002-10-31 2012-05-09 大日本印刷株式会社 相変化型メモリ素子およびその製造方法
JP2004164766A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 不揮発性記憶装置
JP2004214459A (ja) * 2003-01-06 2004-07-29 Sony Corp 不揮発性磁気メモリ装置及びその製造方法
US6873543B2 (en) * 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218904A1 (en) 2001-06-29 2003-11-27 Lowrey Tyler A. Programming a phase-change material memory
US20030198118A1 (en) * 2001-08-02 2003-10-23 Lowery Tyler A. Method for reading a structural phase-change memory
WO2003065377A1 (fr) 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
KR20030081900A (ko) * 2002-04-15 2003-10-22 삼성전자주식회사 상변화 메모리 소자의 제조방법

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