TWI402846B - 半導體積體電路裝置 - Google Patents

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Osamu Tonomura
Riichiro Takemura
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Description

半導體積體電路裝置
本發明係關於一種半導體積體電路裝置，特別係關於一種適用於半導體積體電路裝置並且有效之技術者，該半導體積體電路裝置具有使用相變化材料而形成之高密度積體記憶體電路，或者於同一半導體基板上設置有記憶體電路與邏輯電路之邏輯混載型記憶體，或者類比電路。特別係關於可以低電壓動作並具有高速且非揮發性之隨機存取記憶體。
受到以移動電話為代表之移動機器之需求之推動，非揮發記憶體之市場的發展較為顯著。其代表係FLASH(快閃)記憶體，但由於實質性速度較慢，故而作為可程式化之ROM而使用。另一方面，作為操作用之記憶體必須係高速之RAM，於移動機器搭載有FLASH與DRAM兩者之記憶體。若可實現具備該等2個記憶體之特徵的元件，則不僅可將FLASH與DRAM合成為1晶片，且可更換所有半導體記憶體，於此方面其影響極其大。
實現該元件之候補之一係使用有相變化膜之非揮發記憶體，例如揭示於專利文獻1中。相變化記憶體有時亦稱為PRAM、OUM以及雙向．記憶體。該記憶體相應於由流經於記憶元件本身之電流所產生之焦耳熱，記憶元件之結晶狀態產生變化，藉此記憶資訊得以寫入。作為記憶元件之材料使用有硫族化物。硫族化物係指包含硫磺、硒以及碲之 中至少1種元素之材料。
其次，簡單說明相變化記憶體之動作原理。如圖2所示，於使相變化部非晶系化之情形時，將相變化部加熱至硫族化物材料之融點Tm以上再施加急劇冷卻處理之重設脈衝。融點Tm例如為600℃。急劇冷卻時間t1例如為2 nsec。於使相變化部結晶化之情形時，係以結晶化溫度Tc~融點Tm局部性維持相變化部之溫度。此時之溫度例如為400℃。結晶化所需之時間t2依據硫族化物材料之組成而相異，例如為50 nsec。以下，將使相變化記憶胞之相變化部結晶化之處理稱為設置動作，將使其非晶系化之處理稱為重設動作。
相變化記憶體之優點係相變化部之電阻值相應於結晶狀態自2位至3位變化並將該電阻值作為信號使用，故而讀出信號增大，感測動作變得容易，因此讀出較為高速。
作為關於相變化記憶體之重寫方法之文獻，有以下之專利。首先，使用恆定電流脈衝於相變化記憶體之重寫之考慮揭示於專利文獻1以及2中。又，於專利文獻3涉及有如下之方法：於重寫前讀取材料狀態並藉由基於該結果之較適合之電性信號施行重寫之處理，或調整電性信號之波形，將於結晶化時使相變化部緩慢冷卻之電性信號之下降時間延遲之處理，可穩定地施行結晶化。
[專利文獻1]美國專利第5883827號[專利文獻2]日本專利特表2002-541613號公報[專利文獻3]日本專利特開2003-100085號公報
[發明所欲解決之問題]
為使相變化記憶體設置動作，必須將相變化部之溫度持續保持於結晶化溫度~融點之固定範圍內。然而，若使用恆定電壓源，則如圖3所示，相變化部結晶化並成為低電阻狀態，且根據歐姆法則流通有較大之電流，因此使相變化部過熱之結果，相變化部之溫度將超過融點，之後急劇冷卻，故而可能再次產生非晶系化。因此，藉由恆定電壓源難以穩定地設置。
為解決上述問題，提出有於寫入時3值控制串聯連接於相變化部之選擇電晶體之字元電壓之方法。以下說明本方法。
於重設動作時，如圖4所示，以將VDD施加於選擇電晶體QM之閘極電壓，使相變化部之溫度超過融點之充分的電流流通於相變化部1之方式，施加電壓脈衝。
對此，於設置動作時，如圖5所示，將選擇電晶體QM之閘極電壓設為例如VDD之2分之1，施加電壓脈衝。設置動作前相變化部2為高電阻之非晶系狀態，故而施加電壓幾乎全部施加於相變化部。若產生結晶化，相變化部之電阻將變低，因此電流量增加，但由於選擇電晶體QM之閘極電壓較低，流通於相變化部之電流量受到限制，結果可防止使相變化部過熱，再次非晶系化。當然施加於選擇電晶體QM之閘極電壓可自選擇電晶體之性能及相變化材料之組成選擇最合適之值。
又，為防止再非晶系化，亦可使用電流鏡電路。
若使用採用本發明之技術的半導體積體電路裝置，可實現可靠性較高之半導體非揮發性記憶裝置。該裝置混載於與半導體邏輯運算裝置同一之基板上，藉此可提供可靠性較高之高功能組裝型微電腦。又，該裝置亦可作為單體晶片提供。
 <實施例1>
於本實施例中將詳細說明圖1所示之記憶體陣列之動作方法。記憶胞C包含1個資訊記憶部與1個選擇電晶體。選擇電晶體係MIS型電晶體。圖1僅揭示有4個記憶胞，其原因在於為表示問題與本發明之原理而簡化處理。構成本實施例之各區塊的電路元件並無特別限制，然而較典型的是藉由眾所周知之CMOS(互輔型MOS電晶體)等之半導體積體電路技術，形成於單結晶矽之1個半導體基板上。再者，特別使用相變化材料，尤其是硫族化物作為資訊記錄部之材料。
子字元驅動器Y每一個驅動8根子字元線sWL。子字元驅動器Y配置有32個，子字元線sWL之合計則為256根。
重寫前FXB．TG．PRE為升壓電位，FXRESET．FXSET．FX．sWL．MWL．DD為接地電位VSS。BL保持為預充電電位Vpre。
於重設記憶胞C時，下降FXB，上升FXRESET。藉此，將FX之電位升壓至1.5 V。其次，於下降PRE．TG之後，上升DD，並待機。藉此，BL電位上升為VDD。進而，藉由上升 MWL，選擇電晶體QM之閘極電位自接地電位上升至1.5 V。為此，藉由電流自電源42通過相變化部11流至共同線41所產生之焦耳熱相變化部11得以加熱。因於選擇電晶體QM之閘極電壓施加有較高之1.5 V電壓，故而選擇電晶體QM之源汲間電阻為5 kΩ之小，經過10 nsec之時間，相變化部11之溫度會超過融點。其次，下降MWL，使選擇電晶體QM關閉。藉此，相變化部11得以急劇冷卻，從而非晶系化。其次，於下降DD之後，上升TG．PRE。藉此，BL固定為電位Vpre。其次，下降FXRESET，上升FXB。藉由上升FXB，驅動電晶體73並將sWL之電位固定為接地電位。藉此，可防止選擇電晶體QM誤操作。
於設置記憶胞C時，下降FXB，上升FXSET。藉此，將FX之電位升壓至1.0 V。其次，於下降PRE．TG之後，上升DD，並待機。藉此，BL之電位上升為VDD。進而，藉由驅動MWL，選擇電晶體QM之閘極電位自接地電位上升至1.0 V。
因此，電流自電源42通過相變化部11，流至共同線41，從而相變化部11得以加熱。因於選擇電晶體QM之閘極電壓施加有較低之1.0 V電壓，故而選擇電晶體QM之源汲間電阻變得較大為100 kΩ，為使相變化部11之電阻進而增大為1 MΩ，於相變化部11施加大致電壓VDD，其結果為相變化部11得以加熱。當相變化部11之溫度到達400℃左右時結晶化。其結果為相變化部11之電阻值會減小，流通於相變化部11之電流量將增加，藉由選擇電晶體QM該電流量會受到限制，故而相變化部11之溫度未達到融點。藉此，可防止 再非晶系化，從而可實現穩定之設置動作。自上升MWL，於20 nsec後下降MWL．DD，上升TG．PRE。其次，下降FXSET，上升FXB。
於設置動作時，藉由使選擇電晶體QM之閘極電壓低於重設動作時之閘極電壓，可防止再非晶系化。進而，具有以下之效果。
於相變化記憶體中，相變化部11並非同樣地進行相變化。若使用於設置動作之能量減少則相變化部11之結晶化比例減小。藉由限制流通於選擇電晶體QM之電流量，可一定程度地提高相變化部11之低電阻狀態時的電阻值。藉由如此處理，於相變化部11產生相同之能量故而所需之電流量可為較少，因此可減少重設動作所需之電流量。藉此，因可縮短選擇電晶體QM之閘極寬度，故而可減少單元面積。
又，當然將重寫電壓42設為VDD，結合相變化部之構造．材料可設定最合適之值。進而，於圖1中，於重設動作時與設置動作時將重寫電壓設為相同電壓，然而根據硫族化物之種類有時亦可使用相異之電位。此時，當然可於設置動作時與重設動作時轉換42之電位。
設置以及重設以每1字元為單位一同施行。當然亦可以每1單元為單位施行設置或重設。藉由以每1單元為單位重寫，可控制於特定處產生焦耳熱。當然藉由不將記憶胞特意按照理論位址順序排列，可使熱之產生分散。
其次，使用圖6詳細說明讀出動作。於圖6中，詳細表示 有圖1中之感測安培部53。
於讀出動作前，上升PRE．TG，將BLSA．BLA之電位保持為預充電電位Vpre。預充電電位Vpre例如為0.5 V。於讀出記憶胞F之資訊之情形時，首先下降PRE．TG。其次，上升REF，使電晶體114、116之閘極電位為Vref。參照電壓Vref例如為O.2V。其後，上升sWL。
若相變化部11為高電阻狀態，則流通於共同線141之電流量僅為微量，故於5 nsec之時間中，BLA．BLSA之電位之變動較少。因此，將高於電晶體114、116之閘極電壓施加於電晶體115、117。其次，若下降TG，上升SAL，則電晶體114、115之間以及電晶體116、117之間的閘極電壓之差增大，電晶體115、117之閘極電壓大致等於VDD，電晶體114、116之閘極電位大致等於接地電位VSS。於其後，上升CSL，將反映相變化部之狀態的電位分別送出至I/O線。
若相變化部11為低電阻狀態，則流通於共同線141之電流量較大，故於5 nsec之時間中，BLA．BLSA之電位大致為接地電位VSS。因此，將高於電晶體115、117之閘極電壓施加於電晶體114、116。其次，若下降TG，上升SAL，則電晶體114、115之間的閘極電壓之差增大，電晶體115、117之閘極電位大致等於VSS，電晶體114、116之閘極電位大致等於電源電位VDD。於其後，上升CSL，將反映相變化部之狀態的電位送出至I/O線。藉由以上順序操作，可讀出資訊。
於此，所使用之電壓．時間．記憶胞數僅係例示，當然對應於用於製造之程式技術節點或合適產品，亦可設為最合適 之值。
藉由本發明，可防止記憶胞之錯誤重設，故而可不受重寫前之記憶胞之狀態之影響，穩定地實現寫入直接任意之值的處理(直接重寫)。
進而，可實現能穩定重寫之記憶體，故而可實現高可靠性非揮發記憶體之混載。
當然亦可使用雙極電晶體作為選擇電晶體QM。此時，因可增大流通於相變化部之電流量，故可實現高速之記憶體。
又，亦可使用pn接面(Junction)作為選擇元件，替代選擇電晶體QM。於圖10表示該記憶體陣列。記憶胞E包含pn接面與相變化部。由於無需電晶體，故而可縮小記憶胞之面積，因此，可實現大容量記憶體。圖10之接面方向僅為例示，相應於用途，當然可作改變。
又，當然可使用板電極代替共同線。
<實施例2>
於本實施例中，提出有藉由防止再非晶系化，進而使用圖8所示之電路作為具有使設置動作穩定之效果的電路之方法。該電路之特徵係281、282為電流鏡電路。電流鏡電路281可提供10 μA之電流，282可提供100 μA之電流。
重寫前FXB．TG．PRE為升壓電位，FX1．sWL．MWL．DD為接地電位VSS。電晶體283、284關閉。BL保持為預充電電位Vpre。
於重設記憶胞C時，下降FXB．PRE．TG，上升FX1．DD。 其次，開啟電晶體284。其次，上升MWL將選擇電晶體QM之閘極電壓設為VDD。藉由該動作，將相變化部211加熱至融點以上之100 μA之電流得以流通。
當然，可藉由同時開啟電晶體283、284，進而提供更多之電流。
於設置記憶胞C時，下降FXB．PRE．TG，上升FX1．DD。其次，開啟電晶體283。其次，上升MWL將選擇電晶體QM之閘極電壓設為VDD。藉由該動作，於相變化部211流通有10 μA之電流，以該程度之電流，僅可將相變化部加熱至融點以下之400℃，故而雖可產生結晶化，但不會產生再非晶系化。
於本實施例中，周邊電路之動作電壓將升高。然而，藉由選擇電晶體之不均一重寫電流量基本毫無變動，故而具有可減少單元間不均一之效果。
<實施例3>
於實施例1中，於選擇電晶體與接地電位之間配置有相變化部，然而於本實施例中，於相變化部與接地電位之間配置有選擇電晶體。
於圖9表示本實施例之單元陣列。周邊電路與實施例1同樣。記憶胞D包含相變化部PC與選擇電晶體QM。於本實施例中，由於可將選擇電晶體QM之偏壓電位保持為共同線之電位VSS，故而反饋偏壓與選擇電晶體QM無關，可以低電壓驅動選擇電晶體QM。又，具有以下特徵：因可使用擴散層佈線共同線，故而可縮小記憶胞面積。
然而，亦存在如下之問題：由於佈線之電容，於位元線之電位產生變動時，微量之電流將流通於字元線為關閉之記憶胞的相變化部。該問題於實施例1之記憶胞構造中不會產生。
<實施例4>
於實施例1中3值控制選擇電晶體之閘極電壓，然而於本實施例中則設為2值控制，如圖11所示，成為介以電晶體301、302於字元線BL連接有複數之電源304、305的電路。電晶體301可流通最大10 μA之電流，電晶體302具有與電晶體301相比10倍之閘極寬度，故可流通100 μA之電流。
於施行設置動作時，於實施例1中，藉由開啟DD從而供給電源，然而於本實施例中，藉由開啟DDSET從而供給電源。藉此方法，因於設置動作時最大只可流通10 μA之電流，故可防止相變化部之過熱。
於施行重設動作時，藉由開啟DDRESET可供給重設所必需之充分電流。
當然可將電晶體301、302之閘極寬度設為相同，然而採用如下之方法亦可：於設置動作時僅開啟電晶體301，於重設動作時一同開啟電晶體301、302。
於本實施例中，即使於不具有選擇電晶體之記憶胞，亦可實現穩定之設置動作。又，藉由選擇電晶體之特性不均一，流通於相變化部之最大電流量不均一之現象消失，故而可提高良率。
於此，當然所用之閘極寬度、電流量僅為例示，而相應 於存取節點可設為最合適之值。
當然，代替改變電晶體之閘極寬度之處理，藉由於位元線BL與電源之間分別設置值為相異之2個並列電阻之處理亦可獲得同樣之效果。可使用多結晶矽、單結晶矽、非晶系矽、TiN、WN以及於該等中添加有雜質之材料，製作並列電阻。
<實施例5>
於實施例1中3值控制選擇電晶體之閘極電壓，然而於本實施例中4值以上控制。藉此，可施行多值記憶。於圖12表示該實施例之電路構成。以下，就於1記憶胞記錄4值之資訊時的動作方法加以說明。
於寫入資訊'0'時，下降FXB．PRE．TG，上升FX0．DD．MWL。因於選擇電晶體QM之閘極電壓施加有1.5 V電壓，故流通有將相變化部PC加熱至融點以上之電流，並施行非晶質化。此時之相變化部PC之電阻值為1 MΩ。
於寫入資訊'1'、'2'、'3'時，不僅上升FX0而且分別上升FX1、FX2、FX3。因選擇電晶體QM之閘極電壓分別為1.2 V、1.0 V、0.8 V，故產生於相變化部PC之能量各不相同，然而於任何一種情形相變化部PC均未加熱至融點以上，故未施行非晶質化。如實施例1所述，因相變化部PC之結晶化比率藉由用於設置動作之能量而決定，因此相變化部PC之電阻值分別為10 kΩ、30 kΩ、100 kΩ。
以此方式，藉由寫入4值之資訊至1個相變化部PC，實現穩定之多值記憶。
於寫入前必須施行重設動作，從而當然可更為確實地施行資訊寫入。又，事先調查相變化部之電阻，相應於需要，施行重寫動作，藉此亦可更為確實地施行資訊寫入。
因相變化部PC之電阻值取得自10 kΩ至1 MΩ之較寬之值，因此每1個記憶胞可存儲16值之資訊。
PC，1，2，11，211，303‧‧‧記憶元件
QM‧‧‧選擇電晶體
C，D，E，F‧‧‧記憶胞
Swl‧‧‧子字元線
MWL‧‧‧主字元線
BL‧‧‧位元線
I/O‧‧‧I/O線
PRE‧‧‧預充電啟動信號
DD‧‧‧電源啟動信號
DDRESET‧‧‧重設啟動信號
DDSET‧‧‧設置啟動信號
TG‧‧‧位元線啟動信號
SAL‧‧‧放大啟動信號
CSL‧‧‧資料輸出啟動信號
REF‧‧‧參照電壓啟動信號
VDD，304，305‧‧‧電源電壓
VSS‧‧‧接地電壓
Vpre‧‧‧預充電電壓
Vref‧‧‧參照電壓
Tm‧‧‧融點
Tc‧‧‧結晶化溫度
t1，t3‧‧‧冷卻時間
t2‧‧‧溫度保持時間
t4‧‧‧生成結晶之時間
FX‧‧‧子字元選擇線
FXB‧‧‧子字元第2選擇線
A‧‧‧子字元選擇電路
Y‧‧‧子字元驅動器
X‧‧‧子字元驅動器部分電路
FX1‧‧‧子字元選擇線1
FX2‧‧‧子字元選擇線2
30，73，114，115，116，117，301，302‧‧‧電晶體
42‧‧‧特定位元線之電源電壓
53‧‧‧感測安培
41，141，241，306‧‧‧特定記憶胞之接地電壓
281，282‧‧‧電流鏡電路
283，284‧‧‧動作選擇電晶體
圖1係表示周邊電路與記憶體陣列之圖。
圖2係表示相變化所需之脈衝寬度與溫度之關係之圖。
圖3係表示因過熱造成之相變化部之錯誤重設之圖。
圖4係表示重設動作之圖。
圖5係表示設置動作之圖。
圖6係表示詳細之感測安培電路之圖。
圖7係表示記憶胞之設置以及重設狀態之電位之圖。
圖8係表示使用電流鏡電路之周邊電路與記憶體陣列之圖。
圖9係表示具有於相變化部與接地電位之間夾有選擇元件之構造的記憶胞之記憶體陣列之圖。
圖10係表示包含接面與相變化部之記憶胞的記憶體陣列之圖。
圖11係表示介以於設置動作與重設動作具有互不相同之閘極寬度的電晶體，供給電源之周邊電路之圖。
圖12係表示實現多值記憶之記憶體陣列與周邊電路之圖。
11‧‧‧記憶元件
41‧‧‧特定記憶胞之接地電壓
42‧‧‧特定位元線之電源電壓
53‧‧‧感測安培
73‧‧‧電晶體
QM‧‧‧選擇電晶體
MWL‧‧‧主字元線
PRE‧‧‧預充電啟動信號
DD‧‧‧電源啟動信號
TG‧‧‧位元線啟動信號
REF‧‧‧參照電壓啟動信號
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
Vpre‧‧‧預充電電壓
Vref‧‧‧參照電壓
FX‧‧‧子字元選擇線
FXB‧‧‧子字元第2選擇線
A‧‧‧子字元選擇電路
Y‧‧‧子字元驅動器
X‧‧‧子字元驅動器部分電路
FXSET‧‧‧接地電位

Claims (27)

  1. 一種半導體記憶裝置，其特徵在於包含：複數字元線；與上述字元線交叉之複數位元線；包含設於上述字元線與上述位元線之各交點的資訊記憶部與選擇元件、且上述資訊記憶部包含相變化材料的複數記憶胞；且為記憶不同電阻值於上述資訊記憶部，使用上述選擇元件控制流經上述選擇元件之電流，以於重設動作中將上述相變化材料重設為第1電阻值狀態，進而於設定動作中，以經限制為避免上述相變化材料重設之電流，將上述相變化材料設定為具有較上述第1電阻值狀態低之電阻值的第2電阻值狀態。
  2. 如請求項1之半導體記憶裝置，其中上述資訊記憶部係包含第1電極層、相變化材料層及第2電極層之疊層物。
  3. 如請求項2之半導體記憶裝置，其中上述相變化材料至少含有Te。
  4. 如請求項1之半導體記憶裝置，其中上述選擇元件係MIS(金屬-絕緣體-半導體)型電晶體。
  5. 如請求項1之半導體記憶裝置，其中上述選擇元件係雙極電晶體。
  6. 如請求項1之半導體記憶裝置，其中上述選擇元件包含接面。
  7. 如請求項1之半導體記憶裝置，其中上述資訊記憶部係配置於接地電極與上述選擇元件之間。
  8. 如請求項1之半導體記憶裝置，其中上述選擇元件係配置 於接地電極與上述資訊記憶部之間。
  9. 如請求項1之半導體記憶裝置，其中連接於上述選擇元件之字元電壓，係為控制流經上述選擇元件之電流而以3值控制。
  10. 如請求項9之半導體記憶裝置，其中上述資訊記憶部係包含第1電極層、相變化材料層及第2電極層之疊層物。
  11. 如請求項10之半導體記憶裝置，其中上述相變化材料至少含有Te。
  12. 如請求項9之半導體記憶裝置，其中上述選擇元件係MIS型電晶體。
  13. 如請求項9之半導體記憶裝置，其中上述選擇元件係雙極電晶體。
  14. 如請求項9之半導體記憶裝置，其中上述選擇元件包含接面。
  15. 如請求項9之半導體記憶裝置，其中上述資訊記憶部係配置於接地電極與上述選擇元件之間。
  16. 如請求項9之半導體記憶裝置，其中上述選擇元件係配置於接地電極與上述資訊記憶部之間。
  17. 如請求項1之半導體記憶裝置，其中進而具有為控制流通於上述選擇元件之電流而連接於與上述選擇元件相連接之各位元線之電流鏡電路。
  18. 如請求項1之半導體記憶裝置，其中為控制流經上述選擇元件之電流，於與上述選擇元件相連接之各位元線連接有複數個電源，並按照所記憶之資訊，由上述複數個電 源進行選擇。
  19. 如請求項1之半導體記憶裝置，其中為控制流經上述選擇元件之電流，將連接於上述選擇元件之字元電壓控制在4值以上17值以下。
  20. 一種半導體裝置，其特徵在於請求項1之上述半導體記憶裝置係搭載於微電腦。
  21. 一種半導體記憶裝置，其特徵在於包含：記憶胞，其具有包含可藉由加熱而改變結晶化比率之相變化材料之資訊記憶部；控制電路，其係為改變上述結晶化比率而於上述記憶胞內控制電流之流動，用以改變上述記憶胞所記憶之資訊者；且於重設動作狀態下，上述控制電路為將上述相變化材料加熱至其熔點以上，係於上述記憶胞內產生第1電流；於設定動作狀態下，上述控制電路為使上述相變化材料之結晶化比率增加，於上述記憶胞內產生第2電流；上述第2電流係小於上述第1電流，並加以限制以避免將上述相變化材料加熱至其融點以上。
  22. 一種半導體記憶裝置，其特徵在於包含：複數字元線；與上述字元線交叉之複數位元線；複數記憶胞，其包含於上述字元線與上述位元線交叉之各點所設之資訊記憶部與選擇元件；電流鏡電路，其與上述複數之位元線結合；且 於對上述複數記憶胞之寫入動作中，上述電流鏡電路將電流供給至上述複數記憶胞之被選擇之記憶胞；其中上述資訊記憶部包含相變化材料；於相變化記憶體中，於寫入「0」、「1」時，其電流量不同，於設定動作時之流動電流少於重設動作時。
  23. 一種半導體記憶裝置，其特徵在於包含：複數字元線；與上述字元線交叉之複數位元線；複數記憶胞，其包含於上述字元線與上述位元線交叉之各點所設之資訊記憶部與選擇元件；電流鏡電路，其與上述複數之位元線結合；且於對上述複數記憶胞之寫入動作中，上述電流鏡電路將電流供給至上述複數記憶胞之被選擇之記憶胞；其中上述電流鏡電路包含第1電流鏡電路與第2電流鏡電路，上述第2電流鏡電路可供給大於上述第1電流鏡電路之電流；上述第1或第2電流鏡電路係依藉由上述寫入動作而被寫入之資訊被選擇。
  24. 如請求項23之半導體記憶裝置，其中上述資訊記憶部包含相變化材料；將上述相變化材料結晶化之際，選擇上述第1電流鏡電路，將上述相變化材料非晶化之際，選擇上述第2電流鏡電路。
  25. 如請求項23之半導體記憶裝置，其中 上述資訊記憶部包含相變化材料；將上述相變化材料結晶化之際，選擇上述第1電流鏡電路，將上述相變化材料非晶化之際，選擇上述第1及第2電流鏡電路。
  26. 如請求項22之半導體記憶裝置，其中上述資訊記憶部至少包含Te。
  27. 如請求項22之半導體記憶裝置，其中上述選擇元件係MIS型電晶體。
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