CN101447226A - 操作相变存储装置的方法 - Google Patents
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Abstract
提供了一种操作相变存储装置的方法,该相变存储装置包括相变层和向相变层施加电压的单元。所述方法包括:向相变层施加复位电压,其中,复位电压包括被连续施加的至少两个脉冲电压。
Description
技术领域
示例实施例涉及一种操作存储装置的方法。其他示例实施例涉及一种操作相变存储装置的方法。
背景技术
存在几种非易失性存储装置,包括闪存、铁电RAM(FeRAM)、磁RAM(MRAM)和相变随机存取存储器(PRAM)。PRAM的存储节点(storage node)在结构上不同于其他非易失性存储装置。
PRAM的存储节点包括作为数据存储层的相变层。如果预定的复位(reset)电压在足够短的时间内被施加到相变层,那么相变层的区域改变为非晶区域。如果预定的置位(set)电压在足够长的时间内被施加到存储节点,那么非晶区域恢复为结晶状态。
假设第一阻抗属于具有非晶区域的相变层,第二阻抗属于没有非晶区域的相变层,则第一阻抗高于第二阻抗。
PRAM是一种使用相变层来写入和读取比特数据的存储装置,相变层具有根据其相位而改变的阻抗特性。
操作PRAM的传统方法的操作速度相当慢,这是因为非晶区域恢复为结晶状态所需的时间相对较长。
在操作PRAM的传统方法中,通过重复复位和置位操作相变层的特性会容易变差,从而缩短了PRAM的耐久性(或持久性)。
发明内容
示例实施例涉及一种操作存储装置的方法。其他示例实施例涉及一种操作相变存储装置的方法。
示例实施例提供一种使用相变层来操作相变存储装置的方法,相变层具有根据其相位而改变的阻抗特性。
根据示例实施例,提供了一种操作相变存储装置的方法,该相变存储装置包括相变层和向相变层施加电压的单元。所述方法包括:向相变层施加复位电压,其中,复位电压包括被连续施加的至少两个脉冲电压。所述脉冲电压可以基本上相同。
每个脉冲电压的脉冲宽度可以小于20ns。每个脉冲电压的脉冲宽度可以在从5ns到20ns的范围内。脉冲电压之间的间隔可以小于100ns。脉冲电压之间的间隔可以大于5ns。脉冲电压之间的间隔可以在从5ns到100ns的范围内。脉冲电压的数量可以在从2到10的范围内。
所述方法可包括:在向相变层施加复位电压之后,向其施加置位电压。
复位电压的施加时间可以与置位电压的施加时间相同,或者比置位电压的施加时间短。
附图说明
通过下面结合附图所进行的详细描述,将会更清楚地理解示例实施例。图1-7示出这里所描述的非限制性的示例实施例。
图1是示出用于说明根据示例实施例的操作相变随机存取存储器(PRAM)的方法的剖视图的示图;
图2是示出根据示例实施例的操作PRAM的方法中可使用的复位电压的曲线图;
图3是示出使用图2的复位电压将PRAM复位的剖视图的示图;
图4是示出在根据比较示例的操作PRAM的传统方法中使用的复位电压的曲线图;
图5是示出使用图4的复位电压将PRAM复位的剖视图的示图;
图6是示出在根据示例实施例的方法和根据比较示例的方法中PRAM复位的第一单元的复位阻抗的曲线图;
图7是示出如果在根据示例实施例的方法和根据比较示例的方法中复位第一单元被改变为置位状态,则PRAM的第一单元的阻抗变化和置位脉冲宽度的曲线图。
具体实施方式
现在将参照附图更充分地描述各示例实施例,在附图中示出了一些示例实施例。在附图中,为了清楚,可夸大层和区域的厚度。
这里公开了详细的示例实施例。然而,这里公开的特定的结构和功能细节只是为了描述示例实施例。然而,本发明可以按照许多不同的形式来实施,不应该被解释为仅限于这里阐述的示例实施例。
因此,尽管可对示例实施例进行各种修改,且示例实施例可具有可替换的形式,但是通过示例的方式在附图中示出了其实施例,这里将详细描述其实施例。然而,应该理解,不是要将示例实施例局限于所公开的具体形式,相反,示例实施例将覆盖落入本发明范围内的所有修改、等同物和替换物。贯穿附图的描述,相同的标号始终表示相同的部件。
应该理解,尽管这里可能使用术语第一、第二等来描述各部件,但是各部件不应该受这些术语的限制。这些术语仅用于区分一个部件与另一部件。例如,在不脱离示例实施例的范围的情况下,第一部件可以被命名为第二部件,类似地,第二部件可以被命名为第一部件。这里使用的术语“和/或”包括所列出的一个或多个有关项的任何和全部组合。
应该理解,当提到某一部件“连接”或“结合”到另一部件时,该部件可以直接连接或结合到另一部件,或者可以存在中间部件。相反,当提到某一部件“直接连接”或“直接结合”到另一部件时,不存在中间部件。其他用于描述部件之间的关系的词应该按照类似的方式来解释(如“在...之间”与“直接在...之间”、“相邻”与“直接相邻”等)。
这里使用的术语仅仅是为了描述特定实施例,而不是为了限制示例实施例。除非上下文另外清楚地指示,否则这里所使用的单数形式还包括复数形式。还应该理解,这里使用的术语“包括”和/或“包含”表示所述特征、整体、步骤、操作、部件和/或组件的存在,但并不排除一个或多个其他特征、整体、步骤、操作、部件、组件和/或它们的组的存在。
应该理解,尽管术语第一、第二、第三等可用于描述各部件、组件、区域、层和/或部分,但是这些部件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语只是用于将一个部件、组件、区域、层或部分与另一区域、层或部分区分开来。因而,在不脱离示例实施例的范围的情况下,下面描述的第一部件、组件、区域、层或部分可以被命名为第二部件、组件、区域、层或部分。
为便于描述,这里可使用空间相对术语(如“在...之下”、“在...下面”、“下方”、“在...上”、“上方”等)来轻松描述一个部件或者附图所示的某一特征与另一部件或特征之间的关系。应该理解,除了附图中示出的方位以外,空间相对术语还包括装置在使用或操作时的不同方位。例如,如果附图中的装置被反转,那么被描述为在其他部件或特征“下面”或“之下”的部件随后将被定位为在其他部件或特征“上”。因而,例如,术语“在...下面”可包括上方和下方两种方位。装置可以被另外定位(旋转90度或者以其他方位观看或定位),因此,应该相应地解释这里所描述的空间相对描述符。
这里参照作为理想化的实施例(和中间结构)的示意图的剖面图来描述示例实施例。这样,预计会出现例如由于制造技术和/或公差引起的所示形状的变化。因而,示例实施例不应该被解释为限于这些示出的区域的特定形状,而是可以包括例如由于制造引起的形状偏差。例如,示出为矩形的注入区域在其边缘可能具有(如注入浓度)的梯度和/或圆形或曲线特征,而不是从注入区域到非注入区域的突然改变。同样,通过注入形成的埋区可能导致在埋区和注入可能发生的表面之间的区域中的一些注入。因而,附图所示的区域实质上是示意性的,其形状不必示出装置的区域的实际形状而且不限制范围。
还应该注意到,在一些可选择的实施方式中,所提到的功能/动作可以不按附图中提到的顺序出现。例如,根据所涉及的功能/动作,两个连续显示的图实际上可能被基本上同时执行,或者有时可以按照相反的顺序被执行。
为了更具体地描述示例实施例,将参照附图来详细描述各方面。然而,本发明不限于所描述的示例实施例。
示例实施例涉及一种操作存储装置的方法。其他示例实施例涉及一种操作相变存储装置的方法。
图1是示出根据示例实施例的操作相变随机存取存储器(PRAM)的方法的剖视图的示图。
参照图1,PRAM可包括顺序(或并列)叠置的下电极10、下电极接触层20、相变层30和上电极40。下电极接触层20的宽度可小于下电极10的宽度。下电极接触层20可将下电极10和相变层30连接。围绕下电极接触层20的层间绝缘层15可以形成在下电极10与相变层30之间。尽管图1中未示出,但是下电极10与上电极40之一可以连接至开关元件。所述开关元件可以是形成在基底(未示出)上的晶体管或其他元件(如二极管)。
相变层30的接触下电极接触层20的区域的相位可以根据施加在下电极10和上电极40之间的电压V改变。图1所示的整个相变层30处于结晶状态。图2是示出在根据示例实施例的操作PRAM的方法中在下电极10和上电极40之间施加的复位电压Vreset的曲线图。
参照图2,复位电压Vreset可包括按照预定间隔连续施加的两个或更多个脉冲电压(如第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3)。
第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3的幅值可以相同。分别施加第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3的第一脉冲宽度T1、第二脉冲宽度T2和第三脉冲宽度T3可以相同。因此,第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3可以基本上相同。第一脉冲宽度T1、第二脉冲宽度T2和第三脉冲宽度T3中的每个可以小于20纳秒(ns)。第一脉冲宽度T1、第二脉冲宽度T2和第三脉冲宽度T3中的每个可以在从5ns到20ns的范围内。第一脉冲电压V1和第二脉冲电压V2之间的第一间隔I1与第二脉冲电压V2和第三脉冲电压V3之间的第二间隔I2可以彼此相同,或者也可以不同。第一间隔I1和第二间隔I2中的每个可以小于100ns。第一间隔I1和第二间隔I2中的每个可以在从5ns到100ns的范围内。
如果如此短的脉冲电压按照预定间隔被连续施加,那么相变层30的接触下电极接触层20的区域可以改变为非晶区域。例如,如果图2的复位电压Vreset被施加在图1的下电极10和上电极40之间,那么图1的PRAM可以如图3所示地改变。
图3是示出使用图2的复位电压将PRAM复位的剖视图的示图。
参照图3,由于复位电压Vreset,相变层30的接触下电极接触层20的区域可以改变为非晶区域A。非晶区域A可以包括第一区域a1、第二区域a2和第三区域a3。第一区域a1、第二区域a2和第三区域a3中的至少一个分别由于图2的第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3可以变为非晶区域。
相变层30的局部区域可以由于第一脉冲电压V1而熔化,冷却对应于第一间隔I1的时间从而变为非晶区域。非晶的局部区域可以是第一区域a1、第二区域a2和第三区域a3之一。例如,非晶的局部区域可以是第二区域a2。如果第二区域a2是非晶区域,那么第二区域a2的电阻率比非晶区域a2周围的结晶区域的电阻率高。如果第二脉冲电压V2被施加在下电极10和上电极40之间,那么电流流经非晶的局部区域(如第二区域a2)周围的结晶区域,加热结晶区域的一部分。其他两个区域(如第一区域a1和第三区域a3)之一(如第一区域a1)可以由被加热的区域形成。其余区域(如第三区域a3)可以通过第三脉冲电压V3形成。
尽管在图2和图3中复位电压Vreset包括第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3,但是复位电压Vreset可以包括两个脉冲电压。复位电压Vreset可以包括四个或更多个(如4到10个)脉冲电压。图3中形成的小的非晶区域的数量可以根据构成复位电压Vreset的脉冲电压的数量而改变。
图4是示出在根据比较示例的操作PRAM的传统方法中在图1的下电极10和上电极40之间施加的复位电压V’reset的曲线图。
参照图4,复位电压V’reset是一个脉冲电压。复位电压V’reset具有用于施加复位电压V’reset的相对较长的第四脉冲宽度T4。例如,第四脉冲宽度T4可以类似于图2的第一脉冲宽度T1、第二脉冲宽度T2和第三脉冲宽度T3之和。图4的复位电压V’reset的幅值可以与图2的第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3中的每个的幅值相同。因此,图4的复位电压V’reset的总能量可以与图2的复位电压Vreset的总能量相同。
如果图4的复位电压V’reset被施加在图1的下电极10和上电极40之间,那么图1的PRAM可以如图5所示地改变。
图5是示出使用图4的复位电压的PRAM复位的剖视图的示图。
参照图5,由于复位电压V’reset,相变层30的接触下电极接触层20的区域改变为非晶区域A’。非晶区域A’与图3的非晶区域A可以具有类似的体积(volume)。
相变层30的区域通过图5的复位电压V’reset被加热。由于复位电压V’reset被施加相对较长的时间,所以相变层30的被加热的区域的一部分可以被加热到相当高的温度(以下称为“第一温度”)。例如,如果由于复位电压V’reset电流沿着相变层30的晶粒边界过度地流经某一区域,那么电流过度地流经的该区域可被加热到第一温度。
由于图3的第一区域a1、第二区域a2和第三区域a3通过第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3(第一脉冲电压V1、第二脉冲电压V2和第三脉冲电压V3中的每个被施加相对较短的时间)形成,所以第一区域a1、第二区域a2和第三区域a3可以被加热到低于第一温度的温度并冷却,从而第一区域a1、第二区域a2和第三区域a3变为非晶区域。尽管图2的复位电压Vreset和图4的复位电压V’reset具有相同的能量,但是相变层30通过图2的复位电压Vreset被加热到的温度可低于相变层30通过图4的复位电压V’reset被加热到的温度。
由于根据示例实施例的操作PRAM的方法在复位操作期间可以防止(或减少)相变层被过度加热,所以PRAM的耐久性可以提高。如果通过过度加热和冷却,相变层的区域变为非晶区域,那么可能难以将非晶区域恢复为结晶区域,从而增加了置位时间。在根据示例实施例的操作PRAM的方法中,由于在复位操作期间相变层不被过度加热,所以PRAM具有较短的置位时间。
在根据示例实施例的操作PRAM的方法中,由于在复位操作期间在施加的脉冲电压之间不测量相变层的阻抗,所以测量阻抗所需的时间减少。
图6是示出通过根据示例实施例的方法和根据比较示例的方法PRAM复位的第一单元的复位阻抗的曲线图。在图6中,▲所标记的数据是在根据示例实施例的方法中通过第一复位电压复位的第一单元的阻抗,*所标记的数据是在根据比较示例的图4的方法中通过第二复位电压复位的第一单元的阻抗。第一复位电压包括分别被施加大约10ns的第一、第二、第三、第四和第五脉冲电压。第二复位电压包括脉冲宽度大约为50ns的一个脉冲电压。第一复位电压的第一、第二、第三、第四和第五脉冲电压和第二复位电压的幅值可以大约为3.7V。
参照图6,*所标记的数据与▲所标记的数据几乎相同。在脉冲宽度为10ns的第一、第二、第三、第四和第五脉冲电压按照10ns的间隔被施加的情况下的复位阻抗与脉冲电压被一次施加50ns情况下的复位阻抗类似。
图7是示出如果通过根据示例实施例的方法和根据比较示例的方法复位的第一单元被改变为置位状态,PRAM的第一单元的阻抗变化和置位脉冲宽度的曲线图。在图7中,第一曲线G1示出通过根据示例实施例的第一复位电压复位的第一单元被改变为置位状态情况下第一单元的阻抗变化,第二曲线G2示出通过根据比较示例的第二复位电压复位的第一单元被改变为置位状态情况下第一单元的阻抗变化。使用幅值大约为1.8V的置位电压。
参照图7,第一曲线G1位于第二曲线G2下方,这是因为如果置位电压被施加相同长的时间,那么第一曲线G1的阻抗值比第二曲线G2的阻抗值小。因此,将通过根据示例实施例的方法被复位的PRAM置位所需的时间比将通过根据比较示例的方法被复位的PRAM置位所需的时间短。ΔRs表示可用于测量置位阻抗的参考阻抗范围。在参考阻抗范围内,在第一参考阻抗线Rs1上,第一曲线G1与第二曲线G2之间的置位脉冲宽度之差大约为40ns。根据示例实施例的方法中的置位时间比根据比较示例的方法中的置位时间大约短30%。
根据示例实施例的PRAM的置位时间超过100ns,这比复位时间长。通过比复位时间长的置位时间来确定编程(program)时间。虽然图2的复位时间T1+I1+T2+I2+T3稍微比传统复位时间长,但是根据示例实施例的方法中的编程时间可更短。如果图2的复位电压Vreset的总施加时间比置位时间短或者等于置位时间,那么由于根据置位时间确定编程时间,所以根据示例实施例的方法中的编程时间比操作PRAM的传统方法中的编程时间短。在根据示例实施例的方法中使用的总复位脉冲宽度可以等于或小于置位脉冲宽度。置位脉冲被施加到相变层30以将图3的非晶区域A改变为结晶区域的置位脉冲宽度可以等于或大于总复位脉冲宽度。
上述描述是为了示出示例实施例,不应该被解释为是对示例实施例的限制。尽管已经描述了几个示例实施例,但是本领域技术人员应该容易地理解,在本质上不脱离新颖性教导和优点的情况下,可以对示例实施例进行各种改变。因此,意将所有改变包括在权利要求所限定的本发明的范围内。在权利要求中,装置加功能的条款意在覆盖执行所述功能的各种结构,不仅包括结构上的等同物而且包括等同的结构。因此,应该理解,上述描述是为了示出各种示例实施例,不应该被解释为是对所公开的特定实施例的限制,对所公开的实施例以及其他实施例的各种修改将被包括在权利要求的范围内。
Claims (16)
1、一种操作相变存储装置的方法,该相变存储装置包括相变层和向相变层施加电压的单元,所述方法包括:
向相变层施加复位电压,
其中,复位电压包括被连续施加的至少两个脉冲电压。
2、如权利要求1所述的方法,其中,所施加的至少两个脉冲电压具有相同的幅值。
3、如权利要求2所述的方法,其中,所述至少两个脉冲电压相同。
4、如权利要求1所述的方法,其中,所述至少两个脉冲电压中的每个的脉冲宽度小于20ns。
5、如权利要求4所述的方法,其中,所述至少两个脉冲电压中的每个的脉冲宽度在从5ns到20ns的范围内。
6、如权利要求4所述的方法,其中,所述至少两个脉冲电压中的每个之间的间隔为100ns或更少。
7、如权利要求6所述的方法,其中,所述至少两个脉冲电压之间的间隔在从5ns到100ns的范围内。
8、如权利要求4所述的方法,其中,所述至少两个脉冲电压中的每个之间的间隔大于5ns。
9、如权利要求8所述的方法,其中,所述间隔小于100ns。
10、如权利要求1所述的方法,其中,所述至少两个脉冲电压中的每个之间的间隔为100ns或更少。
11、如权利要求10所述的方法,其中,所述至少两个脉冲电压之间的间隔在从5ns到100ns的范围内。
12、如权利要求1所述的方法,其中,所述至少两个脉冲电压中的每个之间的间隔大于5ns。
13、如权利要求12所述的方法,其中,所述间隔小于100ns。
14、如权利要求1所述的方法,其中,所施加的脉冲电压的数量在从2到10的范围内。
15、如权利要求1所述的方法,还包括:在施加复位电压之后,向相变层施加置位电压。
16、如权利要求15所述的方法,其中,复位电压的施加时间与置位电压的施加时间相同,或者比置位电压的施加时间短。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070122737 | 2007-11-29 | ||
KR1020070122737A KR101291222B1 (ko) | 2007-11-29 | 2007-11-29 | 상변화 메모리 소자의 동작 방법 |
KR10-2007-0122737 | 2007-11-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101447226A true CN101447226A (zh) | 2009-06-03 |
CN101447226B CN101447226B (zh) | 2013-05-01 |
Family
ID=40675539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008101102149A Active CN101447226B (zh) | 2007-11-29 | 2008-06-18 | 操作相变存储装置的方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8116125B2 (zh) |
JP (1) | JP2009135409A (zh) |
KR (1) | KR101291222B1 (zh) |
CN (1) | CN101447226B (zh) |
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Publication number | Publication date |
---|---|
US20120099371A1 (en) | 2012-04-26 |
JP2009135409A (ja) | 2009-06-18 |
KR20090055878A (ko) | 2009-06-03 |
US8116125B2 (en) | 2012-02-14 |
US20090141546A1 (en) | 2009-06-04 |
CN101447226B (zh) | 2013-05-01 |
KR101291222B1 (ko) | 2013-07-31 |
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C06 | Publication | ||
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant |