JP2006165560A - 相変化記憶セル及びその製造方法 - Google Patents

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Abstract

【課題】相変化記憶セル及びその製造方法を提供する。
【解決手段】相変化記憶セルは半導体基板上に形成された下部層間絶縁膜及び前記下部層間絶縁膜を貫通する下部導電性プラグを具備する。前記下部導電性プラグは前記下部層間絶縁膜上に提供された相変化物質パターンと接触する。前記相変化物質パターン及び前記下部層間絶縁膜は上部層間絶縁膜で覆われている。前記相変化物質パターンは前記上部層間絶縁膜を貫通するプレートラインコンタクトホール内の導電膜パターンと直接接触する。前記相変化記憶セルの製造方法も提供される。
【選択図】図２Ａ

Description

本発明は、半導体素子及びその製造方法に関し、特に相変化記憶セル及びその製造方法に関するものである。
不揮発性記憶素子は、それらの電源が遮断されてもその内部に保存されたデータが消滅しない特徴を有する。これによって、前記不揮発性記憶素子はコンピュータ、移動通信端末（ｍｏｂｉｌｅ ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）及びメモリカードなどに広く採用されている。
前記不揮発性記憶素子としてフラッシュメモリ素子が広く用いられている。前記フラッシュメモリ素子は積層ゲート構造（ｓｔａｃｋｅｄ ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するメモリセルを主に採用している。前記積層ゲート構造はチャンネル領域上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）及び制御ゲート電極を含む。前記フラッシュメモリセルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質を改善しなければならないし、セルのカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）を増加しなければならない。
前記フラッシュメモリ素子の代りに新しい不揮発性記憶素子、例えば相変化記憶素子が最近提案されている。前記相変化記憶素子の単位セルは、スイッチング素子及び前記スイッチング素子に直列に接続されたデータ保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。前記データ保存要素は、前記スイッチング素子に電気的に接続された下部電極、前記下部電極上の相変化物質パターン及び前記相変化物質パターン上の上部電極を具備する。一般的に、前記下部電極はヒータとして作用する。前記スイッチング素子及び前記下部電極を介して書込み電流が流れる場合に、前記相変化物質パターンと前記下部電極との間の界面からジュール熱（ｊｏｕｌｅ ｈｅａｔ）が生成される。このようなジュール熱は前記相変化物質パターンを非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変換させる。
図１は、従来の相変化記憶セルの一部を示す断面図である。
図１を参照すると、半導体基板１上に下部層間絶縁膜３が提供される。前記半導体基板１は、前記下部層間絶縁膜３を貫通するコンタクトプラグ５と電気的に接続される。前記コンタクトプラグ５は、下部電極の役目をする。前記層間絶縁膜上に前記下部電極５を覆う相変化物質パターン７が積層されて、前記相変化物質パターン７の上部面は上部電極９と接触する。前記上部電極９は前記相変化物質パターン７と自己整列されて前記相変化物質パターンと同一幅を有する。
前記相変化物質パターン７は、ＧｅＳｂＴｅ膜（以下、“ＧＳＴ膜”と称する。）のようなカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質膜が広く用いられる。前記ＧＳＴ膜はポリシリコン膜のような導電性の物質膜と容易に反応する性質を有する。例えば、前記ＧＳＴ膜がポリシリコン膜と直接接触すると、前記ポリシリコン膜内のシリコン原子がＧＳＴ膜内に浸透して前記ＧＳＴ膜の抵抗を増加させる。その結果、前記ＧＳＴ膜の固有の特性が低下することがある。よって、前記相変化物質パターン７と直接接触する前記下部電極５及び上部電極９は、前記相変化物質パターン７と反応しない安定した導電膜として形成される。例えば、チタン窒化膜のような金属窒化膜が前記下部電極５及び上部電極９を形成するのに広く用いられる。
前記上部電極９を有する基板の全面は上部層間絶縁膜１１で覆われる。前記上部層間絶縁膜１１上にプレートライン１３が提供されて、前記プレートライン１３は前記上部層間絶縁膜１１を貫通するプレートラインコンタクトホール１１ａを介して前記上部電極９に電気的に接続される。
前記相変化物質パターン７を有する相変化記憶セル内に必要とする情報を保存させるためには前記上部電極９、相変化物質パターン７及び下部電極５を介して流れる書込み電流（ＩＷ）を加えなければならない。前記書込み電流（ＩＷ）の量によって前記下部電極５と接触する前記相変化物質パターン７の一部７ａが結晶質状態または非晶質状態に変換する。前記プレートラインコンタクトホール１１ａの幅は、一般的に前記上部電極９の幅よりも小さいことがある。それにもかかわらず、前記書込み電流（ＩＷ）は、図１で示すように前記上部電極９の全体領域にかけて均等に流れる。これは、前記上部電極９が前記相変化物質パターン７よりも低い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）を有するためである。これによって、前記相変化物質パターン７のバルク領域内での書込み電流の密度は前記下部電極５と前記相変化物質パターン７との間の界面での書込み電流密度よりも低い。すなわち、前記相変化物質パターン７のバルク領域内での相変移効率を向上させるのに限界がある。
一方、また他の従来の相変化記憶セルが特許文献１に“相変化物質を有する記憶セルの形成のために自己整列された抵抗性プラグ”という題目でウー（Ｗｕ）によって開示されている。ウー（Ｗｕ）によれば、相変化物質膜の下部及び上部にそれぞれ第１及び第２高抵抗物質膜が提供されて、前記第１及び第２高抵抗物質膜内にそれぞれが互いに自己整列された第１及び第２低抵抗プラグが提供される。前記高抵抗物質膜は多結晶シリコン膜または非晶質シリコン膜で形成されて、前記自己整列された低抵抗プラグはイオン注入技術を用いて前記高抵抗物質膜内に不純物を注入することによって形成される。結果的に、ウー（Ｗｕ）などによる相変化記憶セルの相変化物質膜はシリコン膜と直接接触する。よって、前記相変化物質膜と前記シリコン膜との間の界面特性が不安定となる。
米国特許第６、５４５、９０３号明細書
本発明が解決しようする技術的課題は、相変移効率を極大化するのに適した相変化記憶セルを提供することにある。
本発明が解決しようする他の技術的課題は、相変移効率を極大化することができる相変化記憶セルの製造方法を提供することにある。
本発明の一様態によると、相変化記憶セルを提供する。前記相変化記憶セルは半導体基板上に形成された下部層間絶縁膜及び前記下部層間絶縁膜を貫通する下部導電性プラグを含む。前記下部層間絶縁膜上に相変化物質パターンが提供される。前記相変化物質パターンは前記下部導電性プラグと接触する。前記相変化物質パターン及び前記下部層間絶縁膜は上部層間絶縁膜で覆われる。前記相変化物質パターンは前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して導電膜パターンと直接接触する。
本発明のいくつかの実施例において、前記下部導電性プラグは前記相変化物質パターンよりも小さい幅を有することができる。
他の実施例において、前記導電膜パターンの側壁と前記プレートラインコンタクトホールの側壁との間に絶縁性コンタクトスペーサが介在することができる。
また他の実施例において、前記相変化物質パターンの上部面と前記上部層間絶縁膜との間にハードマスクパターンが介在することができる。この場合、前記導電膜パターンは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通する。前記ハードマスクパターンはシリコン酸化膜、シリコン窒化膜及び絶縁性金属酸化膜からなる群のうち、少なくとも一つを含むことができる。
また他の実施例において、前記下部導電性プラグの垂直中心軸（ｖｅｒｔｉｃａｌ ｃｅｎｔｅｒ ａｘｉｓ）は前記導電膜パターンの垂直中心軸から離隔することができる。
本発明の他の様態によると、前記相変化記憶セルは半導体基板の所定領域に形成されて活性領域を画定する素子分離膜及び前記活性領域に形成されたスイッチング素子を含む。前記スイッチング素子を有する半導体基板上に下部層間絶縁膜が提供される。前記スイッチング素子は前記下部層間絶縁膜を貫通する下部導電性プラグに電気的に接続される。前記下部層間絶縁膜上に相変化物質パターンが提供される。前記相変化物質パターンは前記下部導電性プラグと接触する。前記相変化物質パターン及び前記下部層間絶縁膜は上部層間絶縁膜で覆われる。前記上部層間絶縁膜上にプレートラインが配置される。前記プレートラインは前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと接触する。
本発明のいくつかの実施例において、前記相変化物質パターンは前記上部層間絶縁膜を貫通する前記プレートラインコンタクトホールを埋め込む上部導電性プラグと直接接触することができる。この場合、前記プレートラインは前記上部導電性プラグに電気的に接続することができる。
本発明の他の様態によると、前記相変化記憶セルは半導体基板上に形成された下部層間絶縁膜及び前記下部層間絶縁膜を貫通する下部導電性プラグを含む。前記下部層間絶縁膜上に下部電極が提供される。前記下部電極は前記下部導電性プラグと接触する。前記下部電極及び前記下部層間絶縁膜はモールド膜で覆われる。前記モールド膜上に相変化物質パターンが提供される。前記相変化物質パターンは前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する。前記相変化物質パターンを有する半導体基板上に上部層間絶縁膜が提供される。前記相変化物質パターンは前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して導電膜パターンと直接接触する。
本発明のいくつかの実施例において、前記導電膜パターンの側壁と前記プレートラインコンタクトホールの側壁との間に絶縁性コンタクトスペーサが介在することができる。
他の実施例において、前記相変化物質パターンと前記上部層間絶縁膜との間にハードマスクパターンが介在することができる。この場合、前記導電膜パターンは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通する。
本発明の他の様態によると、前記相変化記憶セルは半導体基板の所定領域に形成されて活性領域を画定する素子分離膜及び前記活性領域に形成されたスイッチング素子を含む。前記スイッチング素子を有する半導体基板上に下部層間絶縁膜が提供される。前記スイッチング素子は前記下部層間絶縁膜を貫通する下部導電性プラグに電気的に接続される。前記下部層間絶縁膜上に下部電極が提供される。前記下部電極は前記下部導電性プラグと接触する。前記下部電極及び前記下部層間絶縁膜はモールド膜で覆われる。前記モールド膜上に相変化物質パターンが提供される。前記相変化物質パターンは前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する。前記相変化物質パターンを有する半導体基板上に上部層間絶縁膜が提供される。前記上部層間絶縁膜上にプレートラインが配置されて、前記プレートラインは前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと接触する。
本発明のいくつかの実施例において、前記相変化物質パターンは前記上部層間絶縁膜を貫通する前記プレートラインコンタクトホールを埋め込む上部導電性プラグと直接接触することができる。この場合、前記プレートラインは前記上部導電性プラグに電気的に接続することができる。
本発明のまた他の様態によると、相変化記憶セルの製造方法が提供される。この方法は半導体基板上に下部層間絶縁膜を形成する段階と前記下部層間絶縁膜を貫通する下部導電性プラグを形成する段階を含む。前記下部層間絶縁膜上に相変化物質パターンを形成する。前記相変化物質パターンは前記下部導電性プラグと接触するように形成される。前記相変化物質パターン及び前記下部層間絶縁膜上に上部層間絶縁膜を形成する。前記上部層間絶縁膜をパターニングして前記相変化物質パターンの一部を露出させるプレートラインコンタクトホールを形成する。前記プレートラインコンタクトホールを介して前記露出した相変化物質パターンと直接接触する導電膜パターンを形成する。
本発明のいくつかの実施例において、前記下部層間絶縁膜を形成する前に前記半導体基板の所定領域に素子分離膜を形成して活性領域を画定することができ、前記活性領域にスイッチング素子を形成することができる。前記下部導電性プラグは前記スイッチング素子に電気的に接続されるように形成することができる。
他の実施例において、前記上部層間絶縁膜を形成する前に、前記相変化物質パターン上に前記相変化物質パターンと自己整列されたハードマスクパターンを形成することができる。この場合、前記プレートラインコンタクトホールは前記上部層間絶縁膜とともに前記ハードマスクパターンを貫通するように形成することができる。
また他の実施例において、前記プレートラインコンタクトホールの側壁上に絶縁性コンタクトスペーサを形成することができる。
また他の実施例において、前記導電膜パターンを形成する段階は、前記プレートラインコンタクトホールを埋めて前記上部層間絶縁膜を覆うプレート膜を形成する段階と、前記プレート膜をパターニングして前記プレートラインコンタクトホールを覆うプレートラインを形成する段階と、を含むことができる。
また他の実施例において、前記導電膜パターンを形成する段階は、前記プレートラインコンタクトホールを埋めて前記露出した相変化物質パターンと直接接触する上部導電性プラグを形成する段階と、前記上部導電性プラグ及び前記上部層間絶縁膜を覆うプレート膜を形成する段階と、前記プレート膜をパターニングして前記上部導電性プラグと電気的に接続されたプレートラインを形成する段階と、を含むことができる。
また他の実施例において、前記上部層間絶縁膜がシリコン酸化膜に形成される場合に、前記プレートラインコンタクトホールはＣｘＨｙＦｚ系列の第１メインエッチングガス及びフッ化炭素（ｃａｒｂｏｎ ｆｌｕｏｒｉｄｅ；ＣｖＦｗ）系列の第２メインエッチングガスをメインエッチングガスとして用いて前記上部層間絶縁膜をエッチングすることによって形成することができる。
また他の実施例において、前記プレートラインコンタクトホールは前記下部導電性プラグの垂直中心軸から離隔された垂直中心軸を有するように形成することができる。
本発明の他の様態によると、前記相変化記憶セルを製造する方法は、半導体基板上に下部層間絶縁膜を形成する段階と、前記下部層間絶縁膜を貫通する下部導電性プラグを形成する段階と、を含む。前記下部層間絶縁膜上に前記下部導電性プラグと接触する下部電極を形成する。前記下部電極及び前記下部層間絶縁膜上にモールド膜を形成する。前記モールド膜をパターニングして前記下部電極を露出させる相変化物質コンタクトホールを形成する。前記モールド膜上に相変化物質パターンを形成する。前記相変化物質パターンは前記相変化物質コンタクトホールを介して前記上部電極に接触するように形成する。前記相変化物質パターンを有する半導体基板上に上部層間絶縁膜を形成する。前記上部層間絶縁膜をパターニングして前記相変化物質パターンを露出させるプレートラインコンタクトホールを形成する。前記プレートラインコンタクトホールを介して前記露出した相変化物質パターンと直接接触する導電膜パターンを形成する。
本発明のいくつかの実施例において、前記上部層間絶縁膜を形成する前に、前記相変化物質パターン上に前記相変化物質パターンと自己整列されたハードマスクパターンを形成することができる。この場合、前記プレートラインコンタクトホールは前記上部層間絶縁膜とともに前記ハードマスクパターンを貫通するように形成することができる。
他の実施例において、前記プレートラインコンタクトホールの側壁上に絶縁性コンタクトスペーサを形成することができる。前記絶縁性コンタクトスペーサはシリコン窒化膜またはシリコン酸窒化膜で形成することができる。
また他の実施例において、前記導電膜パターンを形成することは、前記プレートラインコンタクトホールを埋めて前記上部層間絶縁膜を覆うプレート膜を形成する段階と、前記プレート膜をパターニングして前記プレートラインコンタクトホールを覆うプレートラインを形成する段階と、を含むことができる。
また他の実施例において、前記導電膜パターンを形成することは、前記プレートラインコンタクトホールを埋めて前記露出した相変化物質パターンと直接接触する上部導電性プラグを形成する段階と、前記上部導電性プラグ及び前記上部層間絶縁膜を覆うプレート膜を形成する段階と、前記プレート膜をパターニングして前記上部導電性プラグと電気的に接続されたプレートラインを形成する段階と、を含むことができる。
また他の実施例において、前記上部層間絶縁膜がシリコン酸化膜に形成される場合、前記プレートラインコンタクトホールは、ＣｘＨｙＦｚ系列の第１メインエッチングガス及びフッ化炭素（ｃａｒｂｏｎ ｆｌｕｏｒｉｄｅ；ＣｖＦｗ）系列の第２メインエッチングガスをメインエッチングガスとして用いて前記上部層間絶縁膜をエッチングすることによって形成することができる。
また他の実施例において、前記相変化物質コンタクトホールは、前記下部導電性プラグの垂直中心軸から離隔された垂直中心軸を有するように形成することができる。
また他の実施例において、前記プレートラインコンタクトホールは、前記相変化物質コンタクトホールの垂直中心軸から離隔された垂直中心軸を有するように形成することができる。
本発明によると、相変化物質パターンが上部電極の介入なしに上部層間絶縁膜を貫通する上部導電性プラグまたはプレートラインと直接接触する。これによって、前記相変化物質パターンのバルク領域を介して流れる書込み電流の密度を増加させることができる。すなわち、相変化記憶セルの書込み効率を改善させることができる。
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝達するために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
図２Ａは、本発明の実施例による相変化記憶セルを示す垂直断面図で、図２Ｂは本発明の他の実施例による相変化記憶セルを示す垂直断面図である。
図２Ａ及び図２Ｂを参照すると、半導体基板２１の所定領域に素子分離膜２３が提供されて活性領域２３ａを画定する。前記活性領域２３ａの上部を横切るように第１及び第２ワードライン２７ａ、２７ｂが配置される。前記第１及び第２ワードライン２７ａ、２７ｂは、前記活性領域２３ａからゲート絶縁膜２５によって絶縁される。前記第１及び第２ワードライン２７ａ、２７ｂ間の前記活性領域２３ａ内に共通ソース領域２９ｓが提供される。前記第１ワードライン２７ａに隣接して前記共通ソース領域２９ｓの反対側に位置した前記活性領域２３ａ内に第１ドレイン領域２９ｄ’が提供されて、前記第２ワードライン２７ｂに隣接して前記共通ソース領域２９ｓの反対側に位置した前記活性領域２３ａ内に第２ドレイン領域２９ｄ”が提供される。結果的に、前記第１ワードライン２７ａは前記第１ドレイン領域２９ｄ’と共通ソース領域２９ｓとの間のチャンネル領域の上部を横切るように配置されて、前記第２ワードライン２７ｂは前記第２ドレイン領域２９ｄ”と共通ソース領域２９ｓとの間のチャンネル領域の上部を横切るように配置される。前記第１ワードライン２７ａ、共通ソース領域２９ｓ及び第１ドレイン領域２９ｄ’は、第１スイッチング素子、すなわち第１アクセスＭＯＳトランジスタを構成し、前記第２ワードライン２７ｂ、共通ソース領域２９ｓ及び第２ドレイン領域２９ｄ”は、第２スイッチング素子、すなわち第２アクセスＭＯＳトランジスタを構成する。
本発明の他の実施例において、前記第１及び第２スイッチング素子は、それぞれ第１及び第２バイポーラトランジスタとすることができる。この場合、前記第１及び第２ワードライン２７ａ、２７ｂはそれぞれ前記第１バイポーラトランジスタのベース領域及び前記第２バイポーラトランジスタのベース領域に電気的に接続することができる。
前記第１及び第２スイッチング素子を有する基板上に下部層間絶縁膜３８が提供される。前記下部層間絶縁膜３８内にビットライン３５ｓが配置される。前記ビットライン３５ｓは、ソースコンタクトプラグ３３ｓを介して前記共通ソース領域２９ｓに電気的に接続される。前記ビットライン３５ｓは平面的に見た場合、前記ワードライン２７ａ、２７ｂに平行するように配置することができる。これとは違って、前記ビットライン３５ｓは平面的に見た場合、前記ワードライン２７ａ、２７ｂに垂直するように配置することができる。一方、前記第１及び第２スイッチング素子がそれぞれ上述したように第１及び第２バイポーラトランジスタの場合、前記ビットライン３５ｓは前記第１及び第２バイポーラトランジスタのエミッタ領域と電気的に接続することができる。
前記第１ドレイン領域２９ｄ’は前記下部層間絶縁膜３８内の第１ドレインコンタクトプラグ３３ｄ’に電気的に接続することができ、前記第２ドレイン領域２９ｄ”は前記下部層間絶縁膜３８内の第２ドレインコンタクトプラグ３３ｄ”に電気的に接続することができる。前記第１ドレインコンタクトプラグ３３ｄ’の上部面は前記下部層間絶縁膜３８内の第１ドレインパッド３５ｄ’の下部面に接触することができ、前記第２ドレインコンタクトプラグ３３ｄ”の上部面は前記下部層間絶縁膜３８内の第２ドレインパッド３５ｄ”の下部面に接触することができる。さらに、前記第１ドレインパッド３５ｄ’の上部面は前記下部層間絶縁膜３８内の第１下部導電性プラグ３９ａの下部面に接触することができ、前記第２ドレインパッド３５ｄ”の上部面は前記下部層間絶縁膜３８内の第２下部導電性プラグ３９ｂの下部面に接触することができる。前記第１及び第２下部導電性プラグ３９ａ、３９ｂの上部面は前記下部層間絶縁膜３８の上部面と同一レベルを有することができる。
前記第１及び第２スイッチング素子がそれぞれ上述したように第１及び第２バイポーラトランジスタである場合、前記第１及び第２下部導電性プラグ３９ａ、３９ｂはそれぞれ前記第１バイポーラトランジスタのコレクタ領域及び前記第２バイポーラトランジスタのコレクタ領域に電気的に接続することができる。
前記下部層間絶縁膜３８上に第１及び第２相変化物質パターン４１ａ、４１ｂが提供される。前記第１及び第２相変化物質パターン４１ａ、４１ｂ上にそれぞれ第１及び第２ハードマスクパターン４３ａ、４３ｂが追加で積層することができる。この場合、前記第１及び第２ハードマスクパターン４３ａ、４３ｂはそれぞれの前記第１及び第２相変化物質パターン４１ａ、４１ｂと自己整列される。すなわち、前記第１ハードマスクパターン４３ａは前記第１相変化物質パターン４１ａと同一幅を有することができ、前記第２ハードマスクパターン４３ｂは前記第２相変化物質パターン４１ｂと同一幅を有することができる。前記ハードマスクパターン４３ａ、４３ｂは前記相変化物質パターン４１ａ、４１ｂに対してエッチング選択比を有する物質膜とすることができる。例えば、前記ハードマスクパターン４３ａ、４３ｂは、シリコン酸化膜、シリコン窒化膜及び絶縁性金属酸化膜（ｉｎｓｕｌａｔｉｎｇ ｍｅｔａｌ ｏｘｉｄｅ ｌａｙｅｒ）からなる一群のうち、少なくとも一つを含むことができる。前記絶縁性金属酸化膜は、アルミニウム酸化膜またはチタン酸化膜とすることができる。
上述したように本発明実施例によると、前記相変化物質パターン４１ａ、４１ｂ上に従来技術として広く採用される上部電極は提供されない。従来技術で用いられる前記上部電極は、主にチタン窒化膜のような金属窒化膜とすることができる。この場合、前記上部電極と前記相変化物質パターン４１ａ、４１ｂとの間の接着力が弱くて、後続の工程で前記上部電極が浮いてしまうことがある。また他の従来技術によると、前記上部電極と前記相変化物質パターン４１ａ、４１ｂとの間にチタン膜のような接着層が介在されることができる。前記接着層は、前記上部電極と相変化物質パターン４１ａ、４１ｂとの間の接着力を向上させるために提供される。この場合、前記接着層内の金属原子（例えば、チタン原子）が前記相変化物質パターン４１ａ、４１ｂ内に拡散して前記相変化物質パターン４１ａ、４１ｂの特性を低下させることがある。本実施例によると、前記上部電極及び前記接着層を採用しないので前記上部電極の浮遊現象（ｌｉｆｔｉｎｇ ｐｈｅｎｏｍｅｎｏｎ）または前記接着層内の金属原子の拡散に因る信頼性の低下を防止することができる。
前記第１及び第２相変化物質パターン４１ａ、４１ｂは、それぞれ前記第１及び第２下部導電性プラグ３９ａ、３９ｂと直接接触するように配置される。よって、前記第１及び第２下部導電性プラグ３９ａ、３９ｂは前記相変化物質パターン４１ａ、４１ｂと反応しない導電性物質であることが好ましい。例えば、前記第１及び第２下部導電性プラグ３９ａ、３９ｂは、金属膜、金属窒化膜または金属シリサイド膜とすることができる。さらに詳しくは、前記第１及び第２下部導電性プラグ３９ａ、３９ｂは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）とすることができる。
また、前記下部導電性プラグ３９ａ、３９ｂは前記相変化物質パターン４１ａ、４１ｂよりも小さい幅を有することができる。すなわち、前記下部導電性プラグ３９ａ、３９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は前記相変化物質パターン４１ａ、４１ｂの平面積よりも小さい場合もある。一方、前記下部導電性プラグ３９ａ、３９ｂは前記相変化物質パターン４１ａ、４１ｂと同一幅を有することができる。
一方、前記相変化物質パターン４１ａ、４１ｂはテルリウム（Ｔｅ）及びセレニウム（Ｓｅ）のようなカルコゲナイド元素（ｃｈａｌｃｏｇｅｎｉｄｅ ｅｌｅｍｅｎｔｓ）のうち、少なくとも一つを含む物質膜とすることができる。例えば、前記相変化物質パターン４１ａ、４１ｂはＧＳＴ膜のようなカルコゲナイド膜とすることができる。
前記ハードマスクパターン４３ａ、４３ｂを有する基板上に上部層間絶縁膜４５が提供される。前記上部層間絶縁膜４５は通常の層間絶縁膜で用いられるシリコン酸化膜とすることができる。前記第１相変化物質パターン４１ａの一部は前記上部層間絶縁膜４５を貫通する第１プレートラインコンタクトホール４５ａを介して第１導電膜パターンと直接接触し、前記第２相変化物質パターン４１ｂの一部は前記上部層間絶縁膜４５を貫通する第２プレートラインコンタクトホール４５ｂを介して第２導電膜パターンに直接接触する。例えば、前記第１及び第２相変化物質パターン４１ａ、４１ｂはそれぞれ図２Ａに示されたように前記上部層間絶縁膜４５を貫通する第１及び第２上部導電性プラグ４９ａ、４９ｂと直接接触することができる。前記第１及び第２上部導電性プラグ４９ａ、４９ｂは前記上部層間絶縁膜４５上に配置されたプレートライン５１に電気的に接続することができる。この場合、前記プレートライン５１は、図２Ａに示されたように前記ワードライン２７ａ、２７ｂの上部を横切るように配置することができる。一方、前記第１及び第２上部導電性プラグ４９ａ、４９ｂは、それぞれ前記上部層間絶縁膜４５上に配置された第１及び第２プレートライン（図示せず）に電気的に接続することができる。この場合、前記第１及び第２プレートラインは前記ワードライン２７ａ、２７ｂに平行するように配置することができ、前記ビットライン３５ｓは前記ワードライン２７ａ、２７ｂの上部を横切るように配置することができる。
本発明の他の実施例において、前記第１及び第２相変化物質パターン４１ａ、４１ｂは図２Ｂに示されたように前記上部層間絶縁膜４５上に配置された導電膜パターン、すなわちプレートライン５１’に直接接触することができる。この場合、前記プレートライン５１’は前記上部層間絶縁膜４５を貫通するように延長される。一方、前記第１及び第２相変化物質パターン４１ａ、４１ｂは、それぞれ前記上部層間絶縁膜４５上に配置された第１及び第２プレートライン（図示せず）に直接接触することができる。この場合、前記第１及び第２プレートラインは前記ワードライン２７ａ、２７ｂに平行するように配置することができ、前記ビットライン３５ｓは前記ワードライン２７ａ、２７ｂの上部を横切るように配置することができる。
前記第１及び第２相変化物質パターン４１ａ、４１ｂ上にそれぞれ前記第１及び第２ハードマスクパターン４３ａ、４３ｂが積層される場合に、前記上部導電性プラグ（図２Ａの４９ａ及び４９ｂ）または前記ビットライン（図２Ｂの５１’）は前記ハードマスクパターン４３ａ、４３ｂ及び前記上部層間絶縁膜４５を貫通して前記相変化物質パターン４１ａ、４１ｂと直接接触することができる。前記上部導電性プラグ４９ａ、４９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は前記相変化物質パターン４１ａ、４１ｂの平面積より小さい場合もある。同様に、前記プレートライン５１’と前記相変化物質パターン４１ａ、４１ｂとの間の接触面積も前記相変化物質パターン４１ａ、４１ｂの平面積より小さい場合もある。
図２Ａに示されたように、前記上部導電性プラグ４９ａ、４９ｂの側壁と前記プレートラインコンタクトホール４５ａ、４５ｂの側壁との間に絶縁性コンタクトスペーサ４７が追加で提供されることができる。この場合、前記上部導電性プラグ４９ａ、４９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積はさらに減少する。前記絶縁性コンタクトスペーサ４７はシリコン窒化膜またはシリコン酸窒化膜とすることができる。同様に、前記絶縁性コンタクトスペーサ４７は図２Ｂに示されたように前記プレートライン５１’と前記プレートラインコンタクトホール４５ａ、４５ｂの側壁との間に介在することができる。
前記上部導電性プラグ４９ａ、４９ｂは、前記相変化物質パターン４１ａ、４１ｂに直接接触するので、前記上部導電性プラグ４９ａ、４９ｂも前記相変化物質パターン４１ａ、４１ｂと反応しない物質膜であることが好ましい。例えば、前記上部導電性プラグ４９ａ、４９ｂは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）とすることができる。
上述したように、前記相変化物質パターン４１ａ、４１ｂの下部面は前記下部導電性プラグ３９ａ、３９ｂと直接接触し、前記相変化物質パターン４１ａ、４１ｂの上部面は上部電極の介入（ｉｎｓｅｒｔｉｏｎ）なしに前記上部導電性プラグ４９ａ、４９ｂまたは前記プレートライン５１’と直接接触する。また、前記上／下部導電性プラグ４９ａ、４９ｂ、３９ａ、３９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は、もちろん前記プレートライン５１’と前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は、前記相変化物質パターン４１ａ、４１ｂの平面積より小さい場合もある。よって、前記相変化物質パターン４１ａ、４１ｂのうちの選択された何れか一つ（例えば、前記第１相変化物質パターン４１ａ）を介して書込み電流（ＩＷ’）が流れるとき、前記選択された相変化物質パターン４１ａのバルク領域内での書込み電流密度は従来技術に比べて著しく増加されることができる。その結果、前記選択された相変化物質パターン４１ａの相変移効率、すなわち熱発生効率（ｔｈｅｒｍａｌ ｇｅｎｅｒａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）が増加する。すなわち、本実施例によると、相変化記憶セルの書込み効率を増加させることができる。また、大きい熱伝導度（ｔｈｅｒｍａｌ ｃｏｎｄｕｃｔｉｖｉｔｙ）を有する上部電極を採用しないので前記選択された相変化物質パターン４１ａの熱損失を著しく減少させることができる。
図２Ａに示された実施例において、前記プレートラインコンタクトホール４５ａ、４５ｂの側壁上に前記絶縁性コンタクトスペーサ４７が提供される場合に、前記上部導電性プラグ４９ａ、４９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は、前記下部導電性プラグ３９ａ、３９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積より小さい場合もある。この場合、前記書込み電流（ＩＷ’）が前記第１相変化物質パターン４１ａを介して流れると、前記第１上部導電性プラグ４９ａと前記第１相変化物質パターン４１ａとの間の界面から相変移が発生する。同様に、図２Ｂの実施例において、前記プレートラインコンタクトホール４５ａ、４５ｂの側壁上に前記絶縁性コンタクトスペーサ４７が提供される場合に、前記プレートライン５１’と前記相変化物質パターン４１ａ、４１ｂとの間の接触面積は、前記下部導電性プラグ３９ａ、３９ｂと前記相変化物質パターン４１ａ、４１ｂとの間の接触面積よりも小さい場合がある。この場合、前記書込み電流（ＩＷ’）が前記第１相変化物質パターン４１ａを介して流れると、前記プレートライン５１’と前記第１相変化物質パターン４１ａとの間の界面から相変移が発生する。
一方、上述した実施例は、オン軸（ｏｎ−ａｘｅｓ）相変化記憶セル及びオフ軸（ｏｆｆ−ａｘｅｓ）相変化記憶セルのすべてに適用することができる。すなわち、前記第１プレートラインコンタクトホール４５ａの垂直中心軸４５ｘ’は前記第１下部導電性プラグ３９ａの垂直中心軸３９ｘ’と一致するか、または互いに離隔することができる。同様に、前記第２プレートラインコンタクトホール４５ｂの垂直中心軸４５ｘ”は前記第２下部導電性プラグ３９ｂの垂直中心軸３９ｘ”と一致するか、または互いに離隔されることができる。
さらに、上述した実施例は、図３Ａ及び図３Ｂに示された局限された相変化記憶セル（ｃｏｎｆｉｎｅｄ ＰＲＡＭ ｃｅｌｌｓ）にも適用することができる。
図３Ａ及び図３Ｂを参照すると、半導体基板２５１に、図２ａ及び図２Ｂを参照して説明した前記スイッチング素子、すなわちアクセスＭＯＳトランジスタまたはアクセスバイポーラトランジスタが提供される。前記スイッチング素子を有する基板上に下部層間絶縁膜２５３が提供される。前記スイッチング素子は前記下部層間絶縁膜２５３を貫通する下部導電性プラグ２５９に電気的に接続される。前記下部導電性プラグ２５９は、図３Ａ及び図３Ｂを参照して説明した前記下部導電性プラグ３９ａ、３９ｂと同一物質膜とすることができる。前記下部層間絶縁膜２５３上に下部電極２６１が配置される。前記下部電極２６１は前記下部導電性プラグ２５９を覆うように配置される。すなわち、前記下部電極２６１は前記下部導電性プラグ２５９に電気的に接続される。前記下部電極２６１はチタン窒化膜のような金属窒化膜とすることができる。
前記下部電極２６１及び前記下部層間絶縁膜２５３はモールド膜２６３で覆われる。前記モールド膜２６３はシリコン酸化膜のような絶縁膜とすることができる。前記モールド膜２６３上に相変化物質パターン２６５が配置されて、前記相変化物質パターン２６５は前記モールド膜２６３を貫通する相変化物質コンタクトホール２６３ｈを介して前記下部電極２６１の一部と直接接触する。前記相変化物質コンタクトホール２６３ｈの垂直中心軸２６３ｘは、図３Ａ及び図３Ｂに示されたように前記下部導電性プラグ２５９の垂直中心軸２５９ｘから離隔されることがある。一方、前記相変化物質コンタクトホール２６３ｈの垂直中心軸２６３ｘは前記下部導電性プラグ２５９の垂直中心軸２５９ｘと一致することもできる。
前記相変化物質パターン２６５を有する基板上に上部層間絶縁膜２６７が提供される。さらに、前記相変化物質パターン２６５と前記上部層間絶縁膜２６７との間にハードマスクパターン２６６を提供することができる。前記ハードマスクパターン２６６は、図２Ａ及び図２Ｂを参照して説明した前記ハードマスクパターン４１ａ、４１ｂと同一物質膜とすることができる。前記相変化物質パターン２６５の一部は、前記上部層間絶縁膜２６７及び前記ハードマスクパターン２６６を貫通するプレートラインコンタクトホール２６７ｈを介して導電膜パターンに直接接触する。例えば、前記相変化物質パターン２６５は、図３Ａに示されたように前記上部層間絶縁膜２６７及び前記ハードマスクパターン２６６を貫通する上部導電性プラグ２７１と直接接触することができる。前記上部導電性プラグ２７１は、前記上部層間絶縁膜２６７上に配置されたプレートライン２７３に電気的に接続することができる。前記上部導電性プラグ２７１は、図２Ａ及び図２Ｂを参照して説明した前記上部導電性プラグ４９ａ、４９ｂと同一物質膜とすることができる。
本発明の他の実施例において、前記相変化物質パターン２６５は、図３Ｂに示されたように前記上部層間絶縁膜２６７上に配置された導電膜パターン、すなわちプレートライン２７３’に直接接触することができる。この場合、前記プレートライン２７３’は、前記上部層間絶縁膜２６７及び前記ハードマスクパターン２６６を貫通するように延長できる。
前記プレートラインコンタクトホール２６７ｈの垂直中心軸２６７ｘは、前記相変化物質コンタクトホール２６３ｈの垂直中心軸２６３ｘから離隔することができる。一方、前記プレートラインコンタクトホール２６７ｈの垂直中心軸２６７ｘは、前記相変化物質コンタクトホール２６３ｈの垂直中心軸２６３ｘと一致することもある。
前記上部導電性プラグ２７１の側壁と前記プレートラインコンタクトホール２６７ｈの側壁との間に絶縁性コンタクトスペーサ２６９をさらに提供することができる。この場合、前記上部導電性プラグ２７１と前記相変化物質パターン２６５との間の接触面積はさらに減少される。前記絶縁性コンタクトスペーサ２６９は、シリコン窒化膜またはシリコン酸窒化膜とすることができる。同様に、前記絶縁性コンタクトスペーサ２６９は、図３Ｂに示されたように前記プレートライン２７３’と前記プレートラインコンタクトホール２６７ｈの側壁との間に介在することができる。
次に、本発明の実施例による相変化記憶セルの製造方法を説明する。図４ないし図８は、図２Ａに示された相変化記憶セルの製造方法を説明するための垂直断面図である。
図４を参照すると、半導体基板２１の所定領域に素子分離膜２３を形成して活性領域２３ａを画定する。前記活性領域２３ａ上にゲート絶縁膜２５を形成し、前記ゲート絶縁膜２５を有する基板上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記活性領域の上部を横切る平行な第１及び第２ゲート電極２７ａ、２７ｂを形成する。前記第１及び第２ゲート電極２７ａ、２７ｂは延長されてそれぞれ第１及び第２ワードラインの役目をすることができる。
前記ワードライン２７ａ、２７ｂ及び前記素子分離膜２３をイオン注入マスクとして用いて前記活性領域２３ａ内に不純物イオンを注入して共通ソース領域２９ｓとともに第１及び第２ドレイン領域２９ｄ’、２９ｄ”を形成する。前記共通ソース領域２９ｓは、前記第１及び第２ワードライン２７ａ、２７ｂ間の前記活性領域２３ａ内に形成されて、前記第１ドレイン領域２９ｄ’は前記第１ワードライン２７ａに隣接して前記共通ソース領域２９ｓの反対側に位置した前記活性領域２３ａ内に形成できる。また、前記第２ドレイン領域２９ｄ”は前記第２ワードライン２７ｂに隣接して前記共通ソース領域２９ｓの反対側に位置した前記活性領域２３ａ内に形成される。前記第１ワードライン２７ａ、共通ソース領域２９ｓ及び第１ドレイン領域２９ｄ’は、第１スイッチング素子、すなわち第１アクセスＭＯＳトランジスタを構成し、前記第２ワードライン２７ｂ、共通ソース領域２９ｓ及び第２ドレイン領域２９ｄ”は、第２スイッチング素子、すなわち第２アクセスＭＯＳトランジスタを構成する。前記スイッチング素子はバイポーラトランジスタの構造を有するように形成することができる。続いて、前記スイッチング素子を有する基板上に第１下部層間絶縁膜３１を形成する。
図５を参照すると、前記第１下部層間絶縁膜３１をパターニングして前記共通ソース領域２９ｓ、第１ドレイン領域２９ｄ’及び第２ドレイン領域２９ｄ”をそれぞれ露出させる共通ソースコンタクトホール、第１ドレインコンタクトホール及び第２ドレインコンタクトホールを形成する。前記コンタクトホール内にそれぞれ通常の方法を用いて共通ソースコンタクトプラグ３３ｓ、第１ドレインコンタクトプラグ３３ｄ’及び第２ドレインコンタクトプラグ３３ｄ”を形成する。
前記コンタクトプラグ３３ｓ、３３ｄ’、３３ｄ”を有する基板上に導電膜を形成する。前記導電膜をパターニングして前記共通ソースコンタクトプラグ３３ｓを覆うビットライン３５ｓ、前記第１ドレインコンタクトプラグ３３ｄ’を覆う第１ドレインパッド３５ｄ’及び前記第２ドレインコンタクトプラグ３３ｄ”を覆う第２ドレインパッド３５ｄ”を形成する。前記ビットライン３５ｓは前記ワードライン２７ａ、２７ｂに平行するように形成することができる。一方、前記ビットライン３５ｓは前記ワードライン２７ａ、２７ｂの上部を横切るように形成することができる。前記ビットライン３５ｓ及びドレインパッド３５ｄ’、３５ｄ”を有する基板上に第２下部層間絶縁膜３７を形成する。前記第１及び第２下部層間絶縁膜３１、３７は下部層間絶縁膜３８を構成する。
図６を参照すると、前記第２下部層間絶縁膜３７をパターニングして前記第１及び第２ドレインパッド３５ｄ’、３５ｄ”をそれぞれ露出させる第１及び第２ストレージノードコンタクトホールを形成する。前記第１及び第２ストレージノードコンタクトホール内にそれぞれ第１及び第２下部導電性プラグ３９ａ、３９ｂを形成する。続いて、前記下部導電性プラグ３９ａ、３９ｂを有する基板上に相変化物質膜４１を形成する。前記相変化物質膜４１はテルリウム（Ｔｅ）及びセレニウム（Ｓｅ）のようなカルコゲナイド元素（ｃｈａｌｃｏｇｅｎｉｄｅ ｅｌｅｍｅｎｔｓ）のうち、少なくとも一つを含む物質膜で形成することができる。例えば、前記相変化物質膜４１はＧＳＴ膜のようなカルコゲナイド膜で形成することができる。この場合、前記下部導電性プラグ３９ａ、３９ｂは前記相変化物質膜４１と直接接触する。よって、前記下部導電性プラグ３９ａ、３９ｂは前記相変化物質膜４１と反応しない導電膜で形成することが好ましい。例えば、前記下部導電性プラグ３９ａ、３９ｂは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）で形成することができる。
前記相変化物質膜４１上にハードマスク膜を形成する。前記ハードマスク膜は、前記相変化物質膜４１に対してエッチング選択比を有する絶縁膜で形成することが好ましい。例えば、前記ハードマスク膜はシリコン酸化膜、シリコン窒化膜及び絶縁性金属酸化膜からなる一群のうち、少なくとも一つを含む物質膜で形成することができる。前記シリコン酸化膜はＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）膜で形成することができ、前記金属酸化膜はアルミニウム酸化膜またはチタン酸化膜で形成することができる。前記ハードマスク膜をパターニングして前記第１及び第２下部導電性プラグ３９ａ、３９ｂの上部にそれぞれ第１及び第２ハードマスクパターン４３ａ、４３ｂを形成する。
図７を参照すると、前記ハードマスクパターン４３ａ、４３ｂをエッチングマスクとして用いて前記相変化物質膜４１をエッチングして前記第１及び第２下部導電性プラグ３９ａ、３９ｂとそれぞれ直接接触する第１及び第２相変化物質パターン４１ａ、４１ｂを形成する。一方、前記相変化物質パターン４１ａ、４１ｂは、前記ハードマスクパターン４３ａ、４３ｂを使わないで、写真工程を用いて形成することもできる。
前記ハードマスクパターン４３ａ、４３ｂを有する基板上に上部層間絶縁膜４５を形成する。前記上部層間絶縁膜４５はシリコン酸化膜で形成することができる。前記上部層間絶縁膜４５及び前記ハードマスクパターン４３ａ、４３ｂをパターニングして前記第１及び第２相変化物質パターン４１ａ、４１ｂをそれぞれ露出させる第１及び第２プレートラインコンタクトホール４５ａ、４５ｂを形成する。前記第１プレートラインコンタクトホール４１ａは、前記第１下部導電性プラグ３９ａの垂直中心軸から離隔された垂直中心軸を有するように形成することができる。同様に、前記第２プレートラインコンタクトホール４１ｂは、前記第２下部導電性プラグ３９ｂの垂直中心軸から離隔された垂直中心軸を有するように形成することができる。
前記プレートラインコンタクトホール４５ａ、４５ｂを形成するためのエッチング工程中、前記第１及び第２相変化物質パターン４１ａ、４１ｂにエッチング損傷が加えられる。前記エッチング損傷が激しい場合は、前記相変化物質パターン４１ａ、４１ｂの固有特性が変わられる。よって、前記プレートラインコンタクトホール４５ａ、４５ｂを形成するための前記エッチング工程は前記相変化物質パターン４１ａ、４１ｂに加えられるエッチング損傷を最小化させることができるエッチング方法（ｅｔｃｈｉｎｇ ｒｅｃｉｐｅ）を用いて実施することが好ましい。前記エッチング損傷を最小化するためには前記上部層間絶縁膜４５及び前記ハードマスクパターン４３ａ、４３ｂのエッチング率（ｅｔｃｈｒａｔｅ）が前記相変化物質パターン４１ａ、４１ｂのエッチング率の５倍以上であることが好ましい。
本発明の実施例において、前記上部層間絶縁膜４５及びハードマスクパターン４３ａ、４３ｂがシリコン酸化膜に形成されて前記相変化物質パターン４１ａ、４１ｂがＧＳＴ膜で形成された場合に、前記プレートラインコンタクトホール４５ａ、４５ｂを形成するためのエッチング工程は１０〜１００ｍＴｏｒｒの圧力及び３００〜１０００ワットのプラズマ電力下でＣｘＨｙＦｚ系列の第１メインエッチングガス及びフッ化炭素（ｃａｒｂｏｎ ｆｌｕｏｒｉｄｅ；ＣｖＦｗ）系列の第２メインエッチングガスを用いて実施することができる。本実施例において、前記第１メインエッチングガスはＣＨＦ３ガス、ＣＨ２Ｆ２ガス、またはＣＨ３Ｆガスとすることができ、前記第２メインエッチングガスはＣＦ４ガス、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣ５Ｆ８ガスとすることができる。また、前記エッチング工程は、前記メインエッチングガスに加えてアルゴンガス、窒素ガス及び酸素ガスのうち、少なくとも一つの工程ガスをさらに採用することができる。この場合、前記第１及び第２メインエッチングガスの全体流量は前記エッチング工程に用いられるすべてのガス流量の少なくとも１０％であるのが好ましい。
図８を参照すると、前記プレートラインコンタクトホール４５ａ、４５ｂを有する基板上に導電膜を形成し、前記導電膜をエッチバックして上部層間絶縁膜４５の上部面を露出する。その結果、前記第１及び第２プレートラインコンタクトホール４５ａ、４５ｂ内にそれぞれ第１及び第２上部導電性プラグ４９ａ、４９ｂが形成される。前記第１及び第２上部導電性プラグ４９ａ、４９ｂは、それぞれ前記第１及び第２相変化物質パターン４１ａ、４１ｂと直接接触するように形成される。よって、前記上部導電性プラグ４９ａ、４９ｂも前記相変化物質パターン４１ａ、４１ｂと反応しない導電膜で形成することが好ましい。例えば、前記上部導電性プラグ４９ａ、４９ｂは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）で形成することができる。
本発明の他の実施例において、前記第１及び第２上部導電性プラグ４９ａ、４９ｂを形成するための前記導電膜を蒸着する前に、前記プレートラインコンタクトホール４５ａ、４５ｂの側壁上に絶縁性コンタクトスペーサ４７を形成することができる。前記絶縁性コンタクトスペーサ４７は、シリコン窒化膜またはシリコン酸窒化膜で形成することができる。
続いて、前記上部導電性プラグ４９ａ、４９ｂを有する基板上にプレート膜を形成し、前記プレート膜をパターニングして前記第１及び第２上部導電性プラグ４９ａ、４９ｂと電気的に接続されたプレートライン５１を形成する。
本発明のまた他の実施例において、前記上部導電性プラグ４９ａ、４９ｂを形成する工程は省略することもできる。この場合、前記プレートライン５１は、前記プレートラインコンタクトホール４５ａ、４５ｂを介して前記第１及び第２相変化物質パターン４１ａ、４１ｂに直接接触するように形成される。
図３Ａ及び図３Ｂを再び参照して本発明の実施例による局限された相変化記憶セルを製造する方法を説明する。
図３Ａ及び図３Ｂを再び参照すると、半導体基板２５１にスイッチング素子（図示せず）を形成する。前記スイッチング素子は、図４を参照して説明したものと同一方法を用いて形成することができる。前記スイッチング素子を有する基板上に下部層間絶縁膜２５３を形成する。前記下部層間絶縁膜２５３を貫通する下部導電性プラグ２５９を形成する。前記下部導電性プラグ２５９は前記スイッチング素子に電気的に接続される。前記下部層間絶縁膜２５３上に下部電極２６１を形成する。前記下部電極２６１は下部導電性プラグ２５９と接触するように形成される。前記下部電極２６１を有する基板上にモールド膜２６３を形成する。前記モールド膜２６３はシリコン酸化膜のような絶縁膜で形成することができる。
前記モールド膜２６３をパターニングして前記下部電極２６１の一部を露出させる相変化物質コンタクトホール２６３ｈを形成する。前記相変化物質コンタクトホール２６３ｈは、前記下部導電性プラグ２５９の垂直中心軸２５９ｘと離隔された垂直中心軸２６３ｘを有するように形成することができる。前記モールド膜２６３上に前記相変化物質コンタクトホール２６３ｈを埋め込む相変化物質パターン２６５を形成する。前記相変化物質パターン２６５上にハードマスクパターン２６６をさらに形成することができる。前記ハードマスクパターン２６６及び前記相変化物質パターン２６５は図６及び図７を参照して説明されたものと同一方法を用いて形成することができる。前記ハードマスクパターン２６６を有する基板上に上部層間絶縁膜２６７を形成する。
前記上部層間絶縁膜２６７及び前記ハードマスクパターン２６５をパターニングして前記相変化物質パターン２６５の一部を露出させるプレートラインコンタクトホール２６７ｈを形成する。前記プレートラインコンタクトホール２６７ｈを形成するためのエッチング工程は、図７を参照して説明したエッチング方法を用いて実施することができる。前記プレートラインコンタクトホール２６７ｈは、前記相変化物質コンタクトホール２６３ｈの垂直中心軸２６３ｘから離隔された垂直中心軸２６７ｘを有するように形成することができる。前記プレートラインコンタクトホール２６７ｈの側壁上に絶縁性コンタクトスペーサ２６９を形成することができる。前記絶縁性コンタクトスペーサ２６９は、シリコン酸化膜またはシリコン酸窒化膜のような絶縁膜で形成することができる。続いて、前記プレートラインコンタクトホール２６７ｈを埋め込む上部導電性プラグ２７１を形成する。前記上部導電性プラグ２７１は図８の上部導電性プラグ４９ａ、４９ｂを形成する方法を用いて製造することができる。結果的に、前記相変化物質パターン２６５は、前記上部層間絶縁膜２６７及び前記ハードマスクパターン２６５を貫通する前記上部導電性プラグ２７１に直接接触するように形成される。続いて、前記上部層間絶縁膜２６７上にプレートライン２７３を形成する。前記プレートライン２７３は前記上部導電性プラグ２７１を覆うように形成することができる。
本発明の他の実施例において、前記上部導電性プラグ２７１を形成する工程は省略することができる。この場合、図３Ｂに示されたように前記上部層間絶縁膜２６７上に前記相変化物質パターン２６５に直接接触するプレートライン２７３’が形成される。
＜実施例＞
図９は、従来技術及び本発明の実施例によって製造されたデータ保存要素の書込み特性（プログラム特性）を示すグラフである。図９において、横軸は前記データ保存要素の上部導電性プラグと下部導電性プラグとの間に印加される書込み電圧（ｗｒｉｔｉｎｇ ｖｏｌｔａｇｅｓ；ＶＷ）を示しており、縦軸は前記データ保存要素の電気的抵抗（ｅｌｅｃｔｒｉｃａｌ ｒｅｓｉｓｔａｎｃｅ；Ｒ）を示す。また、図９において、参照番号“１０１”で示されたデータは従来のデータ保存要素のプログラム特性を示しており、参照番号“１０３”で示されたデータは本発明によって製造されたデータ保存要素のプログラム特性を示す。
図９の測定結果を示すデータ保存要素は、次の表１に記載した工程条件を用いて製造された。
Figure 2006165560
従来のデータ保存要素において、前記上部電極は相変化物質パターンと同一幅（直径）を有するように形成された。すなわち、前記上部電極は前記相変化物質パターンと自己整列された。この場合、前記上部導電性プラグは前記上部電極と接触するように形成された。
本発明によるデータ保存要素において、前記ハードマスクパターン（ＳｉＯ膜）も相変化物質パターンと自己整列されて前記相変化物質パターンと同一幅（直径）を有するように形成された。しかし、この場合、前記上部導電性プラグは前記ハードマスクパターンを貫通して前記相変化物質パターンと直接接触するように形成された。
さらに、本発明によるデータ保存要素の製造において、前記相変化物質パターンの一部を露出させるためのプレートラインコンタクトホールは酸化膜エッチング工程を用いて前記上部層間絶縁膜及び前記ハードマスクパターンを連続的にパターニングすることによって形成された。前記酸化膜エッチング工程は、ＭＥＲＩＥ（ｍａｇｎｅｔｉｃ ｅｎｈａｎｃｅｄ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）エッチング装置を用いて１０ｍＴｏｒｒの圧力及び５００ワットのプラズマ電力下で実施された。この場合、メインエッチングガスとしてＣＨＦ３ガス及びＣＦ４ガスが用いられており、前記ＣＨＦ３ガス流量及びＣＦ４ガスの流量はそれぞれが４０ｓｃｃｍ及び１０ｓｃｃｍであった。
図９のグラフにおいて、前記データ保存要素に印加される前記各書込み電圧（ＶＷ）は５００ｎｓの間に印加された。
図９を参照すると、従来のデータ保存要素は約０．５ボルトの書込み電圧（ＶＷ）が５００ｎｓの間に印加された後に約１×１０４ｏｈｍのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を示し、約１．２ボルトの書込み電圧（ＶＷ）が５００ｎｓの間に印加された後に約１×１０６ｏｈｍのリセット抵抗（ｒｅｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を見せた。
一方、本発明により製造されたデータ保存要素は約０．３ボルトの低い書込み電圧（ＶＷ）が５００ｎｓの間に印加された後に約１×１０４ｏｈｍのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を示し、約１．１ボルトの低い書込み電圧（ＶＷ）が５００ｎｓの間に印加された後に約４×１０６ｏｈｍの高いリセット抵抗（ｒｅｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を見せた。
結果的に、本発明により製造されたデータ保存要素は、従来のデータ保存要素に比べて相対的に低いセット／リセット電圧及び相対的に高いリセット抵抗を見せた。
従来の相変化記憶セルを示す断面図である。 本発明の実施例による一対の相変化記憶セルを示す断面図である。 本発明の他の実施例による一対の相変化記憶セルを示す断面図である。 本発明の他の実施例による局限された相変化記憶セルを示す断面図である。 本発明の他の実施例による局限された相変化記憶セルを示す断面図である。 本発明の実施例による相変化記憶セルを製造する方法を説明するための断面図である。 本発明の実施例による相変化記憶セルを製造する方法を説明するための断面図である。 本発明の実施例による相変化記憶セルを製造する方法を説明するための断面図である。 本発明の実施例による相変化記憶セルを製造する方法を説明するための断面図である。 本発明の実施例による相変化記憶セルを製造する方法を説明するための断面図である。 従来技術及び本発明によって製造された相変化記憶セルのスイッチング特性を示すグラフである。
符号の説明
１、２１ 半導体基板
３、３８ 下部層間絶縁膜
５ コンタクトプラグ
７ 相変化物質パターン
９ 上部電極
１１、４５ 上部層間絶縁膜 ２３ 素子分離膜
２３ａ 活性領域
２５ ゲート絶縁膜
２７ａ、２７ｂ 第１及び第２ワードライン
２９ｄ’ 第１ドレイン領域
２９ｄ” 第２ドレイン領域
２９ｓ 共通ソース領域
３３ｄ’ 第１ドレインコンタクトプラグ
３３ｄ” 第２ドレインコンタクトプラグ
３３ｓ ソースコンタクトプラグ
３５ｓ ビットライン
３９ａ、３９ｂ 前記第１及び第２下部導電性プラグ
４１ａ、４１ｂ 第１及び第２相変化物質パターン
４３ａ、４３ｂ 第１及び第２ハードマスクパターン
４５ａ、４５ｂ 第１及び第２プレートラインコンタクトホール
４９ａ、４９ｂ 第１及び第２上部導電性プラグ
５１、５１’ プレートライン

Claims (43)

  1. 半導体基板上に形成した下部層間絶縁膜と、
    前記下部層間絶縁膜を貫通する下部導電性プラグと、
    前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する相変化物質パターンと、
    前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜と、
    前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと、
    を含むことを特徴とする相変化記憶セル。
  2. 前記下部導電性プラグは、前記相変化物質パターンより小さい幅を有することを特徴とする請求項１記載の相変化記憶セル。
  3. 前記導電膜パターンの側壁と前記プレートラインコンタクトホールの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項１記載の相変化記憶セル。
  4. 前記相変化物質パターンの上部面と前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記導電膜パターンは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項１記載の相変化記憶セル。
  5. 前記ハードマスクパターンは、シリコン酸化膜、シリコン窒化膜及び絶縁性金属酸化膜からなる一群のうち、少なくとも一つを含むことを特徴とする請求項４記載の相変化記憶セル。
  6. 前記下部導電性プラグの垂直中心軸は、前記導電膜パターンの垂直中心軸から離隔されたことを特徴とする請求項１記載の相変化記憶セル。
  7. 半導体基板の所定領域に形成されて活性領域を画定する素子分離膜と、
    前記活性領域に形成されたスイッチング素子と、
    前記スイッチング素子を有する半導体基板上に形成された下部層間絶縁膜と、
    前記下部層間絶縁膜を貫通して前記スイッチング素子に電気的に接続された下部導電性プラグと、
    前記下部層間絶縁膜上に提供されて前記下部導電性プラグと直接接触する相変化物質パターンと、
    前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜と、
    前記上部層間絶縁膜上に配置されて前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと接触するプレートラインと、
    を含むことを特徴とする相変化記憶セル。
  8. 前記プレートラインコンタクトホール内の前記プレートラインと前記プレートラインコンタクトホールの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項７記載の相変化記憶セル。
  9. 前記相変化物質パターンの上部面と前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記プレートラインは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項７記載の相変化記憶セル。
  10. 前記ハードマスクパターンは、シリコン酸化膜、シリコン窒化膜及び絶縁性金属酸化膜からなる一群のうち、少なくとも一つを含むことを特徴とする請求項９記載の相変化記憶セル。
  11. 前記上部層間絶縁膜を貫通する前記プレートラインコンタクトホールを埋めて、前記相変化物質パターンと直接接触する上部導電性プラグをさらに含むことを特徴とする請求項７記載の相変化記憶セル。
  12. 前記プレートラインコンタクトホールの側壁と前記上部導電性プラグの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項１１記載の相変化記憶セル。
  13. 前記相変化物質パターンの上部面と前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記上部導電性プラグは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項１１記載の相変化記憶セル。
  14. 前記上部導電性プラグは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）であることを特徴とする請求項１１記載の相変化記憶セル。
  15. 半導体基板上に形成された下部層間絶縁膜と、
    前記下部層間絶縁膜を貫通する下部導電性プラグと、
    前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極と、
    前記下部電極及び前記下部層間絶縁膜を覆うモールド膜と、
    前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターンと、
    前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と、
    前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと、
    を含むことを特徴とする相変化記憶セル。
  16. 前記導電膜パターンの側壁と前記プレートラインコンタクトホールの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項１５記載の相変化記憶セル。
  17. 前記相変化物質パターンと前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記導電膜パターンは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項１５記載の相変化記憶セル。
  18. 半導体基板の所定領域に形成されて活性領域を画定する素子分離膜と、
    前記活性領域に形成されたスイッチング素子と、
    前記スイッチング素子を有する半導体基板上に形成された下部層間絶縁膜と、
    前記下部層間絶縁膜を貫通して前記スイッチング素子に電気的に接続された下部導電性プラグと、
    前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極と、
    前記下部電極及び前記下部層間絶縁膜を覆うモールド膜と、
    前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターンと、
    前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と、
    前記上部層間絶縁膜上に配置されて前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと接触するプレートラインと、
    を含むことを特徴とする相変化記憶セル。
  19. 前記プレートラインコンタクトホール内の前記プレートラインと前記プレートラインコンタクトホールの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項１８記載の相変化記憶セル。
  20. 前記相変化物質パターンと前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記プレートラインは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項１８記載の相変化記憶セル。
  21. 前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを埋めて、前記相変化物質パターンと直接接触する上部導電性プラグをさらに含むことを特徴とする請求項１８記載の相変化記憶セル。
  22. 前記プレートラインコンタクトホールの側壁と前記上部導電性プラグの側壁との間に介在された絶縁性コンタクトスペーサをさらに含むことを特徴とする請求項２１記載の相変化記憶セル。
  23. 前記相変化物質パターンと前記上部層間絶縁膜との間のハードマスクパターンをさらに含み、前記上部導電性プラグは前記上部層間絶縁膜及び前記ハードマスクパターンを貫通することを特徴とする請求項２１記載の相変化記憶セル。
  24. 前記上部導電性プラグは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）であることを特徴とする請求項２１記載の相変化記憶セル。
  25. 半導体基板上に下部層間絶縁膜を形成する段階と、
    前記下部層間絶縁膜を貫通する下部導電性プラグを形成する段階と、
    前記下部層間絶縁膜上に前記下部導電性プラグと接触する相変化物質パターンを形成する段階と、
    前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜を形成する段階と、
    前記上部層間絶縁膜をパターニングして前記相変化物質パターンの一部を露出させるプレートラインコンタクトホールを形成する段階と、
    前記プレートラインコンタクトホールを介して前記露出した相変化物質パターンと直接接触する導電膜パターンを形成する段階と、
    を含むことを特徴とする相変化記憶セルの製造方法。
  26. 前記下部層間絶縁膜を形成する前に、前記半導体基板の所定領域に素子分離膜を形成して活性領域を画定し、
    前記活性領域にスイッチング素子を形成する段階をさらに含み、前記下部導電性プラグは前記スイッチング素子に電気的に接続されるように形成することを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  27. 前記上部層間絶縁膜を形成する前に、前記相変化物質パターン上に前記相変化物質パターンと自己整列されたハードマスクパターンを形成する段階をさらに含み、前記プレートラインコンタクトホールは前記上部層間絶縁膜とともに前記ハードマスクパターンを貫通するように形成することを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  28. 前記プレートラインコンタクトホールの側壁上に絶縁性コンタクトスペーサを形成する段階をさらに含むことを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  29. 前記導電膜パターンを形成する段階は、
    前記プレートラインコンタクトホールを埋めて、前記上部層間絶縁膜を覆うプレート膜を形成する段階と、
    前記プレート膜をパターニングして前記プレートラインコンタクトホールを覆うプレートラインを形成する段階と、
    を含むことを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  30. 前記導電膜パターンを形成する段階は、
    前記プレートラインコンタクトホールを埋めて、前記露出した相変化物質パターンと直接接触する上部導電性プラグを形成する段階と、
    前記上部導電性プラグ及び前記上部層間絶縁膜を覆うプレート膜を形成する段階と、
    前記プレート膜をパターニングして前記上部導電性プラグと電気的に接続されたプレートラインを形成する段階と、
    を含むことを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  31. 前記上部導電性プラグは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）で形成することを特徴とする請求項３０記載の相変化記憶セルの製造方法。
  32. 前記上部層間絶縁膜がシリコン酸化膜に形成する場合、前記プレートラインコンタクトホールはＣｘＨｙＦｚ系列の第１メインエッチングガス及びフッ化炭素（ＣｖＦｗ）系列の第２メインエッチングガスをメインエッチングガスとして用いて前記上部層間絶縁膜をエッチングすることによって形成されることを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  33. 前記プレートラインコンタクトホールは、前記下部導電性プラグの垂直中心軸から離隔された垂直中心軸を有するように形成されることを特徴とする請求項２５記載の相変化記憶セルの製造方法。
  34. 半導体基板上に下部層間絶縁膜を形成する段階と、
    前記下部層間絶縁膜を貫通する下部導電性プラグを形成する段階と、
    前記下部層間絶縁膜上に前記下部導電性プラグと接触する下部電極を形成する段階と、
    前記下部電極及び前記下部層間絶縁膜を覆うモールド膜を形成する段階と、
    前記モールド膜をパターニングして前記下部電極を露出させる相変化物質コンタクトホールを形成する段階と、
    前記モールド膜上に相変化物質パターンを形成し、前記相変化物質パターンは前記相変化物質コンタクトホールを介して前記下部電極に接触するように形成する段階と、
    前記相変化物質パターンを有する半導体基板上に上部層間絶縁膜を形成する段階と、
    前記上部層間絶縁膜をパターニングして前記相変化物質パターンを露出させるプレートラインコンタクトホールを形成する段階と、
    前記プレートラインコンタクトホールを介して前記露出した相変化物質パターンと直接接触する導電膜パターンを形成する段階と、
    を含むことを特徴とする相変化記憶セルの製造方法。
  35. 前記上部層間絶縁膜を形成する前に、前記相変化物質パターン上に前記相変化物質パターンと自己整列されたハードマスクパターンを形成する段階をさらに含み、前記プレートラインコンタクトホールは前記上部層間絶縁膜とともに前記ハードマスクパターンを貫通するように形成することを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  36. 前記プレートラインコンタクトホールの側壁上に絶縁性コンタクトスペーサを形成する段階をさらに含むことを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  37. 前記絶縁性コンタクトスペーサは、シリコン窒化膜またはシリコン酸窒化膜で形成することを特徴とする請求項３６記載の相変化記憶セルの製造方法。
  38. 前記導電膜パターンを形成する段階は、
    前記プレートラインコンタクトホールを埋めて前記上部層間絶縁膜を覆うプレート膜を形成する段階と、
    前記プレート膜をパターニングして前記プレートラインコンタクトホールを覆うプレートラインを形成する段階と、
    を含むことを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  39. 前記導電膜パターンを形成する段階は、
    前記プレートラインコンタクトホールを埋めて前記露出した相変化物質パターンと直接接触する上部導電性プラグを形成する段階と、
    前記上部導電性プラグ及び前記上部層間絶縁膜を覆うプレート膜を形成する段階と、
    前記プレート膜をパターニングして前記上部導電性プラグと電気的に接続されたプレートラインを形成する段階と、
    を含むことを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  40. 前記上部導電性プラグは、タングステン膜（Ｗ）、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデニウム窒化膜（ＭｏＮ）、ニオビウム窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデニウムシリコン窒化膜（ＭｏＳｉＮ）、モリブデニウムアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタン膜（Ｔｉ）、モリブデニウム膜（Ｍｏ）、タンタル膜（Ｔａ）、チタンシリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、チタンタングステン膜（ＴｉＷ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、タンタル酸窒化膜（ＴａＯＮ）または銅膜（Ｃｕ）で形成することを特徴とする請求項３９記載の相変化記憶セルの製造方法。
  41. 前記上部層間絶縁膜がシリコン酸化膜として形成する場合、前記プレートラインコンタクトホールはＣｘＨｙＦｚ系列の第１メインエッチングガス及びフッ化炭素（ＣｖＦｗ）系列の第２メインエッチングガスをメインエッチングガスとして用いて前記上部層間絶縁膜をエッチングすることによって形成されることを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  42. 前記相変化物質コンタクトホールは、前記下部導電性プラグの垂直中心軸から離隔された垂直中心軸を有するように形成されることを特徴とする請求項３４記載の相変化記憶セルの製造方法。
  43. 前記プレートラインコンタクトホールは、前記相変化物質コンタクトホールの垂直中心軸から離隔された垂直中心軸を有するように形成されることを特徴とする請求項３４記載の相変化記憶セルの製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294970A (ja) * 2005-04-13 2006-10-26 Renesas Technology Corp 半導体装置
JP2008021668A (ja) * 2006-07-10 2008-01-31 Renesas Technology Corp 相変化型不揮発性メモリおよびその製造方法
JP2008141199A (ja) * 2006-11-30 2008-06-19 Samsung Electronics Co Ltd 拡散防止膜を備える相変化メモリ素子及びその製造方法
JP2008182230A (ja) * 2007-01-25 2008-08-07 Ind Technol Res Inst 相変化メモリ装置およびその製造方法
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US7671360B2 (en) 2006-09-12 2010-03-02 Elpida Memory, Inc. Semiconductor device and method of producing the same
US7964935B2 (en) 2007-07-25 2011-06-21 Elpida Memory, Inc. Phase change random access memory and semiconductor device
US8026502B2 (en) 2007-11-26 2011-09-27 Elpida Memory, Inc. Phase-change nonvolatile memory and manufacturing method therefor
JP2012524407A (ja) * 2009-04-16 2012-10-11 シーゲイト テクノロジー エルエルシー 三次元的スタックド不揮発性メモリユニット

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608503B2 (en) * 2004-11-22 2009-10-27 Macronix International Co., Ltd. Side wall active pin memory and manufacturing method
EP1677371A1 (en) * 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Dual resistance heater for phase change devices and manufacturing method thereof
JP3889023B2 (ja) * 2005-08-05 2007-03-07 シャープ株式会社 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
US7390691B2 (en) * 2005-10-28 2008-06-24 Intel Corporation Increasing phase change memory column landing margin
US8188454B2 (en) * 2005-10-28 2012-05-29 Ovonyx, Inc. Forming a phase change memory with an ovonic threshold switch
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7450411B2 (en) * 2005-11-15 2008-11-11 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7414258B2 (en) 2005-11-16 2008-08-19 Macronix International Co., Ltd. Spacer electrode small pin phase change memory RAM and manufacturing method
US7816661B2 (en) * 2005-11-21 2010-10-19 Macronix International Co., Ltd. Air cell thermal isolation for a memory array formed of a programmable resistive material
US7829876B2 (en) 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
US7479649B2 (en) * 2005-11-21 2009-01-20 Macronix International Co., Ltd. Vacuum jacketed electrode for phase change memory element
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7599217B2 (en) * 2005-11-22 2009-10-06 Macronix International Co., Ltd. Memory cell device and manufacturing method
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7688619B2 (en) * 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7521364B2 (en) * 2005-12-02 2009-04-21 Macronix Internation Co., Ltd. Surface topology improvement method for plug surface areas
US7531825B2 (en) 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7595218B2 (en) * 2006-01-09 2009-09-29 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US20070158632A1 (en) * 2006-01-09 2007-07-12 Macronix International Co., Ltd. Method for Fabricating a Pillar-Shaped Phase Change Memory Element
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7432206B2 (en) * 2006-01-24 2008-10-07 Macronix International Co., Ltd. Self-aligned manufacturing method, and manufacturing method for thin film fuse phase change ram
US7956358B2 (en) 2006-02-07 2011-06-07 Macronix International Co., Ltd. I-shaped phase change memory cell with thermal isolation
US7554144B2 (en) 2006-04-17 2009-06-30 Macronix International Co., Ltd. Memory device and manufacturing method
US7928421B2 (en) * 2006-04-21 2011-04-19 Macronix International Co., Ltd. Phase change memory cell with vacuum spacer
US7875513B2 (en) * 2006-04-26 2011-01-25 Fabio Pellizzer Self-aligned bipolar junction transistors
US7423300B2 (en) * 2006-05-24 2008-09-09 Macronix International Co., Ltd. Single-mask phase change memory element
US20110049454A1 (en) * 2006-06-23 2011-03-03 Motoyasu Terao Semiconductor device
US7696506B2 (en) * 2006-06-27 2010-04-13 Macronix International Co., Ltd. Memory cell with memory material insulation and manufacturing method
US7785920B2 (en) * 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
KR100807224B1 (ko) * 2006-07-24 2008-02-28 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US7772581B2 (en) 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
JP5076429B2 (ja) * 2006-10-02 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7915656B2 (en) * 2006-10-24 2011-03-29 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US7682868B2 (en) * 2006-12-06 2010-03-23 Macronix International Co., Ltd. Method for making a keyhole opening during the manufacture of a memory cell
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US20080137400A1 (en) * 2006-12-06 2008-06-12 Macronix International Co., Ltd. Phase Change Memory Cell with Thermal Barrier and Method for Fabricating the Same
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US8344347B2 (en) * 2006-12-15 2013-01-01 Macronix International Co., Ltd. Multi-layer electrode structure
KR100831159B1 (ko) * 2006-12-27 2008-05-20 동부일렉트로닉스 주식회사 상변화 메모리 및 그 제조방법
US7718989B2 (en) 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US20080164453A1 (en) * 2007-01-07 2008-07-10 Breitwisch Matthew J Uniform critical dimension size pore for pcram application
KR100851548B1 (ko) 2007-01-23 2008-08-11 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100896180B1 (ko) * 2007-01-23 2009-05-12 삼성전자주식회사 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법
US7663135B2 (en) 2007-01-31 2010-02-16 Macronix International Co., Ltd. Memory cell having a side electrode contact
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7463512B2 (en) * 2007-02-08 2008-12-09 Macronix International Co., Ltd. Memory element with reduced-current phase change element
US8138028B2 (en) * 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US7884343B2 (en) 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) * 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US8610098B2 (en) 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
US7569844B2 (en) * 2007-04-17 2009-08-04 Macronix International Co., Ltd. Memory cell sidewall contacting side electrode
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
CN101743649B (zh) * 2007-05-01 2013-04-24 校际微电子中心 非易失性存储器件
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
US7906368B2 (en) * 2007-06-29 2011-03-15 International Business Machines Corporation Phase change memory with tapered heater
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
TWI402980B (zh) * 2007-07-20 2013-07-21 Macronix Int Co Ltd 具有緩衝層之電阻式記憶結構
US7884342B2 (en) * 2007-07-31 2011-02-08 Macronix International Co., Ltd. Phase change memory bridge cell
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US8178386B2 (en) * 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7642125B2 (en) * 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7755074B2 (en) * 2007-10-12 2010-07-13 Ovonyx, Inc. Low area contact phase-change memory
JP5329068B2 (ja) * 2007-10-22 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US7804083B2 (en) * 2007-11-14 2010-09-28 Macronix International Co., Ltd. Phase change memory cell including a thermal protect bottom electrode and manufacturing methods
US7646631B2 (en) * 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
KR20090061509A (ko) * 2007-12-11 2009-06-16 주식회사 동부하이텍 멀티비트 메모리 셀 구조 및 제조방법
US7879643B2 (en) * 2008-01-18 2011-02-01 Macronix International Co., Ltd. Memory cell with memory element contacting an inverted T-shaped bottom electrode
US7879645B2 (en) 2008-01-28 2011-02-01 Macronix International Co., Ltd. Fill-in etching free pore device
US7960203B2 (en) 2008-01-29 2011-06-14 International Business Machines Corporation Pore phase change material cell fabricated from recessed pillar
US8158965B2 (en) 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
EP2244293A4 (en) * 2008-02-12 2011-08-10 Panasonic Corp NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) * 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) * 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US20100108980A1 (en) * 2008-11-03 2010-05-06 Industrial Technology Research Institute Resistive memory array
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8664689B2 (en) * 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8084760B2 (en) * 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) * 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8809829B2 (en) 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8064248B2 (en) 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8178387B2 (en) 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
US20110108792A1 (en) * 2009-11-11 2011-05-12 International Business Machines Corporation Single Crystal Phase Change Material
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
JP5696378B2 (ja) * 2010-06-15 2015-04-08 ソニー株式会社 記憶装置の製造方法
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
KR20130017664A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 금속 패턴 형성 방법 및 반도체 소자의 제조 방법
KR20130043471A (ko) * 2011-10-20 2013-04-30 에스케이하이닉스 주식회사 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
CN103594664A (zh) * 2012-08-17 2014-02-19 江苏华富储能新技术发展有限公司 改进的铅酸蓄电池上盖的封装方法
KR102051529B1 (ko) * 2013-03-25 2020-01-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
CN104659204B (zh) * 2013-11-21 2017-07-04 华邦电子股份有限公司 电阻式存储元件及其操作方法
CN104966717B (zh) * 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
KR20160006544A (ko) * 2014-07-09 2016-01-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20160104840A1 (en) * 2014-10-10 2016-04-14 Beth Cook Resistive memory with a thermally insulating region
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
DE102018107038B4 (de) * 2017-11-09 2022-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer durchkontaktierungsstruktur
US10439135B2 (en) * 2017-11-09 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. VIA structure and methods of forming the same
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11289649B2 (en) * 2020-04-13 2022-03-29 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a narrowed electrode
CN113314503B (zh) * 2021-05-28 2022-07-19 长江先进存储产业创新中心有限责任公司 相变存储器及其制备方法
US11935785B2 (en) * 2021-07-19 2024-03-19 Changxin Memory Technologies, Inc. Method of manufacturing a semiconductor structure, and a semiconductor structure

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10511814A (ja) * 1995-06-07 1998-11-10 ミクロン テクノロジー、インコーポレイテッド 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
US20030209746A1 (en) * 2002-05-07 2003-11-13 Hideki Horii Integrated circuit memory devices having memory cells therein that utilize phase-change materials to support non-volatile data retention and methods of forming same
JP2003332529A (ja) * 2002-04-04 2003-11-21 Hewlett Packard Co <Hp> 相変化媒体メモリデバイスのための、熱損失が小さく接触面積が小さい複合電極
WO2004008535A1 (ja) * 2002-07-11 2004-01-22 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
JP2004146500A (ja) * 2002-10-23 2004-05-20 Matsushita Electric Ind Co Ltd 薄膜の加工方法
JP2004158852A (ja) * 2002-11-01 2004-06-03 Samsung Electronics Co Ltd 相変換記憶素子及びその製造方法
JP2004311015A (ja) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd 低電流高速相変化メモリ素子及びその駆動方法
JP2004336054A (ja) * 2003-05-01 2004-11-25 Samsung Electronics Co Ltd カーボンナノチューブを利用した半導体素子の配線形成方法およびその方法により製造された半導体素子
JP2005159325A (ja) * 2003-11-24 2005-06-16 Samsung Electronics Co Ltd 相変化記憶素子およびその形成方法
JP2005521245A (ja) * 2002-03-14 2005-07-14 マイクロン テクノロジー インコーポレイテッド 可変抵抗材料セルの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
CN1210819C (zh) * 1999-03-25 2005-07-13 能源变换设备有限公司 带有改进的接触点的电可编程存储器元件
US6569705B2 (en) * 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
JP2003258085A (ja) * 2002-02-27 2003-09-12 Fujitsu Ltd 配線構造及びその形成方法
KR100448893B1 (ko) 2002-08-23 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
KR100481865B1 (ko) * 2002-11-01 2005-04-11 삼성전자주식회사 상변환 기억소자 및 그 제조방법
US6867425B2 (en) * 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
KR20040054250A (ko) 2002-12-18 2004-06-25 삼성전자주식회사 상전이 메모리 셀 및 그 형성방법
US7115927B2 (en) * 2003-02-24 2006-10-03 Samsung Electronics Co., Ltd. Phase changeable memory devices
US7323734B2 (en) 2003-02-25 2008-01-29 Samsung Electronics Co., Ltd. Phase changeable memory cells
KR100543445B1 (ko) * 2003-03-04 2006-01-23 삼성전자주식회사 상변화 기억 소자 및 그 형성방법
KR100979710B1 (ko) 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
KR100568511B1 (ko) * 2003-12-30 2006-04-07 삼성전자주식회사 상전이막 패턴을 갖는 반도체 장치들 및 그 제조방법들

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10511814A (ja) * 1995-06-07 1998-11-10 ミクロン テクノロジー、インコーポレイテッド 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
JP2005521245A (ja) * 2002-03-14 2005-07-14 マイクロン テクノロジー インコーポレイテッド 可変抵抗材料セルの製造方法
JP2003332529A (ja) * 2002-04-04 2003-11-21 Hewlett Packard Co <Hp> 相変化媒体メモリデバイスのための、熱損失が小さく接触面積が小さい複合電極
US20030209746A1 (en) * 2002-05-07 2003-11-13 Hideki Horii Integrated circuit memory devices having memory cells therein that utilize phase-change materials to support non-volatile data retention and methods of forming same
WO2004008535A1 (ja) * 2002-07-11 2004-01-22 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
JP2004146500A (ja) * 2002-10-23 2004-05-20 Matsushita Electric Ind Co Ltd 薄膜の加工方法
JP2004158852A (ja) * 2002-11-01 2004-06-03 Samsung Electronics Co Ltd 相変換記憶素子及びその製造方法
JP2004311015A (ja) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd 低電流高速相変化メモリ素子及びその駆動方法
JP2004336054A (ja) * 2003-05-01 2004-11-25 Samsung Electronics Co Ltd カーボンナノチューブを利用した半導体素子の配線形成方法およびその方法により製造された半導体素子
JP2005159325A (ja) * 2003-11-24 2005-06-16 Samsung Electronics Co Ltd 相変化記憶素子およびその形成方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294970A (ja) * 2005-04-13 2006-10-26 Renesas Technology Corp 半導体装置
JP2008021668A (ja) * 2006-07-10 2008-01-31 Renesas Technology Corp 相変化型不揮発性メモリおよびその製造方法
US7671360B2 (en) 2006-09-12 2010-03-02 Elpida Memory, Inc. Semiconductor device and method of producing the same
JP2008141199A (ja) * 2006-11-30 2008-06-19 Samsung Electronics Co Ltd 拡散防止膜を備える相変化メモリ素子及びその製造方法
JP2008182230A (ja) * 2007-01-25 2008-08-07 Ind Technol Res Inst 相変化メモリ装置およびその製造方法
US7964935B2 (en) 2007-07-25 2011-06-21 Elpida Memory, Inc. Phase change random access memory and semiconductor device
US8026502B2 (en) 2007-11-26 2011-09-27 Elpida Memory, Inc. Phase-change nonvolatile memory and manufacturing method therefor
USRE45580E1 (en) 2007-11-26 2015-06-23 Ps4 Luxco S.A.R.L. Phase-change nonvolatile memory and manufacturing method therefor
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US8338817B2 (en) 2007-11-29 2012-12-25 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2012524407A (ja) * 2009-04-16 2012-10-11 シーゲイト テクノロジー エルエルシー 三次元的スタックド不揮発性メモリユニット

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