TWI260744B - Asymmetric-area memory cell - Google Patents

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TWI260744B
TWI260744B TW093135682A TW93135682A TWI260744B TW I260744 B TWI260744 B TW I260744B TW 093135682 A TW093135682 A TW 093135682A TW 93135682 A TW93135682 A TW 93135682A TW I260744 B TWI260744 B TW I260744B
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Sheng Teng Hsu
Feng-Yan Zhang
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Description

1260744 (1) 九、發明說明 【發日月所屬之技術領域】 本發明有關一種薄膜電阻記憶體裝置，用於非依電性 曰己k體陣列，且更特別地，有關一種具有非對稱區域之雙 極性可程式規劃記憶體格。 [先前技術】 科技現狀之電阻器隨機存取記憶體（RRAMs )常由巨 大磁阻（CMR )記憶·體膜製成，且更典型地由 Pr〇,3CaC).7Mn〇3(PcMO)型 CMR材料所製成，該 Cmr 材料 可說是具有非依電性本質，因爲該CM R材料的電阻在大多 數環境下會維持恆常，然而，當高的電場感應電流流過 C M R材料時會造成該c μ R電阻的改變。在窄脈波程式規書jj 期間’靠近電極之記憶體電阻器的電阻係數會改變，實驗 資料顯示靠近陰極的CMR材料之電阻係數增加而靠近陽極 的C MR材料之電阻係數減少，在脈波極性反轉之抹除過程 期間’亦即，陰極與陽極之指定反轉時，靠近陰極的材料 之電阻係數會減少，而靠近陽極之電阻係數則會增加。 第1圖係對稱C M R膜記憶體格（先前技術）之圖式。 該裝置稱爲對稱係因爲其具有均勻區域沿著c M R膜厚度之 任一橫截面，該記憶體格可利用正或負的窄脈波而寫入爲 高電阻狀態’及利用長的寬度之電性脈波來重設爲低電阻 狀態；其他的記憶體格（未顯示）可分別地利用窄的負脈 波及窄的正脈波而寫入爲高電阻狀態及抹除爲低電阻狀態 -4- (2) 1260744 。其係回應於僅一形式之程式規劃的記憶體裝置，或爲雙 極性，或爲單極性，其具有必須受限之效益，且係依據系 統規格及可用之電源供應而定。 因此，若干系統設計用於雙極性程式規劃，而其他則 設計用於單極性程式規劃，依據所用之CMR記憶體格的形 式而定。在記憶體格的設計中之此不確定性會必要地增加 生產成本，若千C M R膜記憶體格之設計係藉調處沿著 RRAM電阻器之厚度的膜的組成而作成可雙極性程式規劃 ，當記憶體格大小減少時，記憶體電阻器薄膜亦減少，然 而，CMR膜厚度卻難以變化而控制。 若C MR記憶體格可利用雙極性以及單極性脈波予以程 式規劃時，將爲有利的。 若用以製造可回應於雙極性或單極性程式規劃之CMR 記憶體格的方法可使利用增加更小的尺寸大小予以成比例 製成時，則亦將有利的。 【發明內容】 本發明提供一種憶體裝置結構，其可利用雙極 性脈波程式規劃方法而可靠地加以程式規劃。選擇性地， 該裝置可利用單極性脈波程式規劃方法予以程式規劃。在 程式規劃中之撓性係該裝置之獨特非對稱區域設計的結果 〇 因此，提供一種非對稱區域記憶體格之形成方法，該 方法包含：形成一具有一區域之底部電極；形成一 C M R記 (3) (3)1260744 憶體膜，覆於該底部電極之上，具有一非對稱區域；以及 ，形成一頂部電極，具有一區域覆於該C M R膜之上，該區 域小於該底部電極之區域。在一觀點中，該C. M R膜具有一 鄰接該頂部電極之第一區域，以及一鄰接該底部電極而大 於該第一區域之第二區域。大致地，該CMR膜之第一區域 約等於該頂部電極之區域，雖然該CMR膜之第二區域可小 於該底部電極之區域。 更特定地，該方法包含：各向同性地沈積一底部電極 層；各向同性地沈積一 CMR膜層，具有一第一厚度，覆於 該底部電極層之上；以及各向同性地沈積一頂部電極層， 覆於該CMR膜層之上。然後，蝕刻該頂部電極層及該CMR 膜層之一第二厚度部分而形成該頂部電極之區域及該CMR 膜之第一區域。一第一組之側壁絕緣物形成鄰接該頂部電 極及該CMR膜之第二厚度部分。然後，該CMR膜之第二區 域係藉蝕刻該CMR膜層之剩餘部分而形成，留下該CMR膜 之第二區域的一第三厚度部分位於該第一組之側壁絕緣物 之下，其中該第三厚度等於該第一厚度減去該第二厚度。 一第二組之側壁絕緣物形成覆蓋該第一組之側壁絕緣 物且鄰接該CMR膜之該第三厚度部分。然後，蝕刻該底部 電極層’留下一底部電極之區域位於該第一及第二組側壁 絕緣物之下。 下文將提供上述方法之附加細節，一種利用雙極性或 單極性脈波程式規劃非對稱區域記憶體格之方法，一種非 對稱區域記憶體格裝置，以及一種非對稱區域R R Α Μ。 (4) 1260744 【實施方式】 第2圖係描繪本發明非對稱區域記憶體格之圖示，該 非對稱區域記憶體格1 〇 0包含一具有區域1 0 4之底部電極 1〇2 ( BE );—巨大磁組（CMR )記憶體膜106覆於該底 部電極1 0 2之上而具有一非對稱區域1 〇 8 ; —頂部電極1 1 〇 (TE)具有一區域112而覆於該CMR膜106之上，該區域 1 12小於該底部電極之區域104。更特定地，該CMR膜1〇6 具有一第一區域1 1 4，鄰接該頂部電極1 1 0 ;及一第二區域 1 1 6，大於該第一區域丨丨4，鄰接該底部電極丨〇2。典型地 ’該 CMR記憶體膜 1 06 係由 prG.3CaG.7Mii03 ( PCMO )所形 成’然而’其他材料亦係熟知於本項技術中，諸如高溫超 導（Η T S C )材料及鈣鈦礦金屬氧化物材料。 第3圖係第2圖之非對稱區域記憶體格之平面視圖。如 本文所使用地，該文字、'區域〃將理解爲橫剖面區，當觀 視自第2圖之透視圖時，該等區域〗〇 4、丨丨〇及]1 6係以幻像 (點線）顯示而描繪相對的區域大小，例如可見到的是， CMR膜之第一區域】14約等於頂部電極之區域，該名詞 約 係使用於說明製造過程中之大致公差，如下文所解 說地’區域1 1 4可稍大於區域丨丨2，此係由於頂部電極π 〇 暴露於鈾刻劑較大的週期時間，然而，在其他觀點中，區 域112可稍大於區域】】4以回應該CMR及電極材料之蝕刻選 擇性。 如下文所更詳細解說地，該C M R第二區域1 1 6係顯示 爲小於底部電極之區域]〇 4，然而，在其他觀點中，該 -7- (5) (5)1260744 c MR第二區域116及底部電極區域〗04可爲相同的。雖然該 等區域104、1 10、1 Μ及H6在形狀上係顯示約略正方形， 但在其他觀點中，該等區域可爲矩形 '圓形、或卵形形狀 〇 翻閱第2圖，該C M R記憶體膜1 〇 6具有總第一厚度1 2 0 ，具有第一區域1 1 4之第一厚度部分1 2 2 ’及具有位於該第 二厚度部分122之下的第二區域116之第三厚度部分124， 該第三厚度124等於第一厚度120減掉第二厚度122，CMR 膜第三厚度124在第一厚度120的20至80%的範圍中，該第 —厚度120在50至350奈米（nm)的範圍中。 雖然該第二及第三厚度部分122/124係顯示爲階梯或 矩形狀，但本發明並未受限於任何特定形狀；在其他觀點 中（未顯示），該CMR膜之非對稱區域具有在面積上從第 一區域1 1 4至第二區域1 1 6之線性改變的錐形形狀；在另一 觀點中（未顯示），該非對稱區域1 0 8具有階梯之金字塔 形狀；其他非對稱之形狀亦係可行的。 第一組之側壁絕緣物1 3 0 a及1 3 0 b鄰接該頂部電極]]〇 及〇1^11膜106之第二厚度部分122 ;第二組之側壁絕緣物 1 J 2 a及1 3 2 b覆於該第一組側壁絕緣物]3 0 a及1 3 〇 b之上且鄰 接C M R膜之第三厚度部分丨2 4。 第—組之側壁絕緣物130a及13 Ob係由諸如氮化矽或氧 化鋁之材料所形成，然而，其他絕緣物材料熟知於本項技 =中 各側壁（]3〇a或130b)具有厚度I34於5〇至200奈米 之範圍中；同樣地，第二組之側壁絕緣物]32a及】32b係由 (6) (6)1260744 諸如氮化矽或氧化鋁之材料所形成，各側壁具有厚度]3 6 於20至100奈米的範圍中。 底部電極1〇2可由諸如TiN/Ti、Pt/TiN/Ti、ln/ TiN/ ΤΊ、PtRhOx合成物、或PtlrOx合成物之材料形成； 頂部電極]1〇由諸如TiN、TiN/Pt、TiN/In、PtPhOx合成 物、或Ptlr Ox合成物之材料形成，然而，此並未材料的耗 盡之表，且其他電極材料熟知於本項技術中。 第4圖係本發明RRAM非對稱區域記憶體格之圖示， 該記億體格300包含具有源極302及汲極304主動區之CMOS 電晶體，該記憶體格3 0 0亦包含一金屬（或導電性材料） 層間互連3 0 6覆於電晶體主動區之上，雖然該層間互連3 〇 6 係顯示連接於源極3 02，但選擇性地可連接於汲極3 04，具 有區域104之底部電極1〇2覆於該層間互連3 0 6之上，該底 部電極102電性連繫於互連3 0 6，CMR記憶體膜1〇6覆於該 底部電極102之上且具有非對稱區域108，如上文所詳述（ 參閱第2及3圖），頂部電極11 0具有一區域1 1 2，小於該底 部電極之區域104，覆於該CMR膜106之上，在若干觀點中 ’金屬層間互連3 0 8覆於記憶體格之頂部電極η 〇之上。 〔.功能性敘述〕 翻閱第2圖，CMR記憶體薄膜顯示於蝕刻之後，兩組 氮化物間隔物（130a/ b及132a/ b )形成於經触刻之表面 上’第一組間隔物1 3 〇 a / b使用於第一融刻過程中，剩餘 的C MR膜蝕刻且以一第二氮化物膜予以鈍化，結果，頂部 (7) 1260744 電極之區域1 1 2會小於底部電極之區域1 〇 4，該裝置1 0 0係 非對稱的且可以利用雙極性窄脈波或單極性脈波加以程式 規劃。 雖然該圖顯示單一金屬之電極，但頂部及底部電極亦 可由多層金屬製成，諸如TiN/ Ti、Pt/ TiN/ Ti或In/ TiN/ Τι用於底部電極、以及TiN、TiN/ Pt或TiN/ In用於 頂部電極。如上述，其他之材料組合係可行的。 第5圖描述本發明記憶體格製造方法中之初始步驟。 在完成製造所有電子裝置（電晶體元件）於矽基板上之後 ，以氧化物鈍化晶圓。用於記憶體格及相關連之電晶體的 金屬互連利用諸如化學機械拋光（CMP )法的任一科技現 狀手段予以形成及平坦化，而形成包含底部電極1 02、記 憶體電阻器薄膜1 0 6、頂部電極1 1 0及硬式光罩材料6 0 0的 堆疊。 第6a至6d圖描繪利用非對稱區域CMR膜之RRAM記億 體格的製造中之附加步驟。在第6 a圖中，使用光阻來蝕刻 硬式光罩6 0 0、頂部電極1 1 0、及記憶體電阻器薄膜1 〇 6， 該1S憶體電阻器薄膜1 0 6係部分地蝕刻，剩餘的記憶體膜 (第三厚度部分丨2 8 )爲原始之膜厚度1 2 0之2 0 %至8 0 %。 在第6b圖中，剝離該光阻，沈積50奈米至200奈米之 氮化矽，蝕刻該氮化矽以形成鈍化之經蝕刻的記憶體電阻 器薄膜側壁（1 3 0 a及1 3 0 b )。 在第6 c圖中，蝕刻剩餘之記憶體電阻器薄膜。首先， 沈積2 0奈米至〗〇 〇奈米厚度之第二氮化矽，然後，蝕刻底 -10- (8) (8)1260744 部電極。 該硬式光罩可以以第6b圖或第6c圖之過程予以去除。 在桌6 d圖中’沈積氧化物。選用地，可執行c μ P平坦化過 程，以及接著形成另一金屬互連602。 在若干觀點中，使用耐火金屬當作部分的底部電極， 至少部分之耐火金屬利用濺鍍法予以乾式蝕刻。在習知之 記憶體格過程中，似乎從底部電極所去除之若干耐火金屬 將再沈積於該記憶體電阻器堆疊的側壁上而使記憶體電阻 器之性質劣化。然而，本發明之記憶體格側壁絕緣物會保 護抵擋該耐火金屬之再沈積而改善該過程之產能。 ν第7圖係流程圖，描繪本發明之用以形成非對稱區域 記憶體格之方法。雖然爲淸楚起見，該方法係描述爲一順 序之編號碼步驟，但不應從該號碼來意指順序，除非另有 明示。應瞭解的是，若千該等步驟可予以跨越，並聯地執 行，或無需維持順序之嚴格次序而執行。該方法開始於步 驟 7 0 0。 步驟704形成具有一區域之底部電極，參閱第3圖用於 ''區域〃之界定，在若干觀點中，該底部電極由，諸如TiN /Ti、Pt/TiN/Ti、In/TiN/Ti、PtRhOx 合成物、或 P 11 r 0 x合成物之材料所形成。步驟7 〇 6形成C M R記憶體膜 覆於該底部電極之上而具有一非對稱區域’該C M R記憶體 膜可由Pr0.3Ca0.7Mn〇3 ( PCMO )記憶膜。步驟708形成具 有一小於該底部電極之區域的頂部電極覆於該C M R膜之上 ，該頂部電極可由 TiN、TiN/ Pt、丁iN/ In、PtRhOx、或 -11 - (9) 1260744 P 111* Ο x合成物所形成。 形成具有非對稱區域之CMR膜（步驟70 6 )包含形成 一 C M R膜，具有第一區域鄰接該頂部電極及第二區域鄰接 該底部電極而大於該第一區域。在該方法之若干觀點中， 該C MR膜之第一區域約等於該頂部電極之區域。在其他觀 點中，該CMR膜之第二區域小於該底部電極之區域。 更特定地，該方法可包含附加的步驟，步驟7 0 2 a各向 同性地沈積一底部電極（B E )層；步驟7 0 2 b各向同性地 沈積一 CMR膜層，該CMR膜層具有第一厚度覆於該底部電 極層之上；步驟7 0 2 c各向同性地沈積頂部電極（TE )層覆 於該CMR膜層之上；然後，形成該頂部電極之區域（步驟 7 0 8 )及CMR膜層之第一區域（步驟7 06 )包含蝕刻該頂部 電極層及該CMR膜層之第二厚度部分。 步驟7 0 2 d形成弟一組側壁絕緣物鄰接頂部電極及c μ R 膜之桌一厚度部分’在右干觀點中，該等側壁絕緣物係由 諸如氮化矽或氧化鋁之材料所形成，具有厚度於5 〇至2 〇 〇 奈米的範圍中；接著，形成CMR膜之第二區域（步驟706 )包含蝕刻該CMR膜層的剩餘部分，留下該Cmr膜之第二 區域的第三厚度部分位於第一組側壁絕緣物之下，其中該 第二厚度等於第一厚度減掉第二厚度，在若干觀點中， C MR第二厚度在該第一厚度之2〇至80%的範圍中；在其他 觀點中，形成CMR膜（步驟7 06 )包含形成CMR膜之第一 厚度於5 0至3 5 0奈米的範圍中。 步驟7 02 e形成第二組側壁絕緣物覆於第一組側壁絕緣 -12 - (10) (10)1260744 物之上且鄰接CMR膜之第三厚度部分；在若千觀點中，第 二組側壁絕緣物由氮化矽或氧化鋁材料所形成，具有厚度 於2 0至1 0 〇奈米的範圍中；然後，形成具有一區域之底部 電極（步驟7 〇 4 )包含蝕刻底部電極層，留下底部電極區 域位於第一及第二組側壁絕緣物之下。 第8圖係流程圖，描繪本發明之用以形成RRAM非對 稱區域記憶體格之方法。該方法開始於步驟8 〇 0 ;步驟8 0 2 形成一具有源極及汲極主動區之CMOS電晶體；步驟804形 成一金屬層間互連於電晶體主動區（源極或汲極）；步驟 8 0 2及8 0 4可利用熟知於本項技藝之習知方法予以執行；步 驟8 0 6形成底部電極，具有一區域覆於該層間互連之上； 步驟808形成CMR記憶體膜覆於該底部電極之上，具有非 對稱區域；步驟8 1 0形成一頂部電極，具有一區域覆於該 C MR膜之上，該區域小於該底部電極區域。步驟8〇6、808 '及810及已更詳細地描述於第7圖之解說中。 .箄9圖係流程圖，描繪本發明之利用雙極性及單極性 脈波來程式規劃非對稱區域記憶體格之方法。該方法開始 於步驟9 0 〇 ;步驟9 0 2施加具有第一極性之第一電壓脈波於 記憶體格之頂部電極，如下文所述地，該第一脈波相當窄 ;步驟9 0 4產生一低的電阻於非對稱區域巨大磁阻（C M R )記憶體膜之中以回應該第一脈波；步驟9 〇 6施加具有第 二極性之第二（窄的）電壓脈波於記憶體格之頂部電極， 該第二極性相反於第一極性；步驟9 0 8產生一高的電阻於 該非對稱區域CMR記憶體膜之中以回應該第二脈波；步驟 -13- (11) (11)1260744 9 1 0施加一第三脈波，具有相同極性於該第二脈波及大於1 微秒之脈波寬度；以及步驟9 1 2產生一低的電阻於<：1^凡記 憶體膜中以回應該第三脈波。 產生低的電阻於C M R記億體膜之中以回應該第一脈波 (步驟904 )包含產生一低的電阻於該非對稱區域CMR記 憶體膜之窄區域地區中；在若干觀點中，產生於C M R記憶 體膜中之低的電阻在1000至1〇 k歐姆之範圍中；產生高的 電阻於CMR記憶體膜之中（步驟9 0 8 )包含產生一高的電 阻於該非對稱區域CMR記憶體膜之窄區域地區中’產生於 該CMR記憶體膜中之高的電阻在1〇〇 k至10 Μ歐姆的範圍 中 。 在若干觀點中，施加具有第一極性之第一脈波於記憶 體格之頂部電極（步驟902 )包含施加一具有寬度於5至 5 0 0奈秒（n s )範圍中之電壓脈波；施加具有第二極性之 第二脈波於記憶體格之頂部電極（步驟9 0 6 )包含施加一 具有寬度於5至5 0 0奈米範圍中之電壓脈波。 假設該C M R膜具有厚度在5 0至3 5 0奈米的範圍中，則 步驟9 0 2施加具有電壓振幅於2至6伏特之範圍中的第一脈 波，以及步驟9 0 6施加具有電壓振幅於2至6伏特之範圍中 的第二脈波。 在若千觀點中，產生一低的電阻於非對稱區域C M R記 憶體膜的窄區域地區中以回應第一脈波（步驟9 04 )包含 產生一低的電阻以回應該CMR記憶體膜之窄區域地區中之 第一電場及該C M R記憶體膜之寬區域地區中之具有電場強 -14- (12) (12)1260744 度小於該第一電場的第二電場，該第一與第二電場具有相 同的極性；同樣地，產生一高的電阻於非對稱區域c M R §己 億體膜的窄區域地區中（步驟9 0 8 )包含產生一咼的電阻 以回應該CMR記憶體膜之窄區域地區中之極性相反於該第 一電場的第三電場及該C M R記憶體膜之寬區域地區中之具 有電場強度小於該第三電場的第四電場，該第三與第四電 場具有相同的極性。 例如一實例，步驟9 0 2施加一正極性脈波，及步驟9 0 4 產生低的電阻於鄰接頂部電極之窄區域地區中，此實例假 定記憶體格建構爲第2圖中所描繪之記憶體格；繼續該實 例，步驟906施加一負極性脈波，接著，產生一高的電阻 於非對稱區域C MR記憶體膜的窄區域地區中（步驟9 0 8 ) 包含產生高的電阻於鄰接頂部電極的窄區域地區中，若頂 部電極及鄰接該頂部電極的CMR膜之區域比底部電極更寬 時’則在此實例中所述之脈波極性將反轉（對稱性反轉） 〇 已呈現一種非對稱區域記憶體格，相對應之RR AM結 構，程式規劃之程序，及製造方法；已使用諸如寬度，厚 度，及材料之特定細節來描繪本發明。然而，本發明並未 受限於僅只該等實例，本發明之其他變化例及實施例將產 生於該等熟習於本項技藝之人士。 【圖式簡單說明】 第】圖係先前技術之非對稱CMR膜記憶體格的圖示； -15 - (13) (13)1260744 第2圖係描繪本發明之非對稱區域記憶體格的圖示； 第3圖係第2圖之非對稱區域記憶體格的平面視圖； 第4圖係本發明之RR AM非對稱區域記憶體格的圖示 第5圖描繪本發明記憶體格製造方法中之初始步驟； 第6a至6d圖描繪利用非對稱區域CMR膜製造RRAM記 憶體格中的附加步驟； 第7圖係流程圖，描繪本發明用以形成非對稱區域記 憶體格之方法； 第8圖係流程圖，描繪本發明用以形成RR AM非對稱 區域記憶體格之方法；以及 第9圖係流程圖，描繪本發明利用雙極性及單極性脈 波程式規劃非對稱區域記憶體格之方法。 【主要元件符號說明】 1 〇 〇 ··非對稱區域記憶體格 1 0 2 :底部電極 1 0 4，1 1 2 :區域 1 06 :巨大磁阻（CMR )記憶體膜 1 0 8 :非對稱區域 1 1 0 :頂部電極 1 ] 4 :第一區域 Π 6 :第二區域 1 2 0 :總第一厚度 -16 - (14) 1260744 1 2 2 :第二厚度部分 1 2 4 :第三厚度 1 3 0 a，1 3 0 b :第一組側壁絕緣物 1 3 2 a，1 3 2 b :第二組側壁絕緣物 1 3 4，1 3 6 :厚度 3 0 0 :記憶體格 3 0 2 :源極 3 0 4 :汲極 3 0 6 :金屬層間互連 600:硬式光罩材料

Claims (1)

  1. 十、申請專利範圍 第9 3 1 3 5 6 8 2號專利申請案 中文申請專利範圍修正本 民國95年4月7 日 1 . 一種非對稱區域記憶體格之形成方法，該 含： 形成一底部電極，具有一區域； 形成一巨大磁阻（CMR )記憶體膜，覆於該底 之上，具有一非對稱區域；以及 形成一頂部電極，具有一區域，該區域小於該 極之區域，覆於該CMR膜之上。 2 ·如申請專利範圍第1項之方法，其中形成一 對稱區域之CMR膜包含形成一 CMR膜，具有一第一 鄰接該頂部電極；以及具有一第二區域，大於該第 ，鄰接該底部電極。 3 ·如申請專利範圍第2項之方法，其中形成一 對稱區域之CMR膜包含形成一 CMR膜之第一區域， 區域約等於該頂部電極之區域。 4 .如申請專利範圍第3項之方法，其中形成一 對稱區域之CMR膜包含形成一 CMR膜之第二區域， 區域小於該底部電極之區域。 5 .如申請專利範圍第4項之方法，進一步包含 各向同性地沈積一底部電極層； 各向同性地沈積一 CMR膜層，該CMR膜層具有 修正 方法包 部電極 底部電 具有非 區域， 一區域 具有非 該第一 具有非 該第二 r， • r\ 厚度，覆於該底部電極層之上； 各向同性地沈積一頂部電極層，覆於該CMR膜層之上 ;以及 其中形成該頂部電極之區域及該CMR膜之第一區域包 含蝕刻該頂部電極層及該CMR膜層之一第二厚度部分。 6. 如申請專利範圍第5項之方法，進一步包含： 形成一第一組之側壁絕緣物，鄰接該頂部電極及該
    C MR膜之第二厚度部分；以及 其中形成一 CMR膜之第二區域包含蝕刻該CMR膜層之 剩餘部分，留下該CMR膜之第二區域的一第三厚度部分位 於該第一組之側壁絕緣物之下，其中該第三厚度等於該第 一厚度減去該第二厚度。 7. 如申請專利範圍第6項之方法，進一步包含： 形成一第二組之側壁絕緣物，覆蓋該第一組之側壁絕 緣物且鄰接該CMR膜之該第三厚度部分；
    其中形成一具有一區域之底部電極包含蝕刻該底部電 極層，留下一底部電極之區域位於該第一及第二側壁絕緣 物之下。 8. 如申請專利範圍第6項之方法，其中留下該CMR膜 之二區域的一第三厚度部分包含以該第一厚度之20至80% 的範圍留下一第三厚度。 9. 如申請專利範圍第7項之方法，其中形成一第一組 之側壁絕緣物鄰接該頂部電極及該CMR膜之第二厚度部分 包含由一選擇自包含氮化矽及氧化鋁之組群的材料形成側 -2- /1260744 壁絕緣物，具有一厚度在50至2 0 0奈米（nm )之範圍中。 1 〇 ·如申請專利範圍第9項之方法，其中形成一第二 過之側壁絕緣物覆蓋該第一組側壁且鄰接該C M R膜之該第 一厚度部分包含由一選擇自包含氮化矽及氧化鋁之組群的 材料形成側壁絕緣物，具有一厚度在5 0至2 〇 〇奈米的範圍 中。
    11·如申請專利範圍第1項之方法，其中形成一底部 電極包含由一選擇自包含TiN/Ti、Pt/TiN/Ti、In/ ΊΊΝ / Ti、PtRhOx合成物及PtlrOx合成物之組群的材料形 成〜電極；以及 其中形成一頂部電極包含由一選擇自包含TiN、TiN / Pt、TiN/ In、PtRhOx、及PtlrOx合成物之組群的材料 形成一電極。
    1 2 ·如申請專利範圍第1項之方法，其中形成一 cMU 記憶體膜覆於該底部電極之上包含形成一 PrG.3Ca().7Mnc)3 (PCM0)記憶體膜。 1 3 .如申請專利範圍第1項之方法，其中形成一具有 非對稱區域之CMR記憶體膜覆於該底部電極之上包含以5〇 至350奈米之範圍形成一 CMR膜之第一厚度。 14. 一種RRAM非對稱區域記憶體格之形成方法，該 方法包含： 形成一具有源極及汲極主動區的CMOS電晶體； 形成一金屬層間互連於一電晶體主動區； 形成一底部電極，具有一區域覆於該層間互連之上； -3- 更:成替換頁 解_7|44^ 形成一具有一非對稱區域之巨大磁阻（CMR )記憶體 膜覆於該底部電極之上；以及 形成一頂部電極，具有一區域覆於該CMR膜之上，該 區域小於該底部電極之區域。 1 5 · —種利用雙極性及單極性脈波程式規劃非對稱區 域記憶體格之方法，該方法包含：
    施加一具有一第一極性之第一電壓脈波於一記憶體格 頂部電極； 回應於該第一脈波，產生一低的電阻於一非對稱區域 巨大磁阻（CMR)記憶體膜之中； 施加一具有相反於該第一極性之第二極性的第二電壓 脈波於該記憶體格頂部電極；以及 回應於該第二脈波，產生一高的電阻於該非對稱區域 CMR記憶體膜之中；
    施加一具有相同極性於該第二脈波及大於1微秒之脈 波寬度的第三脈波；以及 回應於該第三脈波，產生一低的電阻於該CMR記憶體 膜之中。 16.如申請專利範圍第1 5項之方法，其中產生一低的 電阻於該CMR記憶體膜中以回應該第一脈波包含產生一低 的電阻於該非對稱區域CMR記憶體膜的窄區域地區中；以 及 其中產生一高的電阻於該CMR記憶體膜中以回應該第 二脈波包含產生一高的電阻於該非對稱區域CMR記憶體膜 -4- 名評雜(更)ii替換頁 的窄區域地區中。 1 7 ·如申請專利範圍第1 6項之方法，其中產生一低電 阻於該CMR記憶體膜中以回應該第一脈波包含產生一電阻 於1000至10 k歐姆的範圍中；以及 其中產生一高的電阻於該CMR記憶體膜中以回應該第 二脈波包含產生一電阻於1〇〇 k至10 Μ歐姆的範圍中。 1 8 .如申請專利範圍第1 7項之方法，其中施加一具有 第一極性之第一脈波於該記憶體格之頂部電極包含施加一 具有寬度於5至5 00奈秒（ns )的範圍中之電壓脈波；以及 其中施加一具有第二極性之第二脈波於該記憶體格之 頂部電極包含施加一具有寬度於5至5 00奈秒的範圍中之電 壓脈波。 19.如申請專利範圍第18項之方法，其中該CMR膜具 有一厚度於50至3 5 0奈米的範圍中；以及 其中施加一具有第一極性之第一脈波於該記憶體格之 頂部電極包含施加一具有電壓振幅於2至6伏特的範圍中之 脈波；以及 其中施加一具有第二極性之第二脈波於該記憶體格之 頂部電極包含施加一具有電壓振幅於2至6伏特的範圍中之 脈波。 20 .如申請專利範圍第1 6項之方法，其中產生一低的 電阻於該非對稱區域CMR記憶體膜的窄區域地區中以回應 該第一脈波包含產生一低的電阻以回應該CMR記憶體膜之 窄區域地區中之一第一電場及該C MR記憶體膜之窄區域地 更)正替換頁 區中之具有電場強度小於該第一電場的一第二電場；以及 其中產生一高的電阻於該非對稱區域CMR記憶體膜的 窄區域地區中以回應該第二脈波包含產生一高的電阻以回 應該C M R記憶體膜之窄區域地區中之一極性相反於該第一 電場之第三電場及該C M R記憶體膜之窄區域地區中之具有 電場強度小於該第三電場的一第四電場。 2 1 ·如申g靑專利範圍第1 6項之方法，其中施加一具有 第一極性之第一脈波於該記憶體格之頂部電極包含施加一 正極性的脈波； 其中產生一低的電阻於該非對稱區域CMR記憶體膜的 窄區域地區中包含產生一低的電阻於一鄰接於該頂部電極 的窄區域地區中； 其中施加一具有第二極性之第二脈波於該記憶體格之 頂部電極包含施加一負極性的脈波；以及 其中產生一高的電阻於該非對稱區域CMR記憶體膜的 窄區域地區中包含產生一高的電阻於一鄰接於該頂部電極 的窄區域地區中。 22. 一種非對稱區域記憶體格，包含： 一底部電極，具有一區域； 一巨大磁阻（CMR )記憶體膜，覆於該底部電極之上 ，具有一非對稱區域；以及 一頂部電極，具有一區域，該區域小於該底部電極之 區域，覆於該CMR膜之上。 23. 如申請專利範圍第22項之記憶體格，其中CMR膜 1260ΊΜ I! L ' Ll : ! ......................-. 具有一第一區域，鄰接該頂部電極，以及具有一第二區域 ，大於該第一區域’鄰接該底部電極。 24. 如申請專利範圍第23項之記憶體格，其中該CMR 膜之第一區域約等於該頂部電極之區域。 25. 如申請專利範圍第24項之記憶體格，其中該CMR 膜之第二區域小於該底部電極之區域。 26. 如申請專利範圍第25項之記憶體格，其中該CMR 記億體膜具有一總第一厚度，一具有該第一區域之第二厚 度部分，及一具有位於該第二厚度部分之下的該第二區域 之第三厚度部分，其中該第三厚度等於該第一厚度減掉該 第二厚度。 27. 如申請專利範圍第26項之記憶體格，進一步包含 一第一組之側壁絕緣物，鄰接該頂部電極及該CMR膜 之第二厚度部分；以及 一第二組之側壁絕緣物，覆蓋該第一組之側壁絕緣物 且鄰接該CMR膜之第三厚度部分。 28·如申請專利範圍第27項之記憶體格，其中該CMR 膜之第三厚度係在該第一厚度之20至80%的範圍中。 29·如申請專利範圍第26項之記憶體格，其中該CMR 膜之第一厚度係在50至3 5 0奈米的範圍中。 30·如申請專利範圍第2 7項之記憶體格，其中該第一 @之側壁絕緣物由一選擇自包含氮化矽及氧化鋁之組群的 材料所形成，各側壁具有一厚度在5 〇至2 〇 〇奈米（n m )的 /|?6賴4丨 範圍中。 3 1·如申請專利範圍第3 0項之記憶體格，其中該第二 組之側壁絕緣物由一選擇自包含氮化矽及氧化鋁之組群的 材料所形成，各側壁具有一厚度在2 0至1 0 0奈米的範圍中 〇 3 2 ·如申請專利範圍第2 2項之記憶體格，其中該底部 電極由一選擇自包含 TiN/Ti、Pt/TiN/Ti、In/TiN/ Ti、PtRhOx合成物及PtIr〇x合成物之組群的材料所形成； 以及 其中該頂部電極由一選擇自包含TiN、TiN/ Pt、TiN / In、PtRhOx及PtlrOx合成物之組群的材料所形成。 33·如申請專利範圍第22項之記憶體格，其中該CMR 記憶體膜由PrG.3Ca〇.7Mn03 ( PCMO )所形成。 34. —種RRAM非對稱區域記憶體格，包含： 一 CMOS電晶體，具有源極及汲極主動區； 一金屬層間互連，覆於一電晶體主動區之上； 一底部電極，具有一區域，覆於該層間互連之上； 一巨大磁阻（C M R )記憶體膜，覆於該底部電極之上 ，具有一非對稱區域；以及 一頂部電極，具有一區域，該區域小於該底部電極之 區域，覆於該CMR膜之上。
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