TWI354386B - - Google Patents

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TWI354386B
TWI354386B TW094141001A TW94141001A TWI354386B TW I354386 B TWI354386 B TW I354386B TW 094141001 A TW094141001 A TW 094141001A TW 94141001 A TW94141001 A TW 94141001A TW I354386 B TWI354386 B TW I354386B
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Description

1354386 2010/5/19 修正 九、發明說明： 【相關的申請資料】 本發明主張申请於2004年11月22曰之美國臨時申請案 號60/63 0,123之優先權，其名稱為「側壁主動相變化之 及其製造方法（SIDE WALL ACTIVE PHASE CHAN(}E RAM AND MANUFACTURING METHOD)」。 【發明所屬之技術領域】 本發明是有關於一種積體電路之小型接腳之形成方法， 且特別是有關於極小型接腳狀之構造之形成方法。 【先前技術】 目前對用以製造極小型接腳之積體電路製程已經出現需 求。舉例而言，包含硫屬材料或其他相變化材料之小型元件 可藉由施加電流而產生相變化。此種特性已經使吾人對於使 用相變化材料以形成非揮發性記憶電路產生興趣。 目刖之發展方向已朝向小數量之可規劃式電阻式材料之 使用，尤其是在小毛細孔中。闡明朝向小毛細孔之發展之專 利包含：Ovshinsky之發證於1997年u月u日之美國專利 第5,687,1 12號’其名稱為「具有推拔接點之多位元單一單元 記憶體元件（Multibit Single unit Memory Element Having Tapered Contact)」； Zahodk等人之發證於1998年8月4日之 美國專利號第5,789,277號’其名稱為「硫化物記憶裝置之製 造方法（Method of Making Chalc〇genide Mem〇ry Device)」； 5 1354386 ,,2010⑸19修正
Doan等人之發證於2〇〇〇年u月Η曰之美國專利號第 6,150,253號’其名稱為「可控制雙向開關半導體元件相變化 半導體s己憶裝置及其製造方法（c〇ntr〇iiable 〇vonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same)」。 本案發明人之美國專利申請公開號US-2004-0026686-A1 揭路種相變化s己憶體單元，於其中相變化元件包含位於電 極/介電材料/電極之堆疊上之一側壁。資料係藉由使用電流而 導致在非晶系與結晶系狀態之間的相變化材料之轉變而得以 儲存。電流加熱此材料並導致在前述狀態之間之轉變。從非 晶系至結晶系狀態之變換一般而言是一種較低電流操作。從 結晶系至非晶系之變換（於此以重置表示）一般而言是一種較 咼電流操作。理想上是可將用以導致從結晶系狀態至非晶系 狀態之相變化材料之轉變的重置電流之大小予以最小化。藉 由降低單元中之相變化材料元件之尺寸與電極和相變化材料 之間的接觸面積，可降低重置所需要的重置電流之大小。 供小型接腳用之其他應用亦在積體電路製造中出現，且 理想上是可提供新的製造技術與構造來滿足此需求。 【發明内容】 本發明包含用以形成狹小側壁間隙壁或小型接腳之方 法。以下說明基於此一狹小側壁間隙壁或小型接腳來形成一 1,354386 2010/5/19 修正 以下步驟。形成一堆疊，此 電極上方之一絕緣層及位於 記憶體單元之方法，此方法包含 堆璺包含一第一電極、位於第— 絕緣層上方之筮-蕾技 乐一冤極，且—侧壁係位於至少此堆疊之絕緣 :I A側壁間隙壁’其包含與第-電極與第二電極電 广連之彳規劃式電阻式材料。側壁間隙壁具有沿著側壁 第t極延伸至第二電極之_長度、大致垂直於長度之一 ' 及由用以形成側壁間隙壁之一層可規劃式電阻式材料 之厚度所決疋之一厚度。側壁間隙壁係藉由以下動作而形 成：沈積一層可規劃式電阻式材料於堆疊之側壁上非等向 性姓刻該層可規劃式電阻式材料以將遠離側壁之在數個區域 中之材料予以移除’以及依據一圖案來選擇性蝕刻可規劃式 電阻式材料來界定側壁間隙壁之寬度。在說明於此之實施例 中’寬度係小於50奈米’更好是約4〇奈米或更少。 為了依據一圖案來選擇性地蝕刻可規劃式電阻式材料以 界定具有這樣狹小寬度之-㈣間隙壁’所使用的—項技術 包含形成具有一平版印刷圖案之一蝕刻光罩以界定一平版印 刷寬度，然後修整蝕刻光罩以提供一修整過的光罩來界定圖 案，用來界定侧壁間隙壁之寬度。於一例子中，蝕刻光罩包 含一光阻，其係藉由使用一氧基電漿蝕刻而被非等向性地蝕 刻以形成修整過的光罩。於另一例子中，蝕刻光罩包含使用 一平版印刷處理所界定之一硬性光罩，其係被蝕刻以縮小其 寬度並形成修整過的光罩。 7 說明於此之界定在 .t 2010⑸19修正 單元之小型接腳中之主動區域之尺寸 三種尺寸最好是小於 單元之平版印刷處理 5〇奈米，並可全邹小於被應用來製造此 之最小特徵部尺寸。這些尺寸係於說明 於此之技術中由相變化材料之薄膜厚度、電極間介電材料薄 膜厚度及修整過的光罩所界定。因此，單it尺寸（相變化材料 之體積小（小於F3，其中F是用以製造記憶體單元之處理 製 最】平版印刷特徵部尺寸）。所產生之相變化材料之單 兀匕3位於一電極堆疊之側壁上之一小型接腳。在上電極與 下電極之至少一者及小型接腳之間的接觸面積，亦由供這些 间度用之電極層厚度及供此寬度之接點用之光阻圖案修整處 理而以次平板印刷的方式被界定。小單元與小接觸區域允許 具有很小重置電流與低功率消耗之記憶體之實施。 本發明亦說明包含一堆疊之一種記憶裝置，這堆疊包含 第一電極、位於第一電極上方之一電極間絕緣構件及位於 電極間絕緣構件上方之一第二電極。這堆疊具有在至少絕緣 構件上方之側壁。包含位於側壁上之可規劃式電阻式材料之 一間隙壁，係與第一電極與第二電極電氣連通。間隙壁具有 著絕緣層之側壁而從第一電極延伸至第二電極之一長度， 而此絕緣層大致垂直於長度與厚度。於說明於此之技術之實 施例中’間隙壁之寬度與厚度係小於4〇奈米。可規劃式電阻 式材料包含一種可逆且可規劃之相變化材料。 說明於此之用以形成小型接腳之方法可被使用來在一積 1.354386 體電路或其他裝置上製造供其他奈米技術使用之小：:修正 所使用的㈣可以是除相變化材料以外之材料，就像是金 屬、介電材料、有機物、半導俨 疋’’ 體等等。小型接腳可形成於此 構造上’而非說明於此之用來供相變化記憶體單元用之構造 上:例如包含其他型式之堆疊的薄膜之構造，例如薄膜介： 4#’而可具有或不具有_電極層以供接觸至小型接 腳。 為讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式作詳細說明如下： 【實施方式】 /以下參考附圖進行下述詳細說明。所舉出之較佳實施例 係用以說明本發明，而非侷限本發明之由以下申請專利範圍 斤界又之範_。_習本項技藝者將明白到依照此說明所作的 種種的等效變化，皆落於本發明之範嘴内。 人圖1係為側*主動接腳記憶體單元1〇之立體圖。此單元 包含-狹小側壁間隙壁，其被稱為位於一電極堆疊之一側壁 上之一小型接腳5’此電極堆疊包含一第一電極6、一第二電 厂〃離第冑極6與第二電極7兩者之—電極間介電材 =層8。在所顯示的實施例中，—種介電材料9覆蓋於電極堆 疊上面。小型接腳5係由-可規劃式電阻式材料（例如一相變 化材料)所組成。小型接腳5具有一主動區域，此相變化在主 9 1354386 韌F A > &人 2010你19修正 動G域之内會被限制’小型接腳5在—第一電極6與一第二 之間具有的〗度L係由電極間介電材料層8之厚度 所決定。小型接腳5之主動區域具有厚度τ，其由形成於電 極堆疊之側壁上之薄膜之厚度所決定。電極堆疊係藉由使用 —光刻處理或其他型式之平版印刷處理而製成俾能使其寬 度約等於平版印刷處理所特有之最小特徵部尺寸。關於進階 之平版印刷處理，電極堆爲夕宫麻 电®笮壶之寬度W可能約90奈米。小型 接腳5之主動區域具有小於供用以界定電極堆疊之平版印刷 處理用之最小特徵部尺寸之寬度。在說明於此之實施例中， 小型接腳5之主動區域之寬度約4〇奈米或更少。 - 如所顯示地，小型接腳5之主動區域具有由電極間介/ 材料層8之薄膜厚度所界定之長度L，其本發明之實施例中 之範圍可以在約20盥50太半> ^ , 你』u /、⑽不未之間。同樣地，小型接腳$之 主動區域具有厚度T，其係由制以形成小型接腳之此材料 之薄膜厚度所界定，此厚度了在本發明之實施例中之範圍在 約⑺與5〇奈米之間。因此’小型接腳5之所有三個尺寸於 本發明之實施例中係小於50奈米，且最好是小於約4〇奈米 或更少。 在本發明之實施例t ’可規劃式電阻式材料包含一相變 化材料，例如Ge2Sb2Te5或下述其他材料。材料在小型接腳$ 内之體積因而是很小，於此體積中，相變化係於顯示於圖（ 之構造中生成。關於小型接腳5之主動區域之長度L、該寬 1.354386 度w與厚度τ 於 64 χ 1〇 24 的 ..Λ . ? 2010/5/19 i^IE “卡之實施例，主動區域之體積係小 。因此’供相變換用所需要之重置電流是很小 記憶體單元之實施例包含供小型接腳5用之相變化基記 憶體材料，其包含硫屬基材料與其他材料。硫族元素 (Cha丨C〇gen)包含形成周期表之四族之一部份之氧硫續 (s)、碼（Se)與蹄（Te)之四種元素之任何一者。硫屬包含具有更 多正電性元件或原子團之一硫族元素之化合物。硫屬合金包 含硫屬與例如過渡金屬之其他材料之組合。硫屬合金通常包 含元素周期表之第六行之-個或多個元素，例如鍺（Ge)與錫 (Sn)。通常，硫屬合金包含含有一個或多個銻（sb)、鎵…幻、 氧化銦錫（In)與銀（Ag)之組合。多數的相變化基記憶體材料已 被說明於技術文獻中，包含以下合金：Ga/Sb、ln/sb、、
Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、
In/Sb/Ge ^ Ag/In/Sb/Te ^ Ge/Sn/Sb/Te ^ Ge/Sb/Se/Te 與 Te/Ge/Sb/S。在Ge/Sb/Te合金之家族中，寬廣範圍之合金組 成物可能可以工作。組成物可被特徵化為TeaGebSb⑽七,， 其中a與b表示將組成元素之1〇〇%之原子總計起來之原子百 分比。一研究者已經說明最有用的合金是於所沈積之材料中 具有Te之平均濃度是7〇%以下，一般約6〇%以下且其範圍 一般是從低達約23%至多達約58%的Te，更好約48%至58% 的Te。Ge之濃度係在約5%之上且範圍在此材料中是從約8〇/〇 1354386 ，2010以丨9修正 之低值至約30%之平均值，維持大致5〇〇/。以下。Ge之濃度的 範圍最好是從約8。/。至約40%。於此組成物中，主要組成元素 之其餘部分係為Sb(Ovshinsky之，1丨2專利，第1〇11欄）。由 另一研究者所評估之特定合金包含Ge2Sb2Te5、GeSb2Te4與 GeSb4Te7 (Nobom Yamada ’「高資料紀錄速率之 Ge_Sb_Te 相 變化光碟之電位（Potential ofGe_Sb_Te phase Change 〇pUcai
Disks for High-Data-Rate Recording)」，SPIE v‘3109, pp.28-37 (1997)。）更一般言之，例如鉻（Cr)、鐵（Fe)、鎳（Ni)、鈮（Nb)、 鈀（Pd)、白金（pt)及其混合物或合金之過渡金屬，係可能與 Ge/Sb/Te結合以形成具有可規劃式電阻特性之相變化合金。 可能有用的記憶體材料之特定例子係為〇vshinsky之，112專 利之第11 -13欄，此例子係藉此列入參考資料。 相變化材料係能在一第一構造狀態與一第二構造狀態之 間被轉換，於第一構造狀態中，此材料大致是呈非晶系固相， 而於第二構造狀態中’此材料於此單元之主動通道區中之局 部次序（local order)大致呈結晶系固相。這些相變化材料至少 是雙穩態的。專門用語「非晶系」係用以表示相當少有次序 的構造’其比具有可偵測的特徵（例如比結晶相來得高的電阻 係數）之單晶更沒有次序。專門用語「結晶系」係用以表示相 當更有序的構造，其比非晶系構造更有次序，而非晶系構造 具有例如比非晶相來得低之電阻係數之可偵測的特徵。一般 而言’相變化材料可能在橫越過在完全非晶系與完全結晶系 12 1.354386 2010/5/丨9修正 狀態之間之幅度中，於局部次序之不同的可偵測狀態之間作 電氣轉換。受在非晶系與結晶相之間之變換所影響之其他材 料特徵包含原子次序、自由電子密度與活化能。此材料可能 轉換成不同固相或具有兩個以上的固相之混合物，因而提供 在完全非晶系與完全結晶系狀態之間之灰階度。材料中之電 氣特性可能因此有所差異。 藉由施加電脈衝可能使相變化材料從一相狀態變換成另 一相狀態。吾人已觀察到較短且較高振幅脈衝易於將相變化 材料變換成大致非晶系狀態。較長且較低振幅脈衝易於將相 變化材料變換成大致結晶系狀態。較短且較高振幅脈衝之能 化合金 量係高到足夠允許結晶㈣造之鍵結被損壞，並短到足以避 免坆些原子對準成為一結晶系狀態。脈衝之適當的輪廓可根 據經驗來決定，而不需要過度實驗，其特別適合於特定相變 * ' 叫芡π打科你以GST表示， 且吾人將理解到亦可使用其他型式之相變化材料。括 材枓 種說明 有用於實施記憶體單元之材料係為Ge2Sb2Te5。 類似於相變化材料之可 在6人 了規劃式電阻式材料之有用特徵， 係包含具有可規劃之電阻 〜刊针’斌好是以可逆方 的電阻之材料，例如藉由 切規劃 ^ "被電流可逆地感應生成之i )兩固相。這至少兩個相包生成之至 在操作中，可規劃切 非曰曰相與-結晶相。然而，
了規劃式電阻式材料A …、法被元全轉換至非晶系或 13 1354386 t 2010/S，19 修正 結晶相。中間相或混合相在材料特徵方面可具有一可偵測的 差異。兩個固相一般而言是雙穩態的，且具有不同的電氣特 性。可規劃式電阻式材料可能是一種硫屬材料。一種硫屬材 料可包含GST。或者，其可能是說明於上面之其他相變化材 料之其中一者。 圖2係為記憶體陣列之示意圖，其可如說明於此地被實 施。於圖2之示意圖中，一共同電源線28、一字線與一字 線24係通常配置成平行於γ方向。位元線41與“係通常配 置成平行於X方向。因此’在方塊45中之一 γ解碼器與一 字線驅動器係連接至字線23'24。在方塊46中之一 χ解碼 器與-組感測放大器係連接至位元線41肖42。共同電源線 28係連接至存取電晶體5〇、51、52與53之源極端子。存取 電晶體50之閘極係、連接至字線23。存取電晶體51之間極係 連接至字線24。存取電晶體52之閘極係連接至字線23。存 取電晶體53之閘極係連接至字線24。存取電晶體5()之汲極 係連接至具有上電極構件34之側壁接腳記憶體單元Μ之下 電極構件32。上電極構件34係連接至位元線4ι。同樣地， 存取電晶體51线極係連接至具有上電極構件37之側壁接 腳。己隐體早το 36之下電極構件33。上電極構件37係、連接至 -亥位το線41。存取電晶體52與53亦連接至位元線a上之對 〜的側壁接腳s己憶體單元。由此可觀察到共同電源線Μ係由 兩歹j -己隐體早疋共用’其中一列在所顯示的概要中係配置於 γ方向。/ 20丨0/5/丨9修正 ^ B "他實知例中，存取電晶體可被二極體或於用以 /、··’貝料之陣列中用以控制電流流動至選定裝置之其 他構造所置換。 圖係為依據本發明之一實施例之積體電路之簡化方塊 ^積體電路75包含位於—個半導體基板上之-記憶體陣列 —e* 1*體陣列55係藉由使用側壁主動接卿相變化記憶體 Λ實轭列解碼器56係連接至複數條字線62，並沿著 s己憶體陣列55夕；5ι丨357 置。一行解碼器63係連接至沿著記憶 體陣列+ ί- 1 m 丁己置之複數條位元線64，用以讀取並規劃來自 陣列55中之側壁接腳記憶體單元的資料。位址係於匯流排μ 上被提供至行解碼器63與列解碼器56。在方塊59中之感測 放大器與資料輸人構造係經由㈣匯流排67而連接至行解碼 益63。資料係經由資料輸入線71而從積體電路乃上之輸入/ 輸出埠或從積體電路75之内部或外部之其他資料源提供至方 塊59中之資料輪入構造。在所顯示的實施例中’其他電路係 包s於=體電路中’例如一泛用處理器或特殊用途應用電 路，或提供被薄膜熔絲相變化記憶體單元陣列所支持之系統 整合晶片（System-on-a_chip)之功能的模組之一組合。資料係 ^由身料輪出線72而從方塊59中之感測放大器提供至積體 電路75上之輪入/輪出埠，或至積體電路75之内部或外部之 其他資料目標。 器 種於此例子使用偏壓配置狀態機69來實施之控制 15 1354386 ,2010/S/19 修正 係控制例如讀取、程式化、抹除、抹除確認與程式化確認電 壓之偏壓配置電源電壓68之施加。使用本項技術領域所熟知 之特殊目邏輯電路亦可實施控制器。在替代實施例中，控制 器包含一泛用處理器’其可能於同一積體電路上實施，此積 體電路執行一電腦程式以控制裝置之操作。在又其他之實施 例中’可能利用特殊用途邏輯電路與泛用處理器之一組合來 實施控制器。 圖4說明複數個侧壁主動接腳相變化隨機存取記憶體單 元100-103之剖面。單元100-103係形成於一個半導體基板 11〇上。例如淺渠溝隔離STI介電材料渠溝（trench)111與112 之隔離構造將記憶體單元存取電晶體之成對之列予以隔離。 存取電晶體係藉由基板110上之共源極區116及基板11〇上 之汲極區11 5與11 7而形成。多晶矽字線丨丨3與丨丨4形成存 取電晶體之閘極。介電材料填充層118係形成於多晶矽字線 113與114上方。接觸窗插塞構造141與12〇接觸個別的存取 電晶體汲極，而共同電源線119沿著陣列中之一列接觸源極 區。共同電源線119接觸共源極區116。插塞構造12〇接觸單 元101之一下電極12卜類似單元1〇〇、1〇2與1〇3之單元1〇1 包含一薄膜下電極121、一薄膜電極間介電材料層122、一薄 膜上電極123及含有GST或另一相變化材料之一小型接腳 124。一；|電材料填充層127係覆蓋於單元1〇〇1〇3上面。鎢 插塞126接觸上電極123。提供接點129、13〇、131、132之 16 丄乃4386 2010/5/Ί9 修正 圖案化之金屬層係覆蓋於介電材料填充層127上面。一般 而。，接點129-132係為延伸至解碼電路之一單一位元線之 部伤，如圖2所示。所顯示之一薄氧化層125覆蓋於上電 極123上。層125係供給處理裕度用，如下所述。 在代表實施例中，圖案化之金屬層（接點129 132)包含銅 金屬化物。亦可利用包含鋁與鋁合金之其他型式之金屬化 物。上電極與下電極（例如121，123)包含厚度為1〇至3〇nm 之錫或TaN。或者，這些電極可能是TiAm或TaA丨N，或可 包含選自於 Ti、W、Mo、A卜 Ta、Cu、Pt、Ir、La、Ni、Ru /、〇所組成之群組之一個或多個元素。電極間絕緣層可能是 氣化矽 '氮氧化矽、氮化矽、八丨2〇3、其他低κ介電材料或一 種ΟΝΟ或S ΟΝΟ多層構造。或者，電極間絕緣層可包含選自 於由Si、Ti、Α卜Ta、Ν、Ο與C所組成之群組之一個或多個 元素。電極間厚度可能是10至200 nm，更好50奈米或更少。 第一電極可能是錫或TaN。 圖5顯示在則端線處理以後之構造99，此前端線處理在 所顯示的實施例形成標準CMOS元件’並於顯示於圖2之陣 列中對應至字線、電源線及存取電晶體。在圖5中，電源線 119係覆蓋於半導體基板中之共源極區116上面，其中此共源 極區116對應到在圖中之左侧之一第一存取電晶體之源極端 子’以及圖中之右側之一第二存取電晶體。於本實施例中， 電源線119延伸至構造99之上表面。於其他實施例中，電源 1354386 ，2010⑼9修正 線並不是一直延伸至此表面。汲極區丨丨5對應到第一存取電 晶體之没極端子。包含多晶矽n 3與矽化物蓋體（未顯示）之— 字線係作為第一存取電晶體之閘極。介電材料層i i 8覆蓋於 多晶石夕字線113上面。插塞12〇接觸汲極區115,並提供—導 電路徑至構造99之表面，用以接觸至如下所述之記憶體單元 電極。第二存取電晶體之汲極端子係由汲極區117所提供。 包含多晶矽線114與矽化物蓋體（未顯示）之一字線係作為第 二存取電晶體之閘極。插塞141接觸汲極區117並提供一導 電路徑至構造99之上表面’用以接觸一記憶體單元電極如 下所述。隔離用渠溝1Π與112將連接至插塞12〇與i4i之 這兩個電晶體構造和鄰近的兩個電晶體構造予以分離。顯示 於圖5之構造99提供一基板，用以形成記憶體單元元件，詳 述如下。 在形成插塞120、141盗供播；止〇〇1„^_1；&„>, 畀供稱艳99用之電源線119之後， 形成-多層薄膜構造，其包含下電極薄膜15〇、上電極薄膜 152、電極間介電材料151及保護上介電材料153。下電極薄 膜150之厚度小於5〇奈米，最好的範圍是在^至^奈米之 間。上電極薄膜152之厚度小於5〇夺 笊木，戒好的範圍是在1() 至30奈米之間’並且可不同於下雷搞站时 ’下電㈣膜之厚度。舉例而古， 上電極薄膜i52之厚度可略大於下 。 电检之厚度，以便改善使 用鎢插塞技術等等之可靠接點之處理袼度。上介電㈣… 提供供平坦化用之化學機械抛光、側壁間隙壁钱刻之變化等 18 1.354386 2010/5Λ9 修正 等之使用的處理裕度。亦可實施不具有上介電材料153之替 代實施例。 圖6A顯示包含一第一矩形155與一第二矩形ι56之光罩 圖案的俯視圖’此光罩圖案係用以敍刻圖5之多層薄膜構造， 來形成電極堆疊60 ’ 65，如圖6B之剖面所示。電極堆疊⑼ 包含下電極121、電極間介電材料122與上電極ι23。電極堆 疊60具有側壁61。同樣地，電極堆疊65具有側壁％。反應 性離子蝕刻REI係被利用以便將側壁61與66建構成儘可能 垂直。雖然未顯示圖中，反應性離子姓刻RIE可能過切至介 電材料填充層118中。在代表處理中，此過切係約2〇奈米。 可使用BCI3及/或C12基之修整法之處理過程。 圖7顯示在沈積以後之構造，此沈積係藉由在此等堆疊 60 65上方濺鑛譬如GST之一保形層（conf〇rmai iayer) 17〇戋 其他可規劃式電阻式材料而實施。藉由使用不具有準直性之 濺鍍’可於約25(TC下沈積GST。當使用Gejbje5作為相變 化材料時，這導致一薄膜在電極堆疊之上端具有約6〇至 奈米之厚度，在側壁上具有約2〇至3〇奈米之厚度以及在 這些堆疊之間具有約60至80奈米之厚度。處理過程之各種 不同的實施例可將整個晶圓濺鍍成在平坦表面上具有4〇至 100奈米之厚度。 圖8A顯示藉由一蝕刻處理進行側壁蝕刻之結果之平面 視圖’該钱刻處理自平坦表面移除GST層，並留下於堆疊6〇 1354386 上之側壁 】71及堆叠65上之側壁 ,2010/4/丨9修正 1 72，侧壁1 7〗與1 72完全 園繞堆叠6〇與65。可使用非等向性卟及/或BCi3修整法之 處理襄程。® 8B顯示剖面中之側壁i 7!與】72。由於輕 微的過度蝕刻以確保全部移除離開構造99之表面⑺，側壁 具有略低於上介電材料層16〇之表面之頂端。 圖9顯不介電材料填人製程。此製程涉及到遍佈該相變 化材料側壁上之低溫度填料氧化物、一氮化石夕層或氧化石夕層 (未顯不）之形成，所使用之處理溫度低於約2〇〇<>c。一項適當 的處理係為使用電漿增強式化學氣相沈積pEcvD來塗敷二 氧化矽。在帛料形成以後，彳電材料填料18〇係藉由使用較 高溫度處理製程（例如二氧化矽或其他類似材料之高密度電 槳HDP CVD)來實施。 如圖10所示，應用至一氧化物化學機械拋光CMp處理 來將此構造予以平坦化，並暴露GST側壁171、172之頂端 181、182。在電極堆疊上之上介電材料層確保CMp不會碰觸 上電極材料（例如錫），並保護使其免受於RIE處理或其他蝕 刻步驟以後之損壞。 圖11顯示用以形成次平版印刷光罩以修整側壁171、172 之光阻圖案修整。一光阻圖案係藉由使用包括從一光罩或一 組光罩轉移一圖案至光阻層之平版印刷技術而形成，光阻層 包含位於堆疊60上方之一長方形延伸部185及位於該堆疊65 上方之一長方形延伸部186，如虛線輪廓所示。延伸部【Μ、 20 1354386 2010/5/19 修正 186之寬度Wi在光阻顯影之後係接近所利用之平版印刷處理 之最小特徵部尺寸’以形成圖案延伸部185、186。接著，延 伸部185、186之寬度W1藉由光阻修整而被縮小至次平版印 刷寬度W2，以留下狹小修整過的光罩！ 87、丨88。舉例而言， 藉由使用一氧化物電漿來對光阻進行非等向性地蝕刻，以在 0.2微米（200奈米）之最小特徵部尺寸平版印刷處理環境下， 將圖案化光阻之寬度與厚度下修至例示實施例中之小於5〇奈 米之寬度W2’並將譬如約40奈米之寬度W2。 在替代實施例中，可將例如SiN* Si〇2之低溫度沈積層 之一硬性光罩層（未顯示）置放在光阻圖案與堆疊6〇、65之表 面之間，用以避免單元之蝕刻損壞，如果光阻在修整處理之 後並非足夠厚的話，或GST與硬性光罩之選擇㈣刻係由硬 性光罩加以改良。 圖12A顯示依據修整過的光罩187、188之側壁單元寬度 蝕刻之平面視圖，譬如使用氣基反應性離子蝕刻俾能使介電 材料填料180不被蝕刻。蝕刻動作移除露出之GST，而留下 小型接腳124於電極堆疊上，如圖12B之剖面所示。在堆 且6〇與堆疊65周圍之一接縫190係殘留於介電材料層1 80， 其最好是延伸至構造99之上表面173,且GST完全被移除。 在上述處理之實施例中，在接縫19〇中之所有gst不需被移 除反之，在接縫190中之GST之顯著部分能被移除就足夠 了，俾能使在下電極與上電極之間之電流集中於此堆疊之電 21 1354386 « 20UVV丨9修正 極間介電材料層之一小型接腳。 圖13以平面視圖顯示在前述處理之次一步驟，其涉及到 修整過之光阻光罩（187，188)與硬性光罩層（如果有的話）之移 除。在堆疊60上之小型接腳124與在堆疊65上之小型接腳 124A在處理過程之實施例中具有約4〇奈米或更少之一次平 版印刷寬度W。 圖14顯示小接縫填入與氧化物沈積步驟。可藉由使用原 子層沈積而以電氣及/或熱絕緣填料193、194來填滿藉由移 除側壁所留下之小接縫1 9〇(圖13B)。在代表實施例中，原子 層沈積係用以沈積介電材料材料，例如A丨〇2，Hf〇2等等。在 其他實施例中，藉由使用無機旋塗式玻璃或"低κ"材料來旋 轉塗佈氧化矽，可將這些接縫填滿。在另一實施例中，這些 接縫係被密封以形成實質上被排空之一孔洞，用以為這些單 疋提供良好隔熱效果。其次，一上氧化物沈積以介電材料之 一層195覆蓋電極堆疊，此層195在製備後來的金屬化物時 被平坦化。上氧化層最好是藉由PECVD或其他較低溫處理製 程而形成。 圖15顯不通道孔形成與供位元線與至記憶體單元之接點 用之金屬化。通道孔係於層丨95被蝕刻並以鎢或其他導體材 料填滿以形成插塞196與197,來達成接觸至堆疊6〇之上電 極層m及堆# 65之上電極層123A。一圖案化之金屬層198 提供在此圖之平面上延伸至解碼電路之數條位元線。如上所 22 1354386 *，· I ^\J 1 V»/ Jf Ϊ 7 |ί-<5· 11- 述’插塞120與14 1將在堆疊60與65之各下電極之間之接 點提供至存取電晶體之汲極區11 5與117。字線113、114係 藉由存取電晶體之多晶矽閘極而形成。共源極區116與電源 線119為感測電流提供之流動，係從位元線經由記憶體單元 而到存取電晶體並下至共同電源線。 圖16顯示依據一替代實施例之在GST層側壁蝕刻沈積以 後之例如堆疊60之電極堆疊之剖面，其中GST層只有在電 極堆登之周邊周圍被局部蝕刻，從而於接縫（190,參見圖12Β) 之底部留下一殘留層203圍繞此堆疊。於圖16之本實施例 中，小型接腳201具有一次平版印刷寬度，於此其接觸上電 極層202 ’並延伸至電極間介電材料層中，俾能使電流流動集 中於小型接腳之狹小區域2 1 〇。 上述小型接腳與用α製造此小型接腳之製孝呈，係代表使 用如說明於此之奈米規模構造之技術。圖1725顯示在用以 製造一小型接腳之另-代表製程之階段之财。圖Η顯示包 含一矽晶圓300之基板，矽晶 ^ 丹啕第一層301之材 料與形成於第—層301上之-第二層-之材料。於此實施 例中，第-層3(Π之材料包含,,材料Β„而第二層 ^ II Γ» Α Μ 4+ α, 2 之材料包 性地钱刻。代表性之材科包含積體電路、平 程中之氮化矽與二氧化矽一…興相關 /第層301之材科 範圍從約50至約500太半. 气表厚度 ⑽不水，與於顯示之例 T更特別是 L 兩種材料係被選擇成能使它們可被選擇 性地钱刻。徒差枓夕. 被選擇 面顯示與相關製 的 200 23 1354386 太丰忐本 · 2010/5/19修正 ,、 之氮化矽。於某些實際例子中之第二層302之材料 之代表厚度之範圍亦是從約5〇至約5〇〇奈米且在所顯示之 例子中更特別是約220奈米之二氧化矽。 圖丨8顯示代表製程之第二階段。於此階段中，第二層3〇2 之材料係依據一圖案而被蝕刻下至第一層3〇ι之材料之表面 3〇7而留下在第二層3〇2之材料中具有一側壁3〇5之構造Μ] 以及在第二層302之材料中具有一側壁遍之一構造3〇4。 圖19顯示代表製程之第三階段。於此階段中，一層扇 之側壁材料係形成於構造3〇3、3〇4與第一層3〇1之材料之表 上方並保有第二層3〇2之材料中之側壁3〇5、之 形狀。側壁材料包含—相變化材料，如上述之―實施例。在 其他實施射，側壁材料包含-金屬，例如H銅、鈦，' 氮化鈦、鈕、氮化鈕、金、白金及其他金屬，金屬化合物與 金屬合金。在其他實施例中，側壁材料包含—種半導體，例 如石夕錯，乳化鎵’及其他化合物。在又其他實施例中，側 壁材料包含—非金屬，例如氧化m化鈦，氧Μ，❹ 他高κ與熱之電氣絕緣材料。可錢作為㈣材料之材料包 含導體'半導體與絕緣體。可使用作為側壁材料之材料可已 疋結晶石夕、多晶碎與非晶f材料。可使用作為側壁之材料可 能是主動材料，例如用來製作記憶體^件、電晶體閘極雷 射—極體、量子井裝置等等。層期之側壁材料之厚度取決 於特定應用。於代表構造中，側壁305、306上之側壁材料的 24 1354386 2010/5/19 修正 ’可應用更大 範圍從約10奈米至約5〇奈来。在其他構造中 或更小厚度之侧壁材料。 圖20顯示代表製程之第四階段。於此階段中，一填充層 3〇9係形成此層308之側壁材料上。用來作填充層309之材料 於此例子可包含"材料A”或二氧切。在替代系、統中，用來 作填充層309之材料係不同於"材料A"，其包含譬如與"㈣ B相同的材料。用來作填充層3()9之材料最好是適合使用於 下述之後來的製程之一回蝕與平坦化製程。 圖21與22顯示代表製程之第五階段。在第五階段中， 圖20之構造係被回钱與平坦化，所使用的程序例如化學機械 拋光。所產生之構造具有—平坦表面，其包含構造3〇3之一 表面310、側壁材料之表面312、填充材料之表面314、側壁 材料之表面313及構造3〇4之表面31卜如圖22所示，在由 層309充填之渠溝之末端之側壁，在化學機械抛光或其他回 姓與平坦化步驟以後係具有與填充材料之表面314及側壁材 料之表面312、313齊平之表面315、316。 圖23顯示代表程序之次一階段，其中對一層之光阻進行 沈積、圖案化與顯影，以於至少一侧壁間隙壁(例如具有露出 表面3〗3之側壁間隙壁）形成一平版印刷光罩32〜在構造3〇4 方之光罩320自填充層309之表面3 1 4上方延伸橫越過側 壁間隙壁之表面3!3。平版印刷光罩32〇之寬度係藉由使用一 平版印刷處理（例如是-光刻處理）來界定q最好是具有利用 25 1354386 平版印刷處理所特有的最小特 伋邵尺寸。舉例而言，現代化 的平版印刷處理可具有之最小牲 畀戒j特徵部尺寸範圍是從約90到約 2〇〇奈米。可能應用進階的平版^ ^ ^ ^ 部尺寸 啊乂理以達成小的最小特徵 圖24顯示代表程序之第七階段。在第七階段中，使用-非等向性㈣程序（例如被應用至光阻材料之氧基電漿㈣: 來修整平版印刷光罩320。因為平版印刷光罩32〇之蝕刻之結 果’形成-個次平版印刷之修整過的光罩⑵，其具有小於平 版印刷處理所特有之最小特徵部尺寸之寬度。代表實施例之 修整過的光罩321之寬度係約4〇奈米或更少，此處之最小特 徵部尺寸係約奈米或更少。如圖24所示，平版印刷光罩 320之寬度與厚度兩者係被修整過，俾能使修整過的光罩 比平版印刷光罩來得更狹小且更薄。在替代系統中，可利用 —硬性光罩材料與-光阻’或可利用—硬性光罩材料來取代 光阻。舉例而言，可使用平版印刷處理來形成與圖案化一層 氮化矽，用以提供包含氮化矽之一平版印刷光罩32〇。然後， 蝕刻氮化矽平版印刷光罩320以形成修整過的光罩32卜在形 成修整過的光罩321之後，所產生之構造係選擇性地被蝕刻 以移除不被修整過的光罩321所覆蓋之區域之側壁材料。因 為選擇性蝕刻之結果，留下接縫322圍繞具有一表面314之 填充層309。於一較佳實施例中，選擇性蝕刻移除了所有的填 充材料下至第一層301之材料之表面（未顯示），並導致側壁材 26 1.354386 20丨0/5/19修正 料之一補片（patCh)323，其位於填充層3〇9下方並與在構造 3〇4與填充層309之間殘留於側壁上之側壁材料之小型接腳 325呈連續。 圖25顯不前述程序之第八階段。於第八階段中修整過 的光罩32i係被移除以留下小型接腳325與在填充層3〇9與 構造304之間之接縫。小型接腳之長度係由在第二層斯之 材料之㈣後的薄膜厚度所決定。小型接腳之厚度係、由構造 304之側壁上之側壁材料之薄膜厚度所決定。小型接腳之寬度 係由次平版印刷、修整過的光罩321及用來依據由修整過的 光罩321所界定之圖案進行選擇性㈣之㈣處理所決定。 圖26顯示依據於此說明所製作之一小型接腳奶。小型 接腳325係由含有側壁材料之—補片⑵之構造別上之一 狹小側壁間隙壁及一層填充材料3〇9所組成。小型接腳325 之頂端326係與填充層3〇9砉 & <表面314齊平。在所顯示的構 ^ 所顯不之小型接脚？ 2 , . 接腳325係位於包含填充層309之構造 33卜側。在替心統中’可將填充層移除，而留下小型 接腳325於第二層3〇2之材料之構造_之該側面。 综上所述，雖然本發明已 ^ ^ Θ已以一較佳貫施例揭露如上，然 其並非用以限定本發明，任 7I此技藝者，在不脫離本發 月之精神和範圍内，當 作各種之更動與濶飾，因此本發明 ^保S蒦範圍當視後附之太 甲吻專利範圍所界定者為準。 27 1354386 _ 20丨0/S.M9修正 【圓式簡單說明】 圖。 圖1係為側壁主動接腳記憶體單元之立體圖 圖2係為包含相變化記憶體元件之一 記憶體陣列之示意 Μ包含㈣㈣相變化記憶體陣列與其他電路之 積體電路裝置之方塊圖。 圖4係為依據本發明之一實施例之最終陣列構造之剖面。 、圖5係為在前端線處理與電極堆疊薄膜層之形成以後之 前述構造之剖面。 圖6Α與圖6Β顯示分別地在電極堆疊敍刻圖5之構造之 後的俯視圖與剖面圖。 圖7顯示沈積於圖6Β之構造上之相變化材料薄膜。 圖8Α與圖8Β分別顯示在GST薄膜間隙壁蝕刻以後之俯 視圖與剖面圖。 圖9顯示在介電材料填充層形成以後之剖面圓。 圖丨〇顯示在用以平坦化與曝光相變化材料侧壁之化學機 械拋光以後之剖面圖。 圖11顯示在光阻圖案之形成及供小型接腳寬度之界定用 之修整以後之俯視圖。 圖UA與圖12B分別顯示在相變化材料側壁之選擇性蝕 刻以界定一小型接腳寬度尺寸以後之俯視圖與剖面圖。 圖丨3顯示在移除光阻所產生之小型接腳以後之俯視圓。 28 1.354386 V t i 一 ^ 2〇j〇/5/19^ 圖14顯示在藉由移除相變化材料側壁所留下之小接縫中 之填充以及後來的氧化物沈積以後之剖面圖。 圖15顯示在通道孔形成與用以界定位元線之金屬化以後 的俯視圖與剖面圖。 圖16顯示一實施例，其中薄膜相變化材料側壁係部分被 钱刻。 圖I7顯示用以於一積體電路上製造一小型接腳之代表製 程之一第一階段。 圖18顯示用以於一積體電路上製造一小型接腳之代表製 程之一第二階段。 圖19顯示用以於一積體電路上製造一小型接腳之代表製 程之一第三階段。 圖20顯示用以於一積體電路上製造一小型接腳之代表製 程之一第四階段。 圖1與22分別地顯示用以於一積體電路上製造—小 接腳之-- XL·主4丨 气表製程之一第五階段之剖面與立體圖。 圖23齡- - 顯示顯示用以於一積體電路上製造一小型接腳 表製程之一第六階段。 Θ ·.·'員不用以於一積體電路上製造一小型接腳之代表製 程之一第七階段。 顯示用以於一積體電路上製造一小型接腳之代表製 程之一第八階段。 29 1354386 20i0/.5/19 修正 圖26顯示依據於此說明所製作之一小型接腳。 【主要元件符號說明】 L :長度 T :厚度 W :平版印刷寬度 5 :接腳 6 :第一電極 7 :第二電極 8 :電極間介電材料層 9 :介電材料 1 0 :側壁主動接腳記憶體單元 23、24 :字線 28 :共同電源線 3 2 :下電極構件 33 :下電極構件 34 :上電極構件 35 :側壁接腳記憶體單元 36 :側壁接腳記憶體單元 3 7 :上電極構件 41、42 :位元線 45、46 :方塊 30 1.354386 2010以19修正 50-53 :存取電晶體 55 :記憶體陣列 5 6 :列解碼器 5 8 .匯流排 59 :方塊 60 .電極堆豐 61 :側壁 62 :字線 63 :行解碼器 64 :位元線 65 :電極堆疊 66 :側壁 67 :資料匯流排 6 8 :偏壓配置電源電壓 69 :狀態機 71 :資料輸入線 72 :資料输出線 74 :其他電路 74 :積體電路 99 :構造 1 00- 1 03 :側壁主動接腳相變化隨機存取記憶體單元 110 :半導體基板 31 1354386 20J0/5/19 修正 111、112 :渠溝 11 3、114 :多晶矽字線 11 5 :汲極區 11 6 :共源極區 11 7 :汲極區 118 :介電材料層 119 :電源線 120 :插塞 121 :下電極 1 22 :薄膜電極間介電材料層 123 :上電極 124 :側壁接腳 125 :薄氧化層 126 :鎢插塞 127 :介電材料填充層 129、130、131、132 :接點 141 :插塞 150 :下電極薄膜 1 5 1 :電極間介電材料 152 :上電極薄膜 153 :上介電材料 155 :第一矩形 32 L354386 2010/5/19 修正 156 :第二矩形 160 :上介電材料層 170 :保形層（conformal layer) 171、172 :側壁 173 :上表面 180 :介電材料層 181、182 :頂端 185、186 :延伸部 187、188:修整過的光罩 190 :接缝 193、194 :填料 195 :層 196、197 :插塞 198 :金屬層 201 :接腳 202 :上電極層 203 :殘留層 2 1 0 :狹小區域 3 00 :矽晶圓 301 :第一層 302 :第二層 303-304 :構造 33 1354386 r 20J0/W19 修正 3 05、306 :側壁 307 :表面 308 :層 309 :填充層 310-316 :表面 320 :光罩 321 :修整過的光罩 3 22 :接縫 323 :補片 325 :接腳 326 :頂端 330 :構造 34

Claims (1)

1*354386 2〇10/5/丨9修正 、申請專利範圍： 以下步驟 構造； 1. 一種積體電路之小型接腳之形成方法勹人 ；土板之表面上形成具有一側壁之 之步:含成—側壁間隙壁，其中形成該側壁間隙壁 以界定該側壁 nm 沈積一層之該側壁材料於該側壁上，以及 依據一圖案來選擇性地蝕刻該側壁材料， 間隙壁之寬度，該寬度小於40 其中選擇性地蝕 以界定一平版印 2.如申請專利範圍第1項所述之方法， 刻之該步驟包含： 形成具有一平版印刷圖案之一蝕刻光罩 刷寬度；以及 定該圖案以 t整該姓刻光罩以提供一修整過的光罩來界 界定該寬度。 3. 如申請專利範圍第i項所述之方法，其中選擇性㈣ 刻之該步驟包含： 形成具有一平版印刷圖案之一蝕刻光罩以界定一平版印 刷寬度；以及 非等向性地蝕刻該蝕刻光罩以提供—修整過的 工早果界 定該圖案以界定該寬度。 4. 如申請專利範圍第1項所述之方法，更包含以下步驟. 在該沈積步驟之後，非等向性地蝕刻該層之側壁材料， 35 1354386 2αΐ()/Κΐ9 修正 以從除該構造之該側壁以外之福盔 複數個區域移除該側壁材料。 5.如申請專利範圍第1項所沭 1 π通之方法，更包含以下步驟： 在該沈積步驟之後，塗敷搶亡U丨丨6丄 双層填充材料遍佈該構造與該 層之側壁材料上；及 回姓在該構4之頂端上之該層填充材料與該層之側壁材 料’以留下一貫質上平坦的表面並於該實質上平坦的表面露 出該側壁上之該側壁材料。 6.如申請專利範圍第i項所述之方法，其中該回钱步驟 包含化學機械抛光。 7‘如中請專利範@第i項所述之方法，其中該構造具有 小於1微米之厚度，且側壁間隙壁沿著該側壁具有小於】微 米之長度。 8. 如申請專㈣圍第丨項所述之方法，其巾該構造具有 小於〇.5微米之厚度，且該側壁間隙壁沿著該側壁具有小於 0.5微米之長度。 9. 如申請專利範圍第i項所述之方法，其中該構造包含 複數個層，該等層包含至少—絕緣層與至少-導電層，且該 側壁材料包含與該至少一導電層電氣連通之一導電材料。 10’如申請專利範圍帛！項所述之方法其中該構造包 含複數個層’該等層包含至少—絕緣層與至少—導電層，且 該側壁材料包含與該至少-導電層電氣連通之-種半導體材 料。 36 1354386 2010/5/19 修正 包含以下步 ii. 一種積體電路之小型接腳之形成方法 驟： 之一平版印刷處 —構造； 使用具有一最小平版印刷特徵部尺寸 理，於一基板之一表面上形成具有一側壁之 其中形成該側壁間隙壁 於該側壁上形成一側壁間隙壁 之該步驟包含： 沈積一層之該側壁材料於該側壁上；及 依據一圖案選擇性地蝕刻該侧壁材料來界定該側壁間隙 壁之該寬度，該寬度小於該最小平版印刷特徵部尺寸。 12·如中請專利範圍第U項所述之方法，其中選擇性地 蝕刻之該步驟包含： 形成具有一平版印席帛之一银刻{罩以卩定一平版印 刷寬度；及 修整該餘刻光罩以提供一修整過的光罩來界《該圖案以 界定該寬度。 13. 如申請專利範圍第"項所述之方法，其中選擇性地 蝕刻之該步驟包含： 形成具有一平版印刷圖案之一蝕刻光罩以界定—平版印 刷寬度；以及 非等向性地蝕刻該蝕刻光罩以提供一修整過的光罩來界 定該圖案以界定該寬度。 14. 如申請專利範圍第u項所述之方法，更包含以下步 37 丄乃4386
驟： 在該沈積步驟之後’非等向性地触刻該層之側壁材料， 以從除該構造之該侧壁以外之複數個區域移除該侧壁材料。 15.如申請專利範圍第u項所述之方法，更包含以下步 在該沈積步驟之後，塗敷一 a搐古 默層填充材料遍佈該構造與該 層之側壁材料上；及 回钱在該構造之頂端上之該層填充材料與該層之側壁材 :，以留下一實質上平坦的表面並於該實質上平坦的表面露 出該側壁上之該側壁材料。 16.如申請專利範圍第15 返之方法，其中該回蝕步 驟包含化學機械拋光。 .如申請專利範園第11項所述 且側壁間隙壁沿著該側壁具有小於】 17 有小於1微米之厚度， 微米之長度。 之方法’其中該構造具 18.如申请專利範圍第u 所呔方法，其中該構造具 有小於0.5微米之厚度， 於。.5微米之長度。⑼壁間隙壁沿著該側壁具有小 19·如中請專利範圍第11項所述之方法， 含複數個層，料層包 ’…構 ^絕緣層與至少一導電層，且 該側壁材料包含與該至少—導電層 2〇 ^ φ . 電乳連通之一導電材料。 .申印專利範圍第11項所述 方去，其中該構造包 38 1,354386 ，1 r 2010/5/19 修正 含複數個層，該等層包含至少一絕緣層與至少一導電層，且 該側壁材料包含與該至少一導電層電氣連通之一種半導體材 料。 39
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