KR20060045790A - 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들 - Google Patents
산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들 Download PDFInfo
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- 230000004888 barrier function Effects 0.000 title claims abstract description 213
- 239000001301 oxygen Substances 0.000 title claims abstract description 213
- 229910052760 oxygen Inorganic materials 0.000 title claims abstract description 213
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 title claims abstract description 211
- 238000000034 method Methods 0.000 title claims abstract description 180
- 230000008859 change Effects 0.000 title claims abstract description 148
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000012782 phase change material Substances 0.000 claims abstract description 161
- 238000000465 moulding Methods 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 455
- 125000006850 spacer group Chemical group 0.000 claims description 70
- 230000002093 peripheral effect Effects 0.000 claims description 57
- 230000008569 process Effects 0.000 claims description 53
- 239000011229 interlayer Substances 0.000 claims description 44
- 150000004767 nitrides Chemical class 0.000 claims description 40
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 229910000618 GeSbTe Inorganic materials 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 229910045601 alloy Inorganic materials 0.000 claims description 21
- 239000000956 alloy Substances 0.000 claims description 21
- 238000000231 atomic layer deposition Methods 0.000 claims description 21
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 20
- 229910044991 metal oxide Inorganic materials 0.000 claims description 19
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 17
- 150000004770 chalcogenides Chemical class 0.000 claims description 14
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 10
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 9
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 9
- 238000009832 plasma treatment Methods 0.000 claims description 9
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- 239000003292 glue Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 125000004430 oxygen atom Chemical group O* 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009833 condensation Methods 0.000 description 3
- 230000005494 condensation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 101000812677 Homo sapiens Nucleotide pyrophosphatase Proteins 0.000 description 2
- 101100353526 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) pca-2 gene Proteins 0.000 description 2
- 102100039306 Nucleotide pyrophosphatase Human genes 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000020411 cell activation Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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Abstract
산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체 소자들이 제공된다. 상기 반도체 소자들은 반도체 기판 상에 형성된 몰딩막을 구비한다. 상기 몰딩막은 그것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는다. 상기 돌출부와 접하도록 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 하부전극에 전기적으로 접속된다. 상기 상변화 기억 셀들을 채택하는 반도체 소자들 및 전자 시스템들이 제공된다. 상기 상변화 기억 셀들을 제조하는 방법들 역시 제공된다.
Description
도 1a는 본 발명의 실시예들에 따른 상변화 기억소자들을 설명하기 위한 개략도(schematic view)이다.
도 1b는 본 발명의 실시예들에 따른 상변화 기억소자의 일 부분을 도시한 평면도이다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 상변화 기억소자들 및 그 제조방법들을 설명하기 위하여 도 1b의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 상변화 기억소자의 단위 셀 및 그 제조방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 상변화 기억소자의 단위 셀 및 그 제조방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 상변화 기억소자의 단위 셀 및 그 제조방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 상변화 기억소자들을 채택하는 휴대용 전자제품(portable electronic device)을 도시한 개략적인 블록 다이아그램(schematic block diagram)이다.
도 14는 종래기술 및 본 발명의 실시예들에 따라 제작된 상변화 기억 셀들의 GST막들 및 하부전극들 사이의 콘택저항 측정결과들(contact resistance measurement results)을 도시한 그래프이다.
도 15는 종래기술에 따라 제작된 상변화 기억 셀들의 셋/리셋 특성들(set/reset characteristics)의 측정결과들을 도시한 그래프이다.
도 16은 본 발명의 실시예에 따라 제작된 상변화 기억 셀들의 셋/리셋 특성들(set/reset characteristics)의 측정결과들을 도시한 그래프이다.
도 17은 종래기술 및 본 발명에 따라 제작된 상변화 기억셀들의 셀 사이즈에 따른 셋/리셋 저항 특성들을 도시한 그래프이다.
본 발명은 반도체소자들 및 그 제조방법들에 관한 것으로, 특히 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체 소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는 방법들에 관한 것이다.
비휘발성 기억소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile communication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널산화막, 부유게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억소자들, 예컨대 상변화 기억소자가 최근에 제안된 바 있다. 상기 상변화 기억소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상기 스위칭 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 일반적으로, 상기 하부전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상변화 물질막은 상기 결정질 상태를 갖는 상변화 물질막보다 높은 저항을 보인다. 따라서, 상기 상변화 물질막은 상기 상변화 기억소자의 데이터 저장요소(data storage element)로서 널리 사용되고 있다.
상기 스위칭 소자는 상기 쓰기 전류를 제공하기에 충분한 전류 구동능력(current drivability)를 갖도록 설계되어야 한다. 그러나, 상기 전류 구동능력을 향상시키기 위해서는 상기 스위칭 소자에 의해 차지되는(occupied) 면적이 증가되어야 한다. 상기 스위칭 소자의 면적이 증가하면, 상기 상변화 기억소자의 집적도(integration density)를 개선시키기가 어렵다. 이에 따라, 상기 스위칭 소자의 크기를 증가시키는 것 대신에 상기 하부전극 및 상변화 물질막 사이의 콘택 면적을 최소화시키기 위한 방법들이 지속적으로 연구되고 있다.
상기 하부전극의 콘택 면적을 최소화시키는 방법이 미국특허 제6,147,395호에 "전극들 사이에 작은 면적의 콘택을 형성하는 방법(Method for fabricating a small area of contact between electrodes)"이라는 제목으로 길겐(Gilgen)에 의해 개시된 바 있다. 길겐에 따르면, 등방성 식각 공정을 사용하여 상기 상변화 기억소자의 하부전극(히터) 역할을 하는 미세한 팁을 형성한다. 상기 미세한 팁 상에 상변화 물질막을 형성한다. 그 결과, 상기 상변화 물질막 및 미세한 팁(히터) 사이의 콘택 면적을 최소화시킬 수 있다.
상기 상변화 물질막들 및 히터들 사이의 콘택저항의 균일도(uniformity)는 상기 상변화 기억 셀들의 쓰기 동작(writing operation)에 직접적으로 영향을 줄 수 있다. 예를 들어, 상기 상변화 기억소자 내의 모든 히터들의 콘택저항이 일정 값(specific value)보다 큰 편차(variation)를 보이는 경우에, 논리 "0" 에 해당하는 정보를 기입하기 위한 제1 쓰기 전류 및 논리 "1"에 해당하는 정보를 기입하기 위한 제2 쓰기 전류를 설정하기가 어려울 수 있다. 특히, 상기 상변화 물질막들 및 상기 히터들 사이의 계면은 산소 분위기 하에서 실시되는 후속공정(subsequent process) 동안 추가로 산화될 수 있다. 이 경우에, 상기 히터들의 콘택저항의 편차가 증가하여 상기 제1 쓰기 전류 및 제2 쓰기 전류의 설정에 있어서 더욱 많은 어려움을 초래한다.
본 발명이 이루고자 하는 기술적 과제는 고성능 및 고집적(high performance and highly integrated) 상변화 기억 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고성능 및 고집적(high performance and highly integrated) 상변화 기억 셀들을 갖는 반도체 소자들을 제공하는 데 있다
본 발명이 이루고자 하는 또 다른 기술적 과제는 고성능 및 고집적 상변화 기억 셀들을 채택하는 전자 시스템들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고성능 및 고집적 상변화 기억 셀의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 상변화 기억 셀들을 갖는 반도체 소자들이 제공된다. 상기 반도체 소자들은 반도체 기판 상에 배치된 몰딩막을 포함한다. 상기 몰딩막은 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는다. 상기 돌출부와 접하도록 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 하부 전 극에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 상변화 물질 패턴은 상기 돌출부 상에 배치될 수 있다. 이 경우에, 상기 상변화 물질 패턴은 상기 돌출부와 자기정렬될 수 있다. 또한, 상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 가질 수 있다.
다른 실시예들에서, 상기 상변화 물질 패턴의 측벽의 적어도 일 부분 및 상기 돌출부의 측벽의 적어도 일 부분은 산소 장벽막으로 덮여질 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴은 상부 전극에 전기적으로 접속될 수 있다. 상기 상변화 물질 패턴 및 상기 상부전극은 산소 장벽막으로 덮여질 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴은 칼코게나이드 물질막을 포함할 수 있다. 상기 칼코게나이드 물질막은 GST(GeSbTe) 합금막(alloy layer)을 포함할 수 있다. 상기 GST 합금막은 실리콘 및 질소중 적어도 어느 하나로 도우핑될 수 있다.
또 다른 실시예들에서, 상기 돌출부는 적어도 100Å의 두께를 가질 수 있다. 상기 두께는 300Å 내지 600Å의 범위일 수 있다.
본 발명의 다른 양태에 따르면, 상기 반도체 소자들은 반도체 기판 상에 배치된 몰딩막 및 상기 몰딩막 상에 배치된 상변화 물질 패턴을 포함한다. 상기 몰딩막은 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖고, 상기 상변화 물질 패턴은 상기 돌출부 상에 배치된다. 상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽이 접하는 영역은 산소 장벽막으로 덮여진다. 상기 상변화 물질 패턴은 하부전극에 전기적으로 접속된다. 상기 하부전극은 연장되어 상기 돌출부를 관통한다.
본 발명의 몇몇 실시예들에서, 상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 가질 수 있다.
다른 실시예들에서, 상기 상변화 물질 패턴 상에 상부전극이 배치될 수 있다. 상기 상부전극 상에 하드 마스크가 제공될 수 있다. 상기 산소 장벽막은 상기 상부전극 및 상기 상변화 물질 패턴을 덮을 수 있다. 상기 산소 장벽막은 상기 상부전극의 상부면 상에 배치된 제1 부분 및 상기 상변화 물질 패턴의 측벽을 덮는 제2 부분을 포함할 수 있다. 이 경우에, 상기 제1 부분은 상기 제2 부분보다 두꺼울 수 있다. 상기 제2 부분의 두께는 300Å과 동일하거나 그 보다 두꺼을 수 있다.
또 다른 실시예들에서, 상기 산소 장벽막은 하부 산소 장벽막 및 상부 산소 장벽막을 포함할 수 있다. 상기 하부 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 물질막일 수 있고, 상기 상부 산소 장벽막은 350℃ 이상의 온도에서 플라즈마 CVD 공정 또는 저압 CVD 공정을 사용하여 형성된 물질막일 수 있다. 상기 하부 산소 장벽막은 질화막을 포함할 수 있고, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막을 포함할 수 있다. 상기 질화막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막을 포함할 수 있다. 상기 하부 산소 장벽막은 상기 돌출부의 측벽 및 상기 상변화 물질 패턴의 측벽을 덮는 스페이서 형태를 가질 수 있다. 상기 하부 산소 장벽막 및 상기 상부 산소 장벽막 사이에 스트레스 완충막이 제공될 수 있다. 상기 스트레스 완충막은 실리콘 산화막일 수 있다.
또 다른 실시예들에서, 상기 산소 장벽막은 단일 질화막일 수 있다. 이 경우에, 상기 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴의 측벽은 상기 돌출부의 측벽과 자기정렬될 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴은 칼코게나이드 물질막일 수 있다.
또 다른 실시예들에서, 상기 반도체 기판 상에 스위칭 트랜지스터가 제공될 수 있다. 또한, 상기 스위칭 트랜지스터 상에 층간절연막이 배치될 수 있고, 상기 층간절연막 내에 도전성 패드가 제공될 수 있다. 상기 도전성 패드는 상기 스위칭 트랜지스터 및 상기 하부전극에 전기적으로 접속될 수 있다. 또한, 상기 몰딩막의 상기 돌출부는 상기 도전성 패드의 상부에 위치할 수 있다. 상기 스위칭 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 포함할 수 있고, 상기 도전성 패드는 상기 드레인 영역에 전기적으로 접속될 수 있다. 상기 층간절연막 내에 공통 소스 라인이 배치될 수 있다. 상기 공통 소오스 라인은 상기 소오스 영역에 전기적으로 접속될 수 있다. 상기 소오스/드레인 영역들 및/또는 상기 게이트 전극 상에 실리사이드막이 제공될 수 있다.
또 다른 실시예들에서, 상기 몰딩막은 실리콘 산화막보다 높은 열전도도를 갖는 물질막일 수 있다. 상기 몰딩막은 실리콘 산질화막 또는 실리콘 질화막일 수 있다.
또 다른 실시예들에서, 상기 하부전극의 측벽은 콘택 스페이서에 의해 둘러싸여질 수 있다. 상기 콘택 스페이서는 내부 콘택 스페이서 및 외부 콘택 스페이서를 포함할 수 있고, 상기 외부 콘택 스페이서는 상기 내부 콘택 스페이서를 둘러쌀 수 있다.
본 발명의 또 다른 양태에 따르면, 상기 반도체 소자들은 메모리 셀 영역 및 주변회로 영역을 갖는 반도체 기판을 포함한다. 상기 메모리 셀 영역 내의 상기 반도체 기판에 제1 트랜지스터가 제공된다. 상기 제1 트랜지스터는 제1 소오스/드레인 영역들 및 제1 폭을 갖는 제1 게이트 전극과 아울러서 상기 제1 게이트 전극 및 상기 기판 사이의 제1 게이트 절연막을 구비한다. 상기 제1 트랜지스터를 갖는 기판 상에 몰딩막이 제공된다. 상기 몰딩막은 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖고 상기 돌출부는 상기 메모리 셀 영역 내에 위치한다. 상기 돌출부와 접하도록 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 하부전극에 전기적으로 접속된다. 상기 상변화 물질 패턴은 상부전극에 전기적으로 접속된다. 상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽은 산소 장벽막으로 덮여진다. 상기 주변회로 영역 내의 상기 반도체기판에 제2 트랜지스터가 제공된다. 상기 제2 트랜지스터는 제2 소오스/드레인 영역들 및 제2 폭을 갖는 제2 게이트 전극과 아울러서 상기 제2 게이트 전극 및 상기 기판 사이의 제2 게이트 절연막을 구비 한다. 상기 제2 폭은 상기 제1 폭과 다르다.
본 발명의 몇몇 실시예들에서, 상기 제2 폭은 상기 제1 폭보다 적어도 1.5배 클 수 있다.
다른 실시예들에서, 상기 돌출부의 측벽은 상기 상변화 물질 패턴의 측벽과 자기정렬될 수 있다. 상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 가질 수 있다.
또 다른 실시예들에서, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두꺼울 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴은 칼코게나이드 물질막을 포함할 수 있다.
또 다른 실시예들에서, 상기 산소 장벽막은 하부 산소 장벽막 및 상부 산소 장벽막을 포함할 수 있다. 상기 하부 산소 장벽막은 질화막을 포함할 수 있고, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막을 포함할 수 있다. 상기 질화막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막을 포함할 수 있다. 상기 하부 산소 장벽막은 상기 돌출부의 측벽 및 상기 상변화 물질 패턴의 측벽을 덮는 스페이서 형태를 가질 수 있다. 상기 하부 산소 장벽막 및 상기 상부 산소 장벽막 사이에 스트레스 완충막이 제공될 수 있다. 상기 스트레스 완충막은 실리콘 산화막일 수 있다.
또 다른 실시예들에서, 상기 산소 장벽막은 단일 질화막일 수 있다. 이 경우 에, 상기 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
또 다른 실시예들에서, 상기 산소 장벽막은 상기 상부 전극의 상부면 상에 배치된 제1 부분 및 상기 상변화 물질 패턴의 측벽을 덮는 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 제2 부분보다 두꺼울 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 소오스/드레인 영역들 및/또는 상기 제1 및 제2 게이트 전극들 상에 실리사이드막이 제공될 수 있다.
본 발명의 또 다른 양태에 따르면, 상변화 기억 셀들을 채택하는 전자 시스템들이 제공된다. 상기 전자 시스템들은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 상변화 기억소자를 구비한다. 상기 상변화 기억소자는 집적회로 기판 상에 형성된 몰딩막을 포함한다. 상기 몰딩막은 그것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는다. 상기 돌출부와 접하도록 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 하부전극에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 가질 수 있다.
다른 실시예들에서, 상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽이 접하는 영역은 산소 장벽막으로 덮여질 수 있다.
본 발명의 또 다른 양태에 따르면, 상변화 기억 셀들을 갖는 반도체 소자들의 제조방법들이 제공된다. 이 방법들은 반도체 기판 상에 몰딩막을 형성하는 것을 포함한다. 상기 몰딩막 내에 하부전극을 형성한다. 상기 하부전극과 접하도록 상변화 물질막을 형성한다. 상기 상변화 물질막을 패터닝하고 상기 몰딩막의 상부를 식각하여 상기 식각된 몰딩막의 상부면으로부터 수직 방향으로 연장된 돌출부 및 상기 돌출부와 접하는 상변화 물질 패턴을 형성한다. 상기 상변화 물질 패턴을 덮도록 산소 장벽막을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 산소 장벽막은 단일 질화막으로 형성할 수 있다. 상기 단일 질화막은 350℃ 보다 낮은 온도에서 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 단일 질화막은 플라즈마 CVD 공정 또는 원자층 증착 공정을 사용하여 형성할 수 있다. 상기 단일 질화막은 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축(densification)될 수 있다.
다른 실시예들에서, 상기 산소 장벽막을 형성하는 것은 상기 상변화 물질 패턴을 구비하는 기판 상에 하부 산소 장벽막을 형성하는 것과, 상기 하부 산소 장벽막 상에 상부 산소 장벽막을 형성하는 것을 포함할 수 있다. 상기 하부 산소 장벽막은 350℃ 보다 낮은 온도에서 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 하부 산소 장벽막은 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축(densification)될 수 있다.
또 다른 실시예들에서, 상기 하부 산소 장벽막을 이방성 식각하여 상기 상변화 물질 패턴의 측벽 및 상기 몰딩막의 측벽을 덮는 스페이서 형태의 하부 산소 장벽막 패턴을 형성할 수 있다. 상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴은 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축 (densification)될 수 있다. 상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴을 갖는 기판 상에 스트레스 완충막을 형성할 수 있다. 상기 스트레스 완충막은 실리콘 산화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 하부 산소 장벽막을 갖는 기판 상에 스트레스 완충막을 형성할 수 있다.
또 다른 실시예들에서, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막으로 형성할 수 있다. 상기 질화막은 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예들에 따른 상변화 기억소자들을 설명하기 위한 개략도이다.
도 1a를 참조하면, 상기 상변화 기억소자들은 셀 어레이 영역(CA) 및 주변회로 영역(PCA)을 구비한다. 상기 셀 어레이 영역(CA), 즉 메모리 셀 영역은 복수개 의 워드라인들(WL), 상기 워드라인들(WL)에 직교하는 복수개의 비트라인들(BL), 및 상기 워드라인들(WL) 및 상기 비트라인들(BL)의 교차점들에 배치된 복수개의 상변화 기억 셀들(100)을 구비한다. 또한, 상기 주변회로 영역(PCA)은 상기 상변화 기억 셀들(100)을 구동시키는 제1 및 제2 집적회로들(PCA1, PCA2)를 구비한다. 상기 제1 집적회로(PCA1)는 상기 워드라인들(WL)중 어느 하나를 선택하는 행 디코더(row decoder)를 포함할 수 있고, 상기 제2 집적회로(PCA2)는 상기 비트라인들(BL)중 어느 하나를 선택하는 열 디코더(column decoder)를 포함할 수 있다.
상기 상변화 기억 셀들(100)의 각각은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속된 상변화 저항체(phase change resistor; RP) 및 상기 상변화 저항체(RP)에 전기적으로 접속된 스위칭 소자를 포함한다. 상기 상변화 저항체(RP)는 양 단자들(both terminals), 즉 제1 및 제2 단자들과 아울러서 상기 제1 및 제2 단자들 사이에 개재된 상변화 물질을 가질 수 있고, 상기 스위칭 소자는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 억세스 모스 트랜지스터(TA)일 수 있다. 이 경우에, 상기 상변화 저항체(RP)의 상기 제1 단자는 상기 억세스 모스 트랜지스터(TA)의 드레인 영역에 전기적으로 접속되고, 상기 상변화 저항체(RP)의 상기 제2 단자는 상기 비트라인(BL)에 전기적으로 접속된다. 또한, 상기 억세스 모스 트랜지스터(TA)의 상기 게이트 전극은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속되고, 상기 억세스 모스 트랜지스터(TA)의 상기 소오스 영역은 공통 소오스 라인(CSL; 27s')에 전기적으로 접속된다.
상기 상변화 기억 셀들(100)중 어느 하나의 셀(CL) 내에 선택적으로 데이터 를 저장시키기 위해서는 상기 선택된 셀(CL)의 억세스 모스 트랜지스터(TA)를 턴온시키고 상기 선택된 셀(CL)에 접속된 비트라인(BL)을 통하여 쓰기 전류(writing current; Iw)를 가한다(force). 이 경우에, 상기 상변화 저항체(RP)의 전기적인 저항은 상기 쓰기 전류(writing current; Iw)의 양(amount)에 따라서 변화될 수 있다. 예를 들면, 상기 상변화 물질이 상기 쓰기 전류(Iw)에 의해 그것의 결정화 온도(crystallization temperature) 및 용융점(melting point) 사이의 온도로 가열되고 상기 가열된 상변화 물질이 냉각되는 경우에, 상기 상변화 물질은 결정질 상태(crystalline state)로 변한다(transformed). 이에 반하여, 상기 상변화 물질이 상기 쓰기 전류(Iw)에 의해 상기 용융점보다 높은 온도로 가열되고 상기 용융된 상변화 물질이 급냉되는 경우에, 상기 상변화 물질은 비정질 상태(amorphous state)로 변한다. 상기 결정질 상태를 갖는 상변화 물질의 비저항은 상기 비정질 상태를 갖는 상변화 물질의 비저항보다 낮다. 이에 따라, 읽기 모드에서 상기 상변화 물질을 통하여 흐르는 전류를 감지함으로써(detecting) 상기 상변화 저항체(RP) 내에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별할 수 있다.
도 1b는 도 1a에 보여진 상변화 기억소자의 일 부분을 도시한 평면도이다. 또한, 도 2 내지 도 9는 본 발명의 실시예들에 따른 상변화 기억소자들의 제조방법들을 설명하기 위하여 도 1b의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 1b 및 도 2를 참조하면, 집적회로 기판(1), 즉 반도체 기판의 소정영역에 소자분리막(3)을 형성하여 상기 셀 어레이 영역(CA) 및 상기 주변회로 영역(PCA) 내에 각각 셀 활성영역(3c) 및 주변 활성영역(3p)을 한정한다. 상기 활성영역들 (3c, 3p) 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 상기 셀 활성영역(3c) 및 상기 주변 활성영역(3p) 상에 각각 형성된 셀 게이트 절연막(5c) 및 주변 게이트 절연막(5p)을 포함할 수 있다. 상기 주변 게이트 절연막(5p)은 상기 셀 게이트 절연막(5c)과 동일한 두께로 형성될 수 있다. 이와는 달리, 상기 주변 게이트 절연막(5p)은 상기 셀 게이트 절연막(5c)과 다른 두께로 형성될 수 있다. 예를 들면, 상기 주변 게이트 절연막(5p)은 상기 셀 게이트 절연막(5c)보다 두껍도록 형성될 수 있다. 상기 게이트 절연막들(5c, 5p)을 갖는 기판 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 셀 활성영역(3c)의 상부를 가로지르는 한 쌍의 셀 게이트 전극들(7c) 및 상기 주변 활성영역(3p)의 상부를 가로지르는 주변 게이트 전극(7p)을 형성한다. 상기 셀 게이트 전극들(7c)은 워드라인 역할(도 1a의 WL)을 하도록 연장될 수 있다. 또한, 상기 셀 게이트 전극들(7c)은 상기 주변 게이트 전극(7p)과 다른 폭을 갖도록 형성될 수 있다. 예를 들면, 상기 주변 게이트 전극(7p)의 폭은 상기 셀 게이트 전극들(7c)의 폭 보다 적어도 1.5배 클 수 있다.
도 1b 및 도 3을 참조하면, 상기 셀 게이트 전극들(7c)을 이온주입 마스크로 사용하여 상기 셀 활성영역(3c) 내에 선택적으로 N형의 불순물 이온들을 주입하여 N형의 저농도 불순물 영역들, 즉 제1 저농도 불순물 영역들(9a)을 형성한다. 이어서, 상기 주변 게이트 전극(7p)을 이온주입 마스크로 사용하여 상기 주변 활성영역(3p) 내에 선택적으로 P형의 불순물 이온들을 주입하여 P형의 저농도 불순물 영역들, 즉 제2 저농도 불순물 영역들(9b)을 형성한다. 이어서, 상기 게이트 전극들 (7c, 7p)의 측벽들 상에 통상의 방법을 사용하여 게이트 스페이서들(11)을 형성한다. 상기 게이트 스페이서들(11)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성한다.
상기 셀 게이트 전극들(7c) 및 상기 셀 게이트 전극들(7c)의 측벽 상의 상기 게이트 스페이서들(11)를 이온주입 마스크들로 사용하여 상기 셀 활성영역(3c) 내에 선택적으로 N형의 불순물 이온들을 주입하여 N형의 소오스/드레인 영역들, 즉 제1 소오스/드레인 영역들(13s', 13d')을 형성한다. 구체적으로, 상기 제1 소오스/드레인 영역들(13s', 13d')은 상기 셀 게이트 전극들(7c) 사이의 상기 셀 활성영역(3c)에 형성된 공통 소오스 영역(13s')과 아울러서 상기 셀 활성영역(3c)의 양 단들에 형성된 한 쌍의 드레인 영역들(13d')을 갖도록 형성된다.
이어서, 상기 주변 게이트 전극(7p) 및 상기 주변 게이트 전극(7p)의 측벽 상의 상기 게이트 스페이서(11)를 이온주입 마스크들로 사용하여 상기 주변 활성영역(3p) 내에 선택적으로 P형의 불순물 이온들을 주입하여 P형의 소오스/드레인 영역들, 즉 제2 소오스/드레인 영역들(13s", 13d")을 형성한다. 결과적으로, 상기 셀 활성영역(3c)에 상기 셀 게이트 전극들(7c) 및 상기 제1 소오스/드레인 영역들(13s', 13d')로 구성된 한 쌍의 억세스 모스 트랜지스터들(TA)이 형성되고, 상기 주변 활성영역(3p)에 상기 주변 게이트 전극(7p) 및 상기 제2 소오스/드레인 영역들(13s", 13d")로 구성된 주변회로 모스 트랜지스터(TP)가 형성된다.
상기 주변회로 모스 트랜지스터(TP)가 엔모스(NMOS) 트랜지스터인 경우에, 상기 제2 저농도 불순물 영역들(9b)은 상기 제1 저농도 불순물 영역들(9a)과 동시 에 형성될 수 있고 상기 제2 소오스/드레인 영역들(13s", 13d")은 상기 제1 소오스/드레인 영역들(13s', 13d')과 동시에 형성될 수 있다.
계속해서, 적어도 상기 제2 소오스/드레인 영역들(13s", 13d") 상에 선택적으로 통상의 샐리사이드(salicide; self-aligned silicide) 기술을 사용하여 주변 금속 실리사이드막(15b)을 형성한다. 예를 들면, 상기 셀 어레이 영역(CA)을 덮고 상기 주변회로 영역(PCA)을 노출시키는 실리사이드화 저지막(silicidation blocking layer; 도시하지 않음)을 형성한 다음에, 상기 주변 게이트 전극(7p) 및 상기 제2 소오스/드레인 영역들(13s", 13d") 상에 선택적으로 상기 주변 금속 실리사이드막(15b)을 형성할 수 있다. 상기 주변 게이트 전극(7p) 상에 절연막으로 이루어진 캐핑막이 형성된 경우에, 상기 주변 금속 실리사이드막(15b)은 상기 제2 소오스/드레인 영역들(13s", 13d") 상에만 선택적으로 형성될 수 있다. 상기 실리사이드화 저지막은 실리콘 질화막으로 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 소오스/드레인 영역들(13s', 13d', 13s", 13d") 상에 각각 셀 금속 실리사이드막(15a) 및 주변 금속 실리사이드막(15b)을 선택적으로 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 도 3에 도시된 바와 같이, 상기 게이트 전극들(7c, 7p) 및 상기 소오스/드레인 영역들(13s', 13d', 13s", 13d") 상에 선택적으로 상기 금속 실리사이드막들(15a, 15b)이 형성될 수도 있다. 이와는 달리, 상기 실리사이드화 저지막이 상기 제1 및 제2 소오스/드레인 영역들(13s', 13d', 13s", 13d")을 덮고 상기 셀 게이트 전극들(7c) 및 주변 게이트 전극(7p)을 노출시키도록 형성되는 경우에, 상기 셀 금속 실리사이드막(15a) 및 주변 금속 실 리사이드막(15b)은 각각 상기 셀 게이트 전극들(7c) 및 상기 주변 게이트 전극(7p) 상에만 형성될 수 있다.
상기 억세스 모스 트랜지스터들(TA)은 상변화 기억 셀들의 스위칭 소자들의 역할을 한다. 본 발명의 다른 실시예들에서, 상기 억세스 모스 트랜지스터들(TA) 대신에 바이폴라 트랜지스터들이 형성될 수 있다.
상기 금속 실리사이드막들(15a, 15b)을 포함하는 기판 상에 하부 식각저지막(17)을 형성한다. 상기 하부 식각저지막(17)은 실리콘 산화막과 같은 절연막에 대하여 식각 선택비를 갖는 실리콘 질화막으로 형성할 수 있다.
도 1b 및 도 4를 참조하면, 상기 하부 식각저지막(17) 상에 평탄화된 하부 절연막(19)을 형성한다. 상기 하부 절연막(19)은 실리콘 산화막으로 형성할 수 있다. 상기 하부 식각저지막(17) 및 상기 하부 절연막(19)은 하부 층간절연막(20)을 구성한다. 상기 하부 식각저지막(17)을 형성하는 공정은 생략할 수도 있다. 상기 하부 층간절연막(20)을 패터닝하여 상기 제1 소오스/드레인 영역들(13s', 13d') 상의 상기 셀 금속 실리사이드막들(15a)을 노출시키는 제1 소오스/드레인 콘택 홀들(19s', 19d')과 아울러서 상기 제2 소오스/드레인 영역들(13s", 13d") 상의 상기 주변 금속 실리사이드막들(15b)을 노출시키는 제2 소오스/드레인 콘택 홀들(19s", 19d")을 형성한다.
상기 제1 및 제2 소오스/드레인 콘택 홀들(19s', 19s", 19d', 19d") 내에 각각 통상의 방법을 사용하여 제1 및 제2 소오스/드레인 콘택 플러그들(21s', 21s", 21d', 21d")을 형성한다. 상기 콘택 플러그들(21s', 21s", 21d', 21d")은 텅스텐막 으로 형성할 수 있다. 상기 콘택 플러그들(21s', 21s", 21d', 21d")을 갖는 기판 상에 상부 층간절연막(26)을 형성한다. 상기 상부 층간절연막(26)은 상부 식각저지막(23) 및 상부 절연막(25)을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 상부 식각저지막(23)은 상기 상부 절연막(25)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 상부 절연막(25)을 실리콘 산화막으로 형성하는 경우에, 상기 상부 식각저지막(23)은 실리콘 질화막으로 형성할 수 있다. 상기 상부 식각저지막(23)을 형성하는 공정은 생략될 수도 있다. 상기 상부 층간절연막(26) 및 상기 하부 층간절연막(20)은 층간절연막(28)을 구성한다.
도 1b 및 도 5를 참조하면, 상기 셀 어레이 영역(CA) 내의 상기 상부 층간절연막(26) 내에 통상의 다마신 공정을 사용하여 도전성 드레인 패드들(conductive drain pads; 27d') 및 공통 소오스 라인(common source line; 27s')을 형성한다. 이에 더하여, 상기 도전성 드레인 패드들(27d') 및 공통 소오스 라인(27s')을 형성하는 동안 상기 주변회로 영역(PCA) 내의 상기 상부 층간절연막(26) 내에도 드레인 패드(27d") 및 소오스 패드(27s")가 형성될 수 있다. 상기 도전성 드레인 패드들(27d'), 공통 소오스 라인(27s'), 드레인 패드(27d") 및 소오스 패드(27s")는 텅스텐막과 같은 금속막으로 형성할 수 있고, 상기 공통 소오스 라인(27s')은 상기 셀 게이트 전극들(7c)에 평행하도록 형성될 수 있다. 상기 도전성 드레인 패드들(27d') 및 상기 공통 소오스 라인(27s')은 각각 상기 제1 드레인 콘택 플러그들(21d') 및 상기 제1 소오스 콘택 플러그(21s')에 접촉하도록 형성되고, 상기 드레인 패드(27d") 및 상기 소오스 패드(27s")는 각각 상기 제2 드레인 콘택 플러그 (21d") 및 상기 제2 소오스 콘택 플러그(21s")에 접촉하도록 형성된다. 결과적으로, 상기 공통 소오스 라인(27s') 및 상기 도전성 드레인 패드들(27d')은 각각 상기 제1 소오스 영역(13s') 및 제1 드레인 영역들(13d')에 전기적으로 접속되고, 상기 소오스 패드(27s") 및 상기 드레인 패드(27d")는 각각 상기 제2 소오스 영역(13s") 및 제2 드레인 영역(13d")에 전기적으로 접속된다.
상기 도전성 드레인 패드들(27d'), 공통 소오스 라인(27s'), 드레인 패드(27d") 및 소오스 패드(27s")를 갖는 기판 상에 몰딩막(molding layer; 29)을 형성한다. 상기 몰딩막(29)은 통상의 층간절연막으로 사용되는 실리콘 산화막보다 높은 열전도도(thermal conductivity)를 갖는 절연막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 몰딩막(29)은 산소 장벽막의 역할을 하는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 몰딩막(29)은 실리콘 산질화막(silicon oxynitride layer; SiON layer) 또는 실리콘 질화막과 같은 질화막으로 형성할 수 있다. 이는 후속 공정에서 형성되는 상변화 물질막의 상변이(phase transition)을 위한 냉각 효율(cooling efficiency), 즉 급냉 효율(quenching efficiency)을 향상시키면서 상기 상변화 물질막 및 이와 접촉하는 상/하부 전극들 사이의 계면들로 산소원자들이 침투하는 것을 방지하기 위함이다. 이어서, 상기 몰딩막(29)을 패터닝하여 상기 도전성 드레인 패드들(27d')을 노출시키는 상변화 저항체 콘택 홀들(phase change resistor contact holes; 29a)을 형성한다.
도 1b 및 도 6을 참조하면, 상기 상변화 저항체 콘택홀들(29a)을 갖는 기판 상에 콘포말한(conformal) 콘택 스페이서막(34)을 형성한다. 상기 콘택 스페이서막 (34)은 진공 하에서 산소 가스의 사용 없이 형성되는 것이 바람직하다. 만일 상기 콘택 스페이서막(34)을 산소 가스를 포함하는 공정 가스를 사용하여 형성한다면, 상기 콘택 스페이서막(34)은 상기 노출된 도전성 드레인 패드(27d')의 산화를 억제시키기 위하여 가능한 낮은 온도에서 형성되는 것이 바람직하다.
상기 콘택 스페이서막(34)은 단일 콘택 스페이서막(a single contact spacer layer) 또는 이중 콘택 스페이서막(a double contact spacer layer)으로 형성할 수 있다. 상기 이중 콘택 스페이서막은 하부 콘택 스페이서막(31) 및 상부 콘택 스페이서막(33)을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 콘택 스페이서막(31)은 500℃보다 낮은 온도에서 실시되는 플라즈마 CVD 기술을 사용하여 실리콘 산질화막으로 형성할 수 있고, 상기 상부 콘택 스페이서막(33)은 500℃보다 높은 온도에서 실시되는 저압 CVD 기술을 사용하여 실리콘 질화막으로 형성할 수 있다. 상기 단일 콘택 스페이서막은 저압 CVD 기술 또는 플라즈마 CVD 기술을 사용하여 실리콘 질화막으로 형성할 수 있다.
도 1b 및 도 7을 참조하면, 상기 콘택 스페이서막(34)을 이방성 식각하여 상기 도전성 드레인 패드들(27d')을 노출시킨다. 그 결과, 상기 상변화 저항체 콘택홀들(29a)의 측벽들 상에 콘택 스페이서들(34a)이 형성된다. 상기 콘택 스페이서막(34)이 상기 하부 콘택 스페이서막(31) 및 상기 상부 콘택 스페이서막(33)을 차례로 적층시킴으로써 형성되면, 상기 콘택 스페이서들(34a)의 각각은 도 7에 도시된 바와 같이 상기 상변화 저항체 콘택홀(29a)의 측벽을 덮는 외부 콘택 스페이서(31a) 및 상기 외부 콘택 스페이서(31a)의 내측벽(inner sidewall)을 덮는 내부 콘 택 스페이서(33a)를 구비하도록 형성된다. 이 경우에, 상기 외부 콘택 스페이서(31a)의 하부(lower portion)는 상기 이방성 식각 공정 후에 노출될 수 있다. 상기 상변화 저항체 콘택홀들(29a)의 유효 직경(effective diameter)은 상기 콘택 스페이서(34a)의 존재에 기인하여 사진공정의 한계 해상도(resolution limit)보다 작을 수 있다. 즉, 본 실시예에 따르면, 상기 콘택 스페이서들(34a)의 형성은 상기 초기의 상변화 저항체 콘택홀들(29a)의 크기의 감소와 아울러서 상기 도전성 드레인 패드들(27d')의 산화(oxidation)의 억제(suppression)로 이어질 수 있다.
계속해서, 상기 콘택 스페이서들(34a)을 포함하는 기판 상에 하부전극막을 형성하여 상기 상변화 저항체 콘택홀들(29a)을 채운다. 상기 하부전극막은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성할 수 있다. 이어서, 상기 하부전극막을 평탄화시키어 상기 몰딩막(29)을 노출시킨다. 그 결과, 상기 콘택 스페이서들(34a)에 의해 둘러싸여진 상기 상변화 저항체 콘택홀들(29a) 내에 하부전극들(35)이 형성된다. 상기 하부전극막을 평탄화시키는 동안 상기 하부전극막을 과도식각하여 상기 상변화 저항체 콘택홀들(29a) 내에 리세스된 하부전극들을 형성할 수도 있다.
상기 하부전극들(35)을 갖는 기판 상에 상변화 물질막(37) 및 상부전극막(39)을 차례로 형성한다. 상기 상변화 물질막(37)은 칼코게나이드막(chalcogenide layer)으로 형성할 수 있다, 예를 들면 상기 상변화 물질막(37)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer), 즉 TexSbyGe(100-(x+y)) 합금막( 이하, "GST 합금막"이라 함)으로 형성할 수 있다. 여기서, 상기 "x"는 20 내지 80일 수 있고, 상기 "y"는 5 내지 50일 수 있다. 다시 말해서, 상기 GST 합금막은 20 atomic% 내지 80 atomic%의 농도를 갖는 텔루리움(Te), 5 atomic% 내지 50 atomic%의 농도를 갖는 스티비움(Sb), 및 0 atomic%보다 크고 75 atomic%와 같거나 작은 농도를 갖는 게르마늄(Ge)을 함유할 수 있다. 더 나아가서, 상기 상변화 물질막(37)은 질소 및 실리콘중 적어도 하나로 도우핑된 GST 합금막(alloy layer)으로 형성할 수 있다. 이 경우에, 상기 도우프트 GST 합금막(doped GST alloy layer)은 상기 언도우프트(undoped) GST 합금막보다 더 높은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도우프트 GST 합금막은 동일한 전류 레벨에서(at the same current level) 상기 언도우프트 GST 합금막보다 높은 주울 열(joule heat)을 발생시킨다. 결과적으로, 상기 상변화 물질막(37)을 상기 도우프트 GST 합금막으로 형성하면, 상기 상변화 물질막(37)의 상변이 효율(phase transition efficiency)을 개선시킬 수 있다. 상기 상부전극막(39)은 타이타늄 질화막과 같은 도전막으로 형성할 수 있다.
상기 상부전극막(39) 상에 하드 마스크막(43)을 추가로 형성할 수 있다. 이 경우에, 상기 하드 마스크막(43)을 형성하기 전에 상기 상부전극막(39) 상에 글루막(glue layer; 41)을 추가로 형성하는 것이 바람직하다. 상기 글루막(41)은 상기 상부전극막(39) 및 상기 하드 마스크막(43) 사이의 접착력(adhesion)을 향상시키기 위하여 형성한다. 상기 하드 마스크막(43)은 실리콘 산화막으로 형성할 수 있고, 상기 글루막(41)은 실리콘 질화막으로 형성할 수 있다.
도 1b 및 도 8을 참조하면, 상기 하드 마스크막(43)을 패터닝하여 상기 하부전극들(35)의 상부에 위치하는 하드 마스크 패턴들(43a)을 형성한다. 이어서, 상기 하드 마스크 패턴들(43a)을 식각 마스크들로 사용하여 상기 글루막(도 7의 41), 상부전극막(도 7의 39) 및 상변화 물질막(도 7의 37)을 연속적으로 식각하여 상기 하부전극들(35) 상에 상변화 저항체들(44a)을 형성한다. 그 결과, 상기 상변화 저항체들(44a)의 각각은 차례로 적층된 상변화 물질막 패턴(37a), 상부전극(39a) 및 글루막 패턴(41a)을 갖도록 형성된다.
더 나아가서, 상기 상변화 저항체들(44a)을 형성한 후에, 상기 몰딩막(29)을 추가로 부분 식각할 수 있다. 이에 따라, 상기 이웃하는 상변화 물질막 패턴들(neighboring phase change material layer patterns; 37a)이 완전히 격리되고(separated), 상기 몰딩막(29)은 상기 상변화 물질막 패턴들(37a)과 자기정렬된 돌출부들(77)을 갖는다. 즉, 상기 돌출부들(77)은 상기 부분 식각된(partially etched) 몰딩막의 표면(67)으로부터 상부를 향하여 연장된 부분들에 해당하고, 상기 상변화 물질 패턴들(37a)의 측벽들은 상기 돌출부들(77)의 측벽들과 자기정렬될 수 있다. 결과적으로, 상기 상변화 저항체들(44a)을 형성한 후에, 상기 몰딩막(29)은 표면 단차(surface step difference; S)를 가질 수 있다. 상기 돌출부들(77)은 적어도 100Å의 높이(두께)를 갖도록 형성될 수 있다. 예를 들면, 상기 돌출부들(77)은 300Å 내지 600Å의 높이를 갖도록 형성될 수 있다.
상기 상변화 저항체들(44a)을 갖는 기판 상에 산소 장벽막(oxygen barrier layer; 48)을 형성한다. 상기 산소 장벽막(48)은 상기 상변화 저항체들(44a)의 상 부면들 및 측벽들과 아울러서 상기 돌출부들(77)의 측벽들을 덮도록 형성된다. 이 경우에, 상기 상부 전극들(39a) 상부에 형성되는 상기 산소 장벽막(48)의 제1 부분은 상기 상변화 물질 패턴들(37a)의 측벽들 상에 형성되는 상기 산소 장벽막(48)의 제2 부분보다 두껍게 형성될 수 있다. 상기 산소 장벽막(48)의 상기 제2 부분은 적어도 300Å의 두께를 갖도록 형성될 수 있다.
상기 산소 장벽막(48)은 후속 공정들을 진행하는 동안 상기 상변화 물질막 패턴들(37a) 및 상기 하부전극들(35) 사이의 계면들과 아울러서 상기 상변화 물질막 패턴들(37a) 및 상기 상부전극들(39a) 사이의 계면들에 산소원자들이 침투하는 것을 방지하기 위하여 형성한다. 이는 산소원자들이 상기 상변화 물질막 패턴들(37a) 및 상기 전극들(35, 39a) 사이의 계면들을 따라서 침투하면, 상기 상변화 물질막 패턴들(37a)이 산화되거나 오염되어 그들 고유의 특성(their own property)을 저하시키기 때문이다. 결과적으로, 상기 산소 장벽막(48)은 상기 몰딩막(29)의 돌출부들(77)의 측벽들과 아울러서 상기 상변화 저항체들(44a)의 측벽들 및 상부면들을 완전히 감싸고 상기 상변화 저항체들(44a)의 하부면들은 산소 장벽막의 역할을 하는 상기 몰딩막(29)과 접촉하므로, 외부의 산소원자들이 상기 상변화 물질막 패턴들(37a)의 계면들로 침투하는 것을 방지할 수 있다.
이에 더하여, 상기 산소 장벽막(48)을 형성하는 동안에도, 상기 상변화 물질막 패턴들(37a)의 상/하부면들(top/bottom surfaces)을 따라서 산소원자들이 침투하지 않아야 한다. 따라서, 상기 산소 장벽막(48)은 상기 상변화 저항체들(44a)을 형성하기 위한 식각 공정 후에 진공 브레이크(vacuum break) 없이 인시투 공정을 사용하여 형성할 수도 있다.
상기 산소 장벽막(48)은 하부 산소 장벽막(45), 스트레스 완충막(stress buffer layer; 46) 및 상부 산소 장벽막(47)을 차례로 적층시키어 형성할 수 있다. 상기 하부 산소 장벽막(45)은 실리콘 산질화막 또는 실리콘 질화막과 같은 질화막으로 형성할 수 있다. 또한, 상기 상부 산소 장벽막(47)은 실리콘 산질화막 또는 실리콘 질화막과 질화막으로 형성하거나 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 지르코늄 산화막(ZrO), 하프니움 산화막(HfO) 또는 란타늄 산화막(LaO)과 같은 금속 산화막으로 형성할 수 있다. 이에 더하여, 상기 스트레스 완충막(46)은 상기 상부 산소 장벽막(47)의 존재(presence)에 기인하여 상기 하부 산소 장벽막(45)에 가해지는 스트레스를 완화시키기 위한 물질막으로 형성할 수 있다. 예를 들면, 상기 스트레스 완충막(46)은 약 200℃ 내지 400℃의 온도에서 진행되는 플라즈마 CVD 기술을 사용하여 실리콘 산화막으로 형성할 수 있다.
상기 하부 산소 장벽막(45)은 상기 상변화 물질막 패턴들(37a)이 노출된 기판 상에 직접 형성된다. 이 경우에, 상기 하부 산소 장벽막(45)이 약 350℃보다 높은 온도에서 형성되면, 상기 노출된 상변화 물질막 패턴들(37a)이 산화될 수 있고 상기 노출된 상변화 물질막 패턴들(37a)의 상/하부면들을 따라서 산소 원자들이 침투할 수 있다. 그 결과, 상기 상변화 물질막 패턴들(37a)의 특성들이 저하될 수 있고 상기 상변화 물질막 패턴들(37a)의 접촉 저항이 증가할 수 있다. 예를 들면, 상기 상변화 물질막 패턴들(37a)이 칼코게나이드막으로 형성되는 경우에, 상기 칼코게나이드막은 약 350℃보다 높은 온도에서 휘발되어 그들 고유의 성질을 상실할 수 있다. 따라서, 상기 하부 산소 장벽막(45)은 약 350℃보다 낮은 온도에서 형성되는 것이 바람직하다. 구체적으로, 상기 하부 산소 장벽막(45)은 350℃보다 낮은 온도에서 진행되는 플라즈마 화학기상증착 기술 또는 원자층증착(atomic layer deposition; ALD) 기술을 사용하여 형성할 수 있다.
상기 하부 산소 장벽막(45)이 상술한 바와 같이 350℃보다 낮은 온도에서 형성되면, 상기 하부 산소 장벽막(45)은 다공질(porous)일 수 있다. 이 경우에, 상기 하부 산소 장벽막(45)의 산소 차단 효율(oxygen blocking efficiency)이 저하될 수 있으므로, 상기 하부 산소 장벽막(45)을 응축(densification)시킬 수 있다. 상기 응축 공정은 열처리(annealing) 기술 또는 플라즈마 처리(plasma treatment) 기술을 사용하여 실시할 수 있다. 상기 열처리 공정은 약 400℃의 온도에서 질소 가스 또는 암모니아 가스를 분위기 가스(ambient gas)로 사용하여 진행될 수 있고, 상기 플라즈마 처리 공정은 약 200℃ 내지 400℃의 온도에서 질소 가스 또는 암모니아 가스를 플라즈마 소스 가스로 사용하여 진행될 수 있다.
상기 상부 산소 장벽막(47)은 상기 상변화 물질막 패턴들(37a)과 직접적으로 접촉하지 않는다. 따라서, 상기 상부 산소 장벽막(47)은 상기 상변화 물질막 패턴들(37a)에 가해지는 손상보다는 오히려 산소 차단 기능(oxygen blocking performance)을 고려하여 형성할 수 있다. 즉, 상기 상부 산소 장벽막(47)은 상기 하부 산소 장벽막(47)보다 높은 온도에서 형성될 수 있다. 예를 들면, 상기 상부 산소 장벽막(47)은 약 350℃보다 높은 온도에서 실시되는 플라즈마 화학기상증착 기술, 저압 화학기상증착 기술 또는 원자층증착 기술을 사용하여 형성될 수 있다.
본 발명의 일 실시예에서, 상기 상부 산소 장벽막(47)은 원자층증착 기술을 사용하여 알루미늄 산화막으로 형성할 수 있다. 이 경우에, 상기 알루미늄 산화막은 오존 가스를 사용하여 형성된다. 상기 오존 가스는 산소 가스보다 강한 부식성(corrosive property)을 갖는 가스이다. 그럼에도 불구하고, 적어도 상기 상변화 물질막 패턴들(37a)은 상기 하부 산소 장벽막(45)으로 덮여져 있으므로, 상기 상부 산소 장벽막(47)을 형성하는 동안 상기 상변화 물질막 패턴들(37a)에 가해지는 손상을 최소화시킬 수 있다.
본 발명의 다른 실시예에서, 상기 상부 산소 장벽막(47)으로 채택되는 금속 산화막은 스퍼터링 기술을 사용하여 형성될 수 있다. 이 경우에, 상기 금속 산화막은 스퍼터링 기술을 사용하여 금속막을 증착하고 상기 금속막을 산화시킴으로써 형성될 수 있다. 예를 들면, 상기 상부 산소 장벽막(47)을 알루미늄 산화막으로 형성하는 경우에, 상기 알루미늄 산화막은 스퍼터링 기술을 사용하여 알루미늄막을 증착하고 상기 알루미늄막을 산화시킴으로써 형성될 수 있다. 상기 알루미늄 산화막을 상술한 바와 같이 스퍼터링 공정 및 산화 공정을 사용하여 형성하는 경우에, 상기 알루미늄 산화막은 상기 스퍼터링 기술에 의한 상기 알루미늄막의 두께의 150%에 해당하는 최종 두께를 갖도록 형성될 수 있다. 예를 들어, 상기 상부 산소 장벽막(47)으로서 채택되는 상기 알루미늄 산화막의 최종 목표 두께(final target thickness)가 150Å이라면, 상기 알루미늄 산화막은 스퍼터링 기술을 사용하여 100Å의 두께를 갖는 알루미늄막을 증착하고 상기 알루미늄막을 산화시킴으로써 형성될 수 있다.
상기 하부 산소 장벽막(45)은 200Å 내지 1000Å의 두께로 형성될 수 있고, 상기 상부 산소 장벽막(47)은 10Å 내지 150Å의 두께로 형성될 수 있다. 좀 더 구체적으로, 상기 하부 산소 장벽막(45)은 300Å 내지 500Å의 두께로 형성될 수 있고, 상기 상부 산소 장벽막(47)은 50Å 내지 100Å의 두께로 형성될 수 있다.
본 발명의 다른 실시예들에서, 상기 하부 산소 장벽막(45)의 응축공정, 상기 스트레스 완충막(46)의 형성공정 및 상기 상부 산소 장벽막(47)의 형성공정중 적어도 어느 하나는 생략될 수 있다.
도 1b 및 도 9를 참조하면, 상기 산소 장벽막(48) 상에 실리콘 산화막과 같은 절연막을 형성한다. 이어서, 상기 절연막을 평탄화시키어 상기 상변화 저항체들(44a) 상의 상기 산소 장벽막(48)을 노출시키는 평탄화된 하부 금속층간 절연막(49)을 형성한다. 상기 산소 장벽막(48)은 상기 하부 금속층간 절연막(49)을 형성하는 동안 산소 원자들이 상기 상변화 물질막 패턴들(37a)의 상/하부면들을 따라서 침투하는 것을 방지한다. 다시 말해서, 상기 산소 장벽막(48)은 상기 상변화 저항체들(44a)의 상/하부 전극들(39a, 35) 및 상기 상변화 물질막 패턴들(37a) 사이의 계면 특성이 저하되는 것을 방지한다.
상기 하부 금속층간 절연막(49), 상기 노출된 산소 장벽막(48), 상기 하드마스크 패턴들(43a), 상기 글루막 패턴들(41a) 및 상기 몰딩막(29)을 패터닝하여 상기 상부 전극들(39a)을 노출시키는 콘택홀들(49a)과 아울러서 상기 드레인 패드(27d") 및 소오스 패드(27s")를 각각 노출시키는 드레인 배선 콘택홀(49d") 및 소오스 배선 콘택홀(49s")을 형성한다. 상기 콘택홀들(49a), 드레인 배선 콘택홀 (49d") 및 소오스 배선 콘택홀(49s") 내에 각각 콘택 플러그들(51), 드레인 배선 콘택 플러그(51d") 및 소오스 배선 콘택 플러그(51s")를 형성한다. 상기 콘택 플러그들(51, 51d", 51s")은 텅스텐막과 같은 도전막으로 형성할 수 있다. 상기 콘택 플러그들(51, 51d", 51s")을 갖는 기판 상에 하부 금속막을 형성하고, 상기 하부 금속막을 패터닝하여 상기 콘택 플러그들(51)을 덮는 비트라인 패드들(53), 상기 드레인 배선 콘택 플러그(51d")를 덮는 드레인 배선(53d") 및 상기 소오스 배선 콘택 플러그(51s")를 덮는 소오스 배선(53s")을 형성한다. 상기 하부 금속막은 알루미늄막 또는 알루미늄 합금막과 같은 금속막으로 형성할 수 있다.
상기 비트라인 패드(53), 드레인 배선(53d") 및 소오스 배선(53s")을 갖는 기판 상에 상부 금속층간 절연막(55)을 형성하고, 상기 상부 금속층간 절연막(55)을 패터닝하여 상기 비트라인 패드들(53)을 노출시키는 비트라인 콘택홀들(55a)을 형성한다. 상기 비트라인 콘택홀들(55a)을 갖는 기판 상에 상부 금속막을 형성하고, 상기 상부 금속막을 패터닝하여 상기 비트라인 콘택홀들(55a)을 덮으면서 상기 셀 게이트 전극들(7c)의 상부를 가로지르는 비트라인(57)을 형성한다. 상기 상부 금속막 역시 알루미늄막 또는 알루미늄 합금막과 같은 금속막으로 형성할 수 있다. 상기 비트라인(57)을 갖는 기판 상에 패시베이션막(62)을 형성한다. 상기 패시베이션막(62)은 실리콘 산화막(59) 및 실리콘 질화막(61)을 차례로 적층시키어 형성할 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 상변화 기억소자의 단위 셀의 제조방법들을 설명하기 위한 단면도이다. 본 실시예들은 하부 산소 장벽막을 형성하는 방법에 있어서 도 8에 도시된 실시예와 다르다. 따라서, 본 실시예에서는 상기 하부 산소 장벽막을 형성하는 방법만이 설명된다.
도 10을 참조하면, 반도체 기판(1) 상부에 도 2 내지 8을 참조하여 설명된 것과 동일한 방법들을 사용하여 상변화 저항체들(44a)을 형성한다. 상기 상변화 저항체들(44a)을 갖는 기판 상에 도 8을 참조하여 설명된 것과 동일한 방법을 사용하여 하부 산소 장벽막(45)을 형성한다. 상기 하부 산소 장벽막(45)을 이방성 식각하여 상기 상변화 저항체들(44a)의 측벽들 및 상기 돌출부들(77)의 측벽들 상에 스페 이서 형태를 갖는 하부 산소 장벽막 패턴들(45a)을 형성한다. 상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴들(45a)은 도 8을 참조하여 설명된 바와 같이 열처리 공정 또는 플라즈마 처리 공정을 통하여 응축될 수 있다. 이에 더하여, 상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴들(45a) 상에 도 8을 참조하여 설명된 바와 같이 스트레스 완충막(46) 및 상부 산소 장벽막(47)이 차례로 형성될 수 있다. 결과적으로, 본 실시예들에 따르면, 상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴들(45a), 상기 스트레스 완충막(46) 및 상기 상부 산소 장벽막(47)이 산소 장벽막(44a)을 구성할 수 있다.
본 실시예들에서, 상기 하부 산소 장벽막 패턴들(45a)의 응축공정, 상기 스트레스 완충막(46)의 형성공정 및 상기 상부 산소 장벽막(47)의 형성공정중 적어도 어느 하나 역시 생략될 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 상변화 기억소자의 단위 셀의 제조방법들을 설명하기 위한 단면도이다. 본 실시예들은 상변화 물질막 패턴들을 형성하는 방법에 있어서 도 7 및 도 8에 도시된 실시예들과 다르다.
도 11을 참조하면, 반도체 기판(1) 상부에 도 2 내지 도 6을 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 몰딩막(29) 및 콘택 스페이서막(34)을 형성한다. 상기 콘택 스페이서막(34)을 이방성 식각하여 콘택 스페이서들(34a)을 형성하고, 상기 콘택 스페이서들(34a)을 갖는 기판 상에 도 7에 보여진 상기 하부전극들(35)의 형성 없이 상변화 물질막(37) 및 상부전극막(39)을 차례로 형성한다. 이어서, 도 7 및 도 8을 참조하여 설명된 것과 동일한 방법들을 사용하여 상변화 저항체들(44b) 및 산소 장벽막(48)을 형성한다. 그 결과, 상기 상변화 저항체들(44b)의 각각은 도 11에 보여진 바와 같이 상기 콘택 스페이서(34a)에 위해 둘러싸여진 상변화 저항체 콘택 홀(29a)을 통하여 상기 도전성 드레인 패드(27d')와 직접 접촉하는 상변화 물질막 패턴(37b)을 구비하도록 형성된다. 즉, 본 실시예들에 따르면, 국한된 상변화 기억 셀들(confined phase change memory cells)이 형성될 수 있다. 이 경우에, 상기 도전성 드레인 패드(27d')가 상기 상변화 저항체(44b)의 하부전극의 역할을 할 수 있다.
도 12는 본 발명의 또 다른 실시예들에 따른 상변화 기억소자의 단위 셀의 제조방법들을 설명하기 위한 단면도이다. 본 실시예들은 도 10 및 도 11에 보여진 실시예들의 조합(combination)에 해당한다.
도 12를 참조하면, 반도체 기판(1) 상부에 도 11을 참조하여 설명된 것과 동일한 방법들을 사용하여 국한된 상변화 저항체들(confined phase change resistors; 44b)을 형성한다. 상기 국한된 상변화 저항체들(44b)을 갖는 기판 상에 도 10을 참조하여 설명된 것과 동일한 방법들을 사용하여 산소 장벽막(48a)을 형성한다.
이제, 본 발명의 실시예들에 따른 상변화 기억 셀들을 갖는 상변화 기억 소자를 설명하기로 한다.
도 1b, 도 9, 도 10, 도 11 및 도 12를 다시 참조하면, 셀 어레이 영역(CA) 및 주변회로 영역(PCA)을 갖는 집적회로 기판(1)의 소정영역에 소자분리막(3)이 제공된다. 상기 소자분리막(3)은 상기 셀 어레이 영역(CA) 및 상기 주변회로 영역(PCA) 내에 각각 위치하는 셀 활성영역(3c) 및 주변 활성영역(3p)을 한정한다. 상기 셀 활성영역(3c)에 한 쌍의 스위칭소자들이 제공된다. 상기 스위칭소자들은 억세스 모스 트랜지스터들 또는 바이폴라 트랜지스터들일 수 있다. 상기 스위칭 소자들이 상기 억세스 모스 트랜지스터인 경우에, 상기 한 쌍의 억세스 모스 트랜지스터들은 상기 셀 활성영역(3c)의 양 단들에 형성된 한 쌍의 제1 드레인 영역들(13d'), 상기 셀 활성영역(3c)의 중심부에 형성된 제1 소오스 영역(13s'), 및 제1 소오스/드레인 영역들(13s', 13d') 사이의 채널 영역들의 상부에 배치된 한 쌍의 셀 게이트 전극들(7c)을 포함한다. 상기 셀 게이트 전극들(7c)은 상기 셀 활성영역(3c)을 가로지르도록 연장될 수 있다. 이 경우에, 상기 셀 게이트 전극들(7c)은 워드라인들(WL)의 역할을 할 수 있다. 또한, 상기 제1 소오스 영역(13s')은 상기 한 쌍의 억세스 모스 트랜지스터들의 공통 소오스 영역에 해당한다.
상기 주변 활성영역(3p)에 주변회로 모스 트랜지스터가 제공된다. 상기 주변회로 모스 트랜지스터는 상기 주변 활성영역(3p)에 형성된 제2 소오스 영역(13s") 및 제2 드레인 영역(13d")과 아울러서 상기 제2 소오스/드레인 영역들(13s", 13d") 사이의 채널 영역의 상부에 배치된 주변 게이트 전극(7p)을 포함한다. 상기 주변 게이트 전극(7p)의 폭은 상기 셀 게이트 전극들(7c)의 폭보다 클 수 있다. 또한, 상기 주변 게이트 전극(7p) 및 상기 주변 활성영역(3p) 사이의 주변 게이트 절연막(도 3의 5p)은 상기 셀 게이트 전극(7c) 및 상기 셀 활성영역(3c) 사이의 셀 게이트 절연막(도 3의 5c)보다 두꺼울 수 있다.
더 나아가서, 상기 게이트 전극들(7c, 7p)의 측벽들 상에 게이트 스페이서들(11)이 제공될 수 있다. 이 경우에, 상기 셀 어레이 영역(CA) 내의 상기 게이트 스페이서들(11)의 하부에 상기 제1 소오스/드레인 영역들(13s', 13d')로부터 연장된 제1 저농도 불순물 영역들(9a)이 제공될 수 있고, 상기 주변회로 영역(PCA) 내의 상기 게이트 스페이서들(11)의 하부에 상기 제2 소오스/드레인 영역들(13s", 13d")로부터 연장된 제2 저농도 불순물 영역들(9b)이 제공될 수 있다.
상기 주변 게이트 전극(7p) 및 상기 제2 소오스/드레인 영역들(13s", 13d")중 적어도 상기 제2 소오스/드레인 영역들(13s", 13d") 상에 자기정렬된 주변 금속 실리사이드막(15b)이 적층될 수 있다. 예를 들면, 상기 주변 금속 실리사이드막(15b)은 상기 주변 게이트 전극(7p) 및 상기 제2 소오스/드레인 영역들(13s", 13d") 상에 제공될 수 있다. 이에 더하여, 상기 셀 게이트 전극들(7c) 및 상기 제1 소오스/드레인 영역들(13s', 13d')중 적어도 상기 제1 소오스/드레인 영역들(13s', 13d') 상에도 셀 금속 실리사이드막(15a)이 제공될 수 있다.
상기 억세스 모스 트랜지스터 및 주변회로 모스 트랜지스터를 갖는 기판은 층간절연막(28)으로 덮여진다. 상기 층간절연막(28)은 차례로 적층된 하부 층간절연막(20) 및 상부 층간절연막(26)을 포함할 수 있다. 또한, 상기 하부 층간절연막(20)은 차례로 적층된 하부 식각저지막(17) 및 하부 절연막(19)을 포함할 수 있고, 상기 상부 층간절연막(26)은 차례로 적층된 상부 식각저지막(23) 및 상부 절연막(25)을 포함할 수 있다. 상기 식각저지막들(17, 23)은 상기 절연막들(19, 25)에 대하여 식각 선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 절연막들(19, 25)이 실리콘 산화막인 경우에, 상기 식각저지막들(17, 23)은 실리콘 질화막일 수 있다. 상기 층간절연막(28)은 상기 하부 절연막(19) 및 상기 상부 절연막(25)만으로 구성될 수도 있다.
상기 제1 소오스 영역(13s')은 상기 하부 층간절연막(20)을 관통하는 제1 소오스 콘택 플러그(21s')에 전기적으로 접속되고, 상기 제1 드레인 영역들(13d')은 상기 하부 층간절연막(20)을 관통하는 제1 드레인 콘택 플러그들(21d')에 전기적으로 접속된다. 또한, 상기 제2 소오스 영역(13s")은 상기 하부 층간절연막(20)을 관통하는 제2 소오스 콘택 플러그(21s")에 전기적으로 접속되고, 상기 제2 드레인 영역(13d")은 상기 하부 층간절연막(20)을 관통하는 제2 드레인 콘택 플러그(21d")에 전기적으로 접속된다. 상기 콘택 플러그들(21s', 21d', 21s", 21d")은 텅스텐 플러그들일 수 있다.
상기 제1 소오스 콘택 플러그(21s')는 상기 상부 층간절연막(26) 내에 배치된 공통 소오스 라인(27s')에 전기적으로 접속되고, 상기 제1 드레인 콘택 플러그들(21d')은 상기 상부 층간절연막(26) 내에 배치된 도전성 드레인 패드들(27d')에 전기적으로 접속된다. 상기 공통 소오스 라인(27s')은 상기 셀 게이트 전극들(7c)에 평행하도록 배치될 수 있다. 또한, 상기 제2 소오스 콘택 플러그(21s")는 상기 상부 층간절연막(26) 내에 배치된 소오스 패드(27s")에 전기적으로 접속될 수 있고, 상기 제2 드레인 콘택 플러그(21d")는 상기 상부 층간절연막(26) 내에 배치된 드레인 패드(27d")에 전기적으로 접속될 수 있다. 상기 공통 소오스 라인(27s'), 드레인 패드들(27d', 27d") 및 소오스 패드(27s")는 텅스텐막과 같은 금속막일 수 있다.
상기 공통 소오스 라인(27s'), 드레인 패드들(27d', 27d"), 소오스 패드(27s") 및 층간절연막(28) 상에 몰딩막(29)이 적층된다. 상기 몰딩막(29)은 상기 드레인 패드들(27d') 상부에 돌출부들(77)을 갖도록 표면단차(S)를 갖는다. 상기 몰딩막(29)은 실리콘 산화막보다 높은 열전도도(thermal conductivity)를 갖는 절연막인 것이 바람직하다. 또한, 상기 몰딩막(29)은 산소 장벽막의 역할을 하는 절연막인 것이 바람직하다. 예를 들면, 상기 몰딩막(29)은 실리콘 산질화막 또는 실리콘 질화막과 같은 질화막일 수 있다. 상기 드레인 패드들(27d')은 상기 몰딩막(29)의 상기 돌출부들(77)을 관통하는 하부전극들(35)에 전기적으로 접속된다. 상기 하부전극들(35)은 타이타늄 질화막으로 형성된 플러그들일 수 있다. 상기 하부전극들(35)의 측벽들은 콘택 스페이서들(34a)에 의해 둘러싸여질 수 있다.
상기 콘택 스페이서들(34a)의 각각은 상기 하부전극(35)의 측벽을 둘러싸는 내부 콘택 스페이서(inner contact spacer; 33a) 및 상기 내부 콘택 스페이서(33a)의 외측벽(outer sidewall)을 둘러싸는 외부 콘택 스페이서(outer contact spacer; 31a)를 포함할 수 있다. 상기 외부 콘택 스페이서(31a)의 하부는 연장되어 상기 하부전극(35)에 접촉할 수 있다. 상기 외부 콘택 스페이서(31a)는 500℃보다 낮은 온도에서 형성된 플라즈마 CVD 산질화막일 수 있고, 상기 내부 콘택 스페이서(33a)는 500℃보다 높은 온도에서 형성된 저압 CVD 질화막일 수 있다.
상기 몰딩막(29)의 상기 돌출부들(77) 상에 상변화 저항체들(44a)이 배치된다. 상기 상변화 저항체들(44a)은 상기 돌출부들(77)과 자기정렬될 수 있다. 상기 상변화 저항체들(44a)의 각각은 상기 하부전극(35)에 전기적으로 접속된 상변화 물질막 패턴(37a) 및 상기 상변화 물질막 패턴(37a) 상에 적층된 상부전극(39a)을 포함할 수 있다. 상기 상변화 물질막 패턴(37a)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막과 같은 칼코게나이드막일 수 있다. 이에 더하여, 상기 상변화 물질막 패턴(37a)은 질소 및 실리콘중 적어도 어느 하나로 도우핑된 GST 합금막(GST alloy layer)일 수 있다. 상기 상부전극들(39a)은 타이타늄 질화막과 같은 도전막일 수 있다.
상기 상변화 저항체들(44a)의 각각은 상기 상부전극(39a) 상에 차례로 적층된 글루막 패턴(41a) 및 하드마스크 패턴(43a)을 더 포함할 수 있다. 상기 글루막 패턴들(41a)은 상기 하드마스크 패턴들(43a) 및 상기 상부전극들(39a) 사이의 접착력(adhesion)을 향상시키기 위한 웨팅막(wetting layer)에 해당한다. 예를 들면, 상기 하드마스크 패턴들(43a) 및 상기 상부전극들(39a)이 각각 실리콘 산화막 및 타이타늄 질화막인 경우에, 상기 글루막 패턴들(41a)은 실리콘 질화막일 수 있다.
본 발명의 다른 실시예들에서, 상기 드레인 패드들(27d')은 도 11 및 도 12 에 도시된 바와 같이 상기 몰딩막(29)의 상기 돌출부들(77)을 관통하는 상변화 물질막 패턴들(37b)과 직접 접촉할 수 있다. 이 경우에, 상기 상변화 물질 패턴(37b), 상기 상부전극(39a), 상기 글루막 패턴(41a) 및 상기 하드마스크 패턴(43a)은 국한된 상변화 저항체(confined phase change resistor; 44b)를 구성한다.
적어도 상기 상변화 저항체들(44a 또는 44b)을 갖는 기판은 산소 장벽막(48)으로 덮여진다. 상술한 바와 같이 상기 몰딩막(29)이 돌출부들(77)을 구비하는 경우에, 상기 산소 장벽막(48)은 상기 상변화 저항체들(44a 또는 44b)의 측벽들 및 상부면들과 아울러서 상기 돌출부들(77)의 측벽들을 덮는다.
상기 산소 장벽막(48)은 후속 공정들을 진행하는 동안 상기 상변화 물질막 패턴들(37a) 및 상기 하부전극들(35) 사이의 계면들과 아울러서 상기 상변화 물질막 패턴들(37a) 및 상기 상부전극들(39a) 사이의 계면들에 산소원자들이 침투하는 것을 방지하는 산소 차단막(oxygen blocking layer)로서 역할을 한다. 상기 산소 장벽막(48)은 차례로 적층된 하부 산소 장벽막(45), 스트레스 완충막(stress buffer layer; 46) 및 상부 산소 장벽막(47)을 포함할 수 있다. 상기 하부 산소 장벽막(45)은 실리콘 산질화막 또는 실리콘 질화막과 같은 질화막을 포함할 수 있고, 상기 상부 산소 장벽막(47)은 산화막, 질화막 또는 금속 산화막과 같은 절연막을 포함할 수 있다. 상기 산화막은 실리콘 산화막일 수 있고, 상기 질화막은 실리콘 산질화막 또는 실리콘 질화막일 수 있다. 또한, 상기 금속 산화막은 알루미늄 산화막(AlO), 티타늄 산화막(TiO), 지르코늄 산화막(ZrO), 하프니움 산화막(HfO) 또는 란타늄 산화막(LaO)일 수 있다. 이에 더하여, 상기 스트레스 완충막(46)은 상기 상 부 산소 장벽막(47)의 존재(presence)에 기인하여 상기 하부 산소 장벽막(45)에 가해지는 스트레스를 완화시키기 위한 물질막을 포함할 수 있다. 예를 들면, 상기 스트레스 완충막(46)은 약 200℃ 내지 400℃의 온도에서 진행되는 플라즈마 CVD 기술을 사용하여 형성된 실리콘 산화막일 수 있다.
상기 하부 산소 장벽막(45)은 200Å 내지 1000Å의 두께를 가질 수 있고, 상기 상부 산소 장벽막(47)은 10Å 내지 150Å의 두께를 가질 수 있다. 좀 더 구체적으로, 상기 하부 산소 장벽막(45)은 300Å 내지 500Å의 두께를 가질 수 있고, 상기 상부 산소 장벽막(47)은 50Å 내지 100Å의 두께를 가질 수 있다.
본 발명의 다른 실시예들에서, 상기 산소 장벽막(48)은 적어도 상기 하부 산소 장벽막(45)을 포함할 수 있다. 즉, 상기 산소 장벽막(48)은 단일 산소 장벽막(a single oxygen barrier layer) 또는 다층의 산소 장벽막(a multi-layered oxygen barrier layer)일 수 있다. 예를 들면, 상기 산소 장벽막(48)은 상기 하부 산소 장벽막(45)만으로 구성되거나, 상기 하부 산소 장벽막(45)에 더하여 상기 스트레스 완충막(46) 및 상기 상부 산소 장벽막(47)중 적어도 어느 하나를 포함할 수 있다.
본 발명의 또 다른 실시예들에서, 상기 하부 산소 장벽막(45) 대신에 상기 상변화 저항체들(44a 또는 44b)의 측벽들 및 상기 돌출부들(77)의 측벽들 상에 스페이서 형태를 갖는 하부 산소 장벽막 패턴들(45a)이 제공될 수 있다(도 10 및 도 12 참조). 이 경우에, 상기 스페이서 형태의(the spacer-shaped) 하부 산소 장벽막 패턴(45a), 상기 스트레스 완충막(46) 및 상기 상부 산소 장벽막(47)은 산소 장벽막(48a)을 구성한다.
상기 산소 장벽막(48 또는 48a) 상에 하부 금속층간 절연막(49)이 제공된다. 상기 하부 금속층간 절연막(49)은 상기 상변화 저항체들(44a 또는 44b) 상의 상기 산소 장벽막(48 또는 48a)이 노출되도록 평평한 상부면을 가질 수 있다. 상기 상부전극들(39a)은 상기 노출된 산소 장벽막(48), 하드마스크 패턴들(41a) 및 글루막 패턴들(41a)을 관통하는 콘택 플러그들(51)에 전기적으로 접속될 수 있다. 이에 더하여, 상기 드레인 패드(21d") 및 소오스 패드(21s")는 각각 상기 하부 금속층간 절연막(49), 상기 산소 장벽막(48 또는 48a) 및 상기 몰딩막(29)을 관통하는 드레인 배선 콘택 플러그(51d") 및 소오스 배선 콘택 플러그(51s")에 전기적으로 접속될 수 있다. 상기 콘택 플러그들(51, 51d", 51s")은 텅스텐 플러그들일 수 있다.
상기 콘택 플러그들(51)은 비트라인 패드들(53)로 덮여질 수 있다. 또한, 상기 드레인 배선 콘택 플러그(51d")는 드레인 배선(53d")으로 덮여질 수 있고, 상기 소오스 배선 콘택 플러그(51s")는 소오스 배선(53s")으로 덮여질 수 있다. 상기 비트라인 패드들(53), 드레인 배선(53d") 및 소오스 배선(53s")은 알루미늄막 또는 알루미늄 합금막과 같은 하부 금속막으로 이루어질 수 있다.
상기 비트라인 패드들(53), 드레인 배선(53d") 및 소오스 배선(53s")을 갖는 기판은 상부 금속층간 절연막(55)으로 덮여진다. 상기 상부 금속층간 절연막(55) 상에 비트라인(57)이 배치된다. 상기 비트라인(57)은 상기 상부 금속층간 절연막(55)을 관통하는 비트라인 콘택홀들(55a)을 통하여 상기 비트라인 패드들(53)에 전기적으로 접속된다. 또한, 상기 비트라인(57)은 상기 셀 게이트 전극들(7c)의 상부를 가로지르도록 배치된다. 상기 비트라인(57)을 갖는 기판은 패시베이션막(62)으 로 덮여진다. 상기 패시베이션막(62)은 차례로 적층된 실리콘 산화막(59) 및 실리콘 질화막(61)을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 상변화 기억소자들을 채택하는 휴대용 전자제품(portable electronic device; 600)의 개략적인 블록 다이아그램(schematic block diagram)이다.
도 13을 참조하면, 상기 휴대용 전자제품(600)은 데이터 저장 매체(data storage media) 역할을 하는 적어도 하나의 상변화 기억소자(602) 및 상기 상변화 기억소자(602)에 접속된 프로세서(604)를 포함한다. 여기서, 상기 상변화 기억소자(602)는 도 1b와 아울러서 도 2 내지 도 12를 참조하여 설명된 상변화 기억 셀들을 포함할 수 있다. 상기 휴대용 전자제품(600)은 휴대용 노트북 컴퓨터(portable notebook computer), 디지털 비데오 카메라 또는 휴대용 전화기(cellular phone)에 해당할 수 있다. 이 경우에, 상기 프로세서(604) 및 상기 상변화 기억소자(602)는 보드(board) 상에 설치되고 상기 프로세서(604)의 실행을 위한 코드 및 데이터를 저장시키기 위한 프로그램 메모리로서 사용된다.
상기 휴대용 전자제품(600)은 입/출력 장치(606)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자제품과 데이터를 교환할 수 있다. 상기 입/출력 장치(606)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 프로세서(604) 및 상기 상변화 기억소자(602) 사이의 데이터 통신과 아울러서 상기 프로세서(604) 및 상기 입/출력 장치(606) 사이의 데이터 통신은 통상의 컴퓨터 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
<실험예들; examples>
이하에서는, 종래기술 및 본 발명의 실시예들에 따라 제작된 시료들(samples)의 여러 가지의 측정결과들을 설명하기로 한다.
도 14는 종래의 기술 및 본 발명의 실시예들에 따라 제작된 상변화 기억 셀들의 하부전극 콘택저항 특성들을 보여주는 그래프이다. 도 14에 있어서, 가로축은 산소 장벽막에 대한 스플릿 그룹들(split groups)을 나타내고, 세로축은 GST막들 및 하부전극들 사이의 콘택 저항(Rc)을 나타낸다.
도 14의 측정결과들을 보여주는 상변화 기억 셀들은 다음의 [표 1]에 기재된 공정 조건들을 사용하여 제작되었다.
| 공정 파라미터 | 종래기술 | 본 발명 | ||
| 시료 A | 시료 B | 시료 C | 시료 D | |
| 몰딩막 | 실리콘 산질화막(SiON) | |||
| 외부 콘택 스페이서 | 실리콘 산질화막(SiON; 플라즈마 CVD) | |||
| 내부 콘택 스페이서 | 실리콘 질화막(SiN; 저압 CVD) | |||
| 하부전극 | 타이타늄 질화막(TiN), 직경:50㎚) | |||
| 상변화 물질막 | GST 합금막(GeSbTe 합금막) | |||
| 상부전극 | 타이타늄 질화막(TiN) | |||
| 산소 장벽막 | None | SiON막 (200℃,PECVD, 200Å) | SiN막 200℃,PECVD, 200Å) | 하부 SiN막 (200℃,PECVD, 200Å) |
| 상부 SiN막 (400℃,PECVD, 200Å) | ||||
도 14 및 표 1을 참조하면, 종래기술에 따라 제작된 상변화 기억 셀들은 약 1,000 (ohms/contact) 내지 약 10,000 (ohms/contact)의 범위 내에 분포된 불균일한 하부전극 콘택저항(Rc)을 보였다. 이에 반하여, 본 발명의 실시예들에 따라 제작된 상변화 기억 셀들은 약 500 (ohms/contact) 내지 약 1,200 (ohms/contact) 사이의 범위 내에 분포된 균일한 하부전극 콘택저항(Rc)을 보였다. 특히, 2중 산소 장벽막을 채택하는 본 발명의 실시예에 따라 제작된 상변화 기억 셀들은 약 500 (ohms/contact) 내지 약 600 (ohms/contact) 사이의 범위 내에서 매우 안정한 하부전극 콘택저항(Rc)을 보였다.
도 15는 종래기술에 따라 제작된 상변화 기억 셀들의 셋/리셋(set/reset) 특성들을 보여주는 그래프이고, 도 16은 본 발명의 실시예에 따라 제작된 상변화 기억 셀들의 셋/리셋 특성들을 보여주는 그래프이다. 도 15 및 도 16에서, 가로축들은 상기 상변화 기억 셀들의 프로그램 사이클들의 회수(number of program cycles; N), 즉 쓰기 사이클들(writing cycles)의 회수를 나타내고, 세로축들은 단위 셀당 상변화 저항체의 저항(RGST)을 나타낸다. 여기서, 상기 종래의 상변화 기억 셀들은 상기 [표 1]의 시료들 A와 동일한 공정 조건들을 사용하여 제작되었고, 본 발명에 따른 상변화 기억 셀들은 상기 [표 1]의 시료들 C와 동일한 공정 조건들을 사용하여 제작되었다.
한편, 상기 각 프로그램 사이클들은(the respective program cycles)은 상기 상변화 기억 셀들의 상변화 저항체들에 1회의 리셋 펄스(a single reset pulse) 및 1회의 셋 펄스를 순차적으로 인가함으로써 수행되었다. 상기 리셋 펄스 및 상기 셋 펄스의 각각은 100㎱ 동안 인가되었다. 또한, 상기 리셋 펄스는 상기 상변화 저항체의 GST막을 비정질 상태(amorphous state)로 변화시키기(convert) 위하여 약 1.5㎃의 쓰기 전류를 갖도록 생성되었고(generated), 상기 셋 펄스는 상기 상변화 저항체의 상기 GST막을 결정 상태(crystalline state)로 변화시키기 위하여 약 0.6㎃의 쓰기 전류를 갖도록 생성되었다. 이에 더하여, 상기 상변화 저항체들의 리셋 저항(RRESET)은 상기 리셋 펄스를 인가한 후에 0.2볼트의 비트라인 전압을 사용하여 측정되었고, 상기 상변화 저항체들의 셋 저항(RSET)은 상기 셋 펄스를 인가한 후에 0.2볼트의 비트라인 전압을 사용하여 측정되었다.
도 15 및 도 16으로부터 알 수 있듯이, 종래의 기술 및 본 발명에 따른 상변화 기억 셀들의 모두는 상기 프로그램 사이클들의 수에 관계없이 약 1000 (ohms/cell)의 균일한 셋 저항(RSET)을 보였다. 그러나, 상기 종래의 상변화 기억 셀들은 약 5,000 사이클들의 프로그램 동작들에도 불구하고 약 6,000 (ohms/cell) 내지 약 100,000 (ohms/cell)의 낮은 리셋 저항(RRESET)을 보였다. 이에 반하여, 본 발명에 따른 상변화 기억 셀들은 약 10 사이클들의 프로그램 동작들 후에 약 300,000 (ohms/cell) 내지 약 3,000,000 (ohms/cell)의 높은 리셋 저항(RRESET)을 보였다. 이는, 본 발명에 따른 상변화 기억 셀들의 상변화 물질막 패턴들의 계면 특성들이 종래의 상변화 기억 셀들의 상변화 물질막 패턴들의 계면 특성들에 비하여 우수한 것으로 이해될 수 있다. 즉, 본 발명에 따른 상변화 기억 셀들의 상변화 물질막 패턴들의 상변이(phase transition; 결정질 상태로부터 비정질 상태로의 상변이)가 종래의 상변화 기억 셀들의 상변화 물질막 패턴들의 상변이(phase transition; 결정질 상태로부터 비정질 상태로의 상변이)에 비하여 효율적으로 발생한 것으로 이해될 수 있다. 이러한 상변화 물질막 패턴들의 계면 특성의 개선은 상변화 기억소자들의 전기적인 특성들을 측정하기 위한 메인 테스트(main test) 전에 실시되는 파이어링 테스트(firing test)의 생략 가능성(skip probability)을 높여줄 수 있다. 결과적으로, 본 발명에 따르면, 상변화 기억 셀들을 채택하는 반도체 소자들의 읽기 마진(read margin) 및 테스트 효율(test efficiency)을 현저히 개선시킬 수 있다.
도 17은 종래기술 및 본 발명에 따라 제작된 상변화 기억셀들의 셀 사이즈에 따른 셋/리셋 저항 특성들을 도시한 그래프이다. 도 17에서, 가로축은 상변화 물질 패턴들의 직경(D)을 나타내고, 세로축은 상변화 저항체들의 저항(R)을 나타낸다. 도 17의 그래프에서, 참조부호들 "NR" 및 "NS"로 표시된 데이터들은 각각 산소 장벽막 없이 제조된 종래의 상변화 저항체들의 리셋 저항 및 셋 저항을 나타내고, 참조부호들 "SR" 및 SS"로 표시된 데이터들은 각각 단일 산소 장벽막으로 덮여진 상변화 저항체들의 리셋 저항 및 셋 저항을 나타낸다. 또한, 참조부호들 "DR" 및 "DS"로 표시된 데이터들은 각각 이중 산소 장벽막으로 덮여진 상변화 저항체들의 리셋 저항 및 셋 저항을 나타낸다. 도 17의 측정결과들을 보여주는 상변화 저항체들은 다음의 [표 2]에 기재된 공정 조건들을 사용하여 제작되었다.
| 공정 파라미터 | 종래 기술 | 본 발명 | |
| 단일 장벽막 | 이중 장벽막 | ||
| 몰딩막 | 실리콘 산질화막(SiON) | ||
| 하부전극 | 타이타늄 질화막(TiN), 직경(50nm) | ||
| 상변화 물질막 | GST 합금막(GeSbTe 합금막) | ||
| 상부전극 | 타이타늄 질화막(TiN) | ||
| 산소 장벽막 | None | SiN막, 500Å, PECVD | 하부 장벽막(SiN막, 500Å, PECVD) 상부 장벽막(AlO막, 50Å, ALD) |
도 17 및 표 2를 참조하면, 종래의 상변화 저항체들의 셋 저항 및 리셋 저항 사이의 차이는 상기 상변화 물질 패턴의 직경(D)의 감소와 함께 점점 감소하였다. 예를 들면, 상변화 물질 패턴들의 직경(D)이 0.68㎛으로부터 0.4㎛으로 감소되었을 때, 종래의 상변화 저항체들의 리셋/셋 저항비(reset/set resistance ratio)는 약 1.6×102 로부터 약 0.5×10 으로 급격히 감소하였다. 또한, 0.4 ㎛의 직경을 갖는 상변화 물질 패턴을 구비하는 종래의 상변화 저항체는 약 6×104 Ω내지 약 7×105 Ω의 불균일한 셋 저항을 보였다.
한편, 단일 산소 장벽막으로 덮여진 상변화 저항체들의 리셋/셋 저항비는 상변화 물질 패턴들의 직경(D)이 0.68㎛으로부터 0.4㎛으로 감소되었을 때 약 1.6×102 로부터 약 1×102 으로 감소하였다. 더 나아가서, 이중 산소 장벽막으로 덮여진 상변화 저항체들의 리셋/셋 저항비는 상변화 물질 패턴들의 직경(D)이 0.68㎛으로부터 0.4㎛으로 감소되었을 때 약 2.5×102 로부터 약 1.3×102 으로 감소하였다. 특히, 0.4 ㎛의 직경을 갖는 상변화 물질 패턴을 구비하고 단일 산소 장벽막 또는 이중 산소 장벽막으로 덮여진 상변화 저항체들은 0.4 ㎛의 직경을 갖는 상변화 물질 패턴을 구비하는 종래의 상변화 저항체에 비하여 더욱 균일한 셋 저항을 보였다.
상술한 바와 같이 본 발명에 따르면, 상변화 저항체들을 덮는 산소 장벽막을 형성함으로써 하부전극들의 콘택저항 특성과 아울러서 상변화 저항체들의 셋/리셋 저항 특성을 현저히 개선시킬 수 있다. 특히, 상변화 저항체들이 산소 장벽막으로 덮여진 경우에, 상기 상변화 저항체들의 직경(상변화 물질 패턴들의 직경)이 감소될지라도 상기 상변화 저항체들의 리셋/셋 저항비의 급격한 감소를 방지할 수 있다. 결과적으로, 본 발명에 따른 상변화 기억 셀들을 채택하는 반도체 소자들의 집적도 및 성능과 아울러서 테스트 효율을 현저히 개선시킬 수 있다.
Claims (83)
- 반도체 기판 상에 배치되되, 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는 몰딩막;상기 돌출부와 접하는 상변화 물질 패턴; 및상기 상변화 물질 패턴에 전기적으로 접속된 하부 전극을 포함하는 반도체 기억소자.
- 제 1 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부 상에 배치된 것을 특징으로 하는 반도체 기억소자.
- 제 2 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부와 자기정렬된 것을 특징으로 하는 반도체 기억소자.
- 제 3 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 상변화 물질 패턴의 측벽의 적어도 일 부분 및 상기 돌출부의 측벽의 적어도 일 부분을 덮는 산소 장벽막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 상변화 물질 패턴에 전기적으로 접속된 상부전극을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 6 항에 있어서,상기 상변화 물질 패턴 및 상기 상부전극을 덮는 산소 장벽막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 상변화 물질 패턴은 칼코게나이드 물질막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 칼코게나이드 물질막은 GST(GeSbTe) 합금막(alloy layer)을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 9 항에 있어서,상기 GST 합금막은 실리콘 및 질소중 적어도 어느 하나로 도우핑된 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 돌출부는 적어도 100Å의 두께를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 11 항에 있어서,상기 두께는 300Å 내지 600Å의 범위인 것을 특징으로 하는 반도체 기억소자.
- 반도체 기판 상에 배치되되, 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는 몰딩막;상기 돌출부 상에 배치된 상변화 물질 패턴;상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽이 접하는 영역을 덮는 산소 장벽막; 및상기 상변화 물질 패턴에 전기적으로 접속된 하부전극을 포함하되, 상기 하부전극은 상기 돌출부를 관통하여 연장된 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 상변화 물질 패턴 상에 배치된 상부전극을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 15 항에 있어서,상기 상부전극 상의 하드 마스크를 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 16 항에 있어서,상기 산소 장벽막은 상기 상부전극 및 상기 상변화 물질 패턴을 덮는 것을 특징으로 하는 반도체 기억소자.
- 제 17 항에 있어서,상기 산소 장벽막은 상기 상부전극의 상부면 상에 배치된 제1 부분 및 상기 상변화 물질 패턴의 측벽을 덮는 제2 부분을 포함하되, 상기 제1 부분은 상기 제2 부분보다 두꺼운 것을 특징으로 하는 반도체 기억소자.
- 제 18 항에 있어서,상기 제2 부분의 두께는 300Å과 동일하거나 그 보다 두꺼운 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 산소 장벽막은 하부 산소 장벽막 및 상부 산소 장벽막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 20 항에 있어서,상기 하부 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 물질막이고, 상기 상부 산소 장벽막은 350℃ 이상의 온도에서 플라즈마 CVD 공정 또는 저압 CVD 공정을 사용하여 형성된 물질막인 것을 특징으로 하는 반도체 기억소자.
- 제 21 항에 있어서,상기 하부 산소 장벽막은 질화막을 포함하고, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 22 항에 있어서,상기 질화막은 실리콘 질화막 또는 실리콘 산질화막을 포함하고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 20 항에 있어서,상기 하부 산소 장벽막은 상기 돌출부의 측벽 및 상기 상변화 물질 패턴의 측벽을 덮는 스페이서 형태를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 20 항에 있어서,상기 하부 산소 장벽막 및 상기 상부 산소 장벽막 사이의 스트레스 완충막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 25 항에 있어서,상기 스트레스 완충막은 실리콘 산화막인 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 산소 장벽막은 단일 질화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 27 항에 있어서,상기 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 실리콘 질화막 또는 실리콘 산질화막인 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 상변화 물질 패턴의 측벽은 상기 돌출부의 측벽과 자기정렬된 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 상변화 물질 패턴은 칼코게나이드 물질막인 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 반도체 기판 상에 형성된 스위칭 트랜지스터;상기 스위칭 트랜지스터 상에 배치된 층간절연막; 및상기 층간절연막을 관통하여 상기 스위칭 트랜지스터 및 상기 하부전극에 전기적으로 접속된 도전성 패드를 더 포함하되, 상기 몰딩막의 상기 돌출부는 상기 도전성 패드의 상부에 위치하는 것을 특징으로 하는 반도체 기억소자.
- 제 31 항에 있어서,상기 스위칭 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 포함하되, 상기 도전성 패드는 상기 드레인 영역에 전기적으로 접속된 것을 특징으로 하는 반도체 기억소자.
- 제 32 항에 있어서,상기 층간절연막 내에 배치된 공통 소스 라인을 더 포함하되, 상기 공통 소오스 라인은 상기 소오스 영역에 전기적으로 접속된 것을 특징으로 하는 반도체 기억소자.
- 제 32 항에 있어서,상기 소오스/드레인 영역들 및/또는 상기 게이트 전극 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 몰딩막은 실리콘 산화막보다 높은 열전도도를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 35 항에 있어서,상기 몰딩막은 실리콘 산질화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 기억소자.
- 제 13 항에 있어서,상기 하부전극의 측벽을 둘러싸는 콘택 스페이서를 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 37 항에 있어서,상기 콘택 스페이서는 내부 콘택 스페이서 및 외부 콘택 스페이서를 포함하되, 상기 외부 콘택 스페이서는 상기 내부 콘택 스페이서를 둘러싸는 것을 특징으로 하는 반도체 기억소자.
- 메모리 셀 영역 및 주변회로 영역을 갖는 반도체 기판;상기 메모리 셀 영역 내의 상기 반도체 기판에 형성되되, 제1 소오스/드레인 영역들, 제1 폭을 갖는 제1 게이트 전극과 아울러서 상기 제1 게이트 전극 및 상기 기판 사이의 제1 게이트 절연막을 구비하는 제1 트랜지스터;상기 제1 트랜지스터를 갖는 기판 상에 형성되되, 그 것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖고 상기 돌출부는 상기 메모리 셀 영역 내에 위치하는 몰딩막;상기 돌출부와 접하는 상변화 물질 패턴;상기 상변화 물질 패턴에 전기적으로 접속된 하부전극;상기 상변화 물질 패턴에 전기적으로 접속된 상부전극;상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽을 덮는 산소 장벽막; 및상기 주변회로 영역 내의 상기 반도체기판에 형성된 제2 트랜지스터를 포함하되, 상기 제2 트랜지스터는 제2 소오스/드레인 영역들, 제2 폭을 갖는 제2 게이트 전극과 아울러서 상기 제2 게이트 전극 및 상기 기판 사이의 제2 게이트 절연막을 구비하고 상기 제2 폭은 상기 제1 폭과 다른 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 제2 폭은 상기 제1 폭보다 적어도 1.5배 큰 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 돌출부의 측벽은 상기 상변화 물질 패턴의 측벽과 자기정렬된 것을 특징으로 하는 반도체 기억소자.
- 제 41 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두꺼운 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 상변화 물질 패턴은 칼코게나이드 물질막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 산소 장벽막은 하부 산소 장벽막 및 상부 산소 장벽막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 45 항에 있어서,상기 하부 산소 장벽막은 질화막을 포함하고, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 46 항에 있어서,상기 질화막은 실리콘 질화막 또는 실리콘 산질화막을 포함하고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 45 항에 있어서,상기 하부 산소 장벽막은 상기 돌출부의 측벽 및 상기 상변화 물질 패턴의 측벽을 덮는 스페이서 형태를 갖는 것을 특징으로 하는 반도체 기억소자.
- 제 45 항에 있어서,상기 하부 산소 장벽막 및 상기 상부 산소 장벽막 사이의 스트레스 완충막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 49 항에 있어서,상기 스트레스 완충막은 실리콘 산화막인 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 산소 장벽막은 단일 질화막을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 51 항에 있어서,상기 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 실리콘 질화막 또는 실리콘 산질화막인 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 산소 장벽막은 상기 상부 전극의 상부면 상에 배치된 제1 부분 및 상기 상변화 물질 패턴의 측벽을 덮는 제2 부분을 포함하되, 상기 제1 부분은 상기 제2 부분보다 두꺼운 것을 특징으로 하는 반도체 기억소자.
- 제 39 항에 있어서,상기 제1 및 제2 소오스/드레인 영역들 및/또는 상기 제1 및 제2 게이트 전극들 상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 상변화 기억소자를 갖는 전자 시스템에 있어서, 상기 상변화 기억소자는집적회로 기판 상에 형성되되, 그것의 상부면으로부터 수직 방향으로 연장된 돌출부를 갖는 몰딩막;상기 돌출부와 접하는 상변화 물질 패턴; 및상기 상변화 물질 패턴에 전기적으로 접속된 하부전극을 포함하는 전자 시스템.
- 제 55 항에 있어서,상기 상변화 물질 패턴은 상기 돌출부를 관통하도록 연장된 국한된 형태를 갖는 것을 특징으로 하는 전자 시스템.
- 제 55 항에 있어서,상기 상변화 물질 패턴의 측벽 및 상기 돌출부의 측벽이 접하는 영역을 덮는 산소 장벽막을 더 포함하는 것을 특징으로 하는 전자 시스템.
- 제 57 항에 있어서,상기 산소 장벽막은 하부 산소 장벽막 및 상부 산소 장벽막을 포함하는 것을 특징으로 하는 전자 시스템.
- 제 58 항에 있어서,상기 하부 산소 장벽막은 질화막을 포함하고, 상기 상부 산소 장벽막은 질화막 또는 금속 산화막을 포함하는 것을 특징으로 하는 전자 시스템.
- 제 59 항에 있어서,상기 질화막은 실리콘 질화막 또는 실리콘 산질화막을 포함하고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막을 포함하는 것을 특징으로 하는 전자 시스템.
- 제 58 항에 있어서,상기 하부 산소 장벽막은 상기 돌출부의 측벽 및 상기 상변화 물질 패턴의 측벽을 덮는 스페이서 형태를 갖는 것을 특징으로 하는 전자 시스템.
- 제 58 항에 있어서,상기 하부 산소 장벽막 및 상기 상부 산소 장벽막 사이의 스트레스 완충막을 더 포함하는 것을 특징으로 하는 전자 시스템.
- 제 62 항에 있어서,상기 스트레스 완충막은 실리콘 산화막인 것을 특징으로 하는 전자 시스템.
- 제 57 항에 있어서,상기 산소 장벽막은 단일 질화막을 포함하는 것을 특징으로 하는 전자 시스템.
- 제 64 항에 있어서,상기 산소 장벽막은 350℃ 이하의 온도에서 플라즈마 CVD 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성된 실리콘 질화막 또는 실리콘 산질화막인 것을 특징으로 하는 전자 시스템.
- 제 55 항에 있어서,상기 상변화 물질 패턴은 칼코게나이드 물질막인 것을 특징으로 하는 전자 시스템.
- 제 66 항에 있어서,상기 칼코게나이드 물질막은 GST(GeSbTe) 합금막인 것을 특징으로 하는 전자 시스템.
- 반도체 기판을 준비하고,상기 반도체 기판 상에 몰딩막을 형성하고,상기 몰딩막 내에 하부전극을 형성하고,상기 하부전극과 접하는 상변화 물질막을 형성하고,상기 상변화 물질막을 패터닝하고 상기 몰딩막의 상부를 식각하여 상기 식각된 몰딩막의 상부면으로부터 수직 방향으로 연장된 돌출부 및 상기 돌출부와 접하는 상변화 물질 패턴을 형성하고,상기 상변화 물질 패턴을 덮는 산소 장벽막을 형성하는 것을 포함하는 반도 체 기억소자의 제조방법.
- 제 68 항에 있어서,상기 산소 장벽막은 단일 질화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 69 항에 있어서,상기 단일 질화막은 350℃ 보다 낮은 온도에서 실리콘 질화막 또는 실리콘 산질화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 70 항에 있어서,상기 단일 질화막은 플라즈마 CVD 공정 또는 원자층 증착 공정을 사용하여 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 70 항에 있어서,상기 단일 질화막을 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축(densification)시키는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 68 항에 있어서, 상기 산소 장벽막을 형성하는 것은상기 상변화 물질 패턴을 구비하는 기판 상에 하부 산소 장벽막을 형성하고,상기 하부 산소 장벽막 상에 상부 산소 장벽막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 73 항에 있어서,상기 하부 산소 장벽막은 350℃ 보다 낮은 온도에서 실리콘 질화막 또는 실리콘 산질화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 74 항에 있어서,상기 하부 산소 장벽막을 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축(densification)시키는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 73 항에 있어서,상기 하부 산소 장벽막을 이방성 식각하여 상기 상변화 물질 패턴의 측벽 및 상기 몰딩막의 측벽을 덮는 스페이서 형태의 하부 산소 장벽막 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 76 항에 있어서,상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴을 열처리 기술 또는 플라즈마 처리 기술을 사용하여 응축(densification)시키는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 76 항에 있어서,상기 스페이서 형태의(spacer-shaped) 하부 산소 장벽막 패턴을 갖는 기판 상에 스트레스 완충막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 78 항에 있어서,상기 스트레스 완충막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 73 항에 있어서,상기 하부 산소 장벽막을 갖는 기판 상에 스트레스 완충막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 80 항에 있어서,상기 스트레스 완충막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 73 항에 있어서,상기 상부 산소 장벽막은 질화막 또는 금속 산화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 82 항에 있어서,상기 질화막은 실리콘 질화막 또는 실리콘 산질화막으로 형성하고, 상기 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 지르코늄 산화막, 하프니움 산화막 또는 란타늄 산화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102005025209A DE102005025209B4 (de) | 2004-05-27 | 2005-05-25 | Halbleiterspeicherbauelement, elektronisches System und Verfahren zur Herstellung eines Halbleiterspeicherbauelements |
| JP2005156360A JP2005340837A (ja) | 2004-05-27 | 2005-05-27 | 酸素障壁膜で覆われた相変化記憶素子を有する半導体素子、これを用いる電子システム及びこれを製造する方法 |
| US11/139,283 US7482616B2 (en) | 2004-05-27 | 2005-05-27 | Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same |
| US12/338,814 US8026543B2 (en) | 2004-05-27 | 2008-12-18 | Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20040037965 | 2004-05-27 | ||
| KR1020040037965 | 2004-05-27 | ||
| KR1020040105905 | 2004-12-14 | ||
| KR20040105905 | 2004-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060045790A true KR20060045790A (ko) | 2006-05-17 |
| KR100675278B1 KR100675278B1 (ko) | 2007-01-26 |
Family
ID=37149367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050031662A KR100675278B1 (ko) | 2004-05-27 | 2005-04-15 | 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100675278B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781550B1 (ko) * | 2006-11-08 | 2007-12-03 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 파이어링 방법 |
| KR100880667B1 (ko) * | 2006-04-19 | 2009-01-30 | 키몬다 아게 | 개선된 균질성을 위해 측벽 스페이서를 갖는 메모리 셀 |
| US7576011B2 (en) | 2006-12-28 | 2009-08-18 | Hynix Semiconductor Inc. | Method of forming contact plug in semiconductor |
| WO2014014639A1 (en) * | 2012-07-18 | 2014-01-23 | Micron Technology, Inc. | Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells |
| US9577188B2 (en) | 2013-05-23 | 2017-02-21 | Micron Technology, Inc. | Semiconductor constructions and methods of forming memory cells |
| KR20200047300A (ko) * | 2018-10-23 | 2020-05-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스에 대한 비아 랜딩 향상 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102375588B1 (ko) | 2017-07-06 | 2022-03-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2005
- 2005-04-15 KR KR1020050031662A patent/KR100675278B1/ko active IP Right Grant
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880667B1 (ko) * | 2006-04-19 | 2009-01-30 | 키몬다 아게 | 개선된 균질성을 위해 측벽 스페이서를 갖는 메모리 셀 |
| KR100781550B1 (ko) * | 2006-11-08 | 2007-12-03 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 파이어링 방법 |
| US7746688B2 (en) | 2006-11-08 | 2010-06-29 | Samsung Electronics Co., Ltd. | PRAM and method of firing memory cells |
| US7576011B2 (en) | 2006-12-28 | 2009-08-18 | Hynix Semiconductor Inc. | Method of forming contact plug in semiconductor |
| WO2014014639A1 (en) * | 2012-07-18 | 2014-01-23 | Micron Technology, Inc. | Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells |
| US8853665B2 (en) | 2012-07-18 | 2014-10-07 | Micron Technology, Inc. | Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells |
| US9245927B2 (en) | 2012-07-18 | 2016-01-26 | Micron Technology, Inc. | Semiconductor constructions, memory cells and memory arrays |
| US9577188B2 (en) | 2013-05-23 | 2017-02-21 | Micron Technology, Inc. | Semiconductor constructions and methods of forming memory cells |
| KR20200047300A (ko) * | 2018-10-23 | 2020-05-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스에 대한 비아 랜딩 향상 |
| US11785862B2 (en) | 2018-10-23 | 2023-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via landing enhancement for memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100675278B1 (ko) | 2007-01-26 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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|
| FPAY | Annual fee payment |
Payment date: 20140103 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 14 |