WO2007102483A1 - 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 - Google Patents

不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 Download PDF

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WO2007102483A1
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electrode layer
nonvolatile memory
thin film
metal oxide
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PCT/JP2007/054277
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Yoshio Kawashima
Takeshi Takagi
Takumi Mikawa
Zhiqiang Wei
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Matsushita Electric Industrial Co., Ltd.
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    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • Nonvolatile memory element nonvolatile memory device, and manufacturing method thereof
  • the present invention relates to a nonvolatile memory element that stores data using a material whose resistance value reversibly changes when an electrical pulse is applied, a nonvolatile memory device, and a manufacturing method thereof.
  • FIG. 21 is a cross-sectional view of a principal part showing a configuration of a first conventional example of such a nonvolatile memory element (see, for example, Patent Document 1).
  • a transistor 160 and a nonvolatile memory part 200 are formed on the main surface of a substrate 110.
  • the transistor 160 constitutes a circuit that controls conduction to the bit line of the nonvolatile memory unit 200, and is constituted by a source region 120, a drain region 130, a gate insulating film 140, and a gate electrode 150.
  • the nonvolatile memory unit 200 includes a lower electrode 170 connected to the drain region 130, a variable resistance material layer 180 whose resistance is reversibly changed by a voltage pulse or a current pulse, and an upper electrode 190. Further, the transistor 160 and the nonvolatile memory portion 200 formed on the substrate 110 are covered with an interlayer insulating layer 210, and the upper electrode 190 is connected to the electrode wiring 220.
  • variable resistance material layer 180 Materials constituting the variable resistance material layer 180 include nickel oxide (NiO), vanadium oxide (VO 2), zinc oxide (ZnO), niobium oxide (Nb 2 O 3), titanium oxide ( TiO
  • Transition metal oxides such as show a specific resistance value when a voltage or current exceeding a threshold is applied, and the resistance value of the transition metal oxide remains until a new voltage or current is applied. Wei It is known to continue to hold.
  • FIG. 22A is a perspective view showing a configuration of a second conventional example of such a nonvolatile memory element (see, for example, Patent Document 2)
  • FIG. 22B is a cross-sectional view of FIG. 22A. It is sectional drawing which shows the cross section along a line.
  • the first conventional example shown in FIG. 21 has a configuration of a one-transistor Z1 nonvolatile storage unit
  • the second conventional example shown in FIGS. 22A and 22B has a node line and a bit line. This is a cross-point type with an active layer interposed at the intersection (solid intersection).
  • a lower electrode 240 is formed on a substrate 230, and an active layer 250 is formed thereon.
  • An upper electrode 260 is formed on the active layer 250 so as to be orthogonal to the lower electrode 240.
  • the area where the lower electrode 240 and the upper electrode 260 intersect three-dimensionally is the storage area 270, and the lower electrode 240 and the upper electrode 260 function as word lines or bit lines, respectively.
  • the storage area 270 is an area shown for convenience, and its composition is exactly the same as other areas.
  • As the material of the substrate 230 amorphous, polycrystalline or single crystal such as LaAlO, Si, TiN or the like is used.
  • the material of the lower electrode 240 is YBCO (YBa Cu 2 O 3), and the material of the active layer 250 is a material whose resistance changes in response to an applied electric signal.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-363604
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-68984
  • the variable resistance layer whose resistance value reversibly changes with voltage or current is formed in a region sandwiched between the upper electrode and the lower electrode.
  • the periphery of the variable resistance layer is surrounded by an interlayer insulating layer (for example, a silicon dioxide film) usually used for a semiconductor device.
  • an interlayer insulating layer for example, a silicon dioxide film
  • the resistance change material in the region other than between the upper electrode and the lower electrode is removed by etching, the side wall portion of the variable resistance layer in the region remaining between the electrodes is damaged, and the electrical characteristics and resistance change Characteristics are likely to deteriorate ⁇ .
  • the second conventional example includes all the cross points between the lower electrode and the upper electrode.
  • the active layer (same as the variable resistance layer) is formed, and the storage area is not damaged.
  • crosstalk between adjacent crosspoints is likely to occur, which is a limitation on the large capacity.
  • the present invention solves the above-described conventional problems.
  • the nonvolatile memory element that can be further miniaturized and improves the stability of the variable resistance layer, and the nonvolatile memory including the nonvolatile memory element It is an object of the present invention to provide a storage device and a manufacturing method thereof.
  • the nonvolatile memory element of the present invention includes a lower electrode layer, an upper electrode layer formed above the lower electrode layer, the lower electrode layer, and the upper electrode layer.
  • a metal oxide thin film layer formed between the lower electrode layer and the metal oxide thin film layer.
  • a resistance value of the metal oxide thin film layer is increased or decreased by an electric pulse applied between the lower electrode layer and the upper electrode layer.
  • a first region, and a second region that is disposed around the first region has a higher oxygen content than the first region, and includes the lower electrode layer and the upper electrode layer. At least a part of the first region is arranged so as to overlap with the thickness direction force of the first region.
  • the metal oxide thin film layer preferably also has a transition metal oxide material strength.
  • the first region and the second region have the same elemental force. With such a configuration, the second region having a higher oxygen content than the first region can be easily formed.
  • the nonvolatile memory element when the electrical resistance is applied between the lower electrode layer and the upper electrode layer, the resistance value of the first region increases.
  • the second region is preferably configured such that its resistance value is greater than the resistance value of the first region.
  • the metal oxide thin film layer may be composed of an iron oxide thin film
  • the first region may be composed of triiron tetroxide (Fe 2 O 3).
  • the second region may be made of iron trioxide iron (Fe 2 O 3). to this As a result, the change characteristic of the resistance value of the first region is stabilized, and the second region can be made almost of an insulator.
  • the nonvolatile memory device of the present invention includes a substrate, a plurality of first electrode wirings formed in parallel to each other on the substrate, and the main electrode of the substrate above the plurality of first electrode wirings.
  • a plurality of second electrode wirings formed in a plane parallel to the plane and parallel to each other and three-dimensionally intersecting the plurality of first electrode wirings; and the plurality of first electrode wirings
  • a plurality of nonvolatile memory elements arranged in a matrix corresponding to each of the three-dimensional intersections of the plurality of second electrode wirings, and each of the nonvolatile memory elements includes a lower electrode layer and An upper electrode layer formed above the lower electrode layer, and a metal oxide thin film layer formed between the lower electrode layer and the upper electrode layer, the metal oxide thin film layer comprising: Resisted by an electric pulse applied between the lower electrode layer and the upper electrode layer Including a first region in which the amount of oxygen increases or decreases, a second region that is disposed around the first region, has a higher oxygen content than the first
  • the metal oxide thin film layer of the plurality of adjacent nonvolatile memory elements may be formed continuously. With such a configuration, a process for physically separating the metal oxide thin film layer becomes unnecessary.
  • each of the metal oxide thin film layers included in the nonvolatile memory element is viewed from the thickness direction of the metal oxide thin film layer.
  • the metal oxide thin film layer having an outer shape larger than the intersecting region and included in the adjacent nonvolatile memory element may be separated.
  • connection electrode layer may be formed between the first region and the upper electrode layer.
  • each of the nonvolatile memory elements may further comprise a semiconductor integrated circuit electrically connected to the lower electrode layer and the upper electrode layer.
  • each of the nonvolatile memory elements included in the nonvolatile memory device according to the invention further includes a rectifier element electrically connected to the lower electrode layer or the upper electrode layer. May be.
  • the method for manufacturing a nonvolatile memory element of the present invention is formed between a lower electrode layer, an upper electrode layer formed above the lower electrode layer, and the lower electrode layer and the upper electrode layer.
  • the metal oxide thin film layer is provided between the lower electrode layer and the upper electrode layer by performing at least one of heating and plasma treatment in an atmosphere containing oxygen.
  • a first region in the metal oxide thin film layer whose resistance value is increased or decreased by an electric pulse and a periphery of the first region, and the oxygen content is higher than that in the first region.
  • the method for manufacturing a nonvolatile memory device includes a substrate, a plurality of first electrode wirings formed in parallel to each other on the substrate, and the plurality of first electrode wirings above the plurality of first electrode wirings.
  • a plurality of second electrode wirings formed parallel to each other in a plane parallel to the main surface of the substrate and three-dimensionally intersecting with the plurality of first electrode wirings;
  • a plurality of nonvolatile memory elements arranged in a matrix corresponding to each of the three-dimensional intersections with the plurality of second electrode wirings, and each of the nonvolatile memory elements includes a lower electrode layer, An upper electrode layer formed above the lower electrode layer, and a metal oxide thin film layer formed between the lower electrode layer and the upper electrode layer, and in each intersection region of the three-dimensional intersection
  • the first electrode wiring constitutes the lower electrode layer;
  • the second electrode wiring forms the upper electrode layer, the step of forming the plurality of first electrode wirings on the substrate, and the plurality of first electrode wirings A step of forming the metal oxide thin film layer; and at least one of heating and plasma treatment in an atmosphere containing oxygen with respect to the metal oxide thin film layer.
  • the heating and the protective film formed on the surface of the metal oxide thin film layer in the intersection region as a mask may be formed in the outer peripheral region of the metal oxide thin film layer covered with the protective film by performing at least one of plasma treatments.
  • the heating and heating may be performed using a protective film formed on the surface of the metal oxide thin film layer in the intersection region as a mask.
  • the second region may be formed in the metal oxide thin film layer portion outside the region covered with the protective film by performing at least one of plasma treatments.
  • the protective film is a connection electrode layer formed between the first region and the upper electrode layer. May be.
  • the method for manufacturing a nonvolatile memory device further includes a step of forming a semiconductor integrated circuit electrically connected to the lower electrode layer and the upper electrode layer on the substrate. Also good.
  • FIG. 1A is a perspective view schematically showing a configuration of a main part of a storage unit of a nonvolatile storage element according to a first embodiment of the present invention.
  • FIG. 1B Sectional view showing a section along line IB-IB in Fig. 1A
  • FIG. 1A Sectional view showing a specific configuration of the nonvolatile memory element according to Embodiment 1 of the present invention
  • [2B] A plan view schematically showing a specific configuration of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3A Sectional view showing the steps of the method of manufacturing the nonvolatile memory element according to the first embodiment of the present invention.
  • FIG. 3D is a cross-sectional view showing a process of the method for manufacturing the nonvolatile memory element according to the first embodiment of the present invention.
  • ⁇ 4A A perspective view schematically showing a configuration of the main part of the memory unit of the nonvolatile memory element according to Modification 1 of the first embodiment of the present invention.
  • FIG. 4B A sectional view showing a section taken along line IVB-IVB in FIG. 4A.
  • ⁇ 6A A perspective view schematically showing a configuration of the main part of the memory unit of the nonvolatile memory element according to Modification 2 of the first embodiment of the present invention.
  • FIG. 6B Sectional view showing a section along line VIB-VIB in FIG. 6A
  • FIG. 8A is a perspective view schematically showing a configuration of a main part of a nonvolatile memory device according to a second embodiment of the present invention.
  • FIG. 8B is a cross-sectional view showing a cross section taken along line VIIIB-VIIIB in FIG. 8A
  • FIG. 8C A cross-sectional view schematically showing a configuration of a main part of the nonvolatile memory device according to the modification of the second embodiment of the present invention.
  • [9A] A plan view showing the steps of the method of manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 9D is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 10A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 10B Cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 10C is a plan view showing a process of the method for manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 10D is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 11A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to a second embodiment of the present invention.
  • FIG. 12A A perspective view schematically showing a configuration of a main part of the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 12B A cross-sectional view showing a cross-section along the ⁇ - ⁇ line in FIG. 12A
  • FIG. 13A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to a third embodiment of the present invention.
  • [13B] Cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 13C is a plan view showing a process of the method for manufacturing the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 13D is a cross-sectional view showing a step of the method of manufacturing the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 14A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 14C is a plan view showing a process of the method for manufacturing the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 14D is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 15A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to a modification of the third embodiment of the present invention.
  • FIG. 15B is a cross-sectional view showing a process of the method for manufacturing the nonvolatile memory device according to the modification of the third embodiment of the present invention.
  • FIG. 15C is a plan view showing a process of the method for manufacturing a nonvolatile memory device according to the modification of the third embodiment of the present invention.
  • FIG. 15D is a cross-sectional view showing a process of the method for manufacturing the nonvolatile memory device according to the modification of the third embodiment of the present invention.
  • FIG. 16A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to a modification of the third embodiment of the present invention.
  • FIG. 16B is a cross-sectional view showing the steps of the method for manufacturing the nonvolatile memory device according to the modification of the third embodiment of the present invention.
  • FIG. 17A A perspective view schematically showing a configuration of a main part of the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 17B is a cross-sectional view showing a cross section taken along line XVIIB-XVIIB in FIG. 17A.
  • FIG. 18A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 18B is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 18C is a plan view showing a process of the method for manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 18D is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 19A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 19B is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 19C is a plan view showing a process of the method for manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 19D is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 20A is a plan view showing a process of a method for manufacturing a nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 20B is a cross-sectional view showing the steps of the method of manufacturing the nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 21 is a fragmentary cross-sectional view showing the configuration of the nonvolatile memory element in the first conventional example.
  • FIG. 22A is a perspective view showing a configuration of a nonvolatile memory element in a second conventional example.
  • FIG. 22B A cross-sectional view showing a cross-section along the ⁇ - ⁇ line in FIG. 22A.
  • FIG. 1A is a perspective view schematically showing a configuration of a main part of a storage unit of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 1B is a cross-sectional view taken along line IB-IB in FIG. 1A. It is sectional drawing which shows the cross section along.
  • the nonvolatile memory element 1A of the present invention includes a lower electrode layer 2 and an upper electrode layer 4 formed above the lower electrode layer 2.
  • a metal oxide thin film layer 3 is formed between the lower electrode layer 2 and the upper electrode layer 4.
  • the metal oxide thin film layer 3 includes a first region 3a and a second region 3b provided so as to surround the outer periphery of the first region 3a. That is, the inner region of the metal oxide thin film layer 3 corresponds to the first region 3a, and the outer peripheral region corresponds to the second region 3b.
  • the region indicated by reference numeral 102 is the first region 3a
  • the region indicated by reference numeral 103 is the second. Region 3b.
  • the first region 3a functions as a variable resistance layer whose resistance value is increased or decreased by an electric pulse applied between the lower electrode layer value 2 and the upper electrode layer 4.
  • the second region 3b is configured to have a higher oxygen content or composition ratio than the first region 3a.
  • the second region 3b may have a structure in which the content of oxygen increases in a gradient as the region force in contact with the first region 3a is also directed toward the outer periphery.
  • the lower electrode layer 2 and the upper electrode layer 4 and the first region 3a of the metal oxide thin film layer 3 are arranged so as to overlap each other when viewed from the thickness direction of the first region 3a.
  • Example shown in Figure 1A and Figure 1B In plan view, the entire region of the first region 3a overlaps the lower electrode layer 2 and the upper electrode layer 4.
  • the present invention is not limited to such an embodiment. At least a partial force of the first region 3a, as viewed from the thickness direction of the first region 3a, the lower electrode layer 2 and the upper electrode layer 4 Overlapping! /, If you can! /
  • FIG. 2A is a cross-sectional view showing a specific configuration of the nonvolatile memory element 1A according to the first embodiment of the present invention
  • FIG. 2B is a plan view schematically showing the same configuration. is there. Normally, a large number of memory elements are formed on the substrate, but only one memory element is shown here for simplification of the drawing. In addition, some parts are enlarged for easy understanding.
  • the nonvolatile memory element 1A of the present embodiment is formed on a substrate 5 such as a silicon semiconductor on which a semiconductor integrated circuit is formed.
  • a wiring pattern 6 is formed on the substrate 5, and a lower electrode layer 2 is formed on the wiring pattern 6.
  • a metal oxide thin film layer 3 is formed on the lower electrode layer 2, and an upper electrode layer 4 is formed on the metal oxide thin film layer 3.
  • An insulating layer 7 is formed so as to cover the wiring pattern 6, the lower electrode layer 2, the metal oxide thin film layer 3 and the upper electrode layer 4.
  • a wiring pattern 8 is formed on the upper surface of the insulator layer 7.
  • a contact 8a is formed so as to penetrate the insulator layer 7, and the upper electrode layer 4 is connected to the wiring pattern 8 by the contact 8a.
  • the metal oxide thin film layer 3 is provided so as to surround the first region 3a and the outer periphery of the first region 3a, and has a higher oxygen content than the first region 3a. 2 regions 3b.
  • the first region 3a is composed of a variable resistance layer whose resistance value is increased or decreased by an electric pulse applied between the lower electrode layer 2 and the upper electrode layer 4.
  • the second region 3b may have a structure in which the region force in contact with the first region 3a is also directed toward the outer peripheral direction so that the oxygen content increases in a gradient manner.
  • the metal oxide thin film layer 3 is made of a transition metal oxide material, specifically, an iron oxide thin film, and the first region 3a is triiron tetroxide (Fe 2 O 3).
  • the material of the first region 3a is triiron tetroxide (Fe 2 O 3).
  • the resistance value increases as the oxygen content X increases, such as NiO or TiO.
  • Transfer metal oxide materials can be used.
  • the semiconductor integrated circuit 60 formed on the substrate 5 and the nonvolatile memory element 1A are electrically connected. More specifically, the semiconductor integrated circuit 60 and the lower electrode layer 2 and the upper electrode layer 4 of the nonvolatile memory element 1A are electrically connected.
  • a first predetermined electric pulse (current pulse or voltage pulse) is applied between the lower electrode layer 2 and the upper electrode layer 4.
  • this electric pulse is applied to the first region 3 a of the metal oxide thin film layer 3 disposed between the lower electrode layer 2 and the upper electrode layer 4.
  • the first region 3a of the metal oxide thin film layer 3 has the first predetermined resistance value and maintains that state.
  • a second predetermined electric pulse is applied between the lower electrode layer 2 and the upper electrode layer 4
  • the resistance value of the first region 3a of the metal oxide thin film layer 3 is determined. Becomes the second predetermined resistance value and maintains that state.
  • the first predetermined resistance value and the second predetermined resistance value are associated with, for example, two values of binary data, for example.
  • binary data can be written to the nonvolatile memory element 1A by applying the first or second predetermined electrical pulse to the first region 3a of the metal oxide thin film layer 3. Further, by supplying a voltage or current that does not change the resistance value of the first region 3a of the metal oxide thin film layer 3 to the nonvolatile memory element 1A and detecting the resistance value, the nonvolatile memory element 1A Binary data written to memory element 1A can be read.
  • the first region 3a of the metal oxide thin film layer 3 disposed between the lower electrode layer 2 and the upper electrode layer 4 functions as a storage unit.
  • the direction force oxygen content of the second region 3b is higher than that of the first region 3a of the metal oxide thin film layer 3. Therefore, the resistance value of the second region 3b is higher than the resistance value of the first region 3a.
  • the second region 3b having a higher resistance value to surround the outer periphery of the first region 3a crosstalk can be suppressed, and the side wall of the metal oxide thin film layer 3 can be suppressed. It is possible to prevent damage etc. . As a result, it is possible to realize a nonvolatile memory element that can prevent deterioration of electrical characteristics.
  • FIGS. 3A to 3E are cross-sectional views showing the steps of the method of manufacturing the nonvolatile memory element 1A according to the first embodiment of the present invention.
  • the lower electrode layer 2, the metal oxide thin film layer 3, and the upper electrode layer 4 are formed in this order on the substrate 5 on which the predetermined wiring pattern 6 is formed.
  • the lower electrode layer 2, the metal oxide thin film layer 3, and the upper electrode layer 4 are referred to as including not only the state of being etched into a predetermined notched shape but also the formed film state.
  • the material of the lower electrode layer 2 and the upper electrode layer 4 for example, aluminum (A1), copper (Cu), platinum (Pt), etc., used in semiconductor elements or conventional nonvolatile memory elements! / An electrode material can be used.
  • the metal oxide thin film layer 3 a transition metal oxide material can be used. Specifically, triiron tetroxide (Fe 2 O 3)
  • a resist film 9 having a predetermined pattern shape is formed by a normal exposure process and development process in order to produce a memory portion.
  • the upper electrode layer 4, the metal oxide resistance thin film layer 3, and the lower electrode layer 2 are etched.
  • a memory portion having a structure in which the metal oxide thin film layer 3 is sandwiched between the lower electrode layer 2 and the upper electrode layer 4 is formed.
  • the resist film 9 is removed. Thereafter, the insulator layer 7 is formed.
  • the side wall force of the metal oxide thin film layer 3 also diffuses active oxygen, oxygen ions or oxygen atoms, and the metal oxide They are combined or taken into the outer peripheral region of the thin film layer 3.
  • the outer peripheral region of the metal oxide thin film layer 3 has an oxygen content or oxygen composition ratio as compared to the inner region where the metal oxide thin film layer 3 remains as it is. growing.
  • Metal here The inner region of the oxide thin film layer 3 becomes the first region 3a, and the outer region becomes the second region 3b.
  • the second region 3b is formed before the insulator layer 7 is formed.
  • the oxygen at the time of forming the insulator layer 7 is The second region 3b may be formed by atmospheric plasma.
  • the plasma treatment is performed in an acid atmosphere, but the present invention is not limited to this. And at least one of the plasma treatments should be done!
  • the process of performing such heating or plasma treatment is referred to as an oxygen treatment process.
  • contact holes are formed in the insulating layer 7 so that the surface force reaches the upper electrode layer 4 by etching using photolithography, and then, the sputtering and photolithography are performed.
  • the wiring pattern 8 is formed in a predetermined position on the surface of the insulator layer 7 so as to fill the contact hole.
  • the wiring pattern 8 connected to the upper electrode layer 4 is formed by the contact 8a filling the contact hole.
  • the wiring patterns 6 and 8 thus formed and the semiconductor integrated circuit formed on the substrate 5 are electrically connected. Therefore, this semiconductor integrated circuit and the lower electrode layer 2 and the upper electrode layer 4 of the nonvolatile memory element 1A are electrically connected.
  • the formation process of the semiconductor integrated circuit is the same as that of the conventional one.
  • the nonvolatile memory element 1 A shown in FIGS. 2A and 2B is manufactured.
  • a nonvolatile memory element having a configuration of a one-transistor Z1 nonvolatile memory unit can be manufactured.
  • the sidewall damage of the metal oxide thin film layer 3 can be prevented, so that electrical deterioration can be prevented.
  • a short circuit failure between the lower electrode layer 2 and the upper electrode layer 4 can be prevented, a nonvolatile memory element 1A having good reproducibility and stable characteristics can be obtained.
  • the process for manufacturing the memory portion of the conventional nonvolatile memory element should be applied with almost no change. Therefore, it is possible to stably obtain a high-performance and inexpensive nonvolatile memory element.
  • the ratio of the amount of oxygen to metal is 1.33 in the first region 3a, but is 1.5 in the second region 3b.
  • the spread width of the second region 3b (the width of the region 103 in FIG. 1B) is about 30 nm to 150 nm from the electrode end of the upper electrode layer 4. This is the range in which the width of the second region 3b can be taken in the case of the present embodiment in which the upper electrode layer 4 and the metal oxide thin film layer 3 have the same width.
  • the width of the upper electrode layer 4 is larger than the width of the metal oxide thin film layer 3, the end force of the metal oxide thin film layer 3 is also about 30 to 150 nm, This is the range that the area 3b can take.
  • FIG. 4A is a perspective view schematically showing the configuration of the main part of the memory unit of the nonvolatile memory element according to Modification 1 of the embodiment, and FIG. 4B is taken along line IVB-IVB in FIG. 4A.
  • FIG. FIG. 5 is a cross-sectional view showing a specific configuration of the nonvolatile memory element 1A according to the first modification.
  • the outer shape in plan view is the upper electrode layer 4, the metal oxide thin film layer 3, and the lower electrode. Layer 2 is increasing in order. Therefore, as shown in FIG. 4B, the side portion of the nonvolatile memory element 1B is formed in a step shape.
  • nonvolatile memory element 1B is the same as that of the nonvolatile memory element 1A, and therefore, the same reference numerals are given and description thereof is omitted.
  • the method of manufacturing the nonvolatile memory element 1B having the shape as described above is the same as the method of manufacturing the nonvolatile memory element 1A described above, except for the following points.
  • the difference from the manufacturing method of the nonvolatile memory element 1A is that, for example, after forming the metal oxide resistance thin film layer 3 in the etching process shown in FIG. 3C, the metal oxide resistance thin film layer 3 is etched into a predetermined pattern shape. Thereafter, the upper electrode layer 4 is formed and etched into a predetermined pattern shape. In this case, the upper electrode layer 4, the metal oxide thin film layer 3, and the lower electrode layer As the second material, it is desirable to select materials that can have different etching conditions.
  • the oxygen treatment step is performed after the formation of the upper electrode layer 4 and before the formation of the insulator layer 7, which is the same as in the case of the nonvolatile memory element 1A of the present embodiment. .
  • FIG. 6A is a perspective view schematically showing a configuration of a main part of the memory unit of the nonvolatile memory element according to Modification 2 of the embodiment, and FIG. 6B is taken along line VIB-VIB in FIG. 6A.
  • FIG. FIG. 7 is a cross-sectional view showing a specific configuration of the nonvolatile memory element according to Modification 2.
  • the outer shape in plan view is that of the metal oxide thin film layer 3 and the lower electrode layer 2.
  • the upper electrode layer 4 is larger than the metal oxide thin film layer 3 and the lower electrode layer 2.
  • nonvolatile memory element 1C is the same as that of the nonvolatile memory element 1 A, and therefore, the same reference numerals are given and description thereof is omitted.
  • the method of manufacturing the nonvolatile memory element 1C having the shape as described above is the same as the method of manufacturing the nonvolatile memory element 1A described above, except for the following points.
  • the difference from the manufacturing method of the nonvolatile memory element 1A is that, for example, after the lower electrode layer 2 and the metal oxide thin film layer 3 are formed in the etching process shown in FIG. 3C, the lower electrode layer 2 and the metal oxide resistor are formed.
  • the thin film layer 3 is etched into a predetermined pattern shape, and then the upper electrode layer 4 is formed and etched into a predetermined pattern shape.
  • the oxygen treatment step is performed in the same manner as the method for manufacturing the nonvolatile memory element 1A, and thereby the second region 3b can be formed.
  • the lower electrode layer 2 provided in the nonvolatile memory element of the present embodiment the metal oxide thin film
  • the outer shapes of the film layer 3 and the upper electrode layer 4 in plan view are not limited to those described above. Therefore, all these outer shapes may be the same or not all, and at least one of them may not be the same.
  • the nonvolatile memory device is of a so-called cross point type in which an active layer is interposed at an intersection (a three-dimensional intersection) between a word line and a bit line.
  • FIG. 8A is a perspective view schematically showing a configuration of a main part of the nonvolatile memory device according to Embodiment 2 of the present invention
  • FIG. 8B is a cross section taken along line VIIIB-VIIIB in FIG. 8A.
  • FIG. 8A and FIG. 8B some components such as the substrate and the interlayer insulating film are omitted.
  • a plurality of first electrode wirings 11 are formed on a substrate (not shown).
  • Each of the plurality of first electrode wirings 11 is formed in an elongated rectangular shape (a strip shape having a constant width and a predetermined length), and in a first plane (not shown) parallel to the main surface of the substrate. Are formed parallel to each other.
  • a plurality of second electrode wirings 13 are formed on the substrate.
  • Each of the plurality of second electrode wirings 13 is formed in an elongated rectangular shape (a strip shape having a constant width and a predetermined length), and is positioned above the first plane and substantially in the first plane.
  • the plurality of first electrode wirings 11 and the plurality of second electrode wirings 13 are perpendicular to each other in a plan view, and are V (three-dimensionally intersecting at right angles).
  • a metal oxide thin film layer 12 is disposed in each of the intersecting regions of the plurality of first electrode wirings 11 and the plurality of second electrode wirings 13. As a result, a memory cell is formed at each of the three-dimensional intersections of the first electrode wiring 11 and the second electrode wiring 13.
  • the first electrode wiring 11 portion in the crossing region (reference numeral 106 in FIG. 8B) of the first electrode wiring 11 and the second electrode wiring 13 forms the lower electrode layer.
  • the second electrode wiring 13 portion constitutes the upper electrode layer.
  • Each of the thin film layers 12 includes a first region 12a and a second region 12b provided so as to surround the outer periphery of the first region 12a. That is, the inner region of the metal oxide thin film layer 12 corresponds to the first region 12a, and the outer peripheral region corresponds to the second region 12b.
  • the region represented by reference numeral 107 is the first region 12a
  • the region represented by reference numeral 108 is the second region 12b.
  • the first region 12a functions as a variable resistance layer whose resistance value is increased or decreased by an electric pulse applied between the lower electrode layer and the upper electrode layer.
  • the second region 12b is configured to have a higher oxygen content or yarn composition ratio than the first region 12a.
  • the second region 12b may have a structure in which the region content in contact with the first region 12a is also directed toward the outer peripheral direction so that the oxygen content increases in a gradient manner.
  • connection electrode layer 14 connected to the second electrode wiring 13 is formed on the metal oxide thin film layer 12 (in FIG. 8A, the connection electrode layer 14 is connected).
  • the electrode layer is omitted.) O
  • the metal oxide thin film layer 12 is electrically connected to the second electrode wiring 13 through the connection electrode layer 14.
  • Lower electrode layer (first electrode wiring 11 portion in intersection region 106) and upper electrode layer (second electrode wiring 13 portion in intersection region 106), and first region of metal oxide thin film layer 12 12a is arranged so as to overlap with the force in the thickness direction of the first region 12a.
  • first region of metal oxide thin film layer 12 12a overlaps the lower electrode layer and the upper electrode layer in plan view.
  • the present invention is not limited to such an embodiment, and at least a part of the first region 12a is viewed from the thickness direction of the first region 12a, and the lower electrode layer and the upper electrode.
  • one of the first electrode wiring 11 and the second electrode wiring 13 functions as a word line, and the other functions as a bit line.
  • the resistance value increases or decreases in the first region 12a functioning as the variable resistance layer by application of the resistance force electric pulse. Information is written or read by such a change in resistance value.
  • the outer peripheral region of the second region 12b has a resistance value substantially close to an insulator. Therefore, the phenomenon in which the first electrode wiring 11 and the second electrode wiring 13 are short-circuited through the side wall portion of the metal oxide thin film layer 12 and the metal oxide thin film layer. 12 side wall damage can be prevented.
  • connection electrode layer 14 and the second electrode wiring 13 (upper electrode layer) and the first electrode wiring 11 and the second electrode wiring 13 are crossed at the intersection region of the first electrode wiring 11 and the second electrode wiring 13.
  • a rectifying element 19 may be provided between the two.
  • the rectifying element 19 is provided between the connection electrode layer 14 and the upper electrode layer.
  • the position where the rectifying element 19 is provided is not limited to this. Should be electrically connected to the pole layer or upper electrode layer! /.
  • the rectifying element 19 can be formed by sequentially depositing metal-semiconductor-metal.
  • a nitrogen-deficient silicon nitride (SiN) film or the like can be used as the semiconductor material.
  • the present invention is not limited to this. If a MIM diode is used as the rectifying element 19, the rectifying element 19 can be formed by sequentially depositing metal-insulator-metal.
  • FIGS. 9A to 9D, FIGS. 10A to 10D, and FIGS. 11A and 11B are diagrams showing steps of the method of manufacturing the nonvolatile memory device 10 according to the second embodiment of the present invention.
  • 9A, 9C, 10A, 10C, and 11A are plan views of the main part of the nonvolatile memory device 10
  • FIGS. 9B, 9D, 10B, 10D, and 1 IB are the first electrodes.
  • FIG. 6 is a cross-sectional view along the wiring 11.
  • the first electrode wiring 11 is formed on the substrate 15 having an insulating layer on at least the surface.
  • the material of the first electrode wiring 11 for example, aluminum (A1), copper (Cu), platinum (Pt), or the like, which is used in semiconductor elements and conventional nonvolatile memory elements can be adopted.
  • the first electrode wiring 11 is formed in an elongated rectangular shape by a photolithography process and an etching process. In the following, the first electrode wiring 11 is referred to including the state when the film is formed, not just the elongated rectangular shape.
  • a metal oxide thin film layer 12 whose resistance value reversibly changes by an electric pulse is formed.
  • a transition metal oxide material specifically an iron oxide iron thin film
  • the first region 3a is made of triiron tetroxide (FeO). is there.
  • the material of the first region 3a is Ni
  • a transition metal oxide material such as O or TiO whose resistance value increases as the oxygen amount X increases can be used.
  • the metal oxide thin film layer 12 is referred to including the state when the film is formed, not just the one that has been etched into a predetermined pattern shape.
  • connection electrode layer 14 is formed on the oxide resistance thin film layer 12. Note that the connection electrode layer 14 is in a state of being etched into a predetermined pattern shape, but hereinafter referred to as the connection electrode layer 14 including the state of film formation.
  • the connection electrode layer 14 may use the same material as the first electrode wiring 11 and the second electrode wiring 13 formed later, or may use a different material, but at least the metal oxide thin film It is necessary to use a material that does not change in quality, such as acidity, even when the layer 12 is exposed to an oxidizing atmosphere. In addition, it is required to be a material having excellent barrier properties against oxygen gas, oxygen atoms, and the like. For this purpose, for example, a laminated structure of an electrode layer excellent in oxygen barrier property and an electrode layer that is not oxidized may be used.
  • a resist film 104 is formed in order to process the metal oxide thin film layer 12 into a predetermined pattern.
  • the resist film 104 is formed in an intersecting region where the first electrode wiring 11 and the second electrode wiring 13 formed in the subsequent steps intersect.
  • the first resist film 104 is used as a mask. Etching is performed except for the connection electrode layer 14 and the metal oxide resistor thin film layer 12 in the intersection region between the electrode wiring 11 and the second electrode wiring 13 to be formed later. This etching can be performed by general dry etching. After the etching is completed, the resist film 104 is removed. Alternatively, the resist film 104 may be removed after the connection electrode layer 14 is etched, and the metal oxide resistance thin film layer 12 may be etched using the connection electrode layer 14 as a mask.
  • the substrate 15 including the metal oxide resistance thin film layer 12 in the intersection region of the first electrode wiring 11 and the second electrode wiring 13 is formed.
  • An insulating layer 16 is formed on the surface.
  • an oxidation treatment process is performed prior to the formation of the insulator layer 16. Specifically, plasma treatment is performed in an acid atmosphere. As a result, active oxygen, oxygen ions, or oxygen atoms diffuse in the side wall force of the metal oxide thin film layer 12 in the region covered with the connection electrode layer 14 shown in FIG. 8B, that is, in the intersecting region 106 in FIG. 8B. The oxide is bonded or taken into the outer peripheral region of the thin film layer 12.
  • the outer peripheral region of the metal oxide thin film layer 12 has a larger oxygen content or oxygen composition ratio than the inner region where the metal oxide thin film layer 12 remains as it is.
  • the inner region of the metal oxide thin film layer 12 here becomes the first region 12a, and the outer region becomes the second region 12b.
  • the second region 12b is formed before the insulator layer 16 is formed.
  • the oxygen at the time of forming the insulator layer 16 is used.
  • the second region 12b may be formed by the atmosphere plasma.
  • the insulating layer 16 on the connection electrode layer 14 is exposed to an exposure process, an etching process, or CMP (Chemical
  • connection electrode layer 14 is exposed by opening by a mechanical polishing process.
  • the second electrode wiring 13 is formed so as to connect to the connection electrode layer 14 and cross the first electrode wiring 11.
  • the second electrode wiring 13 it is also possible to use an electrode material that is used in a semiconductor element or a conventional nonvolatile memory element such as aluminum (A1), copper (Cu), or platinum (Pt). it can.
  • A1 aluminum
  • Cu copper
  • Pt platinum
  • the main part of the storage unit of the nonvolatile storage device 10 of the present embodiment can be manufactured. Further, the first electrode wiring 11 and the second electrode wiring 13 formed as described above and the semiconductor integrated circuit formed on the substrate 15 are electrically connected. As a result, the semiconductor integrated circuit and the lower electrode layer and the upper electrode layer in the nonvolatile memory device 10 are electrically connected.
  • the process for forming the semiconductor integrated circuit is the same as the conventional one.
  • connection electrode layer 14 and the upper electrode layer (the second electrode wiring 13 in the intersecting region of the first electrode wiring 11 and the second electrode wiring 13).
  • the external shape of the portion in plan view is the same, but it is not necessarily the same.
  • the connection electrode layer 14 may be larger, or the second electrode wiring 13 may be larger.
  • the metal oxide thin film layer 12 may be larger than the connection electrode layer 14 and the upper electrode layer, and the size of the metal oxide thin film layer 12 may be larger.
  • the upper electrode layer may be larger.
  • the metal oxide thin film layers of the plurality of nonvolatile memory elements arranged in a matrix are physically separated from each other.
  • the metal oxide thin film layer of each nonvolatile memory element is integrally formed. That is, the metal oxide thin film layer of the plurality of adjacent nonvolatile memory elements in the second embodiment is continuously formed in the third embodiment.
  • FIG. 12A is a perspective view schematically showing a configuration of a main part of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 12B is a cross-sectional view taken along the line ⁇ - ⁇ in FIG. 12A. It is sectional drawing shown. For convenience, some components such as the substrate and the interlayer insulating film are omitted in FIGS. 12A and 12B.
  • the basic A plurality of first electrode wirings 31 are formed on a plate (not shown).
  • the plurality of first electrode wirings 31 are each formed in an elongated rectangular shape, and are formed in parallel to each other in a first plane (not shown) parallel to the main surface of the substrate.
  • a plurality of second electrode wirings 33 are formed on the substrate.
  • Each of the plurality of second electrode wirings 33 is formed in an elongated rectangular shape, and is positioned above the first plane and in a second plane (not shown) substantially parallel to the first plane. They are formed parallel to each other.
  • the plurality of first electrode wirings 31 and the plurality of second electrode wirings 33 are orthogonal to each other (three-dimensionally intersecting at right angles) in plan view.
  • a metal oxide thin film layer 32 is formed between the plurality of first electrode wirings 31 and the plurality of second electrode wirings 33.
  • a memory cell is formed at each of the three-dimensional intersections of the first electrode wiring 31 and the second electrode wiring 33.
  • the first electrode wiring 31 portion in the intersecting region (reference numeral 106 in FIG. 12B) of the first electrode wiring 31 and the second electrode wiring 33 constitutes the lower electrode layer.
  • the second electrode wiring 33 portion constitutes the upper electrode layer.
  • the metal oxide thin film layer 32 portion in the intersection region 106 constitutes the first region 32a
  • the other metal oxide thin film layer 32 portion constitutes the second region 32b.
  • the metal oxide thin film layer 32 includes a plurality of first regions 32a arranged in a matrix and a second region 32b provided so as to surround the outer periphery of the first regions 32a. Will be composed.
  • the first region 32a functions as a variable resistance layer whose resistance value increases or decreases due to an electrical pulse applied between the lower electrode layer and the upper electrode layer.
  • the second region 32b is configured to have an oxygen content or composition ratio larger than that of the first region 32a.
  • the second region 32b may have a structure in which the region force in contact with the first region 32a is also directed toward the outer peripheral direction so that the oxygen content increases in a gradient manner.
  • connection electrode layer 34 connected to the second electrode wiring 33 is formed (note that The connection electrode layer is omitted in Fig. 12A.) O
  • the first region 32a of the metal oxide thin film layer 32 is electrically connected to the second electrode wiring 33 via the connection electrode layer 34. It is connected to the.
  • Lower electrode layer (first electrode wiring 31 portion in intersection region 106) and upper electrode layer (second electrode wiring 33 portion in intersection region 106), and first region of metal oxide thin film layer 32 32a is arranged so as to overlap with the force in the thickness direction of the first region 32a. In the example shown in FIG. 12A and FIG.
  • the entire region of the first region 32a overlaps the lower electrode layer and the upper electrode layer in plan view.
  • the present invention is not limited to such an embodiment. At least a partial force of the first region 32a, as viewed from the thickness direction of the first region 32a, the lower electrode layer and the upper electrode layer If it overlaps with! /
  • one of the first electrode wiring 31 and the second electrode wiring 33 functions as a word line, and the other functions as a bit line.
  • the region sandwiched between the connection electrode layer 34 and the first electrode wiring 31, that is, the first electrode wiring 31 and the second electrode wiring 33 intersect each other.
  • the metal oxide resistance thin film layer 32 in a region that substantially coincides with the intersecting region 106 becomes the first region 32a that functions as a variable resistance layer whose resistance value changes when an electric pulse is applied.
  • the metal oxide resistance thin film layer 32 outside the intersection region 106 is a second region 32b that is substantially an insulating layer.
  • the metal oxide resistance thin film layer 32 is made of a transition metal oxide, specifically, an iron oxide thin film
  • the first region 32a is made of triiron tetroxide (Fe 2 O 3)
  • the second region 32b is triacid
  • the second region 32b contains more oxygen than the first region 32a.
  • a transition metal oxide material whose resistance value increases as the oxygen amount x increases such as NiO and TiO, can be used. If so, NiO, TiO, or the like can be used for the second region 32b.
  • the second region 32b contains oxygen compared to the first region 32a even though the metal oxide resistance thin film layer 32 is continuously formed including the intersection region 106. Since the resistance value is large and almost similar to that of an insulator, the occurrence of crosstalk can be suppressed even when the memory portion is arranged at high density, so that a large-capacity nonvolatile memory element can be manufactured. . On the other hand, since the resistance value of the first region 32a is reversibly changed by an electrical pulse, a memory portion having excellent reliability and excellent characteristics can be obtained.
  • the first A rectifying element 19 that is electrically connected to the electrode wiring 31 or the second electrode wiring 33 may be provided.
  • FIGS. 13A to 13D and FIGS. 14A to 14D are views showing the steps of the method of manufacturing the nonvolatile memory device 30 according to the third embodiment of the present invention.
  • 13C, FIG. 14A, and FIG. 14C are plan views of the main part of the nonvolatile memory device 30, and FIGS. 13B, 13D, 14B, and 14D are cross-sectional views along the first electrode wiring 31.
  • FIG. 13B, 13D, 14B, and 14D are cross-sectional views along the first electrode wiring 31.
  • first electrode wiring 31 is formed on the surface of substrate 15 having an insulating layer on at least the surface. Since the material and manufacturing method of the first electrode wiring 31 are the same as those described in the second embodiment, the description thereof is omitted.
  • the metal oxide thin film layer 32 is formed. Further, the connection electrode layer 34 is formed on the metal oxide thin film layer 32. In the following description, the metal oxide thin film layer 32 and the connection electrode layer 34 are also included, including the state in which the film is formed in addition to the state etched into a predetermined notched shape.
  • the material and manufacturing method of the metal oxide resistance thin film layer 32 are also the same as those in the second embodiment, and a description thereof will be omitted.
  • connection electrode layer 34 may use the same material as the first electrode wiring 31 and the second electrode wiring 33 to be formed later, or may use a different material, but at least a metal oxide. It is necessary to use a material that does not cause alteration such as oxidation even when the thin film layer 32 is exposed to an atmosphere for oxidation treatment. In addition, it is required to be a material with excellent barrier properties against oxygen gas, oxygen atoms, and the like. For this purpose, for example, a laminated structure of an electrode layer excellent in oxygen-nore and an electrode layer that is not oxidized. Next, the connection electrode layer 34 is etched using the resist film 104 as a mask.
  • the metal oxide resistance thin film layer 32 is subjected to oxygen treatment using the connection electrode layer 34 as a mask, and then the insulator layer 36 is formed.
  • This oxygen treatment process increases the oxygen content in the metal oxide resistance thin film layer 32 outside the region covered with the connection electrode layer 34, and as a result, the second region 32b close to the insulator is formed. It is formed.
  • This oxygen treatment step is performed by at least one of heating and plasma treatment in an atmosphere containing oxygen, as in the other embodiments described above.
  • the connection electrode layer 34 serves as a mask, the metal oxide resistance thin film layer 32 below the connection electrode layer 34 is not changed by the oxygen treatment, and the metal oxide resistance thin film layer 32 portion of this region is not changed.
  • the first region 32a functions as a variable resistance layer whose resistance value is increased or decreased by application of an electric pulse.
  • the insulating layer 36 on the connection electrode layer 34 is exposed to an exposure process, an etching process, or CMP (Chemical
  • the opening is made by a mechanical polishing process, and the connection electrode layer 34 is exposed.
  • the second electrode wiring is connected to the connection electrode layer 34 on the first region 32a and crosses the first electrode wiring 31.
  • Form 33 The material and manufacturing method of the first electrode wiring 33 are also the same as those described in the second embodiment, and thus description thereof is omitted.
  • the main part of the storage unit of the nonvolatile storage device 30 of the present embodiment can be manufactured. Further, the first electrode wiring 31 and the second electrode wiring 33 formed as described above are electrically connected to the semiconductor integrated circuit formed on the substrate 15. As a result, the semiconductor integrated circuit and the lower electrode layer and the upper electrode layer in the nonvolatile memory device 30 are electrically connected.
  • the process for forming the semiconductor integrated circuit is the same as the conventional one.
  • the metal oxide thin film layer in substantially the same portion as the intersection region 106 between the first electrode wiring 31 and the second electrode wiring 33. 32 becomes the first region 32a.
  • a second region 32b is formed in the metal oxide resistance thin film layer 32 portion outside the intersecting region 106. This can simplify the manufacturing process. it can. Further, since the second region 32b is provided so as to surround the first region 32a, the first region 32a is not exposed to an atmospheric gas such as hydrogen gas and oxygen gas used in a subsequent process. Therefore, the nonvolatile memory device 30 with stable characteristics can be easily manufactured.
  • connection electrode layer 34 and the upper electrode layer (the second electrode wiring 33 in the intersecting region of the first electrode wiring 31 and the second electrode wiring 33).
  • the external shape of the portion in plan view is the same, but it is not necessarily the same.
  • the connection electrode layer 34 may be larger, or the upper electrode layer may be larger.
  • connection electrode layer 34 is not provided.
  • the configuration is shown in FIGS. 16A and 16B.
  • the same elements as those in the nonvolatile memory device 30 are denoted by the same reference numerals.
  • FIGS. 15A to 15D, and FIGS. 16A and 16B are diagrams showing steps of a method of manufacturing the nonvolatile memory device 40 according to the modification of the third embodiment of the present invention.
  • 15C and FIG. 16A are plan views of the main part of the nonvolatile memory device 40
  • FIGS. 15B, 15D, and 16B are cross-sectional views taken along the first electrode wiring 31.
  • FIG. 15C and FIG. 16A are plan views of the main part of the nonvolatile memory device 40
  • FIGS. 15B, 15D, and 16B are cross-sectional views taken along the first electrode wiring 31.
  • the first electrode wiring 31 is formed on the surface of the substrate 15 having at least an insulating layer on the surface. This process is the same as that of the nonvolatile memory device 30.
  • the metal oxide thin film layer 32 is formed.
  • the manufacturing method of the nonvolatile memory device 30 is the same, but in the case of the nonvolatile memory device 40 of the modified example, the connection electrode layer is not formed on the metal oxide thin film layer 32.
  • the second electrode wiring 33 is formed directly.
  • the second electrode wiring 33 is processed into a shape intersecting with the first electrode wiring 31 through an exposure process and an etching process.
  • the metal oxide thin film layer 32 is subjected to oxygen treatment using the second electrode wiring 33 as a mask.
  • This increases the oxygen content of the metal oxide thin film layer 32 in the region not covered with the second electrode wiring 33, that is, between the adjacent second electrode wirings 33, and is almost close to an insulator.
  • a second region 32b is formed.
  • This oxygen treatment step is performed by at least one of heating and plasma treatment in an atmosphere containing oxygen, as in the other embodiments described above.
  • the second electrode wiring 33 serves as a mask
  • the metal oxide thin film layer 32 below the second electrode wiring 33 is not changed by the oxygen treatment, and the metal oxide resistance in this region is not changed.
  • the first region 32a functions as a variable resistance layer whose resistance value is increased or decreased by application of an electric pulse.
  • the second electrode wiring 33 is required to use a material that does not change in an oxygen atmosphere and has excellent blocking characteristics such as oxygen gas and oxygen atoms. For this reason, it is good also as a laminated structure of the material excellent in oxygen interruption
  • the main part of the storage unit of the nonvolatile storage element 40 of the modification of the present embodiment can be manufactured. Further, the first electrode wiring 31 and the second electrode wiring 33 formed as described above and the semiconductor integrated circuit formed on the substrate 15 are electrically connected. As a result, the semiconductor integrated circuit and the lower electrode layer and the upper electrode layer in the nonvolatile memory device 40 are electrically connected.
  • the process for forming the semiconductor integrated circuit is the same as the conventional process.
  • the metal oxide thin film layer in substantially the same portion as the intersection region 106 between the first electrode wiring 31 and the second electrode wiring 33. 32 becomes the first region 32a.
  • a second region 32b is formed in the metal oxide resistance thin film layer 32 portion outside the intersecting region 106.
  • the manufacturing process can be simplified.
  • the second region 32b is provided so as to surround the first region 32a, the first region 32a is not exposed to an atmospheric gas such as hydrogen gas and oxygen gas used in a subsequent process. Therefore, it is possible to easily manufacture the nonvolatile memory device 30 with stable characteristics. wear.
  • connection electrode layer is unnecessary, and after forming the second electrode wiring 33, the adjacent second electrode wiring can be obtained only by performing oxygen treatment.
  • the metal oxide thin film layer 32 in the region between 33 can be used as the second region 32b. Since the second region 32b can be formed in this way, crosstalk can be effectively prevented even if the interval between the second electrode wirings 33 is reduced, and a large-capacity nonvolatile memory element can be formed. Can be manufactured in a simple process.
  • the metal oxide thin film layer 32 in the region between the adjacent first electrode wirings 31 and below the second electrode wirings 33 is not subjected to oxygen treatment. It has the same characteristics as region 32a. However, if the pitch between the first electrode wirings 31 is arranged with the same pitch as the conventional one, the influence of the crosstalk can be almost ignored.
  • the metal oxide thin film layers of the plurality of nonvolatile memory elements arranged in a matrix are physically separated from each other. This is the same as in the case of the embodiment. However, unlike the case of the second embodiment, in the nonvolatile memory device in the fourth embodiment, the metal oxide as viewed from the thickness direction of each metal oxide thin film layer is different. The outer shape of the physical thin film layer is larger than the intersecting region of the first electrode wiring and the second electrode wiring.
  • FIG. 17A is a perspective view schematically showing a configuration of a main part of the nonvolatile memory device according to Embodiment 3 of the present invention
  • FIG. 17B is a cross section taken along line XVIIB-XVIIB of FIG. 17A.
  • FIG. 17A and FIG. 17B some components such as the substrate and the interlayer insulating film are omitted.
  • a plurality of first electrode wires 51 having a long and narrow rectangular shape are provided on a substrate (not shown). They are formed parallel to each other in a first plane (not shown) parallel to the main surface of the substrate.
  • a plurality of second electrode wirings 53 are also formed on the substrate in a second plane (not shown) located above the first plane and substantially parallel to the first plane. They are formed parallel to each other! ⁇ The Therefore, the plurality of first electrode wirings 51 and the plurality of second electrode wirings 53 are orthogonal to each other in plan view.
  • a metal oxide thin film layer 52 is formed between the plurality of first electrode wirings 51 and the plurality of second electrode wirings 53. As a result, a memory cell is formed at each of the three-dimensional intersections of the first electrode wiring 51 and the second electrode wiring 53.
  • the first electrode wiring 51 portion in the intersection region (reference numeral 107 in FIG. 17B) of the first electrode wiring 51 and the second electrode wiring 53 constitutes the lower electrode layer.
  • the second electrode wiring 53 portion constitutes the upper electrode layer.
  • the external shape of the metal oxide thin film layer 52 in plan view is larger than the intersecting region 107 of the first electrode wiring 51 and the second electrode wiring 53.
  • the width of the metal oxide thin film layer 52 is indicated by reference numeral 106.
  • the metal oxide thin film layer 52 portion in the intersecting region 107 constitutes the first region 52a
  • the other metal oxide thin film layer 52 portion constitutes the second region 52b.
  • the metal oxide thin film layer 52 includes a plurality of first regions 52a arranged in a matrix, and a second region 52b provided so as to surround the outer periphery of the first regions 52a. As a result, the adjacent metal oxide thin film layers 52 are separated.
  • the first region 52a functions as a variable resistance layer in which the resistance value increases or decreases due to the electrical nose provided between the lower electrode layer and the upper electrode layer. Further, the second region 52b is configured to have a higher oxygen content or composition ratio than the first region 52a! RU
  • the second region 52b may have a structure in which the region force in contact with the first region 52a is also directed toward the outer peripheral direction so that the oxygen content increases in a gradient manner.
  • connection electrode layer 54 connected to the second electrode wiring 53 is formed (note that 17A, the connection electrode layer is omitted.) O
  • the first region 52a of the metal oxide thin film layer 52 is electrically connected to the second electrode wiring 53 through the connection electrode layer 54. It is connected to the.
  • first electrode wiring 51 portion in intersection region 10-7 and upper electrode layer (second electrode wiring 53 portion in intersection region 107), and first region of metal oxide thin film layer 52 52a is arranged so as to overlap with the force in the thickness direction of the first region 52a.
  • one of the first electrode wiring 51 and the second electrode wiring 53 functions as a word line, and the other functions as a bit line.
  • the metal oxide resistance thin film layer 52 in a region substantially coinciding with the intersecting region 107 where the first electrode wiring 51 and the second electrode wiring 53 intersect is This is the first region 52a that functions as a variable resistance layer whose resistance value changes with the application of an electrical pulse. Further, the metal oxide resistance thin film layer 52 outside the intersecting region 107 is a second region 52b that is substantially an insulating layer.
  • a rectifying element 19 that is electrically connected to the first electrode wiring 31 or the second electrode wiring 33 is provided. It may be removed.
  • FIGS. 18A to 18D, FIGS. 19A to 19D, and FIGS. 20A and 20B are diagrams showing the steps of the method of manufacturing the nonvolatile memory device 45 according to the fourth embodiment of the invention.
  • 18A, FIG. 18C, FIG. 19A, FIG. 19C, and FIG. 20A are plan views of main parts of the nonvolatile memory device 45, and FIG. 18B, FIG. 18D, FIG. 19B, FIG. 19D, and FIG. FIG.
  • the first electrode wiring 51 is formed on the substrate 15 having an insulating layer on at least the surface. Since the material and manufacturing method of the first electrode wiring 51 are the same as those described in the second embodiment, the description thereof is omitted.
  • a metal oxide thin film layer 52 whose resistance value reversibly changes by an electric pulse is formed. Thereafter, a connection electrode layer 54 is formed on the oxide resistance thin film layer 52.
  • a resist film 105 is formed in order to process the metal oxide thin film layer 52 into a predetermined pattern shape.
  • the outer shape of the resist film 105 in plan view is larger than the intersecting region where the first electrode wiring 51 and the second electrode wiring 53 formed in the subsequent steps intersect.
  • the resist film 105 is used as a mask for contact. Etching of the connecting electrode layer 54 and the metal oxide resistor thin film layer 52 is performed. Then, after the etching is completed, the resist film 105 is removed.
  • an insulator layer 56 is formed on the surface of the substrate 15 including the metal oxide resistance thin film layer 52.
  • an oxidation treatment process is performed prior to the formation of the insulator layer 56. Specifically, the plasma treatment is performed in an acid atmosphere. As a result, active oxygen, oxygen ions, or oxygen atoms diffuse from the side wall of the metal oxide thin film layer 52 and are combined or taken into the outer peripheral region of the metal oxide thin film layer 52. Thereby, the outer peripheral region of the metal oxide thin film layer 52 has a larger oxygen content or oxygen composition ratio than the inner region where the metal oxide thin film layer 52 remains as it is. .
  • the inner region of the metal oxide thin film layer 52 becomes the first region 52a, and the outer region becomes the second region 52b.
  • the second region 52b is formed before the insulator layer 56 is formed.
  • the oxygen in forming the insulator layer 56 is The second region 52b may be formed by the atmosphere plasma.
  • the insulating layer 56 on the connection electrode layer 54 is exposed to an exposure process, an etching process, or CMP (Chemical
  • connection electrode layer 54 is exposed by opening by a mechanical polishing process.
  • the second electrode wiring 53 is formed so as to be connected to the connection electrode layer 54 and cross the first electrode wiring 51.
  • the material and manufacturing method of the second electrode wiring 53 are the same as those described in the second embodiment.
  • the insulator layer 56 and a part of the second electrode wiring 53 are shown as notches for easy understanding.
  • the main part of the storage section of the nonvolatile storage device 45 of the present embodiment can be manufactured. Further, the first electrode wiring 51 and the second electrode wiring 53 formed as described above and the semiconductor integrated circuit formed on the substrate 15 are electrically connected. As a result, the semiconductor integrated circuit and the lower electrode layer and the upper electrode layer in the nonvolatile memory device 45 are electrically connected.
  • the process for forming the semiconductor integrated circuit is the same as the conventional one.
  • the outer shape of the metal oxide thin film layer in the thickness direction of the metal oxide thin film layer is larger than the intersection region between the first electrode wiring and the second electrode wiring. Even in this case, as in the case of the other embodiments, effects such as suppression of side wall damage of the metal oxide thin film layer can be achieved.
  • the transition metal oxides such as iron oxide, nickel oxide, and titanium oxide have been described as examples of the metal oxide thin film layer.
  • the present invention is not limited to this, and can be used in the same manner as long as it is a transition metal oxide whose resistance value increases as the amount of oxygen to the metal increases as described above.
  • the outer shapes of the lower electrode layer, the oxide resistance thin film layer, the upper electrode layer, and the connection electrode layer in plan view are not required to be exactly the same as shown in the drawings, and are not There may be side etching caused by etching or pattern shape differences caused by individual etching.
  • the encryption key generation method, encryption key generation device, encryption operation circuit, wireless tag, and computer program according to the present invention can ensure security with a small amount of calculation, a small amount of power and circuit This is useful when performing encryption processing and decryption processing over a wireless tag system including a wireless tag that is limited in scale and various computer systems.

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Abstract

　下部電極層２と、下部電極層２より上方に形成された上部電極層４と、下部電極層２と上部電極層４との間に形成される金属酸化物薄膜層３とを備え、金属酸化物薄膜層３は、下部電極層２と上部電極層４との間に与えられる電気的パルスにより抵抗値が増加または減少する第１の領域３ａと、第１の領域３ａの周囲に配され、第１の領域３ａよりも酸素の含有量が多い第２の領域３ｂとを含み、下部電極層２及び上部電極層４と第１の領域３ａの少なくとも一部とが、第１の領域３ａの厚み方向から見て重なるように配されている。

Description

不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 技術分野
[0001] 本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いて データを記憶する不揮発性記憶素子、不揮発性記憶装置、及びそれらの製造方法 に関する。
背景技術
[0002] 近年、電子機器におけるデジタル技術の進展に伴!、、音楽、画像、情報等のデー タを保存するために、さらに大容量で、かつ不揮発性の記憶素子の要求が高まって きている。こうした要求に応えるための 1つの方策として、与えられた電気的ノルスに よって抵抗値が変化し、その状態を保持し続ける材料を用いた記憶素子が注目され ている。
[0003] 図 21は、このような不揮発性記憶素子の第 1の従来例 (例えば、特許文献 1を参照 。）の構成を示す要部断面図である。この不揮発性記憶素子は、図 21に示すように、 基板 110の主面にトランジスタ 160及び不揮発性記憶部 200が形成されて ヽる。トラ ンジスタ 160は不揮発性記憶部 200のビット線への導通を制御する回路を構成する もので、ソース領域 120、ドレイン領域 130、ゲート絶縁膜 140及びゲート電極 150で 構成されている。不揮発性記憶部 200は、ドレイン領域 130に接続された下部電極 1 70と、電圧パルス又は電流パルスによって抵抗が可逆的に変化する抵抗変化物質 層 180と、上部電極 190とを備えている。さらに、基板 110上に形成されたトランジス タ 160及び不揮発性記憶部 200は層間絶縁層 210により覆われ、上部電極 190は 電極配線 220に接続されて ヽる。
[0004] 抵抗変化物質層 180を構成する物質としては、ニッケル酸ィ匕物 (NiO)、バナジウム 酸化物（V O )、亜鉛酸化物（ZnO)、ニオブ酸化物（Nb O )、チタン酸化物（TiO
2 5 2 5 2
)、タングステン酸化物 (WO )、又はコバルト酸ィ匕物（CoO)等が用いられている。こ
3
のような遷移金属酸ィ匕物は、閾値以上の電圧又は電流が印加されたときに特定の抵 抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまで、その抵抗値を維 持し続けることが知られて 、る。
[0005] 図 22Aは、このような不揮発性記憶素子の第 2の従来例 (例えば、特許文献 2を参 照。）の構成を示す斜視図であり、図 22Bは、図 22Aの ΧΧΠΒ-ΧΧΠΒ線に沿った断面 を示す断面図である。図 21に示す第 1の従来例が、 1トランジスタ Z1不揮発性記憶 部の構成になっているのに対して、図 22A及び図 22Bに示す第 2の従来例は、ヮー ド線とビット線との交点（立体交差点）にアクティブ層を介在させたクロスポイント型で ある。
[0006] 図 22Aに示すように、基板 230には下部電極 240が形成され、その上にアクティブ 層 250が形成されている。アクティブ層 250の上には、下部電極 240に直交するよう に上部電極 260が形成されている。図 22Bに示すように、下部電極 240と上部電極 2 60とが立体交差している領域が記憶領域 270になっており、下部電極 240と上部電 極 260とはそれぞれワード線又はビット線として機能する。この例においては、記憶 領域 270は便宜上示した領域であって、その組成は全くその他の領域と同じである。 基板 230の材料としては、 LaAlO、 Si、 TiNなどのアモルファス、多結晶又は単結 晶が用いられる。下部電極 240の材料としては、 YBCO (YBa Cu O )が、またァク ティブ層 250の材料としては、印加される電気信号に応答して抵抗が変化する材料 が用いられる。
特許文献 1：特開 2004— 363604号公報
特許文献 2：特開 2003 - 68984号公報
発明の開示
発明が解決しょうとする課題
[0007] 上記第 1の従来例では、電圧または電流によって抵抗値が可逆的に変化する可変 抵抗層が上部電極および下部電極に挟まれた領域に形成されて 、る。この可変抵 抗層の周囲は、通常半導体デバイスに用いられる層間絶縁層（例えば、二酸化シリ コン膜)で囲まれている。この場合、上部電極と下部電極との電極間以外の領域の抵 抗変化物質をエッチング除去するときに上記電極間に残される領域の可変抵抗層の 側壁部が損傷を受け、電気特性及び抵抗変化特性が劣化しやす ヽ。
[0008] また、上記第 2の従来例では、下部電極と上部電極とのクロスポイントをすベて含ん でアクティブ層（可変抵抗層に同じ)が形成されており、記憶領域に損傷が発生する ことはない。し力しながら、高密度化するにつれて、近接するクロスポイント間でのクロ ストークが生じやすくなり、大容量ィ匕に対する制約となる。
[0009] 本発明は、上記の従来の課題を解決するもので、より微細化が可能で、かつ可変 抵抗層の安定性を改善する不揮発性記憶素子、その不揮発性記憶素子を備える不 揮発性記憶装置、およびそれらの製造方法を提供することを目的とする。
課題を解決するための手段
[0010] 上述した課題を解決するために、本発明の不揮発性記憶素子は、下部電極層と、 前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部 電極層との間に形成される金属酸化物薄膜層とを備え、前記金属酸化物薄膜層は、 前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が 増加または減少する第 1の領域と、前記第 1の領域の周囲に配され、前記第 1の領域 よりも酸素の含有量が多!、第 2の領域とを含み、前記下部電極層及び前記上部電極 層と前記第 1の領域の少なくとも一部とが、前記第 1の領域の厚み方向力 見て重な るように配されている。
[0011] 上記発明に係る不揮発性記憶素子において、前記金属酸化物薄膜層は、遷移金 属酸ィ匕物材料力もなることが好ましい。また、上記発明に係る不揮発性記憶素子に おいて、前記第 1の領域及び前記第 2の領域が、同一の元素力 なることが好ましい 。このような構成とすることにより、第 1の領域よりも酸素の含有量が多い第 2の領域を 容易に形成することが可能となる。
[0012] また、上記発明に係る不揮発性記憶素子において、前記下部電極層と前記上部 電極層との間に電気的ノ ルスが与えられることにより前記第 1の領域の抵抗値が増 カロした場合に、前記第 2の領域が、その抵抗値が第 1の領域の抵抗値よりも大きくな るように構成されていることが好ましい。これにより、クロストークを確実に防止すること ができるため、大容量の不揮発性記憶素子を実現することができる。
[0013] また、上記発明に係る不揮発性記憶素子において、前記金属酸化物薄膜層が酸 化鉄薄膜で構成され、前記第 1の領域が四酸化三鉄 (Fe O )で構成されていてもよ
3 4
い。さらに、前記第 2の領域が三酸ィ匕ニ鉄 (Fe O )で構成されていてもよい。これに より、第 1の領域の抵抗値の変化特性が安定し、また、第 2の領域をほぼ絶縁体とす ることがでさる。
[0014] 本発明の不揮発性記憶装置は、基板と、前記基板の上に互い平行に形成された 複数の第 1の電極配線と、前記複数の第 1の電極配線の上方に前記基板の主面に 平行な面内にお 、て互 、に平行に且つ前記複数の第 1の電極配線に立体交差する ように形成された複数の第 2の電極配線と、前記複数の第 1の電極配線と前記複数 の第 2の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複 数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、下部電極 層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記 上部電極層との間に形成される金属酸化物薄膜層とを有し、前記金属酸化物薄膜 層は、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵 抗値が増加または減少する第 1の領域と、前記第 1の領域の周囲に配され、前記第 1 の領域よりも酸素の含有量が多!、第 2の領域とを含み、前記下部電極層及び前記上 部電極層と前記第 1の領域とが、前記第 1の領域の厚み方向力 見て重なるように配 されており、前記立体交差点のそれぞれの交差領域における前記第 1の電極配線が 前記下部電極層を構成し、前記第 2の電極配線が前記上部電極層を構成する。
[0015] 上記発明に係る不揮発性記憶装置にお!、て、隣り合う複数の前記不揮発性記憶 素子が有する前記金属酸化物薄膜層が、連続的に形成されていてもよい。このよう な構成とすることにより、金属酸ィ匕物薄膜層を物理的に分離するような工程が不要と なる。
[0016] また、上記発明に係る不揮発性記憶装置にお!、て、前記不揮発性記憶素子が有 する前記金属酸化物薄膜層のそれぞれが、前記金属酸化物薄膜層の厚み方向から 見て、前記交差領域より大きな外形形状を有し、且つ隣り合う前記不揮発性記憶素 子が有する前記金属酸化物薄膜層は分離されて ヽてもよ ヽ。
[0017] また、上記発明に係る不揮発性記憶装置が備える前記不揮発性記憶素子のそれ ぞれにおいて、前記第 1の領域と前記上部電極層との間に接続電極層が形成されて いてもよい。
[0018] また、上記発明に係る不揮発性記憶装置が、前記不揮発性記憶素子のそれぞれ が有する前記下部電極層及び前記上部電極層と電気的に接続された半導体集積 回路を更に備えるようにしてもよい。
[0019] また、上記発明に係る不揮発性記憶装置が備える前記不揮発性記憶素子のそれ ぞれにおいて、前記下部電極層又は前記上部電極層と電気的に接続された整流素 子を更に備えるようにしてもよい。
[0020] 本発明の不揮発性記憶素子の製造方法は、下部電極層と、前記下部電極層より 上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成 される金属酸ィ匕物薄膜層とを備える不揮発性記憶素子の製造方法において、前記 下部電極層上に前記金属酸化物薄膜層を形成する工程と、前記金属酸化物薄膜 層上に前記上部電極層を形成する工程と、前記金属酸化物薄膜層に対して、酸素 を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記 下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加 または減少する前記金属酸ィヒ物薄膜層における第 1の領域と、前記第 1の領域の周 囲に配され、前記第 1の領域よりも酸素の含有量が多い前記金属酸化物薄膜層にお ける第 2の領域とを形成する工程とを有する。
[0021] 本発明の不揮発性記憶装置の製造方法は、基板と、前記基板の上に互い平行に 形成された複数の第 1の電極配線と、前記複数の第 1の電極配線の上方に前記基板 の主面に平行な面内において互いに平行に且つ前記複数の第 1の電極配線に立体 交差するように形成された複数の第 2の電極配線と、前記複数の第 1の電極配線と前 記複数の第 2の電極配線との立体交差点のそれぞれに対応してマトリクス状に配さ れる、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれが、下 部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層 と前記上部電極層との間に形成される金属酸化物薄膜層とを有し、前記立体交差点 のそれぞれの交差領域における前記第 1の電極配線が前記下部電極層を構成し、 前記第 2の電極配線が前記上部電極層を構成する、不揮発性記憶装置の製造方法 において、前記基板上に前記複数の第 1の電極配線を形成する工程と、前記複数の 第 1の電極配線上に、前記金属酸化物薄膜層を形成する工程と、前記金属酸化物 薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れか を行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パル スにより抵抗値が増加または減少する前記金属酸ィ匕物薄膜層における第 1の領域と 、前記第 1の領域の周囲に配され、前記第 1の領域よりも酸素の含有量が多い前記 金属酸化物薄膜層における第 2の領域とを形成する酸素処理工程とを有する。
[0022] また、上記発明に係る不揮発性記憶装置の製造方法が有する前記酸素処理工程 において、前記交差領域における前記金属酸ィ匕物薄膜層の表面に形成した保護膜 をマスクとして、前記加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記 保護膜で覆われた前記金属酸化物薄膜層の外周領域に前記第 2の領域を形成する ようにしてもよい。
[0023] また、上記発明に係る不揮発性記憶装置の製造方法が有する前記酸素処理工程 において、前記交差領域における前記金属酸ィ匕物薄膜層の表面に形成した保護膜 をマスクとして、前記加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記 保護膜で覆われた領域外における前記金属酸化物薄膜層部分に前記第 2の領域を 形成するようにしてもよ ヽ。
[0024] また、上記発明に係る不揮発性記憶装置の製造方法にお!、て、前記保護膜が、前 記第 1の領域と前記上部電極層との間に形成される接続電極層であってもよい。
[0025] さらに、上記発明に係る不揮発性記憶装置の製造方法が、前記下部電極層及び 前記上部電極層と電気的に接続される半導体集積回路を前記基板に形成する工程 を更に有していてもよい。
[0026] 本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果
[0027] 本発明の不揮発性記憶素子及び不揮発性記憶装置によれば、微細化してもクロス トークを抑制することができ、また可変抵抗層の側壁ダメージを防ぐこともできる。 図面の簡単な説明
[0028] [図 1A]本発明の第 1の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成 を模式的に示す斜視図
[図 1B]図 1 Aの IB-IB線に沿った断面を示す断面図 圆 2A]本発明の第 1の実施の形態に係る不揮発性記憶素子の具体的な構成を示す 断面図
圆 2B]本発明の第 1の実施の形態に係る不揮発性記憶素子の具体的な構成を模式 的に示す平面図
圆 3A]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
圆 3B]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
圆 3C]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
[図 3D]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
圆 3E]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
圆 3F]本発明の第 1の実施の形態に係る不揮発性記憶素子の製造方法の工程を示 す断面図
圆 4A]本発明の第 1の実施の形態の変形例 1に係る不揮発性記憶素子の記憶部の 要部の構成を模式的に示す斜視図
[図 4B]図 4Aの IVB-IVB線に沿った断面を示す断面図
圆 5]本発明の第 1の実施の形態の変形例 1に係る不揮発性記憶素子の具体的な構 成を示す断面図
圆 6A]本発明の第 1の実施の形態の変形例 2に係る不揮発性記憶素子の記憶部の 要部の構成を模式的に示す斜視図
[図 6B]図 6Aの VIB-VIB線に沿った断面を示す断面図
圆 7]本発明の第 1の実施の形態の変形例 2に係る不揮発性記憶素子の具体的な構 成を示す断面図
[図 8A]本発明の第 2の実施の形態に係る不揮発性記憶装置の要部の構成を模式的 に示す斜視図 [図 8B]図 8Aの VIIIB-VIIIB線に沿った断面を示す断面図
圆 8C]本発明の第 2の実施の形態の変形例に係る不揮発性記憶装置の要部の構成 を模式的に示す断面図
圆 9A]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を示 す平面図
圆 9B]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を示 す断面図
圆 9C]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を示 す平面図
[図 9D]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を示 す断面図
[図 10A]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
圆 10B]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 10C]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 10D]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 11A]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
圆 11B]本発明の第 2の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
圆 12A]本発明の第 3の実施の形態に係る不揮発性記憶装置の要部の構成を模式 的に示す斜視図
[図 12B]図 12Aの ΧΠΒ- ΧΠΒ線に沿った断面を示す断面図
[図 13A]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図 圆 13B]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 13C]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 13D]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 14A]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
圆 14B]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 14C]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 14D]本発明の第 3の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 15A]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す平面図
[図 15B]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す断面図
[図 15C]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す平面図
[図 15D]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す断面図
[図 16A]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す平面図
[図 16B]本発明の第 3の実施の形態の変形例に係る不揮発性記憶装置の製造方法 の工程を示す断面図
圆 17A]本発明の第 4の実施の形態に係る不揮発性記憶装置の要部の構成を模式 的に示す斜視図 [図 17B]図 17Aの XVIIB- XVIIB線に沿った断面を示す断面図
[図 18A]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 18B]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 18C]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 18D]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 19A]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 19B]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 19C]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 19D]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 20A]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す平面図
[図 20B]本発明の第 4の実施の形態に係る不揮発性記憶装置の製造方法の工程を 示す断面図
[図 21]第 1の従来例における不揮発性記憶素子の構成を示す要部断面図
[図 22A]第 2の従来例における不揮発性記憶素子の構成を示す斜視図
[図 22B]図 22Aの ΧΧΠΒ- ΧΧΠΒ線に沿った断面を示す断面図
符号の説明
1A, IB, 1C, 10, 30, 40, 45 不揮発性記憶素子
2 下部電極層
3, 12, 32, 52 金属酸化物抵抗薄膜層 a, 12a, 32a, 52a 第 1の領域b, 12b, 32b, 52b 第 2の領域 上部電極層
, 15， 110, 230 基板
導体パターン
, 16, 36， 56 絶縁体層 配線パターン
a コンタクト
, 104, 105 レジス卜膜1, 31, 51 第 1の電極配線3, 33, 53 第 2の電極配線4, 34, 54 接続電極層9 整流素子
0 半導体集積回路
00 領域
02, 107 内周領域
03, 108 外周領域
06 交差領域
20 ソース領域
30 ドレイン領域
0 ゲート絶縁膜
50 ゲート電極
0 トランジスタ
70, 240 下部電極
0 抵抗変化物質層
0, 260 上部電極
0 不揮発性記憶部
10 層間絶縁層 220 電極配線
250 アクティブ層
270 記憶領域
発明を実施するための最良の形態
[0030] 以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要 素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡 大されて図示される場合がある。
[0031] (第 1の実施の形態）
[不揮発性記憶素子の構成]
図 1A、本発明の第 1の実施の形態に係る不揮発性記憶素子の記憶部の要部の構 成を模式的に示す斜視図であり、図 1Bは、図 1 Aの IB-IB線に沿った断面を示す断 面図である。図 1A及び図 1Bに示すように、本発明の不揮発性記憶素子 1Aは、下 部電極層 2と、下部電極層 2より上方に形成された上部電極層 4とを備えている。これ らの下部電極層 2と上部電極層 4との間には、金属酸ィ匕物薄膜層 3が形成されている
[0032] 金属酸ィ匕物薄膜層 3は、第 1の領域 3aと、その第 1の領域 3aの外周を囲むように設 けられた第 2の領域 3bとから構成される。すなわち、金属酸化物薄膜層 3の内部領域 が第 1の領域 3aに相当し、外周領域が第 2の領域 3bに相当する。図 1Bにおいては、 金属酸化物薄膜層 3全体 (符号 100で示される領域)のうち、符号 102で表される領 域が第 1の領域 3aであり、符号 103で表される領域が第 2の領域 3bである。後述する ように、第 1の領域 3aは、下部電極層値 2と上部電極層 4との間に与えられる電気的 パルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第 2の 領域 3bは、第 1の領域 3aよりも酸素の含有量または組成比が多くなるように構成され ている。
[0033] なお、第 2の領域 3bは、第 1の領域 3aと接する領域力も外周方向に向力つて酸素 の含有量が傾斜的に多くなるような構造であってもよい。
[0034] 下部電極層 2及び上部電極層 4と、金属酸ィ匕物薄膜層 3の第 1の領域 3aとは、第 1 の領域 3aの厚み方向から見て重なるように配されている。図 1A及び図 1Bに示す例 では、平面視で、第 1の領域 3aの全部力 下部電極層 2及び上部電極層 4と重なつ ている。し力しながら、本発明はこのような態様に限定されるわけではなぐ少なくとも 第 1の領域 3aの一部力 第 1の領域 3aの厚み方向から見て、下部電極層 2及び上部 電極層 4と重なって!/、ればよ!/、。
[0035] 図 2Aは、本発明の第 1の実施の形態に係る不揮発性記憶素子 1Aの具体的な構 成を示す断面図であり、図 2Bは、同じく構成を模式的に示す平面図である。なお、 通常の場合、基板上には多数の記憶素子が形成されるが、図面の簡略化のため、こ こでは 1個の記憶素子のみが図示されている。また、理解しやすいように、一部を拡 大して示している。
[0036] 図 2Aに示すように、本実施の形態の不揮発性記憶素子 1Aは、半導体集積回路が 形成されているシリコン半導体等の基板 5上に形成されている。基板 5上には配線パ ターン 6が形成されており、その配線パターン 6の上には、下部電極層 2が形成され ている。下部電極層 2の上には、金属酸化物薄膜層 3が形成されており、その金属酸 化物薄膜層 3の上には、上部電極層 4が形成されている。そして、これら配線パター ン 6、下部電極層 2、金属酸化物薄膜層 3及び上部電極層 4を覆うように絶縁体層 7 が形成されている。
[0037] 絶縁体層 7の上面には配線パターン 8が形成されている。そして、絶縁体層 7を貫 通するようコンタクト 8aが形成され、このコンタクト 8aによって上部電極層 4が配線パタ ーン 8に接続されている。
[0038] 金属酸ィ匕物薄膜層 3は、第 1の領域 3aと、その第 1の領域 3aの外周を囲むように設 けられ、第 1の領域 3aよりも酸素の含有量が多い第 2の領域 3bとから構成される。ここ で、第 1の領域 3aは、下部電極層 2と上部電極層 4との間に与えられる電気的パルス により抵抗値が増加または減少する可変抵抗層からなる。
[0039] なお、第 2の領域 3bは、第 1の領域 3aと接する領域力も外周方向に向力つて酸素 の含有量が傾斜的に多くなるような構造であってもよい。
[0040] また、金属酸化物薄膜層 3は、遷移金属酸化物材料、具体的には酸化鉄薄膜で構 成されており、第 1の領域 3aは四酸化三鉄 (Fe O )である。なお、第 1の領域 3aの材
3 4
料としては、 NiO又は TiOなど、酸素量 Xが増加するに従い、抵抗値が上昇する遷 移金属酸ィ匕物材料を用いることができる。
[0041] 図 2Bに示すように、基板 5に形成されている半導体集積回路 60と不揮発性記憶素 子 1Aとは、電気的に接続されている。より詳細には、半導体集積回路 60と不揮発性 記憶素子 1Aの下部電極層 2及び上部電極層 4とが、電気的に接続されている。
[0042] [不揮発性記憶素子の動作]
次に、以上のように構成された不揮発性記憶素子 1Aの動作を説明する。
[0043] この不揮発性記憶素子 1Aにおいては、下部電極層 2と上部電極層 4との間に第 1 の所定の電気的パルス (電流パルス又は電圧パルス）を印加する。この場合、下部電 極層 2と上部電極層 4との間に配されている金属酸ィ匕物薄膜層 3の第 1の領域 3aにこ の電気的パルスが印加されることになる。これにより、この金属酸化物薄膜層 3の第 1 の領域 3aが第 1の所定の抵抗値となり、その状態を維持する。そして、この状態にお いて、下部電極層 2と上部電極層 4との間に第 2の所定の電気的パルスを印加すると 、金属酸ィ匕物薄膜層 3の第 1の領域 3aの抵抗値が第 2の所定の抵抗値となり、その 状態を維持する。
[0044] ここで、第 1の所定の抵抗値と第 2の所定の抵抗値とを、例えば 2値データの 2つの 値にそれぞれ対応させる。その結果、第 1又は第2の所定の電気的パルスを金属酸 化物薄膜層 3の第 1の領域 3aに印加することにより、不揮発性記憶素子 1Aに 2値デ ータを書き込むことができる。また、不揮発性記憶素子 1Aに対し、金属酸化物薄膜 層 3の第 1の領域 3aの抵抗値が変化しないような電圧又は電流を供給して、その抵 抗値を検出することにより、不揮発性記憶素子 1Aに書き込まれた 2値データを読み 出すことができる。
[0045] このように下部電極層 2と上部電極層 4との間に配されて ヽる金属酸化物薄膜層 3 の第 1の領域 3aが、記憶部として機能することになる。
[0046] 本発明においては、上述したように、金属酸ィ匕物薄膜層 3の第 1の領域 3aと比べて 、第 2の領域 3bの方力 酸素含有量が多くなつている。そのため、第 2の領域 3bの抵 抗値は、第 1の領域 3aの抵抗値と比べて、高くなる。このように、抵抗値がより高い第 2の領域 3bを用いて第 1の領域 3aの外周を囲むことによって、クロストークを抑制する ことができ、また、金属酸ィ匕物薄膜層 3の側壁ダメージを防止すること等が可能となる 。その結果、電気的特性の劣化を防止することができる不揮発性記憶素子を実現す ることがでさる。
[0047] [不揮発性記憶素子の製造方法]
次に、不揮発性記憶素子 1Aの製造方法について説明する。
[0048] 図 3A乃至図 3Eは、本発明の第 1の実施の形態に係る不揮発性記憶素子 1Aの製 造方法の工程を示す断面図である。
[0049] 図 3Aに示す工程において、所定の配線パターン 6が形成された基板 5上に、下部 電極層 2、金属酸化物薄膜層 3及び上部電極層 4を、この順に形成する。なお、ここ では、所定のノターン形状にエッチングされた状態だけではなぐ成膜した状態をも 含めて、下部電極層 2、金属酸化物薄膜層 3及び上部電極層 4と呼んでいる。
[0050] 下部電極層 2および上部電極層 4の材料としては、例えばアルミニウム (A1)、銅（C u)または白金 (Pt)等、半導体素子又は従来の不揮発性記憶素子で用いられて!/、る 電極材料を用いることができる。また、金属酸ィ匕物薄膜層 3としては、遷移金属酸ィ匕 物材料を用いることができる。具体的には、四酸化三鉄 (Fe O )
3 4、酸ィ匕チタン (TiO
)、酸ィ匕ニッケル (NiO )、等の遷移金属酸ィ匕物を用いることができ、他にも金属に対 する酸素量が多くなるに従 ヽ、抵抗値が上昇する遷移金属酸化物を用いることがで きる。
[0051] 次に、図 3Bに示す工程において、記憶部を作製するために、通常の露光プロセス 及び現像プロセスによって、所定のパターン形状のレジスト膜 9を形成する。
[0052] 次に、図 3Cに示す工程において、上部電極層 4、金属酸化物抵抗薄膜層 3及び 下部電極層 2を、それぞれエッチングする。これにより、下部電極層 2と上部電極層 4 とにより金属酸ィ匕物薄膜層 3が挟まれた構造の記憶部が形成される。
[0053] 次に、図 3Dに示す工程において、レジスト膜 9を除去する。その後、絶縁体層 7を 形成することになるが、その前に、酸化雰囲気中でプラズマ処理すると、金属酸化物 薄膜層 3の側壁力も活性酸素、酸素イオンあるいは酸素原子が拡散し、金属酸化物 薄膜層 3の外周領域内で結合あるいは当該外周領域内に取り込まれる。これにより、 金属酸ィ匕物薄膜層 3の外周領域は、成膜した状態の金属酸ィ匕物薄膜層 3のままであ る内部領域と比べて、酸素の含有量または酸素の組成比が大きくなる。ここでの金属 酸ィ匕物薄膜層 3の内部領域が第 1の領域 3aとなり、外部領域が第 2の領域 3bとなる。
[0054] なお、上述したように、本実施の形態においては、絶縁体層 7を形成する前に第 2 の領域 3bを形成しているが、例えば、絶縁体層 7を形成するときの酸素雰囲気プラズ マによって第 2の領域 3bを形成するようにしてもょ 、。
[0055] 上述した第 2の領域 3bを形成する工程においては、酸ィ匕雰囲気中でプラズマ処理 を行っているが、本発明はこれに限定されるわけではなぐ酸素を含む雰囲気下で、 加熱及びプラズマ処理の少なくとも 、ずれかの処理を行うようにすればよ!、。以下、 そのような加熱又はプラズマ処理を行う工程を、酸素処理工程と呼ぶことにする。
[0056] その後、図 3Eに示す工程において、配線パターン 6、下部電極層 2、金属酸化物 薄膜層 3及び上部電極層 4を覆う絶縁体層 7を形成する。
[0057] そして、図 3Fに示す工程において、フォトリソグラフィを用いたエッチングにより、絶 縁体層 7にその表面力も上部電極層 4に至るようにコンタクトホールを形成した後、ス ノ ッタリング及びフォトリソグラフィにより、絶縁体層 7の表面の所定位置に、そのコン タクトホールを埋めるようにして配線パターン 8を形成する。その結果、コンタクトホー ルを埋めるコンタクト 8aにより上部電極層 4に接続された配線パターン 8が形成される
[0058] このように形成された配線パターン 6及び 8と、基板 5に形成された半導体集積回路 とは電気的に接続される。したがって、この半導体集積回路と不揮発性記憶素子 1A の下部電極層 2及び上部電極層 4とが、電気的に接続されることになる。なお、半導 体集積回路の形成工程は従来のものと同様である。
[0059] このようにして、図 2A及び図 2Bに示す不揮発性記憶素子 1 Aが製造される。この 不揮発性記憶素子 1Aを用いて、例えば 1トランジスタ Z1不揮発性記憶部の構成か らなる不揮発性記憶素子を作製することができる。
[0060] このような構成とすることにより、金属酸ィ匕物薄膜層 3の側壁ダメージを防止すること ができるため、電気的劣化を防ぐことができる。また、下部電極層 2と上部電極層 4と の間の短絡不良等も防止できるので、再現性が良好で、かつ安定的な特性を有する 不揮発性記憶素子 1Aが得られる。なお、本実施の形態の場合には、従来の不揮発 性記憶素子の記憶部を製造する場合のプロセスをほとんど変更せずに適用すること ができるため、より高性能で、安価な不揮発性記憶素子を安定して得ることができる。
[0061] なお、第 1の領域 3aとして Fe Oを用いた場合に、酸ィ匕処理工程において、酸素中
3 4
の熱処理を基板温度 400°Cで 1分間行うと、 Fe Oで構成された第 2の領域 3bが形
2 3
成される。この場合、金属に対する酸素量の比（OZFe)は、第 1の領域 3aの場合が 1. 33であるのに対し、第 2の領域 3bの場合は 1. 5となる。また、この場合、第 2の領 域 3bの広がり幅（図 1Bにおける領域 103の幅）は、上部電極層 4の電極端から 30乃 至 150nm程度となる。なお、これは、上部電極層 4及び金属酸化物薄膜層 3の幅が 同一である本実施の形態の場合における第 2の領域 3bの広がり幅のとり得る範囲で ある。ここで、例えば、上部電極層 4の幅が金属酸化物薄膜層 3の幅よりも大きい場 合であれば、金属酸ィ匕物薄膜層 3の端部力も 30乃至 150nm程度が、第 2の領域 3b の広がり幅のとり得る範囲となる。
[0062] [変形例 1に係る不揮発性記憶素子の構成]
図 4Aは、本実施の形態の変形例 1に係る不揮発性記憶素子の記憶部の要部の構 成を模式的に示す斜視図であり、図 4Bは、図 4Aの IVB- IVB線に沿った断面を示す 断面図である。また、図 5は、同じく変形例 1に係る不揮発性記憶素子 1Aの具体的 な構成を示す断面図である。
[0063] 図 4A、図 4B及び図 5に示すように、この変形例 1の不揮発性記憶素子 1Bの場合、 平面視における外形形状が、上部電極層 4、金属酸化物薄膜層 3、下部電極層 2の 順に大きくなつている。そのため、図 4Bに示すように、不揮発性記憶素子 1Bの側部 は、階段状に形成されている。
[0064] なお、不揮発性記憶素子 1Bのその他の構成については、不揮発性記憶素子 1A の場合と同様であるので、同一符号を付して説明を省略する。
[0065] 上述したような形状を有する不揮発性記憶素子 1Bの製造方法としては、次の点を 除いて、上述した不揮発性記憶素子 1Aの製造方法と同様である。不揮発性記憶素 子 1Aの製造方法と異なる点は、図 3Cに示すエッチング工程において、例えば金属 酸化物抵抗薄膜層 3を形成後、この金属酸化物抵抗薄膜層 3を所定のパターン形状 にエッチングし、さらにその後、上部電極層 4を形成し、所定のパターン形状にエッチ ングすることである。この場合、上部電極層 4、金属酸化物薄膜層 3及び下部電極層 2の材料としては、それぞれ異なるエッチング条件とすることが可能なものを選択する ことが望ましい。
[0066] なお、酸素処理工程は、上部電極層 4を形成した後、絶縁体層 7を形成する前に行 うが、これは本実施の形態の不揮発性記憶素子 1Aの場合と同じである。
[0067] 変形例 1に係る不揮発性記憶素子 1Bにおいても、不揮発性記憶素子 1Aの場合と 同様に、電気的劣化を防止することができる等の効果が奏される。
[0068] [変形例 2に係る不揮発性記憶素子の構成]
図 6Aは、本実施の形態の変形例 2に係る不揮発性記憶素子の記憶部の要部の構 成を模式的に示す斜視図であり、図 6Bは、図 6Aの VIB-VIB線に沿った断面を示す 断面図である。また、図 7は、同じく変形例 2に係る不揮発性記憶素子の具体的な構 成を示す断面図である。
[0069] 図 6A、図 6B及び図 7に示すように、この変形例 2の不揮発性記憶素子 1Cの場合、 平面視における外形形状が、金属酸ィ匕物薄膜層 3及び下部電極層 2では同一であ るのに対し、上部電極層 4では金属酸ィ匕物薄膜層 3及び下部電極層 2と比べて大きく なっている。
[0070] なお、不揮発性記憶素子 1Cのその他の構成については、不揮発性記憶素子 1 A の場合と同様であるので、同一符号を付して説明を省略する。
[0071] 上述したような形状を有する不揮発性記憶素子 1Cの製造方法としては、次の点を 除いて、上述した不揮発性記憶素子 1Aの製造方法と同様である。不揮発性記憶素 子 1Aの製造方法と異なる点は、図 3Cに示すエッチング工程において、例えば下部 電極層 2及び金属酸化物薄膜層 3を形成した後、これらの下部電極層 2及び金属酸 化物抵抗薄膜層 3を所定のパターン形状にエッチングし、さらにその後、上部電極層 4を形成し、所定のパターン形状にエッチングすることである。この場合に、酸素処理 工程は、不揮発性記憶素子 1Aの製造方法と同様に行われ、これにより第 2の領域 3 bを形成することができる。
[0072] 変形例 2に係る不揮発性記憶素子 1Cにおいても、不揮発性記憶素子 1Aの場合と 同様に、電気的劣化を防止することができる等の効果が奏される。
[0073] なお、本実施の形態の不揮発性記憶素子が備える下部電極層 2、金属酸化物薄 膜層 3及び上部電極層 4の平面視における外形形状は、上述したものに限定される わけではない。したがって、これらすベての外形形状が同一であってもよぐすべてが 同一でなくてもよぐまた、少なくとも 1つが同一でなくてもよい。
[0074] (第 2の実施の形態）
第 2の実施の形態に係る不揮発性記憶装置は、ワード線とビット線との交点（立体 交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
[0075] [不揮発性記憶装置の構成]
図 8Aは、本発明の第 2の実施の形態に係る不揮発性記憶装置の要部の構成を模 式的に示す斜視図であり、図 8Bは、図 8Aの VIIIB-VIIIB線に沿った断面を示す断面 図である。なお、便宜上、図 8A及び図 8Bでは、基板及び層間絶縁膜などの一部構 成が省略されている。
[0076] 図 8A及び図 8Bに示すように、本実施の形態の不揮発性記憶装置 10では、基板（ 図示せず)の上に、複数の第 1の電極配線 11が形成されている。この複数の第 1の 電極配線 11は、各々が細長い矩形 (一定の幅及び所定の長さを有する帯状）に形 成され、基板の主面に平行な第 1の平面（図示せず）内において互いに平行に形成 されている。また、基板の上には、複数の第 2の電極配線 13が形成されている。この 複数の第 2の電極配線 13は、各々が細長い矩形 (一定の幅及び所定の長さを有す る帯状）に形成され、第 1の平面より上方に位置し第 1の平面に実質的に平行な第 2 の平面（図示せず）内において互いに平行に形成されている。したがって、複数の第 1の電極配線 11と複数の第 2の電極配線 13とは、平面視において、互いに直交して V、る（直角に立体交差して 、る)。その複数の第 1の電極配線 11と複数の第 2の電極 配線 13との交差領域のそれぞれには、金属酸化物薄膜層 12が配設されている。こ れにより、第 1の電極配線 11と第 2の電極配線 13との立体交差点のそれぞれにメモ リセルが形成されていることになる。
[0077] なお、本実施の形態では、第 1の電極配線 11および第 2の電極配線 13の交差領 域（図 8Bにおける符号 106)における第 1の電極配線 11部分が下部電極層を構成し 、同じく第 2の電極配線 13部分が上部電極層を構成する。
[0078] 第 1の電極配線 11および第 2の電極配線 13の各交差領域に設けられた金属酸ィ匕 物薄膜層 12のそれぞれは、第 1の領域 12aと、その第 1の領域 12aの外周を囲むよう に設けられた第 2の領域 12bとから構成される。すなわち、金属酸化物薄膜層 12の 内部領域が第 1の領域 12aに相当し、外周領域が第 2の領域 12bに相当する。図 8B においては、金属酸ィ匕物薄膜層 12全体のうち、符号 107で表される領域が第 1の領 域 12aであり、符号 108で表される領域が第 2の領域 12bである。第 1の領域 12aは、 下部電極層と上部電極層との間に与えられる電気的パルスにより抵抗値が増加また は減少する可変抵抗層として機能する。また、第 2の領域 12bは、第 1の領域 12aより も酸素の含有量または糸且成比が多くなるように構成されて 、る。
[0079] なお、第 2の領域 12bは、第 1の領域 12aと接する領域力も外周方向に向力つて酸 素の含有量が傾斜的に多くなるような構造であってもよい。
[0080] 図 8Bに示すように、金属酸ィ匕物薄膜層 12上には、第 2の電極配線 13に接続され た接続電極層 14が形成されている（なお、図 8Aにおいては、接続電極層が省略さ れている。 ) o金属酸ィ匕物薄膜層 12は、この接続電極層 14を介して、第 2の電極配 線 13と電気的に接続されて!、る。
[0081] 下部電極層（交差領域 106における第 1の電極配線 11部分)及び上部電極層（交 差領域 106における第 2の電極配線 13部分)と、金属酸化物薄膜層 12の第 1の領域 12aとは、第 1の領域 12aの厚み方向力も見て重なるように配されている。図 8A及び 図 8Bに示す例では、平面視で、第 1の領域 12aの全部力 下部電極層及び上部電 極層と重なっている。し力しながら、本発明はこのような態様に限定されるわけではな ぐ少なくとも第 1の領域 12aの一部が、第 1の領域 12aの厚み方向から見て、下部電 極層及び上部電極層と重なって!/、ればよ!/、。
[0082] なお、第 1の電極配線 11及び第 2の電極配線 13は、その一方がワード線として機 能し、その他方がビット線として機能する。
[0083] 上述したように、可変抵抗層として機能する第 1の領域 12aにおける抵抗値力 電 気的パルスの印加により増加または減少する。このような抵抗値の変化により情報の 書き込みまたは読み出しが行われる。上記第 2の領域 12bの外周領域はほぼ絶縁体 に近い抵抗値を有することになる。そのため、金属酸ィ匕物薄膜層 12の側壁部を介し て第 1の電極配線 11と第 2の電極配線 13とが短絡する現象及び金属酸化物薄膜層 12の側壁ダメージを防止することができる。
[0084] なお、図 8Cに示すように、第 1の電極配線 11と第 2の電極配線 13との交差領域に おいて、接続電極層 14と第 2の電極配線 13 (上部電極層）との間に、整流素子 19を 設けるようにしてもよい。
[0085] 図 8に示す構成では、接続電極層 14と上部電極層との間に整流素子 19が設けら れているが、整流素子 19が設けられる位置はこれに限られるわけではなぐ下部電 極層又は上部電極層に電気的に接続されて 、ればよ!/、。
[0086] なお、整流素子 19として MSMダイオードを用いる場合であれば、金属—半導体— 金属を順次堆積することによって、整流素子 19を形成することができる。この場合、 半導体材料としては、窒素欠損型窒化シリコン (SiN )膜などを用いることができるが
、勿論これに限定されるわけではない。また、整流素子 19として MIMダイオードを用 いる場合であれば、金属—絶縁体—金属を順次堆積することによって、整流素子 19 を形成することができる。
[0087] このように、整流素子を備えることによって、書き込みエラー及び読み込みエラーな どを防止することができ、更に高性能で安定な不揮発性記憶素子を得ることができる
[0088] [不揮発性記憶装置の製造方法]
次に、不揮発性記憶装置 10の製造方法について説明する。
[0089] 図 9A乃至図 9D、図 10A乃至図 10D、並びに図 11A及び図 11Bは、本発明の第 2の実施の形態に係る不揮発性記憶装置 10の製造方法の工程を示す図であって、 図 9A、図 9C、図 10A、図 10C、及び図 11Aは不揮発性記憶装置 10の要部の平面 図、図 9B、図 9D、図 10B、図 10D、及び図 1 IBは第 1の電極配線 11に沿った断面 図である。
[0090] なお、実際の不揮発性記憶装置 10では、多数の第 1の電極配線 11及び第 2の電 極配線 13が形成され、それらの第 1の電極配線 11と第 2の電極配線 13とが交差す る領域のそれぞれに金属酸ィ匕物薄膜層 12が形成されるが、図 9A乃至図 9D、図 10 A乃至図 10D、並びに図 11A及び図 1 IBにおいては、 3本の第 1の電極配線 11及 び第 2の電極配線 13が形成されている不揮発性記憶装置 10が示されている。また、 理解しやすいように、一部を拡大して示している。
[0091] 図 9A及び図 9Bに示す工程において、少なくとも表面に絶縁層を有する基板 15上 に、第 1の電極配線 11を形成する。この第 1の電極配線 11の材料としては、例えば アルミニウム (A1)、銅 (Cu)又は白金 (Pt)等、半導体素子及び従来の不揮発性記憶 素子で用いられているものを採用することができる。第 1の電極配線 11は、フォトリソ プロセス及びエッチングプロセスにより、細長い矩形状に形成される。なお、以下では 、細長い矩形状のものだけではなぐ成膜したときの状態をも含めて、第 1の電極配 線 11と呼ぶ。
[0092] 次に、図 9C及び図 9Dに示す工程において、電気的パルスによって抵抗値が可逆 的に変化する金属酸化物薄膜層 12を形成する。このような金属酸化物薄膜層 12の 材料としては、遷移金属酸化物材料、具体的には酸ィ匕鉄薄膜を用いることができ、 第 1の領域 3aは四酸化三鉄 (Fe O )である。また、第 1の領域 3aの材料としては、 Ni
3 4
O又は TiOなど、酸素量 Xが増加するに従い、抵抗値が上昇する遷移金属酸化物 材料を用いることができる。なお、以下では、所定のパターン形状にエッチングされた 状態のものだけではなぐ成膜したときの状態をも含めて、金属酸化物薄膜層 12と呼
[0093] この酸ィ匕物抵抗薄膜層 12上に、接続電極層 14を形成する。なお、接続電極層 14 は、所定のパターン形状にエッチングした状態をいうが、以下では成膜した状態をも 含めて、接続電極層 14と呼ぶ。この接続電極層 14は、第 1の電極配線 11及び後に 形成される第 2の電極配線 13と同じ材料を用いてもょ 、し、あるいは異なる材料を用 いてもよいが、少なくとも金属酸化物薄膜層 12を酸化処理する雰囲気に曝されても、 酸ィ匕等の変質が生じない材料を用いることが必要とされる。また、酸素ガスや酸素原 子等に対して遮断特性に優れた材料であることが要求される。このために、例えば酸 素バリア性に優れた電極層と酸化されない電極層との積層構成としてもよい。
[0094] さらに、金属酸ィ匕物薄膜層 12を所定のノターン形状に加工するために、レジスト膜 104を形成する。このレジスト膜 104は、第 1の電極配線 11と以降の工程で形成され る第 2の電極配線 13とが交差する交差領域に形成する。
[0095] 次に、図 10A及び図 10Bに示す工程において、レジスト膜 104をマスクとして、第 1 の電極配線 11と後に形成される第 2の電極配線 13との交差領域における接続電極 層 14及び金属酸ィ匕物抵抗薄膜層 12のみを残して、他をエッチング除去する。この エッチングは、一般的なドライエッチングにより行うことができる。エッチング終了後に 、レジスト膜 104を除去する。あるいは、接続電極層 14をエッチング後にレジスト膜 1 04を除去し、接続電極層 14をマスクにして金属酸ィ匕物抵抗薄膜層 12をエッチング してちよい。
[0096] 次に、図 10C及び図 10Dに示す工程において、第 1の電極配線 11と第 2の電極配 線 13との交差領域における金属酸ィ匕物抵抗薄膜層 12を含めた基板 15の面上に絶 縁体層 16を形成する。この絶縁体層 16の形成前に、酸化処理工程を行う。具体的 には、酸ィ匕雰囲気中でプラズマ処理を行う。これにより、図 8Bに示す接続電極層 14 で覆われた領域、すなわち図 8Bにおける交差領域 106における金属酸ィ匕物薄膜層 12の側壁力も活性酸素、酸素イオンあるいは酸素原子が拡散し、その金属酸化物 薄膜層 12の外周領域内で結合あるいは当該外周領域内に取り込まれる。これにより 、金属酸化物薄膜層 12の外周領域は、成膜した状態の金属酸化物薄膜層 12のまま である内部領域と比べて、酸素の含有量または酸素の組成比が大きくなる。ここでの 金属酸ィ匕物薄膜層 12の内部領域が第 1の領域 12aとなり、外部領域が第 2の領域 1 2bとなる。
[0097] なお、上述したように、本実施の形態においては、絶縁体層 16を形成する前に第 2 の領域 12bを形成しているが、例えば、絶縁体層 16を形成するときの酸素雰囲気プ ラズマによって第 2の領域 12bを形成するようにしてもょ 、。
[0098] その後、接続電極層 14上の絶縁体層 16を露光プロセス、エッチングプロセス又は CMP (Chemical
Mechanical Polishing)プロセスにより開口して接続電極層 14を露出させる。
[0099] 次に、図 11A及び図 11Bに示す工程において、接続電極層 14と接続し、かつ第 1 の電極配線 11と交差するように、第 2の電極配線 13を形成する。この第 2の電極配 線 13についても、例えばアルミニウム (A1)、銅 (Cu)または白金 (Pt)等、半導体素 子や従来の不揮発性記憶素子で用いられて ヽる電極材料を用いることができる。な お、図 11Aでは、理解しやすくするために絶縁体層 16及び第 2の電極配線 13の一 部を切り欠いて示している。
[0100] 以上の工程により、本実施の形態の不揮発性記憶装置 10の記憶部の要部を作製 することができる。また、上述したように形成された第 1の電極配線 11及び第 2の電極 配線 13と、基板 15に形成された半導体集積回路とは電気的に接続される。その結 果、この半導体集積回路と不揮発性記憶装置 10における下部電極層及び上部電 極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと 同様である。
[0101] なお、本実施の形態の不揮発性記憶装置 10では、接続電極層 14及び上部電極 層（第 1の電極配線 11と第 2の電極配線 13との交差領域における第 2の電極配線 13 部分)の平面視における外形形状を同一としているが、必ずしも同一にする必要はな い。接続電極層 14の方が大きくてもよいし、第 2の電極配線 13の方が大きくてもよい 。また、接続電極層 14及び上部電極層に対して、金属酸化物薄膜層 12の大きさも 一致させる必要はなぐ金属酸ィ匕物薄膜層 12の方が大きくてもよいし、接続電極層 1 4及び上部電極層の方が大きくてもよい。
[0102] (第 3の実施の形態）
第 2の実施の形態における不揮発性記憶装置の場合、マトリクス状に配された複数 の不揮発性記憶素子が有する金属酸化物薄膜層は、互いに物理的に分離されてい る。これに対し、第 3の実施の形態における不揮発性記憶装置では、後述するように 、各不揮発性記憶素子が有する金属酸ィ匕物薄膜層が一体的に形成されている。す なわち、第 2の実施の形態における隣り合う複数の不揮発性記憶素子が有する金属 酸ィ匕物薄膜層が、第 3の実施の形態においては連続的に形成されていることになる
[0103] [不揮発性記憶装置の構成]
図 12Aは、本発明の第 3の実施の形態に係る不揮発性記憶装置の要部の構成を 模式的に示す斜視図であり、図 12Bは、図 12Aの ΧΠΒ-ΧΠΒ線に沿った断面を示す 断面図である。なお、便宜上、図 12A及び図 12Bでは、基板及び層間絶縁膜などの 一部構成が省略されている。
[0104] 図 12A及び図 12Bに示すように、本実施の形態の不揮発性記憶装置 30では、基 板（図示せず)の上に、複数の第 1の電極配線 31が形成されている。この複数の第 1 の電極配線 31は、各々が細長い矩形に形成され、基板の主面に平行な第 1の平面（ 図示せず）内において互いに平行に形成されている。また、基板の上には、複数の 第 2の電極配線 33が形成されている。この複数の第 2の電極配線 33は、各々が細長 い矩形に形成され、第 1の平面より上方に位置し第 1の平面に実質的に平行な第 2 の平面（図示せず）内において互いに平行に形成されている。したがって、複数の第 1の電極配線 31と複数の第 2の電極配線 33とは、平面視において、互いに直交して いる（直角に立体交差している)。その複数の第 1の電極配線 31と複数の第 2の電極 配線 33との間には金属酸ィ匕物薄膜層 32が形成されている。これにより、第 1の電極 配線 31と第 2の電極配線 33との立体交差点のそれぞれにメモリセルが形成されてい ることになる。
[0105] なお、本実施の形態では、第 1の電極配線 31および第 2の電極配線 33の交差領 域（図 12Bにおける符号 106)における第 1の電極配線 31部分が下部電極層を構成 し、同じく第 2の電極配線 33部分が上部電極層を構成する。
[0106] また、上記交差領域 106における金属酸ィ匕物薄膜層 32部分が第 1の領域 32aを 構成し、その他の金属酸化物薄膜層 32部分が第 2の領域 32bを構成する。そのため 、金属酸ィ匕物薄膜層 32は、マトリクス状に配された複数の第 1の領域 32aと、それら の第 1の領域 32aの外周を囲むように設けられた第 2の領域 32bとから構成されること になる。第 1の領域 32aは、下部電極層と上部電極層との間に与えられる電気的パ ルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第 2の領 域 32bは、第 1の領域 32aよりも酸素の含有量または組成比が多くなるように構成さ れている。
[0107] なお、第 2の領域 32bは、第 1の領域 32aと接する領域力も外周方向に向力つて酸 素の含有量が傾斜的に多くなるような構造であってもよい。
[0108] 図 12Bに示すように、金属酸ィ匕物薄膜層 32の第 1の領域 32a上には、第 2の電極 配線 33に接続された接続電極層 34が形成されている（なお、図 12Aにおいては、接 続電極層が省略されている。 ) o金属酸化物薄膜層 32の第 1の領域 32aは、この接 続電極層 34を介して、第 2の電極配線 33と電気的に接続されている。 [0109] 下部電極層（交差領域 106における第 1の電極配線 31部分)及び上部電極層（交 差領域 106における第 2の電極配線 33部分)と、金属酸化物薄膜層 32の第 1の領域 32aとは、第 1の領域 32aの厚み方向力も見て重なるように配されている。図 12A及 び図 12Bに示す例では、平面視で、第 1の領域 32aの全部力 下部電極層及び上 部電極層と重なっている。し力しながら、本発明はこのような態様に限定されるわけで はなぐ少なくとも第 1の領域 32aの一部力 第 1の領域 32aの厚み方向から見て、下 部電極層及び上部電極層と重なって 、ればよ!/、。
[0110] なお、第 1の電極配線 31及び第 2の電極配線 33は、その一方がワード線として機 能し、その他方がビット線として機能する。
[0111] 上述したように、本実施の形態では、接続電極層 34と第 1の電極配線 31とで挟ま れた領域、すなわち第 1の電極配線 31と第 2の電極配線 33とが交差する交差領域 1 06とほぼ一致する領域の金属酸ィ匕物抵抗薄膜層 32が、電気的パルスの印加により 抵抗値が変化する可変抵抗層として機能する第 1の領域 32aとなる。また、交差領域 106外の金属酸ィ匕物抵抗薄膜層 32は実質的に絶縁層である第 2の領域 32bである 。ここで、金属酸化物抵抗薄膜層 32は遷移金属酸化物、具体的には酸化鉄薄膜か らなり、第 1の領域 32aが四酸ィ匕三鉄 (Fe O )からなり、第 2の領域 32bが三酸ィ匕ニ
3 4
鉄 (Fe O )からなる。したがって、第 2の領域 32bは、第 1の領域 32aよりも酸素の含
2 3
有量が多い。
[0112] なお、第 1の領域 32aとしては、 NiO及び TiOなど、酸素量 xが増加するに従って 抵抗値が上昇する遷移金属酸ィ匕物材料を用いることができ、この場合、 x<yである とすると、第 2の領域 32bとしては NiOや TiOなどを用いることができる。
y y
[0113] このように、交差領域 106を含めて連続的に金属酸化物抵抗薄膜層 32が形成され ているにもかかわらず、第 1の領域 32aと比べて第 2の領域 32bは酸素の含有量が多 ぐほぼ絶縁体に近い抵抗値を有するので、高密度に記憶部を配置してもクロストー クの発生を抑制することができるため、大容量の不揮発性記憶素子を作製することが できる。一方、第 1の領域 32aは電気的パルスにより可逆的に抵抗値が変化するので 、信頼性に優れ、良好な特性を有する記憶部を得ることができる。
[0114] なお、本実施の形態においても、第 2の実施の形態において示したように、第 1の 電極配線 31又は第 2の電極配線 33との電気的に接続される整流素子 19が設けら れていてもよい。
[0115] [不揮発性記憶装置の製造方法]
次に、不揮発性記憶装置 30の製造方法について説明する。
[0116] 図 13A乃至図 13D、及び図 14A乃至図 14Dは、本発明の第 3の実施の形態に係 る不揮発性記憶装置 30の製造方法の工程を示す図であって、図 13A、図 13C、図 14A、及び図 14Cは不揮発性記憶装置 30の要部の平面図、図 13B、図 13D、図 1 4B、及び図 14Dは第 1の電極配線 31に沿った断面図である。
[0117] なお、実際の不揮発性記憶装置 30では、多数の第 1の電極配線 31及び第 2の電 極配線 33が形成される力 図 13A乃至図 13D、及び図 14A乃至図 14Dにおいて は、 3本の第 1の電極配線 32及び第 2の電極配線 34が形成されている不揮発性記 憶装置 30が示されている。また、理解しやすいように、一部を拡大して示している。
[0118] まず、図 13A及び図 13Bに示す工程において、少なくとも表面に絶縁層を有する 基板 15の表面に第 1の電極配線 31を形成する。この第 1の電極配線 31の材料及び 作製方法については、第 2の実施の形態で説明した場合と同様であるので、説明を 省略する。
[0119] 次に、図 13C及び図 13Dに示す工程において、金属酸化物薄膜層 32を形成する 。さらに、この金属酸ィ匕物薄膜層 32の上に、接続電極層 34を形成する。なお、以下 では、所定のノターン形状にエッチングされた状態のものだけではなぐ成膜したとき の状態をも含めて、金属酸ィ匕物薄膜層 32及び接続電極層 34と呼ぶ。
[0120] なお、金属酸化物抵抗薄膜層 32の材料および作製方法についても、第 2の実施の 形態の場合と同様であるため、説明を省略する。
[0121] 接続電極層 34は、第 1の電極配線 31及び後に形成される第 2の電極配線 33と同 じ材料を用いてもよいし、あるいは異なる材料を用いてもよいが、少なくとも金属酸ィ匕 物薄膜層 32を酸化処理する雰囲気に曝されても、酸化等の変質が生じない材料を 用いることが必要とされる。また、酸素ガスや酸素原子等に対して遮断特性に優れた 材料であることが要求される。このために、例えば酸素ノ リア性に優れた電極層と酸 化されな 、電極層との積層構成としてもょ 、。 [0122] 次に、レジスト膜 104をマスクとして接続電極層 34をエッチングする。
[0123] 次に、図 14A及び図 14Bに示す工程において、接続電極層 34をマスクにして金属 酸化物抵抗薄膜層 32を酸素処理し、さらにその後絶縁体層 36を形成する。この酸 素処理工程により、接続電極層 34で覆われている領域外の金属酸化物抵抗薄膜層 32部分の酸素の含有量が多くなり、その結果、ほぼ絶縁体に近い第 2の領域 32bが 形成される。この酸素処理工程は、上述した他の実施の形態と同様に、酸素を含む 雰囲気下で、加熱およびプラズマ処理の少なくともいずれかの処理により行われる。 この場合に、接続電極層 34がマスクとなるので、この接続電極層 34の下部の金属酸 化物抵抗薄膜層 32は酸素処理によっても変化せず、この領域の金属酸化物抵抗薄 膜層 32部分が、電気的パルスの印加により抵抗値を増加または減少する可変抵抗 層として機能する第 1の領域 32aとなる。
[0124] その後、接続電極層 34上の絶縁体層 36を露光プロセス、エッチングプロセス又は CMP (Chemical
Mechanical Polishing)プロセスにより開口し、接続電極層 34を露出させる。
[0125] 次に、図 14C及び図 14Dに示す工程において、第 1の領域 32a上の接続電極層 3 4と接続し、かつ第 1の電極配線 31と交差するように、第 2の電極配線 33を形成する 。この第 1の電極配線 33の材料及び作製方法についても、第 2の実施の形態で説明 した場合と同様であるので、説明を省略する。
[0126] 以上の工程により、本実施の形態の不揮発性記憶装置 30の記憶部の要部を作製 することができる。また、上述したように形成された第 1の電極配線 31及び第 2の電極 配線 33と、基板 15に形成された半導体集積回路とは電気的に接続される。その結 果、この半導体集積回路と不揮発性記憶装置 30における下部電極層及び上部電 極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと 同様である。
[0127] このように、本実施の形態の不揮発性記憶装置 30では、第 1の電極配線 31と第 2 の電極配線 33との交差領域 106とほぼ同一の部分の金属酸ィ匕物薄膜層 32が第 1 の領域 32aとなる。また、酸素処理の結果、交差領域 106外の金属酸化物抵抗薄膜 層 32部分に第 2の領域 32bが形成される。これにより、製造工程を簡略ィ匕することが できる。さらに、第 1の領域 32aを取り囲むように第 2の領域 32bがあるので、第 1の領 域 32aは後工程で使用される水素ガス及び酸素ガス等の雰囲気ガスに曝されること がない。このため、特性の安定した不揮発性記憶装置 30を容易に製造することがで きる。
[0128] なお、本実施の形態の不揮発性記憶装置 30では、接続電極層 34及び上部電極 層（第 1の電極配線 31と第 2の電極配線 33との交差領域における第 2の電極配線 33 部分)の平面視における外形形状を同一としているが、必ずしも同一にする必要はな い。接続電極層 34の方が大きくてもよいし、上部電極層の方が大きくてもよい。
[0129] [変形例に係る不揮発性記憶装置の構成]
本実施の形態の変形例に係る不揮発性記憶装置と、上述した不揮発性記憶装置 30との違いは、接続電極層 34の有無にある。すなわち、この変形例においては、接 続電極層 34が設けられていない。その構成については、図 16A及び図 16Bに示さ れて 、る。これらの図 16 A及び図 16Bに示された変形例に係る不揮発性記憶装置 4 0において、不揮発性記憶装置 30と同一の要素については、同一符号が付されてい る。
[0130] [変形例に係る不揮発性記憶装置の製造方法]
次に、本実施の形態の変形例に係る不揮発性記憶装置 40の製造方法について説 明する。
[0131] 図 15A乃至図 15D、並びに図 16A及び図 16Bは、本発明の第 3の実施の形態の 変形例に係る不揮発性記憶装置 40の製造方法の工程を示す図であって、図 15A、 図 15C、及び図 16Aは不揮発性記憶装置 40の要部の平面図、図 15B、図 15D、及 び図 16Bは第 1の電極配線 31に沿った断面図である。
[0132] まず、図 15A及び図 15Bに示す工程において、少なくとも表面に絶縁層を有する 基板 15の表面に第 1の電極配線 31を形成する。この工程は、不揮発性記憶装置 30 の場合と同様である。
[0133] 次に、図 13C及び図 13Dに示す工程において、金属酸化物薄膜層 32を形成する 。ここまでは、不揮発性記憶装置 30の製造方法の場合と同様であるが、変形例の不 揮発性記憶装置 40の場合には、金属酸化物薄膜層 32上に接続電極層を形成せず 、第 2の電極配線 33を直接形成する。この第 2の電極配線 33は、露光プロセス及び エッチングプロセスを経て第 1の電極配線 31と交差する形状に加工される。
[0134] 次に、図 16A及び図 16Bに示す工程において、第 2の電極配線 33をマスクにして 金属酸化物薄膜層 32を酸素処理する。これにより、第 2の電極配線 33で覆われてい ない領域、すなわち隣り合う第 2の電極配線 33の間における金属酸ィ匕物薄膜層 32 の酸素の含有量が多くなり、ほぼ絶縁体に近い第 2の領域 32bが形成される。この酸 素処理工程は、上述した他の実施の形態と同様に、酸素を含む雰囲気下で、加熱 およびプラズマ処理の少なくともいずれかの処理により行われる。この場合に、第 2の 電極配線 33がマスクとなるので、この第 2の電極配線 33の下部の金属酸ィ匕物薄膜 層 32は酸素処理によっても変化せず、この領域の金属酸化物抵抗薄膜層 32部分 力 電気的パルスの印加により抵抗値を増加または減少する可変抵抗層として機能 する第 1の領域 32aとなる。
[0135] なお、第 2の電極配線 33には、酸素雰囲気下でも変質せず、かつ酸素ガス及び酸 素原子等の遮断特性に優れた材料を用いることが要求される。このために、酸素遮 断特性に優れた材料と導電性に優れた材料との積層構成としてもよい。
[0136] 以上の工程により、本実施の形態の変形例の不揮発性記憶素子 40の記憶部の要 部を作製することができる。また、上述したように形成された第 1の電極配線 31及び 第2の電極配線 33と、基板 15に形成された半導体集積回路とは電気的に接続され る。その結果、この半導体集積回路と不揮発性記憶装置 40における下部電極層及 び上部電極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来 のものと同様である。
[0137] このように、本実施の形態の不揮発性記憶装置 30では、第 1の電極配線 31と第 2 の電極配線 33との交差領域 106とほぼ同一の部分の金属酸ィ匕物薄膜層 32が第 1 の領域 32aとなる。また、酸素処理の結果、交差領域 106外の金属酸化物抵抗薄膜 層 32部分に第 2の領域 32bが形成される。これにより、製造工程を簡略ィ匕することが できる。さらに、第 1の領域 32aを取り囲むように第 2の領域 32bがあるので、第 1の領 域 32aは後工程で使用される水素ガス及び酸素ガス等の雰囲気ガスに曝されること がない。このため、特性の安定した不揮発性記憶装置 30を容易に製造することがで きる。
[0138] この変形例の不揮発性記憶装置 40の場合には、接続電極層が不要であり、第 2の 電極配線 33を形成した後、酸素処理を行うのみで、隣り合う第 2の電極配線 33間の 領域における金属酸ィ匕物薄膜層 32を第 2の領域 32bとすることができる。このように して第 2の領域 32bを形成することができるため、第 2の電極配線 33間の間隔を小さ くしてもクロストークを有効に防止することができ、大容量の不揮発性記憶素子を簡 単な工程で作製することができる。
[0139] なお、隣り合う第 1の電極配線 31間の領域で、かつ第 2の電極配線 33の下方にあ る金属酸ィ匕物薄膜層 32は、酸素処理を受けないので、第 1の領域 32aと同じ特性を 有していることになる。し力しながら、第 1の電極配線 31間のピッチを従来と同様なピ ツチで配置しておけば、クロストークの影響はほぼ無視することができる。
[0140] (第 4の実施の形態）
第 4の実施の形態における不揮発性記憶装置の場合、マトリクス状に配された複数 の不揮発性記憶素子が有する金属酸ィ匕物薄膜層が互いに物理的に分離されている 点は、第 2の実施の形態の場合と同様である。し力しながら、第 2の実施の形態の場 合と異なり、第 4の実施の形態における不揮発性記憶装置においては、各金属酸ィ匕 物薄膜層の厚み方向から見た場合の当該金属酸化物薄膜層の外形形状が、第 1の 電極配線及び第 2の電極配線の交差領域よりも大きくなつている。
[0141] [不揮発性記憶装置の構成]
図 17Aは、本発明の第 3の実施の形態に係る不揮発性記憶装置の要部の構成を 模式的に示す斜視図であり、図 17Bは、図 17Aの XVIIB-XVIIB線に沿った断面を示 す断面図である。なお、便宜上、図 17A及び図 17Bでは、基板及び層間絶縁膜など の一部構成が省略されて 、る。
[0142] 図 17A及び図 17Bに示すように、本実施の形態の不揮発性記憶装置 45では、基 板（図示せず)の上に、細長い矩形状の複数の第 1の電極配線 51が、基板の主面に 平行な第 1の平面（図示せず）内において互いに平行に形成されている。また、基板 の上には、同じく複数の第 2の電極配線 53が、第 1の平面より上方に位置し第 1の平 面に実質的に平行な第 2の平面（図示せず）内にお 、て互 、に平行に形成されて!ヽ る。したがって、複数の第 1の電極配線 51と複数の第 2の電極配線 53とは、平面視 において、互いに直交している。その複数の第 1の電極配線 51と複数の第 2の電極 配線 53との間には金属酸ィ匕物薄膜層 52が形成されている。これにより、第 1の電極 配線 51と第 2の電極配線 53との立体交差点のそれぞれにメモリセルが形成されてい ることになる。
[0143] なお、本実施の形態では、第 1の電極配線 51および第 2の電極配線 53の交差領 域（図 17Bにおける符号 107)における第 1の電極配線 51部分が下部電極層を構成 し、同じく第 2の電極配線 53部分が上部電極層を構成する。
[0144] 金属酸ィ匕物薄膜層 52の平面視における外形形状は、第 1の電極配線 51及び第 2 の電極配線 53の交差領域 107よりも大きくなつている。図 17Bにおいては、その金属 酸ィ匕物薄膜層 52の幅が、符号 106で示されている。また、その交差領域 107におけ る金属酸化物薄膜層 52部分が第 1の領域 52aを構成し、その他の金属酸化物薄膜 層 52部分（図 17Bにおける符号 108)が第 2の領域 52bを構成する。そのため、金属 酸ィ匕物薄膜層 52は、マトリクス状に配された複数の第 1の領域 52aと、それらの第 1 の領域 52aの外周を囲むように設けられた第 2の領域 52bとから構成されることになり 、隣り合う金属酸化物薄膜層 52は分離されている。第 1の領域 52aは、下部電極層と 上部電極層との間に与えられる電気的ノルスにより抵抗値が増加または減少する可 変抵抗層として機能する。また、第 2の領域 52bは、第 1の領域 52aよりも酸素の含有 量または組成比が多くなるように構成されて！、る。
[0145] なお、第 2の領域 52bは、第 1の領域 52aと接する領域力も外周方向に向力つて酸 素の含有量が傾斜的に多くなるような構造であってもよい。
[0146] 図 17Bに示すように、金属酸ィ匕物薄膜層 52の第 1の領域 52a上には、第 2の電極 配線 53に接続された接続電極層 54が形成されている（なお、図 17Aにおいては、接 続電極層が省略されている。 ) o金属酸化物薄膜層 52の第 1の領域 52aは、この接 続電極層 54を介して、第 2の電極配線 53と電気的に接続されている。
[0147] 下部電極層（交差領域 107における第 1の電極配線 51部分)及び上部電極層（交 差領域 107における第 2の電極配線 53部分)と、金属酸化物薄膜層 52の第 1の領域 52aとは、第 1の領域 52aの厚み方向力も見て重なるように配されて 、る。 [0148] なお、第 1の電極配線 51及び第 2の電極配線 53は、その一方がワード線として機 能し、その他方がビット線として機能する。
[0149] 上述したように、本実施の形態では、第 1の電極配線 51と第 2の電極配線 53とが交 差する交差領域 107とほぼ一致する領域の金属酸化物抵抗薄膜層 52が、電気的パ ルスの印加により抵抗値が変化する可変抵抗層として機能する第 1の領域 52aとなる 。また、交差領域 107外の金属酸ィ匕物抵抗薄膜層 52は実質的に絶縁層である第 2 の領域 52bである。
[0150] なお、本実施の形態においても、第 2の実施の形態において示したように、第 1の 電極配線 31又は第 2の電極配線 33との電気的に接続される整流素子 19が設けら れていてもよい。
[0151] [不揮発性記憶装置の製造方法]
次に、不揮発性記憶装置 45の製造方法について説明する。
[0152] 図 18A乃至図 18D、図 19A乃至図 19D、並びに図 20A及び図 20Bは、本発明の 第 4の実施の形態に係る不揮発性記憶装置 45の製造方法の工程を示す図であって 、図 18A、図 18C、図 19A、図 19C、及び図 20Aは不揮発性記憶装置 45の要部の 平面図、図 18B、図 18D、図 19B、図 19D、及び図 20Bは第 1の電極配線 51に沿つ た断面図である。
[0153] 図 18A及び図 18Bに示す工程において、少なくとも表面に絶縁層を有する基板 15 上に、第 1の電極配線 51を形成する。この第 1の電極配線 51の材料及び作製方法 については、第 2の実施の形態で説明した場合と同様であるので、説明を省略する。
[0154] 次に、図 18C及び図 18Dに示す工程において、電気的パルスによって抵抗値が 可逆的に変化する金属酸化物薄膜層 52を形成する。その後、この酸化物抵抗薄膜 層 52上に、接続電極層 54を形成する。
[0155] 次に、金属酸ィ匕物薄膜層 52を所定のパターン形状に加工するために、レジスト膜 1 05を形成する。このレジスト膜 105の平面視における外形形状は、第 1の電極配線 5 1と以降の工程で形成される第 2の電極配線 53とが交差する交差領域よりも大きくな つている。
[0156] 次に、図 19A及び図 19Bに示す工程において、レジスト膜 105をマスクとして、接 続電極層 54及び金属酸ィ匕物抵抗薄膜層 52のエッチングを行う。そして、このエッチ ング終了後に、レジスト膜 105を除去する。
[0157] 次に、図 19C及び図 19Dに示す工程において、金属酸化物抵抗薄膜層 52を含め た基板 15の面上に絶縁体層 56を形成する。この絶縁体層 56の形成前に、酸化処 理工程を行う。具体的には、酸ィ匕雰囲気中でプラズマ処理を行う。これにより、金属 酸化物薄膜層 52の側壁から活性酸素、酸素イオンあるいは酸素原子が拡散し、金 属酸ィ匕物薄膜層 52の外周領域内で結合あるいは当該外周領域内に取り込まれる。 これにより、金属酸ィ匕物薄膜層 52の外周領域は、成膜した状態の金属酸化物薄膜 層 52のままである内部領域と比べて、酸素の含有量または酸素の組成比が大きくな る。ここでの金属酸ィ匕物薄膜層 52の内部領域が第 1の領域 52aとなり、外部領域が 第 2の領域 52bとなる。
[0158] なお、上述したように、本実施の形態においては、絶縁体層 56を形成する前に第 2 の領域 52bを形成しているが、例えば、絶縁体層 56を形成するときの酸素雰囲気プ ラズマによって第 2の領域 52bを形成するようにしてもょ 、。
[0159] その後、接続電極層 54上の絶縁体層 56を露光プロセス、エッチングプロセス又は CMP (Chemical
Mechanical Polishing)プロセスにより開口して接続電極層 54を露出させる。
[0160] 次に、図 20A及び図 20Bに示す工程において、接続電極層 54と接続し、かつ第 1 の電極配線 51と交差するように、第 2の電極配線 53を形成する。この第 2の電極配 線 53の材料及び作製方法については、第 2の実施の形態で説明した場合と同様で ある。なお、図 20Aでは、理解しやすくするために絶縁体層 56及び第 2の電極配線 53の一部を切り欠!、て示して!/、る。
[0161] 以上の工程により、本実施の形態の不揮発性記憶装置 45の記憶部の要部を作製 することができる。また、上述したように形成された第 1の電極配線 51及び第 2の電極 配線 53と、基板 15に形成された半導体集積回路とは電気的に接続される。その結 果、この半導体集積回路と不揮発性記憶装置 45における下部電極層及び上部電 極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと 同様である。 [0162] このように、金属酸ィ匕物薄膜層の厚み方向における当該金属酸ィ匕物薄膜層の外形 形状が、第 1の電極配線と第 2の電極配線との交差領域よりも大きくなつている場合 でも、他の実施の形態の場合と同様に、金属酸ィ匕物薄膜層の側壁ダメージを抑制す ることができる等の効果が奏される。
[0163] なお、第 1の実施の形態力も第 4の実施の形態までにおいては、金属酸化物薄膜 層として遷移金属酸化物である酸化鉄、酸化ニッケル、及び酸化チタンを例として説 明したが、本発明はこれに限定されず、上述したように金属に対する酸素量が増加 するに従い抵抗値が上昇する遷移金属酸ィ匕物であれば同様に使用可能である。ま た、下部電極層、酸化物抵抗薄膜層、上部電極層および接続電極層の平面視にお ける外形形状は、各図面で示したように正確に同一であることは要求されず、通常の エッチングで生じるサイドエッチ又はそれぞれ個別でエッチングする場合に生じるパ ターン形状の差異等があってもょ 、。
[0164] 上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び Z又は機能の詳細を実質的に変更できる。
産業上の利用可能性
[0165] 本発明に係る暗号鍵生成方法、暗号鍵生成装置、暗号演算回路、無線タグ、及び コンピュータプログラムは、少な 、計算量でセキュリティを確保することが可能である ため、微少な電力及び回路規模に限られるという制約を有する無線タグを備える無 線タグシステム、並びに各種のコンピュータシステム等にぉ ヽて暗号化処理及び復 号処理を行う場合に有用である。

Claims

請求の範囲
[1] 下部電極層と、
前記下部電極層より上方に形成された上部電極層と、
前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを備え 前記金属酸化物薄膜層は、前記下部電極層と前記上部電極層との間に与えられ る電気的パルスにより抵抗値が増加または減少する第 1の領域と、前記第 1の領域の 周囲に配され、前記第 1の領域よりも酸素の含有量が多い第 2の領域とを含み、 前記下部電極層及び前記上部電極層と前記第 1の領域の少なくとも一部とが、前 記第 1の領域の厚み方向から見て重なるように配されている、不揮発性記憶素子。
[2] 前記金属酸化物薄膜層は、遷移金属酸化物材料からなる、請求項 1に記載の不揮 発性記憶素子。
[3] 前記第 1の領域及び前記第 2の領域は、同一の元素からなる、請求項 1に記載の 不揮発性記憶素子。
[4] 前記下部電極層と前記上部電極層との間に電気的パルスが与えられることにより 前記第 1の領域の抵抗値が増力 tlした場合において、前記第 2の領域は、その抵抗値 が第 1の領域の抵抗値よりも大きくなるように構成されている、請求項 1に記載の不揮 発性記憶素子。
[5] 前記金属酸化物薄膜層は酸化鉄薄膜で構成され、前記第 1の領域は四酸ィ匕三鉄
(Fe O )で構成される、請求項 1に記載の不揮発性記憶素子。
3 4
[6] 前記第 2の領域は三酸化二鉄 (Fe O )で構成される、請求項 1に記載の不揮発性
2 3
記憶素子。
[7] 基板と、
前記基板の上に互い平行に形成された複数の第 1の電極配線と、
前記複数の第 1の電極配線の上方に前記基板の主面に平行な面内にお 、て互 ヽ に平行に且つ前記複数の第 1の電極配線に立体交差するように形成された複数の 第 2の電極配線と、
前記複数の第 1の電極配線と前記複数の第 2の電極配線との立体交差点のそれぞ れに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、 前記不揮発性記憶素子のそれぞれは、
下部電極層と、
前記下部電極層より上方に形成された上部電極層と、
前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを有し 前記金属酸化物薄膜層は、前記下部電極層と前記上部電極層との間に与えられ る電気的パルスにより抵抗値が増加または減少する第 1の領域と、前記第 1の領域の 周囲に配され、前記第 1の領域よりも酸素の含有量が多い第 2の領域とを含み、 前記下部電極層及び前記上部電極層と前記第 1の領域とが、前記第 1の領域の厚 み方向から見て重なるように配されており、
前記立体交差点のそれぞれの交差領域における前記第 1の電極配線が前記下部 電極層を構成し、前記第 2の電極配線が前記上部電極層を構成する、不揮発性記 憶装置。
[8] 隣り合う複数の前記不揮発性記憶素子が有する前記金属酸化物薄膜層は、連続 的に形成されている、請求項 7に記載の不揮発性記憶装置。
[9] 前記不揮発性記憶素子が有する前記金属酸化物薄膜層のそれぞれは、前記金属 酸化物薄膜層の厚み方向から見て、前記交差領域より大きな外形形状を有し、且つ 隣り合う前記不揮発性記憶素子が有する前記金属酸化物薄膜層は分離されている
、請求項 7に記載の不揮発性記憶装置。
[10] 前記不揮発性記憶素子のそれぞれにおいて、前記第 1の領域と前記上部電極層と の間に接続電極層が形成されている、請求項 7に記載の不揮発性記憶装置。
[11] 前記不揮発性記憶素子のそれぞれが有する前記下部電極層及び前記上部電極 層と電気的に接続された半導体集積回路を更に備える、請求項 7に記載の不揮発 性記憶装置。
[12] 前記不揮発性記憶素子のそれぞれにおいて、前記下部電極層又は前記上部電極 層と電気的に接続された整流素子を更に備える、請求項 7に記載の不揮発性記憶 装置。
[13] 下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電 極層と前記上部電極層との間に形成される金属酸化物薄膜層とを備える不揮発性 記憶素子の製造方法にぉ 、て、
前記下部電極層上に前記金属酸化物薄膜層を形成する工程と、
前記金属酸化物薄膜層上に前記上部電極層を形成する工程と、
前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理 の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与 えられる電気的ノルスにより抵抗値が増加または減少する前記金属酸ィ匕物薄膜層 における第 1の領域と、前記第 1の領域の周囲に配され、前記第 1の領域よりも酸素 の含有量が多い前記金属酸ィ匕物薄膜層における第 2の領域とを形成する工程と を有する、不揮発性記憶素子の製造方法。
[14] 基板と、前記基板の上に互い平行に形成された複数の第 1の電極配線と、前記複 数の第 1の電極配線の上方に前記基板の主面に平行な面内において互いに平行に 且つ前記複数の第 1の電極配線に立体交差するように形成された複数の第 2の電極 配線と、前記複数の第 1の電極配線と前記複数の第 2の電極配線との立体交差点の それぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前 記不揮発性記憶素子のそれぞれが、下部電極層と、前記下部電極層より上方に形 成された上部電極層と、前記下部電極層と前記上部電極層との間に形成される金属 酸化物薄膜層とを有し、前記立体交差点のそれぞれの交差領域における前記第 1 の電極配線が前記下部電極層を構成し、前記第 2の電極配線が前記上部電極層を 構成する、不揮発性記憶装置の製造方法において、
前記基板上に前記複数の第 1の電極配線を形成する工程と、
前記複数の第 1の電極配線上に、前記金属酸化物薄膜層を形成する工程と、 前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理 の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与 えられる電気的ノルスにより抵抗値が増加または減少する前記金属酸ィ匕物薄膜層 における第 1の領域と、前記第 1の領域の周囲に配され、前記第 1の領域よりも酸素 の含有量が多 、前記金属酸化物薄膜層における第 2の領域とを形成する酸素処理 工程と
を有する、不揮発性記憶装置の製造方法。
[15] 前記酸素処理工程において、前記交差領域における前記金属酸化物薄膜層の表 面に形成した保護膜をマスクとして、前記加熱及びプラズマ処理の少なくとも何れか を行うことにより、前記保護膜で覆われた前記金属酸ィ匕物薄膜層の外周領域に前記 第 2の領域を形成する、請求項 14に記載の不揮発性記憶装置の製造方法。
[16] 前記酸素処理工程において、前記交差領域における前記金属酸化物薄膜層の表 面に形成した保護膜をマスクとして、前記加熱及びプラズマ処理の少なくとも何れか を行うことにより、前記保護膜で覆われた領域外における前記金属酸ィ匕物薄膜層部 分に前記第 2の領域を形成する、請求項 14に記載の不揮発性記憶装置の製造方法
[17] 前記保護膜は、前記第 1の領域と前記上部電極層との間に形成される接続電極層 である、請求項 14に記載の不揮発性記憶装置の製造方法。
[18] 前記下部電極層及び前記上部電極層と電気的に接続される半導体集積回路を前 記基板に形成する工程を更に有する、請求項 14に記載の不揮発性記憶装置の製 造方法。
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