JP5353692B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に抵抗変化型の不揮発性記憶素子の構造と製造方法に関する。
現在市場で主流となっている不揮発性メモリは、フラッシュメモリやＳＯＮＯＳメモリに代表されるように、チャネル部の上方に配置された絶縁膜内部に蓄えた電荷により、半導体トランジスタの閾値電圧を変化させる技術が用いられている。大容量化を推進するためには微細化が不可欠であるが、電荷蓄積機能のない単純半導体トランジスタでさえ微細化が困難になってきている。そこで、トランジスタは読み書きするメモリセルを選択するスイッチ機能だけを担い、情報記憶素子はＤＲＡＭと同様にトランジスタと分離して、それぞれに微細化を進めて大容量化する検討が進められている。
情報記憶素子の微細化を実現する技術として、電気抵抗の値が何らかの電気的刺激によって２値以上切り替えられる電子素子である抵抗変化素子の開発が盛んになっている。ＤＲＡＭのような容量（キャパシタ）に電荷を蓄積するタイプの情報記憶装置では、微細化による蓄積電荷量の減少に伴い信号電圧が低くなるが、電気抵抗は一般的に微細化しても有限の値をもつ場合が多く、抵抗値を変化させる原理と材料があれば素子の微細化に有利であると考えられている。
このような抵抗変化素子の動作は、オン状態とオフ状態を切替えるスイッチそのものであり、例えばＬＳＩ内の配線構成の切替え機（セレクタ）に適用することも原理的には可能である。
電気抵抗を電気的刺激によって変化させる技術には、既存のものがいくつかある。その中でも最もよく研究されているものは、カルコゲナイド半導体にパルス電流を流すことにより、結晶相の状態（アモルファス状態と結晶状態）を切り替え、それぞれの結晶相の電気抵抗に２〜３桁の差があることを利用した記憶装置である。このような記憶装置は、一般的には相変化メモリと呼ばれている。
一方、金属酸化物を電極で挟んだ金属／金属酸化物／金属（以下ＭＩＭ型と呼ぶ）構造においても、大きな電圧や電流を印加することにより抵抗変化をおこすことが知られている。既に１９５０年代から１９６０年代にかけて、電圧や電流で抵抗値が変化する現象が様々な材料について研究報告され、例えば、非特許文献１（ソリッド ステイト エレクトロニクス（Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）第７巻、７８５〜７９７頁、１９６４年）には、ニッケル酸化物（ＮｉＯ）を用いた抵抗変化素子が報告されている。相変化メモリでは一般的に結晶相の変化に伴う体積変化が大きい上、結晶相変化のために数１０ｎｓｅｃと短時間ながら局所的に数１００℃の加熱を要する。一方、ＭＩＭ型抵抗変化素子では数１００℃の高温まで加熱する必要性を明示する報告がないため、近年再び注目され始めている。
図１に、ＭＩＭ型抵抗変化素子の基本構造を説明するための断面模式図を示し、図２に、Ｎｉ酸化物からなる抵抗変化材料を用いたＭＩＭ型抵抗変化素子の電流電圧特性を示す。
図１に示すＭＩＭ型抵抗変化素子は、上部の第１の電極１、下部の第２の電極３、及びこれらの電極間に配置された金属酸化物からなる抵抗変化材料２から構成されている。この抵抗変化素子は、電源を切っても高抵抗なオフ状態または低抵抗なオン状態の特性を不揮発的に維持することができ、また、必要に応じて所定の電圧・電流刺激を印加することにより抵抗状態を切替えることができる。図２（ａ）に示す高抵抗なオフ状態の素子に対してＶｔ１以上の電圧を印加すると、図２（ｂ）に示す低抵抗なオン状態に変化する。次に、図２（ｂ）に示すオン状態の素子に対してＶｔ２以上の電圧を印加すると高抵抗なオフ状態に変化し、図２（ａ）の電気特性に戻る。ＭＩＭ型抵抗変化素子は、図２（ａ）の状態と図２（ｂ）の状態の間を繰り返し切り替える動作が可能であり、この特性を回路切替え用の不揮発性メモリセルあるいは不揮発性スイッチとして利用することができる。
このようなＭＩＭ型の抵抗変化素子においては、抵抗変化材料が主に遷移金属の酸化物であり、これらの金属酸化物は一般的には抵抗率が大きな材料が多い。そのため、このＭＩＭ型抵抗変化素子においては、高抵抗状態（スイッチとしてのオフ状態）を確保しやすいが、低抵抗状態（スイッチとしてのオン状態）に遷移する過程をいかに制御するかが重要となる。
ＭＩＭ型抵抗変化素子の低抵抗状態を担う電流経路は、電極面内全体に形成されるわけではなく、直径がおよそ数ｎｍ、大きくても数１０ｎｍ程度の経路が局所的に形成される。この電流経路を図３に模式的に示す。図３において、上部の第１の電極１と下部の第２の電極３を結ぶ管状の経路４が抵抗変化材料２に形成されている。
図４は、抵抗変化材料として前述の非特許文献１の記載と同様にＮｉＯを用い、これを電極で挟んだ構造を有する平行平板型素子における低抵抗状態の抵抗値の電極面積依存性を示す。図４は、低抵抗状態の抵抗値は電極面積にほとんど依存しないことを示しており、低抵抗状態が局所的に形成された電流経路によって担われていることを明示している。
図５はオン状態の等価回路図である。オン状態の電流経路４に対応する抵抗がＲＯＮであり、電流経路４が形成されていない状態、すなわちオフ状態の抵抗がＲＯＦＦである。一般的にＲＯＦＦ／ＲＯＮがおよそ１０２程度以上確保できると考えられている。
上述のように、ＭＩＭ型抵抗変化素子の実現のためには、余分な低抵抗な電流経路の発生を抑制し、オン状態の電流経路４の形成および遮断の制御性を向上させることが重要である。しかしながら、従来技術では、素子ごとの抵抗変化をおこすために必要な閾値電圧を揃えることが困難である。そのため、電流経路を形成できずオン状態にできない素子や、電流経路を形成できるがその形成後に再度切断（オフ）できない素子が発生しやすく、場合によっては抵抗スイッチ動作が不能となり、歩留まりが低いという問題がある。動作する素子においても、素子ごとに電気抵抗値を変化させるために必要な電圧や電流値、オン状態の抵抗、オフ状態の抵抗といった素子特性がばらつきやすい。
図６は、上記の問題の原因を説明するための、ＭＩＭ型抵抗変化素子におけるオン状態を示す模式図である。
図６に示すように、電極面積が電流経路よりも十分大きなＭＩＭ型素子においては、電流経路４とその他の複数の電流経路５が並列に発生してしまう。
また、図７に示すように、従来のＭＩＭ型抵抗変化素子は、電極に接続する配線７及びＳｉＯ２や低誘電率絶縁体などからなる層間絶縁膜８に周囲を覆われる。そのため、電極や抵抗変化材料自体の加工や、その加工に伴うその他の工程において、抵抗変化材料に結晶欠陥等のダメージが入ったり、接触する材料によっては抵抗変化材料の一部が還元されて金属が析出したり、界面反応によって導電性の材料が生成されたりして、これらが原因で不要な電流経路６が形成される。
図８に、これらの余分な電流経路５、６が存在する場合（図６に示すオン状態）の等価回路を示す。素子内部に複数発生する電流経路５の抵抗をＲＯＮ’、および抵抗変化素子の製造工程に起因する電流経路６による抵抗ＲＬＥＡＫは、スイッチ素子に必要な抵抗成分ＲＯＮに対して並列に接続される抵抗となる。所望の電流経路４は、その経路上に電子等の電荷担体が集中することにより形成されるが、ＲＯＮ≧ＲＯＮ’もしくはＲＯＮ≧ＲＬＥＡＫとなってしまうと、電流は主にＲＯＮ’に対応する電流経路５やＲＬＥＡＫに対応する電流経路６を流れてしまう。すなわち、抵抗切り替えに必要なエネルギー（電界および電荷担体）が所望の電流経路４に集中しないため、求められる抵抗スイッチがおこらなくなってしまう。
上述のように、スイッチ動作が不能となる主な原因は、製造工程途中に導入される格子欠陥等のダメージにより素子周辺部に低抵抗で抵抗変化をおこさない電流経路が形成されやすいためである。
そこで本発明の目的は、この余分な電流経路の形成を抑えることにより、素子特性のばらつきが抑えられた半導体記憶装置を提供することにある。
本発明によれば、以下の半導体記憶素子およびその製造方法が提供される。
（１）第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置であって、
前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
第２の領域は、一方の電極側から他方の電極側にわたる電流経路用領域の少なくとも一部分において第１の領域の外側に設けられている、半導体記憶装置。
（２）第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置であって、
第１の電極と前記電流経路用領域と第２の電極との積層構造を有し、
前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
第２の領域は、第１の電極および第２の電極の少なくとも一方の外縁部に接し、且つ少なくとも当該第２の領域が接する電極側において第１の領域の外周に設けられている、半導体記憶装置。
（３）第２の領域は、第１の電極の外縁部および第２の電極の外縁部に接し、且つ一方の電極側から他方の電極側にわたって第１の領域の外周に設けられている上記第２項に記載の半導体記憶装置。
（４）前記抵抗変化材料が、第１の金属元素の酸化物である上記第１項から第３項のいずれかに記載の半導体記憶装置。
（５）前記抵抗変化材料が、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｆｅ、Ｖ、Ｍｎ及びＣｏからなる群から選ばれる少なくとも一種の金属元素の酸化物である上記第４項に記載の半導体記憶装置。
（６）第２の金属元素が、Ｍｎ、Ｆｅ、Ｔａ、Ａｌ、Ｓｉ、Ｇｅ、Ｔｉ及びＮｂからなる群から選ばれる少なくとも一種の金属元素である上記第１項から第５項のいずれかに記載の半導体記憶装置。
（７）前記抵抗変化材料がＮｉの酸化物であり、第２の金属元素がＭｎである上記第１項から第３項のいずれかに記載の半導体記憶装置。
（８）前記抵抗変化素子の一方の電極と電気的に接続されたトランジスタを有する上記第１項から第７項のいずれかに記載の半導体記憶装置。
（９）前記トランジスタは、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有し、前記抵抗変化素子の一方の電極が、前記ソース領域またはドレイン領域と電気的に接続されている上記第８項に記載の半導体記憶装置。
（１０）前記抵抗変化素子の一方の電極が、バリア層を介して前記ソース領域またはドレイン領域に電気的に接続されている上記第９項に記載の半導体記憶装置。
（１１）前記抵抗変化素子は、層間絶縁膜を介して前記トランジスタ上方に配置され、前記抵抗変化素子の一方の電極が、前記ソース領域またはドレイン領域から前記層間絶縁膜を貫通して引き出された導電性材料と接続されている上記第９項又は第１０項に記載の半導体記憶装置。
（１２）上記第２項又は第３項に記載の半導体記憶装置の製造方法であって、
第１の電極を形成する工程と、
この第１の電極上に第１の金属元素を含む抵抗変化材料層を形成する工程と、
この抵抗変化材料層上にマスクを形成する工程と、
このマスクを覆うように全面に第２の金属元素を含む第２金属含有層を形成する工程と、
熱処理を行って、前記第２金属含有層から第２の金属元素が抵抗変化材料層へ拡散添加された第２の領域と、第２の金属元素が添加されなかった抵抗変化材料からなる第１の領域を形成する工程と、
前記マスクを除去する工程と、
前記マスクが除去され、第１の領域が露出する部分を覆うように第２の電極を形成する工程を有する半導体記憶装置の製造方法。
（１３）上記第３項に記載の半導体記憶装置の製造方法であって、
第１の電極材料層を形成する工程と、
この第１の電極材料層上に第１の金属元素を含む抵抗変化材料層を形成する工程と、
この抵抗変化材料層上に第２の電極材料層を形成する工程と、
第１の電極材料層、前記抵抗変化材料層及び第２の電極材料層をパターニングして第１の電極、抵抗変化材料層および第２の電極からなる積層構造体を形成する工程と、
この積層構造体を覆うように全面に第２の金属元素を含む第２金属含有層を形成する工程と、
熱処理を行って、前記第２金属含有層から第２の金属元素が抵抗変化材料層へ拡散添加された第２の領域と、第２の金属元素が添加されなかった抵抗変化材料からなる第１の領域を形成する工程を有する半導体記憶装置の製造方法。
本発明によれば、素子特性のばらつきが抑えられた半導体記憶装置を提供することができる。
ＭＩＭ型抵抗変化素子の基本構造を説明するための断面模式図。 Ｎｉ酸化物からなる抵抗変化材料を用いたＭＩＭ型抵抗変化素子の電流電圧特性の変化を示す図。 ＭＩＭ型抵抗変化素子におけるオン状態を担う局所的な電流経路を示す模式図（俯瞰透視図）。 平行平板型のＭＩＭ型抵抗変化素子におけるオン状態の抵抗の電極面積依存性を示す図。 ＭＩＭ型抵抗変化素子の図３に示すオン状態の等価回路図。 従来技術の問題の原因を説明するための、ＭＩＭ型抵抗変化素子におけるオン状態を示す模式図（俯瞰透視図）。 従来技術による平行平板型ＭＩＭ型抵抗変化素子の断面模式図。 ＭＩＭ型抵抗変化素子の図６に示すオン状態の等価回路図。 本発明による抵抗変化素子の電流電圧特性を示す図。 本発明による素子構造の一実施形態を示す断面模式図。 本発明による素子構造の一実施形態の製造工程を示す模式図。 本発明による素子構造の一実施形態の製造工程を示す模式図。 本発明による素子構造の一実施形態の製造工程を示す模式図。 本発明による素子構造の一実施形態の製造工程を示す模式図。 本発明による素子構造の一実施形態の製造工程を示す模式図。 本発明による素子構造の他の実施形態を示す断面模式図。 本発明による素子構造の他の実施形態を示す断面模式図。 本発明による素子構造の他の実施形態の製造工程を示す模式図。 本発明による素子構造の他の実施形態の製造工程を示す模式図。 本発明による素子構造の他の実施形態の製造工程を示す模式図。 本発明による素子構造の他の実施形態を示す断面模式図。 本発明による素子構造の他の実施形態を示す断面模式図。 本発明による半導体装置の一実施形態を示す断面模式図。
本発明における抵抗変化素子は、第１の電極と、第１の電極と接する電流経路用領域と、電流経路用領域に接する第２の電極を有し、この電流経路用領域内での電流経路の形成を制御できる構成を有する。この構成により、電流経路を形成する箇所を空間的に限定することができ、結果、不必要な電流経路の発生を防止することができる。
この電流経路用領域は、電圧の印加により抵抗が変化する抵抗変化材料を母材に用いて形成され、この母材に電荷担体を補償する元素（以下「補償元素」）が添加された補償元素添加領域と、補償元素が添加されない母材からなる抵抗変化領域とで構成される。補償元素添加領域は、抵抗変化領域より抵抗率が高く、抵抗変化領域の抵抗を変化させ得る電圧の印加によっては抵抗が変化しない。この補償元素添加領域には電流経路が形成されず、抵抗変化領域にのみ電流経路が形成される。したがって、補償元素添加領域を設けることにより、電流経路が形成される領域（抵抗変化領域）を限定することができ、余分な電流経路の形成を防止することができる。例えば、格子欠陥等のダメージが導入されやすい電極端などの素子周辺部に補償元素添加領域を設けることにより、電流経路を局所的に電極中央部に形成させることができる。
電流経路用領域には、電極間に電流経路が形成されるように一方の電極側から他方の電極側にわたって抵抗変化領域を設け（補償元素を添加しないで）、少なくとも中央部付近に抵抗変化領域を残して、その抵抗変化領域の外側に補償元素添加領域を設けることができる。その際、抵抗変化領域を挟んで両側に補償元素添加領域が設けられた構成や、抵抗変化領域の周囲を取り囲むように補償元素添加領域が設けられた構成をとることができる。後者の構成が、より効果的に余分な電流経路の形成を抑えることができるため好ましい。ここで、抵抗変化領域の外側は、一方の電極側から他方の電極側へ向かう電流経路方向に沿って軸をとったときの外周側に対応する。
また、補償元素添加領域は、後に説明する図１０に示すように、一方の電極側から他方の電極側にわたる電流経路用領域の少なくとも一部分に形成されていればよいが、一方の電極側から他方の電極側にわたって連続的に形成されていることにより、余分な電流経路が形成される確率をさらに低減することができる。例えば、後述の図１２や図１３に示すように、上部電極中央部直下から下部電極中央部直上にわたって抵抗変化領域を限定することにより、より効果的に、余分な電流経路の形成が抑えられ、また製造工程に起因する電流経路の形成を防ぐことができる。
本発明の構成によれば、抵抗変化領域の外側あるいは周囲に設けられる補償元素添加領域が、内側の領域と同じ抵抗変化材料を母材としているため、これら領域間の界面が化学的に安定であり、自然な酸化・還元反応による組成変化が発生せず、耐久性の高い構造が得られる。
また本発明の構成によれば、外側あるいは周囲に設けられた補償元素添加領域は電気抵抗が非常に高くなると同時に、内側領域の抵抗変化材料によるスイッチ動作電圧の範囲では抵抗変化を起こさないため、電流経路が形成されない。本発明は、抵抗変化材料の化学組成を変化させることにより、電気抵抗を変化させるだけでなく、抵抗変化現象を抑える、すなわちスイッチ閾電圧を制御できる技術に基づくものである。
この技術について、抵抗変化材料としてＮｉＯを用いた場合の実験結果を例にして説明する。図９はＮｉＯを用いた抵抗変化素子のオフ状態の電流電圧特性である。ＮｉＯだけを用いた場合（図９の一点鎖線：Ｍｎ未添加）には、低抵抗でかつ矢印で示した電圧（約３Ｖ）でオン状態にスイッチすることがわかる。一方、ＭｎをＮｉＯ中に熱拡散によって添加した場合（図９の実線）には、オフ状態の電気抵抗が１０倍以上高くなると同時に、スイッチ電圧の３倍以上の電圧を印加してもオン状態にスイッチしないことが確認できた。この効果は、Ｍｎ添加によりＮｉ欠損によって生じる正孔（電荷担体）が補償されたか、あるいは結晶構造の変化によって正孔の移動度が低下するためと考えられる。
本発明における補償元素としては、母材の抵抗変化材料の電荷担体を補償する元素、もしくは結晶構造の変化を誘起することにより電荷担体の移動度を低下させる元素を用いることができる。このような補償元素としては、その安定な価数が、母材の抵抗変化材料に含まれる金属元素と異なるものが好ましく、例えば、Ｍｎ、Ｆｅ、Ｔａ、Ａｌ、Ｓｉ、Ｇｅ、Ｔｉ、Ｎｂが挙げられ、これらの２種以上を併用してもよい。
本発明における抵抗変化材料としては、金属酸化物が好ましく、金属酸化物の金属元素としては、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏが挙げられ、これらの２種以上の金属元素が含まれていてもよい。
以下に、図面を用いて本発明の好適な実施の形態について説明する。
（第１の実施形態）
図１０は、本発明の素子構造の一実施形態を示す断面模式図である。１０２は第１の電極（下部電極）、１０６は第２の電極（上部電極）、１０１は抵抗変化領域、１０５は抵抗変化材料に補償元素が添加された補償元素添加領域を示す。
本実施形態における抵抗変化素子は、下部電極１０２と、抵抗変化領域１０１及び補償元素添加領域１０５を有し抵抗変化材料を母材とする電流経路用領域と、上部電極１０６とからなる積層構造を有する。この積層構造において、下部電極１０２と上部電極１０６は対向配置され、これらの電極に接し且つ一方の電極側から他方の電極側にわたって抵抗変化領域１０１が配置されている。抵抗変化領域１０１の上部電極１０６側の周囲には補償元素添加領域１０５が配置されている。
したがって、この素子構造において、抵抗変化領域１０１と上部電極１０６との接触面積は、その上部電極１０６と電流経路用領域（抵抗変化領域１０１及び補償元素添加領域１０５）との接触面積より小さく、且つ下部電極１０２と電流経路用領域（抵抗変化領域１０１）との接触面積より小さくなっている。そして、一方の電極側から他方の電極側へ向かう電流経路方向（ここでは基板表面に垂直方向）に垂直な平面に沿った抵抗変化領域１０１の断面積が上部電極側において小さくなっている。
このような素子構造の製造方法について、図１１ａから図１１ｅを用いて説明する。
まず、図１１ａに示すように、下部電極１０２上に抵抗変化材料層１０１を形成する。
次に、抵抗変化材料層１０１の上に、図１１ｂに示すように、ＳｉＯ２マスク１０３を形成する。マスク１０３の形成は、ＳｉＯ２等の絶縁体の他、レジスト材料などの有機物、あるいは金属を用いて、通常のパターニング方法により行うことができる。
その後、図１１ｃに示すように、補償元素含有膜１０４を数ｎｍから数１００ｎｍの厚さに全面に形成する。抵抗変化材料層１０１がＮｉＯからなる場合、補償元素１０４はＭｎを用いることが好ましい。このような補償元素としては、Ｍｎの他に、Ｔｉ、Ｔａ、Ｎｂ、Ａｌ、Ｆｅ等の固体中で３価以上の安定なイオンとなりうる金属元素を用いることができる。また、補償元素は、これらの金属元素の化合物、あるいはこれらの金属元素を含む合金であってもよい。
補償元素含有膜１０４を形成した後、熱処理を行うことにより、図１１ｄに示すように補償元素を抵抗変化材料層１０１の中に拡散させ、補償元素添加領域１０５を形成する。このとき、熱拡散によりマスク１０３の下部にも補償元素は拡散する。この補償元素添加領域１０５は、前述の図９に示す通り、補償元素が添加されなかった領域（抵抗変化領域１０１）より高抵抗でかつ抵抗変化現象をおこさない。熱処理条件としては、材料や所望の構造に応じて設定することができ、例えば、温度：３００〜５００℃、熱処理時間：１秒〜１０時間の範囲に設定することができる。
その後、図１１ｅに示すように、マスク１０３及び余剰の補償元素含有膜１０４を除去する。この除去工程は、マスク材料、補償元素含有膜および抵抗変化材料に応じて、ウェットエッチングやドライエッチング等の通常の除去方法で実施できる。
最後に、通常の方法により、抵抗変化領域１０１の露出部分を覆うように、上部電極１０６を形成して、前述の図１０に示す素子構造を形成することができる。
（第２の実施形態）
図１２は、本発明による素子構造の第２の実施形態を示す断面模式図である。第１の実施形態との違いは、補償元素添加領域１０５が一方の電極側から他方の電極側にわたって形成され、且つ両電極に接していることである。すなわち、抵抗変化領域１０１が上部電極１０６直下中央部から下部電極１０２直上中央部にわたって設けられている。この構造により、第１の実施形態に比べて、余分な電流経路が形成される確率を低減することができる。
本実施形態の素子構造の製造方法は、第１の実施形態の製造方法における図１１ｄに示す工程において、補償元素添加領域１０５を上部電極１０６側から下部電極１０２側へ達するように形成する以外は、第１の実施形態と同様に行うことができる。補償元素の添加工程においては、抵抗変化材料および補償元素の種類、並びに抵抗変化材料層の厚み等に応じて、適宜、熱処理条件を設定して補償元素添加領域１０５を形成することができる。
（第３の実施形態）
図１３は、本発明による素子構造の第３の実施形態を示す断面模式図である。
本実施形態では、図１３に示すように、抵抗変化領域１０１が上部電極１０６直下中央部から下部電極１０２直上中央部にわたって設けられ、この抵抗変化領域１０１の外周を取り囲むように補償元素添加領域１０５が一方の電極側から他方の電極側にわたって形成され、且つ両電極に接している。この構造により、第１の実施形態に比べて、余分な電流経路が形成される確率を低減することができる。
本実施形態の、第１の実施形態および第２の実施形態との製造上の違いは、上部電極１０６、下部電極１０２及び抵抗変化領域１０１が、ドライエッチング等の方法により加工されて形成されることにある。
図１４ａから図１４ｃを用いて本実施形態の製造方法について説明する。
まず、基板１００上に、下部電極用の導電層、抵抗変化材料層および上部電極用の導電層をこの順で成膜する。
次に、通常のフォトリソグラフィとドライエッチング技術により加工して、図１４ａに示す、下部電極１０２、抵抗変化材料層１０１及び上部電極１０６からなる積層構造体を形成する。この状態では、抵抗変化材料層１０１の露出側面にドライエッチング等の製造工程によるダメージがある。そのため、この積層構造体を抵抗変化素子として用いると、抵抗変化材料層１０１が露出した側面付近に低抵抗な電流経路が形成される確率が高い。
この後、図１４ｂに示すように、補償元素含有膜１０４を上記の積層構造体を覆うように形成する。
次に、熱処理を行って、図１４ｃに示すように、抵抗変化材料層１０１の側面から補償元素を熱拡散により添加し、補償元素添加領域１０５を形成する。その際、上部電極１０６直下中央部から下部電極１０２直上中央部へわたって未添加領域（抵抗変化領域１０１）が残るように、抵抗変化材料および補償元素の種類、並びに抵抗変化材料層の厚み等に応じて、適宜、熱処理条件を設定する。
最後に、余剰の補償元素含有膜１０４をウェットエッチング等によって除去して、前述の図１３に示す素子構造を得ることができる。この素子構造によれば、補償元素が添加された側面付近の領域は電気抵抗が大きく、かつ抵抗スイッチをおこさない。結果、側面付近における電流経路の形成を防止できる。また、第２の実施形態と同様に、一方の電極側から他方の電極側へかけて抵抗変化領域１０１の周囲に補償元素添加領域１０５が形成されているため、第１の実施形態と比べて、余分な電流経路が形成される確率を低減することができる。また、補償元素添加領域を、側面付近のダメージ領域を包含するように形成できるため、ダメージ領域に起因する電流経路の形成を抑えることができ、歩留まりを向上できる。
（その他の実施形態）
本発明の素子構造は、上述のように基板に垂直方向に順に積層された積層型の実施形態に限られず、一方の電極側から他方の電極側へ向かう電流経路方向に垂直な平面に沿った抵抗変化領域の断面積が、電流経路用領域と一方の電極との接触面積および他方の電極との接触面積のいずれもより小さい部分を有する他の形態をとることができる。電流経路方向に沿った電流経路用領域において抵抗変化領域が狭くなる部分を有することで、電流経路の形成を制限することができ、したがって、余分な電流経路の発生を抑えることができる。また、この構造において、抵抗変化領域の外側に、少なくとも一方の電極の外縁部に接するように補償金属添加領域を有することが好ましく、さらに、両電極の外縁部に接し且つ一方の電極側から他方の電極側へかけて連続的に補償金属添加領域を有することがより好ましい。この構造によれば、より効果的に余分な電流経路の発生を防止することができる。
例えば図１５及び図１６に示す構造が挙げられる。
図１５に示す素子構造においては、基板１００上に抵抗変化材料を母材とする電流経路用領域が設けられ、その上面に、互いに電気的に分離された第１の電極１０２と第２の電極１０６が設けられている。そして、その電流経路用領域内において、抵抗変化領域１０１が、一方の電極側から他方の電極側にわたって補償元素添加領域１０５に挟まれている。なお、この構造において、電流経路方向は、各電極付近においては基板に垂直であり、電極間の中央付近においては基板表面に平行である。この構造によれば、抵抗変化領域１０１内に電流経路の形成が限定され、余分な電流経路の発生を防止できる。
図１６に示す素子構造は、基板１００上に、基板表面に平行な方向に積層配置された、第１の電極１０２と、電流経路用領域（抵抗変化領域１０１及び補償元素添加領域１０５）と、第２の電極１０６とからなる積層構造を有している。そして、その電流経路用領域内において、抵抗変化領域１０１が、一方の電極側から他方の電極側にわたって補償元素添加領域１０５に挟まれている。なお、この構造において、電流経路方向は基板表面に平行である。この構造によれば、抵抗変化領域１０１内に電流経路が形成が限定され、余分な電流経路の発生を防止できる。
以上に説明した抵抗変化素子は、例えば図１７に示すように、シリコン基板上に設けられたトランジスタと接続することができる。
図１７において、シリコン基板上に設けられたゲート絶縁膜１１０、その上に設けられたゲート電極１１１、ゲート電極両側に設けられた不純物導入領域からなるソース領域１１２及びドレイン領域１１３からなるＭＯＳ型電界効果トランジスタが形成されている。このトランジスタを覆うように第１の層間絶縁膜１２１が設けられ、その上には配線層１１４ｂ及び接続層１１５ｂが形成され、それぞれコンタクトプラグ１１４ａ及び１１５ａを介してソース領域１１２及びドレイン領域１１３に接続されている。
第１の層間絶縁膜１２１上には、配線層１１４ｂ及び接続層１１５ｂを覆うように第２の層間絶縁膜１２２が設けられ、その上に抵抗変化素子１１６が設けられている。抵抗変化素子１１６の下部電極がバリア層１１７ａを介してビアプラグ１１５ｃに接続され、このビアプラグ１１５ｃは接続層１１５ｂに接続されている。
第２の層間絶縁膜１２２上には、抵抗変化素子１１６を覆うように第３の層間絶縁膜１２３が設けられ、その上に配線層１１５ｅが設けられている。抵抗変化素子１１６の上部電極がバリア層１１７ｂを介してビアプラグ１１５ｄに接続され、このビアプラグ１１５ｄは配線層１１５ｅに接続されている。抵抗変化素子１１６の周囲には、層間絶縁膜中への素子材料の拡散防止や素子内への汚染不純物の浸入防止のために保護層１１８を設けることができる。
上記の構成においては、抵抗変化素子１１６が第２の層間絶縁膜１２２上に設けられ、第３の層間絶縁膜１２３で覆われているが、抵抗変化素子１１６が第１の層間絶縁膜１２１上に設けられ、第２の層間絶縁膜１２２で覆われた構成としてもよい。その際、抵抗変化素子１１６の下部電極はバリア層１１７ａを介してコンタクトプラグ１１５ａに接続される。あるいは、抵抗変化素子１１６がドレイン領域１１３上に設けられ、第１の層間絶縁膜１２１で覆われた構成にすることもできる。その際、抵抗変化素子１１６の下部電極はバリア層１１７ａを介してドレイン領域１１３に接続される。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年２月１９日に出願された日本出願特願２００７−３７８９７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (12)

  1. 第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置であって、
    前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
    第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
    第２の領域は、一方の電極側から他方の電極側にわたる電流経路用領域の少なくとも一部分において第１の領域の外側に設けられ、
    前記抵抗変化材料がＮｉの酸化物であり、第２の金属元素がＭｎである、半導体記憶装置。
  2. 第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置であって、
    第１の電極と前記電流経路用領域と第２の電極との積層構造を有し、
    前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
    第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
    第２の領域は、第１の電極および第２の電極の少なくとも一方の外縁部に接し、且つ少なくとも当該第２の領域が接する電極側において第１の領域の外周に設けられ、
    前記抵抗変化材料がＮｉの酸化物であり、第２の金属元素がＭｎである、半導体記憶装置。
  3. 第２の領域は、第１の電極の外縁部および第２の電極の外縁部に接し、且つ一方の電極側から他方の電極側にわたって第１の領域の外周に設けられている請求項２に記載の半導体記憶装置。
  4. 前記抵抗変化材料が、第１の金属元素の酸化物である請求項１から３のいずれかに記載の半導体記憶装置。
  5. 前記抵抗変化素子と電気的に接続されたトランジスタを有する請求項１から４のいずれかに記載の半導体記憶装置。
  6. 前記トランジスタは、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有し、前記抵抗変化素子の一方の電極が、前記ソース領域またはドレイン領域と電気的に接続されている請求項５に記載の半導体記憶装置。
  7. 前記抵抗変化素子の一方の電極が、バリア層を介して前記ソース領域またはドレイン領域に電気的に接続されている請求項６に記載の半導体記憶装置。
  8. 前記抵抗変化素子は、層間絶縁膜を介して前記トランジスタ上方に配置され、前記抵抗変化素子の一方の電極が、前記ソース領域またはドレイン領域から前記層間絶縁膜を貫通して引き出された導電性材料と接続されている請求項６又は７に記載の半導体記憶装置。
  9. 第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置の製造方法であって、
    該半導体記憶装置は、第１の電極と前記電流経路用領域と第２の電極との積層構造を有し、
    前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
    第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
    第２の領域は、第１の電極および第２の電極の少なくとも一方の外縁部に接し、且つ少なくとも当該第２の領域が接する電極側において第１の領域の外周に設けられ、
    第１の電極を形成する工程と、
    この第１の電極上に第１の金属元素を含む抵抗変化材料層を形成する工程と、
    この抵抗変化材料層上にマスクを形成する工程と、
    このマスクを覆うように全面に第２の金属元素を含む第２金属含有層を形成する工程と、
    熱処理を行って、前記第２金属含有層から第２の金属元素が抵抗変化材料層へ拡散添加された第２の領域と、第２の金属元素が添加されなかった抵抗変化材料からなる第１の領域を形成する工程と、
    前記マスクを除去する工程と、
    前記マスクが除去され、第１の領域が露出する部分を覆うように第２の電極を形成する工程を有する半導体記憶装置の製造方法。
  10. 第２の領域は、第１の電極の外縁部および第２の電極の外縁部に接し、且つ一方の電極側から他方の電極側にわたって第１の領域の外周に設けられている、請求項９に記載の半導体記憶装置の製造方法。
  11. 第１の電極と、この第１の電極に接して設けられた電流経路用領域と、前記電流経路用領域に接して設けられた第２の電極とを有する抵抗変化素子を備えた半導体記憶装置の製造方法であって、
    該半導体記憶装置は、第１の電極と前記電流経路用領域と第２の電極との積層構造を有し、
    前記電流経路用領域は、第１の金属元素を含有し、電圧の印加により抵抗率が変化する抵抗変化材料からなる第１の領域と、前記抵抗変化材料に第２の金属元素が添加され、第１の領域より抵抗率が高く、且つ前記第１の領域の抵抗を変化させる電圧の印加では抵抗率が変化しない第２の領域とからなり、
    第１の領域は、第１の電極と第２の電極との間に電流経路が形成されるように、これら両電極に接し且つ一方の電極側から他方の電極側にわたって設けられ、
    第２の領域は、第１の電極の外縁部および第２の電極の外縁部に接し、且つ一方の電極側から他方の電極側にわたって第１の領域の外周に設けられ、
    第１の電極材料層を形成する工程と、
    この第１の電極材料層上に第１の金属元素を含む抵抗変化材料層を形成する工程と、
    この抵抗変化材料層上に第２の電極材料層を形成する工程と、
    第１の電極材料層、前記抵抗変化材料層及び第２の電極材料層をパターニングして第１の電極、抵抗変化材料層および第２の電極からなる積層構造体を形成する工程と、
    この積層構造体を覆うように全面に第２の金属元素を含む第２金属含有層を形成する工程と、
    熱処理を行って、前記第２金属含有層から第２の金属元素が抵抗変化材料層へ拡散添加された第２の領域と、第２の金属元素が添加されなかった抵抗変化材料からなる第１の領域を形成する工程を有する半導体記憶装置の製造方法。
  12. 前記抵抗変化材料がＮｉの酸化物であり、第２の金属元素がＭｎである、請求項９から１１のいずれかに記載の半導体記憶装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5217259B2 (ja) * 2007-06-07 2013-06-19 富士通株式会社 半導体装置及びその製造方法
JP5477284B2 (ja) * 2008-03-25 2014-04-23 日本電気株式会社 半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法
CN102047423B (zh) * 2009-04-30 2013-11-20 松下电器产业株式会社 非易失性存储元件及非易失性存储装置
US20110057161A1 (en) * 2009-09-10 2011-03-10 Gurtej Sandhu Thermally shielded resistive memory element for low programming current
EP2617077A1 (en) * 2010-09-16 2013-07-24 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8574957B2 (en) 2010-11-12 2013-11-05 Panasonic Corporation Method for manufacturing nonvolatile semiconductor memory element
JPWO2012127735A1 (ja) * 2011-03-18 2014-07-24 日本電気株式会社 抵抗変化素子及び半導体記憶装置
KR20140028437A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조방법
JP5571833B2 (ja) 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
CN103117359B (zh) 2013-02-07 2015-04-15 北京大学 一种高可靠性非挥发存储器及其制备方法
CN105684148A (zh) * 2013-03-13 2016-06-15 惠普发展公司，有限责任合伙企业 具有掺杂剂补偿切换的忆阻器
US20170317142A1 (en) * 2016-04-29 2017-11-02 Western Digital Technologies, Inc. Sidewall insulated resistive memory devices
CN114583047A (zh) * 2020-12-01 2022-06-03 联华电子股份有限公司 存储器器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
WO2007007606A1 (ja) * 2005-07-11 2007-01-18 Sharp Kabushiki Kaisha 可変抵抗素子
JP2007027537A (ja) * 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
JP2007036256A (ja) * 2005-07-28 2007-02-08 Qimonda Ag 金属酸化物ナノ粒子に基づく不揮発性抵抗メモリセル、その製造方法、およびそのメモリセル配置
WO2007102483A1 (ja) * 2006-03-08 2007-09-13 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法
WO2007105284A1 (ja) * 2006-03-13 2007-09-20 Fujitsu Limited 抵抗変化型記憶素子および抵抗変化型記憶素子の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3905006A (en) * 1972-12-29 1975-09-09 Michio Matsuoka Voltage dependent resistor
JP4608875B2 (ja) 2003-12-03 2011-01-12 ソニー株式会社 記憶装置
JP2006080259A (ja) 2004-09-09 2006-03-23 Matsushita Electric Ind Co Ltd 抵抗変化素子およびそれを用いた不揮発性メモリ、ならびにこれらの製造方法
KR100682895B1 (ko) 2004-11-06 2007-02-15 삼성전자주식회사 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
WO2007007606A1 (ja) * 2005-07-11 2007-01-18 Sharp Kabushiki Kaisha 可変抵抗素子
JP2007027537A (ja) * 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
JP2007036256A (ja) * 2005-07-28 2007-02-08 Qimonda Ag 金属酸化物ナノ粒子に基づく不揮発性抵抗メモリセル、その製造方法、およびそのメモリセル配置
WO2007102483A1 (ja) * 2006-03-08 2007-09-13 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法
WO2007105284A1 (ja) * 2006-03-13 2007-09-20 Fujitsu Limited 抵抗変化型記憶素子および抵抗変化型記憶素子の製造方法

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