CN114583047A - 存储器器件及其制造方法 - Google Patents

存储器器件及其制造方法 Download PDF

Info

Publication number
CN114583047A
CN114583047A CN202011388129.6A CN202011388129A CN114583047A CN 114583047 A CN114583047 A CN 114583047A CN 202011388129 A CN202011388129 A CN 202011388129A CN 114583047 A CN114583047 A CN 114583047A
Authority
CN
China
Prior art keywords
layer
variable resistance
upper electrode
lower electrode
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011388129.6A
Other languages
English (en)
Inventor
张智能
林大钧
苏士炜
蔡馥郁
蔡滨祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202011388129.6A priority Critical patent/CN114583047A/zh
Priority to US17/140,981 priority patent/US11707003B2/en
Publication of CN114583047A publication Critical patent/CN114583047A/zh
Priority to US18/324,173 priority patent/US20230301210A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种存储器器件及其制造方法。存储器器件包括器件衬底、下电极、可变电阻层以及上电极。下电极设置于器件衬底上。可变电阻层设置于下电极上。上电极设置于可变电阻层上。下电极经形成为具有张应力，而上电极经形成为具有压应力。

Description

存储器器件及其制造方法
技术领域
本发明涉及一种存储器器件及其制造方法。
背景技术
许多现今的电子装置包含用以存储数据的电子存储器。电子存储器包括挥发性存储器与非挥发性存储器。挥发性存储器仅能在通电时存储数据，而非挥发性存储器则能够在断电时保存其所存储的数据。电阻式随机存取存储器(resistive random accessmemory，RRAM)是一种有前景的非挥发性存储器技术。RRAM具有简单结构，占地面积小，低开关电压及开关时间短的优点，且可与互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)制作过程相容。
发明内容
本发明的一态样提供一种存储器器件，包括：器件衬底；下电极，设置于所述器件衬底上；可变电阻层，设置于所述下电极上；以及上电极，设置于所述可变电阻层上，其中所述下电极经形成为具有张应力，且所述上电极经形成为具有压应力。
在一些实施例中，所述下电极与所述上电极分别提供朝向所述可变电阻层的应力场。
在一些实施例中，所述可变电阻层对应于所述下电极与所述上电极所提供的所述应力场而承受压应力。
在一些实施例中，所述下电极与所述上电极由相同的导电材料形成。
在一些实施例中，所述下电极的材料与所述上电极的材料分别包括氮化钛、氮化钽、钽或其组合。
在一些实施例中，存储器器件还包括：覆盖层，覆盖所述下电极、所述可变电阻层与所述上电极的侧壁，且经形成为具有压应力。
在一些实施例中，所述下电极、所述上电极与所述覆盖层分别提供朝向可变电阻层的应力场，且所述可变电阻层对应于所述应力场的施加而承受压应力。
在一些实施例中，所述覆盖层经形成为墙结构，所述墙结构侧向环绕所述下电极、所述可变电阻层与所述上电极。
在一些实施例中，所述覆盖层侧向环绕所述下电极、所述可变电阻层与所述上电极，且更覆盖所述上电极的顶面。
在一些实施例中，所述覆盖层的材料包括氮化硅、氮化铝或其组合。
本发明的另一态样提供一种存储器器件，包括：具有第一应力的下电极与具有第二应力的上电极，形成于位在半导体衬底上的后段工艺结构中，其中所述上电极位于所述下电极上，且交叠于所述下电极；以及可变电阻层，夹置于所述下电极与所述上电极之间，且对应于所述下电极的所述第一应力以及所述上电极的所述第二应力而产生压应变。
在一些实施例中，存储器器件还包括：应力层，覆盖所述上电极、所述可变电阻层与所述下电极的侧壁，且经形成为具有第三应力。
在一些实施例中，所述可变电阻层对应于所述应力层的所述第三应力而进一步产生压应变。
本发明的又一态样提供一种存储器器件的制造方法，包括：在器件衬底上依序形成下电极层、可变电阻材料层、上电极层与硬掩模层，其中所述下电极层经形成为具有张应力，且所述上电极层经形成为具有压应力；图案化所述硬掩模层，以形成硬掩模；通过使用所述硬掩模作为掩模而移除所述上电极层、所述可变电阻材料层与所述下电极层的一些部分，以分别形成上电极、可变电阻层与下电极；以及移除所述硬掩模。
在一些实施例中，通过使用射频交流电源与直流电源的物理气相沉积工艺形成所述下电极层，且通过使用直流电源的物理气相沉积工艺形成所述上电极层。
在一些实施例中，所述存储器器件的制造方法还包括：在移除所述硬掩模之后，形成覆盖所述上电极、所述可变电阻层与所述下电极的暴露表面的覆盖材料层，其中所述覆盖材料层经形成为具有压应力。
在一些实施例中，所述存储器器件的制造方法还包括：在形成所述覆盖材料层之后，对所述覆盖材料层进行各向异性刻蚀工艺，以移除所述覆盖材料层的覆盖所述上电极的顶面的一部分。
在一些实施例中，所述覆盖层并未经受离子注入工艺。
在一些实施例中，通过使用射频交流电源与直流电源的化学气相沉积工艺形成所述覆盖材料层。
在一些实施例中，通过多次各向异性刻蚀工艺移除所述上电极层、所述可变电阻材料层与所述下电极层的所述一些部分，而分别形成所述上电极、所述可变电阻层与所述下电极。
基于上述，本发明的存储器集成电路可为电阻式存储器集成电路，且其中存储单元的可变电阻器件内的可变电阻层受到周围膜层产生的应力场而承受压应力(产生压应变)。具体而言，可变电阻层上方与下方的上电极与下电极中的至少一者可经配置以产生朝向可变电阻层的应力场，以使可变电阻层承受压应力(产生压应变)。此外，至少覆盖可变电阻层的侧壁的覆盖层也可选择性地经配置以产生由可变电阻层的外侧往内指向可变电阻层的应力场，以进一步提高可变电阻层所承受的压应力(提高产生的压应变)。上述压应力/压应变有利于在可变电阻层中形成导电通道，及在可变电阻层中截断或消除上述导电通道。如此一来，可以较低的操作电压对可变电阻器件进行写入与抹除操作。再者，可在较短时间内进行写入与抹除操作。因此，可降低存储器集成电路的能耗，且能加快存储器集成电路的操作速度。
附图说明
图1A是本发明一些实施例的电阻式存储器集成电路的等效电路图；
图1B是图1A所示的存储单元的示意图；
图1C是图1A与图1B所示的可变电阻器件的剖视示意图；
图1D是图1C所示的可变电阻器件的上视示意图；
图2是根据一些实施例的用于制造图1C所示的可变电阻器件的制造流程图；
图3A至图3J是在上述制造流程期间各阶段的中间结构的剖视示意图；
图4是本发明一些实施例的可变电阻器件的剖视示意图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同器件符号在图式和描述中用来表示相同或相似部分。
图1A是根据本发明一些实施例的电阻式存储器集成电路10的等效电路图。图1B是图1A所示的存储单元MC的示意图。图1C是图1A与图1B所示的可变电阻器件100的剖视示意图。图1D是图1C所示的可变电阻器件100的上视示意图。
请参照图1A，存储器集成电路10可为电阻式存储器集成电路，或可简称为电阻式存储器。存储器集成电路10包括多个存储单元MC，或称存储器器件。多个存储单元MC可阵列排列，而可具有沿方向X延伸的多数行以及沿方向Y延伸的多数列。各存储单元MC包括可变电阻器件100以及电连接于可变电阻器件100的存取晶体管200。可变电阻器件100可为双端点器件。通过控制可变电阻器件100的两端点之间的偏压，可转换可变电阻器件100的电阻态。举例而言，可变电阻器件100的两端点之间的电阻可由高电阻态转变为低电阻态，或者由低电阻态转变为高电阻态。如此一来，可变电阻器件100可经配置以存储高逻辑态与低逻辑态。各可变电阻器件100的一端点可电连接于存取晶体管200，而另一端点则可电连接于一位线BL。另一方面，存取晶体管200可为三端点器件，例如是场效晶体管(field effecttransistor，FET)。各存取晶体管200的栅极端点可连接于一字线WL。此外，各存取晶体管200的一漏极/源极端点可电连接于一可变电阻器件100，而另一漏极/源极端点可电连接于一源极线SL。由此可知，各可变电阻器件100的一端点可电连接于对应存取晶体管200的一漏极/源极端点，而另一端点可电连接于对应的位线BL。换言之，各存取晶体管200的开关可决定对应可变电阻器件100的一端点的电位，进而影响对应可变电阻器件100的两端点之间的偏压。因此，各存取晶体管200可用于控制与其电性相连的可变电阻器件100的存取。图1A中所绘示的字线WL与源极线SL沿方向X延伸，而位线BL沿Y方向延伸。然而，所属领域中具有通常知识者可依据设计与工艺需求改变字线WL、源极线SL与位线BL的配置方向。字线WL、源极线SL与位线BL可分别沿方向X或方向Y延伸，本发明并不以此些信号线的配置方向为限。
请参照图1A与图1B，各存储单元MC的存取晶体管200可形成于衬底202的表层区域上。衬底202可为半导体芯片或半导体上覆绝缘体(semiconductor-on-insulator，SOI)芯片。各存取晶体管200可包括设置于衬底202上的栅极结构204。栅极结构204可包括栅电极206以及位于栅电极206与衬底202之间的栅介电层208。栅电极206可为参照图1A所说明的字线WL的一部分。在一些实施例中，栅极结构204与衬底202接触的界面为实质上平坦的表面。在此些实施例中，存取晶体管200可为平面式场效晶体管(planar type FET)。在替代实施例中，衬底202的表面可被图案化成鳍状结构，或者可在衬底202的表面上形成在垂直方向上彼此分离的多个通道结构。在此些替代实施例中，栅极结构204可交错于上述鳍状结构或通道结构并覆盖上述鳍状结构或通道结构的多个表面，且存取晶体管200可称为鳍式场效晶体管(fin type FET，fin-FET)或环绕栅极式场效晶体管(gate-all-around FET，GAAFET)。此外，各存取晶体管200还包括设置于栅极结构204的相对两侧的漏极/源极结构210与漏极/源极结构212。在一些实施例中，漏极/源极结构210与漏极/源极结构212为设置于衬底202的表层区域中的掺杂区。在其他实施例中，漏极/源极结构210与漏极/源极结构212也可为设置于衬底202的表面凹陷中的外延结构，或者为设置于衬底202上的外延结构。
在一些实施例中，各存储单元MC还包括分别立于漏极/源极结构210与漏极/源极结构212上的接触插塞CP，且包括位于接触插塞CP上且电连接于接触插塞CP的后段工艺(back-end-of-line，BEOL)结构214。BEOL结构214包括多层金属化层(例如是包括金属化层M1、金属化层M2、金属化层M3与金属化层M4)，且包括位于在垂直方向上相邻的金属化层之间且电连接此些金属化层的导通孔(例如是包括位于金属化层M1与金属化层M2之间的导通孔V1以及位于金属化层M2与金属化层M3之间的导通孔V2)。此外，可变电阻器件100可嵌入于BEOL结构214中。最底层的金属化层(例如是金属化层M1)可电连接于接触插塞CP。在一些实施例中，金属层M1、金属层M2与导通孔V1的一部分可经由一接触插塞CP而电连接于存取晶体管200的一漏极/源极结构(例如是漏极/源极结构210)，且金属层M2的此部分可为参照图1A所描述的源极线SL的一部分。另一方面，金属层M1、金属层M2与导通孔V1的另一部分以及金属层M3、金属层M4与导通孔V2可经由另一接触插塞CP而电连接于存取晶体管200的另一漏极/源极结构(例如是漏极/源极结构212)。此外，可变电阻器件100可设置于金属化层M3与金属化层M4之间，且电连接于金属化层M3与金属化层M4。如此一来，可变电阻器件100可经由下方的金属化层与导通孔(例如是金属化层M1、金属化层M2与导通孔V1的一部分以及导通孔V2与金属化层M3)而电连接于存取晶体管200的一漏极/源极结构(例如是漏极/源极结构212)。此时，位于可变电阻器件100上方的金属化层M4可为参照图1A所描述的位线BL的一部分。然而，所属领域中具有通常知识者可依据工艺及/或设计需求设置更多或更少的金属化层与导通孔，也可调整可变电阻器件100的设置位置。本发明并不以BEOL结构214的层数及可变电阻器件100的位置为限。
请参照图1B与图1C，各可变电阻器件100包括可变电阻层102。在起始状态(未经写入的状态)时，可变电阻层102可能表现出绝缘特性，亦即高电阻态。在写入操作时，通过调整可变电阻层102的上下两端之间的偏压，可在可变电阻层102中形成导电通道(未绘示)，或称导电丝(conductive filament)。此导电通道可由可变电阻层102的底面延伸至可变电阻层102的顶面。如此一来，降低可变电阻层102的上下两端之间的电阻，而使可变电阻层102表现出低电阻态。另一方面，在抹除操作时，可对可变电阻层102的上下两端施予反向偏压(与写入操作施加的偏压反向的另一偏压)，而截断或消除先前所形成的导电通道。如此一来，可变电阻层102可再度表现出高电阻态。导电通道的形成与截断/消除可能与可变电阻层102内的氧空缺的移动有关，且可变电阻层102的上下两端之间的偏压可控制氧空缺的移动。也就是说，可能是由于氧空缺的聚集而形成导电通道。另一方面，可能是由于氧空缺的分散而截断或消除导电通道。此外，可变电阻层102所承受的应力可能也会影响氧空缺的移动。在一些实施例中，可变电阻层102承受压应力(compressive stress)，而产生压应变。在此些实施例中，压应力/压应变有利于氧空缺的移动，而使得可通过施加较低的电压来进行写入操作与抹除操作。此外，此压应力/压应变可使导电通道在更短的时间内形成或截断/消除，而可加快写入操作与抹除操作。可变电阻层102可为单层或多层结构，且可变电阻层102的材料可例如是包括氧化钽(tantalum oxide)、氧化铪(hafnium oxide)、氧化钛(titanium oxide)、其类似者或其组合。
各可变电阻器件100还包括上电极104与下电极106。上电极104位于可变电阻层102的上方，而下电极106位于可变电阻层102的下方。通过控制上电极104与下电极106的电压，可调整可变电阻层102的上下两端的偏压，以切换可变电阻层102的电阻态。再者，上电极104及/或下电极106经配置以朝向可变电阻层102施加应力场，以使可变电阻层102承受压应力(产生压应变)。如此一来，可降低对可变电阻层102进行写入操作与抹除操作所需的电压。在一些实施中，上电极104经形成为具有压应力，而对可变电阻层102施加由上往下的应力场SF104。此应力场SF104可使得可变电阻层102承受压应力(产生压应变)。举例而言，上电极104的压应力可在约-50MPa至约-1000MPa的范围中。另一方面，在一些实施例中，下电极106经形成为具有张应力(tensile stress)，而对可变电阻层102施加由下往上的应力场SF106。类似于应力场SF104，应力场SF106也可造成可变电阻层102的压应力/压应变。举例而言，下电极106的张应力可在约50MPa至约1000MPa的范围中。在图1C所绘示的实施例中，上电极104与下电极106经配置以施加朝向可变电阻层102的应力场SF104与应力场SF106。然而，在替代实施例中，仅有上电极104与下电极106中的一者经配置以施加朝向可变电阻层102的应力场(亦即应力场SF104或应力场SF106)，而另一者可为实质上无应力(stress-free)的状态。举例而言，此处所述的无应力代表膜层内的应力的绝对值可小于约50MPa。上电极104与下电极106可分别由导电材料构成。举例而言，导电材料可包括氮化钛、氮化钽、钽、其类似者或其组合。
在一些实施例中，各可变电阻器件100还包括界面层(interfacial layer)108。界面层108设置于上电极104与可变电阻层102之间。作为替代地，上电极104与界面层108可共同地称为复合上电极。界面层108可由惰性金属(例如是钌(Ru))构成，且可用于避免氧空缺被困陷于上电极104与可变电阻层102之间的界面。上述氧空缺受到困陷的问题可能会造成用于写入操作/抹除操作的电压的变异。
请参照图1C与图1D，在一些实施例中，各可变电阻器件100还包括覆盖层110。在一些实施例中，覆盖层110经形成为墙结构，而侧向地环绕由上电极104、可变电阻层102与下电极106(或上电极104、界面层108、可变电阻层102与下电极106)构成的堆叠结构。换言之，覆盖层110可侧向地接触上电极104、可变电阻层102与下电极106(或侧向地接触上电极104、界面层108、可变电阻层102与下电极106)。再者，覆盖层110可经配置以朝向可变电阻层102施加应力场，以使可变电阻层102承受额外的压应力(产生额外的压应变)。在一些实施例中，覆盖层110经形成为具有压应力，而对可变电阻层102施加由可变电阻层102的外围往内指向可变电阻层102应力场SF110。类似于应力场SF104以及应力场SF106，应力场SF110也可造成可变电阻层102的压应力/压应变。在上电极104、下电极106与覆盖层110都对可变电阻层102施加朝向可变电阻层102的应力场(亦即应力场SF104、应力场SF106与应力场SF110)的实施例中，可变电阻层102可视为被设置于一个应力框架(stress cage)中，而可最大化可变电阻层102所承受的压应力/压应变。在替代实施例中，覆盖层110也可经形成为无应力(stress-free)状态，且此无应力状态代表覆盖层110内的应力的绝对值小于约50MPa。覆盖层110可由绝缘材料构成。举例而言，此绝缘材料可包括氮化硅或氮化铝。
在一些实施例中，各可变电阻器件100还包括上导通孔112与下导通孔114。上导通孔112可立于上电极104的顶面，而将上电极104电连接至上方的金属化层(例如是参照图1B所描述的金属化层M4)。另一方面，下导通孔114可设置于下电极106的下方，且将下电极106电连接至下方的金属化层(例如是参照图1B所说明的金属化层M3)。上导通孔112与下导通孔114可由导体材料构成。举例而言，此导体材料可包括铝、铜、铝铜合金、钛、氮化钛、钽、氮化钽、钨、其类似者或其组合。另外，需注意的是，图1D所示的上视示意图中省略绘示上导通孔112。
在一些实施例中，各可变电阻器件100设置于介电层堆叠116中。举例而言，介电层堆叠116可包括介电层118、介电层120与介电层122。介电层118侧向地环由上电极104、可变电阻层102与下电极106(或上电极104、界面层108、可变电阻层102与下电极106)构成的堆叠结构。在设置覆盖层110以侧向环绕此堆叠结构的实施例中，介电层118通过覆盖层110而侧向接触此堆叠结构。另一方面，介电层120与介电层122可分别设置于介电层118的上方与下方。在设置有上导通孔112与下导通孔114的实施例中，介电层120可侧向环绕上导通孔112，而介电层122可侧向环绕下导通孔114。各介电层可由介电材料构成。举例而言，此介电材料可包括氧化硅、氮化硅、氮氧化硅、其类似者或其组合。
如上所述，可变电阻层102因上电极104、下电极106与覆盖层110中的一或多者所产生的应力场而承受压应力(产生压应变)。此压应力/压应变可能有利于在可变电阻层102中形成导电通道，及在可变电阻层102中截断或消除上述导电通道。如此一来，可以较低的操作电压进行写入与抹除操作。再者，可在较短时间内进行写入与抹除操作。因此，可降低存储器集成电路10的能耗，且能加快存储器集成电路10的操作速度。
图2是根据一些实施例的用于制造图1C所示的可变电阻器件100的制造流程图。图3A至图3J是在上述制造流程期间各阶段的中间结构的剖视示意图。
请参照图2与图3A，进行步骤S200，在器件衬底300中形成下导通孔114。器件衬底300的最顶层可为参照图1C所说明的介电层122。尽管未绘示，器件衬底300还可包括如参照图1B所说明的存取晶体管200、导电插塞CP以及BEOL结构214的下部(例如是金属化层M3以下的部分)。在一些实施例中，通过镶嵌工艺(damascene process)形成下导通孔114。此镶嵌工艺可包括以光刻工艺与刻蚀工艺(例如是各向异性刻蚀工艺)而在介电层122中形成穿孔，且包括通过沉积工艺(例如是物理气相沉积工艺)、镀覆工艺或其组合以及平坦化工艺而在穿孔中形成下导通孔114。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺或其组合。
请参照图2与图3B，进行步骤S202，以在器件衬底300上形成下电极层302。下电极层302随后可被图案化而形成如参照图1C所描述的下电极106。在一些实施例中，下电极层302经形成为具有张应力。在此些实施例中，可通过物理气相沉积工艺来形成下电极层302。此外，此物理气相沉积工艺可使用射频交流电源加上直流电源。通过调整射频交流电源、直流电源的功率及/或其他工艺参数，可调整所沉积出的下电极层302的张应力值。
请参照图2与图3C，进行步骤S204，以在下电极层302上形成可变电阻材料层304与界面材料层306。可变电阻材料层304在随后的步骤中可被图案化而形成如参照图1C所描述的可变电阻层102，而界面材料层306在随后的步骤中可被图案化而形成如参照图1C所描述的界面层108。在一些实施例中，可变电阻材料层304为单层或多层结构，且通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺或其组合形成可变电阻材料层304。此外，在一些实施例中，通过物理气相沉积工艺或原子层沉积工艺来形成界面材料层306。
请参照图2与图3D，进行步骤S206，以在界面材料层306上形成上电极层308。上电极层308随后可被图案化而形成如参照图1C所描述的上电极104。在一些实施例中，上电极层308经形成为具有压应力。在此些实施例中，可通过物理气相沉积工艺来形成上电极层308。此外，此物理气相沉积工艺可使用直流电源，且关闭射频交流电源。通过调整直流电源的功率及/或其他工艺参数，可调整所沉积出的上电极层308的压应力值。
请参照图2与图3E，进行步骤S208，以在上电极层308上形成硬掩模310。硬掩模310将在后续用于图案化上电极层308的刻蚀工艺中作为掩模，以定义出所形成的上电极104的轮廓。硬掩模310的材料可例如是包括氧化硅。此外，在一些实施例中，形成硬掩模310的方法包括以沉积工艺(例如是化学气相沉积工艺)在上电极层308上形成硬掩模层，接着以光刻工艺与刻蚀工艺图案化此硬掩模层而形成硬掩模310。
请参照图2与图3F，进行步骤S210，以硬掩模310作为掩模而图案化上电极层308。此时，上电极层308经图案化而形成如参照图1C所描述的上电极104。在一些实施例中，通过刻蚀工艺(例如是各向异性刻蚀工艺)移除上电极层308的一些部分，而将上电极层308图案化成上电极104。在此刻蚀工艺中，界面材料层306可作为刻蚀停止层。此外，在完成此刻蚀工艺后，可移除硬掩模310。举例而言，可通过等向性刻蚀工艺移除硬掩模310。
请参照图2与图3G，进行步骤S212，以上电极104作为掩模而图案化界面材料层306、可变电阻材料层304与下电极层302。此时，界面材料层306、可变电阻材料层304与下电极层302分别经图案化而形成如参照图1C所描述的界面层108、可变电阻层102与下电极106。在一些实施例中，通过刻蚀工艺(例如是各向异性刻蚀工艺)移除界面材料层306、可变电阻材料层304与下电极层302的一些部分，而将界面材料层306、可变电阻材料层304与下电极层302分别图案化成界面层108、可变电阻层102与下电极106。在一些实施例中，介电层122的暴露出来的表层部分在上述刻蚀工艺期间被移除。在此些实施例中，介电层122的暴露部分可相对于被遮蔽部分而往下凹陷。
请参照图2与图3H，进行步骤S214，以在目前结构上形成全面披覆的覆盖材料层312。覆盖材料层312可全面地且共形地覆盖图3G所示的结构，且可随后经图案化而形成如参照图1C所描述的覆盖层110。在一些实施例中，覆盖材料层312经形成为具有压应力。在此些实施例中，可通过化学气相沉积工艺来形成覆盖材料层312。此外，此化学气相沉积工艺可使用射频交流电源与直流电源。通过调整射频交流电源、直流电源的功率及/或其他工艺参数，可调整所沉积出的覆盖材料层312的压应力值。在此些实施例中，可不必对覆盖材料层312进行离子注入工艺，故可避免被覆盖材料层312覆盖的上电极104、界面层108、可变电阻层102与下电极106受离子破坏。然而，在替代实施例中，也可通过离子注入工艺来调整覆盖材料层312的内应力。
请参照图2与图3I，进行步骤S216，以图案化覆盖材料层312而形成如参照图1C与图1D所描述的覆盖层110。在一些实施例中，通过各向异性刻蚀工艺移除覆盖材料层312的一些水平延伸的部分。覆盖材料层312的覆盖上电极104、界面层108、可变电阻层102与下电极106的侧壁的纵向延伸部分可保留下来，而形成如参照图1C与图1D所描述的覆盖层110。在此些实施例中，有可能移除介电层122的暴露出来的表层部分，以使此表层部分相对于被遮蔽部分而往下凹陷。
请参照图2与图3J，进行步骤S218，以在器件衬底300上形成侧向环绕覆盖层110的介电层118。在一些实施例中，形成介电层118的方法包括通过沉积工艺(例如是化学气相沉积工艺)形成全面覆盖图3I所示的结构的介电材料层，且包括通过平坦化工艺移除此介电材料层的位于上电极104与覆盖层110的顶面上的部分。介电材料层的保留部分形成介电层118，且此时上电极104与覆盖层110的顶面暴露出来。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺或其组合。
请参照图2与图1C，进行步骤S220，以形成介电层120与上导通孔112。在一些实施例中，起初通过沉积工艺(例如是化学气相沉积工艺)形成全面披覆图3J所示的结构的介电层120，接着通过镶嵌工艺而在介电层120中形成穿孔并在此穿孔中形成上导通孔112。在此些实施例中，镶嵌工艺可包括以光刻工艺与刻蚀工艺(例如是各向异性刻蚀工艺)而在介电层120中形成上述穿孔，且包括通过沉积工艺(例如是物理气相沉积工艺)、镀覆工艺或其组合以及平坦化工艺而在此穿孔中形成上导通孔112。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺或其组合。
至此，已完成如图1C所示的可变电阻器件100的制造。此外，还可对目前的结构进行进一步的工艺，以完成参照图1B所说明的BEOL结构214。
图4是根据本发明一些实施例的可变电阻器件100a的剖视示意图。图4所示的可变电阻器件100a相似于图1C所示的可变电阻器件100。以下仅描述可变电阻器件100、100a之间的差异，相同或相似处则不再赘述。另外，相似的器件符号代表相似的器件(例如是图1C所示的覆盖层110与图4所示的覆盖层110a)。
请参照图4，在一些实施例中，具有压应力的覆盖层110a更覆盖上电极104的顶面，且更实质上水平地延伸于介电层122的顶面上。如此一来，覆盖层110a可在横向上与纵向上均提供指向可变电阻层102的应力场SF110a。因此，可使可变电阻层102承受更大的压应力(产生更大的压应变)，而可更进一步地降低用于对可变电阻器件100a进行的写入/抹除操作的操作电压。在此些实施例中，介电层118的顶面可实质上共面于覆盖层110a的最顶面。此外，上导通孔112a更可穿过覆盖层110a的覆盖上电极104的顶面的部分，而建立与上电极104之间的电连接。
可变电阻器件100a的制造方法相似于参照图2及图3A至图3I、图1C所描述的可变电阻器件100的制造方法，可变电阻器件100a的制造方法可省略参照图3I所描述的步骤。也就是说，可不图案化参照图3H所描述的覆盖材料层312，且覆盖材料层312即为参照图4所说明的覆盖层110a。除此之外，形成用于容置上导通孔112的穿孔不仅穿过介电层120，且更可穿过覆盖层110a而暴露出上电极104。
综上所述，本发明的存储器集成电路可为电阻式存储器集成电路，且其中存储单元的可变电阻器件内的可变电阻层受到周围膜层产生的应力场而承受压应力(产生压应变)。具体而言，可变电阻层上方与下方的上电极与下电极中的至少一者可经配置以产生朝向可变电阻层的应力场，以使可变电阻层承受压应力(产生压应变)。此外，至少覆盖可变电阻层的侧壁的覆盖层也可选择性地经配置以产生由可变电阻层的外侧往内指向可变电阻层的应力场，以进一步提高可变电阻层所承受的压应力(提高产生的压应变)。上述压应力/压应变有利于在可变电阻层中形成导电通道，及在可变电阻层中截断或消除上述导电通道。如此一来，可以较低的操作电压对可变电阻器件进行写入与抹除操作。再者，可在较短时间内进行写入与抹除操作。因此，可降低存储器集成电路的能耗，且能加快存储器集成电路的操作速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种存储器器件，其特征在于，包括：
器件衬底；
下电极，设置于所述器件衬底上；
可变电阻层，设置于所述下电极上；以及
上电极，设置于所述可变电阻层上，
其中所述下电极经形成为具有张应力，且所述上电极经形成为具有压应力。
2.根据权利要求1所述的存储器器件，其特征在于，所述下电极与所述上电极分别提供朝向所述可变电阻层的应力场。
3.根据权利要求2所述的存储器器件，其特征在于，所述可变电阻层对应于所述下电极与所述上电极所提供的所述应力场而承受压应力。
4.根据权利要求1所述的存储器器件，其特征在于，所述下电极与所述上电极由相同的导电材料形成。
5.根据权利要求1所述的存储器器件，其特征在于，所述下电极的材料与所述上电极的材料分别包括氮化钛、氮化钽、钽或其组合。
6.根据权利要求1所述的存储器器件，其特征在于，还包括：
覆盖层，覆盖所述下电极、所述可变电阻层与所述上电极的侧壁，且经形成为具有压应力。
7.根据权利要求6所述的存储器器件，其特征在于，所述下电极、所述上电极与所述覆盖层分别提供朝向可变电阻层的应力场，且所述可变电阻层对应于所述应力场的施加而承受压应力。
8.根据权利要求6所述的存储器器件，其特征在于，所述覆盖层经形成为墙结构，所述墙结构侧向环绕所述下电极、所述可变电阻层与所述上电极。
9.根据权利要求6所述的存储器器件，其特征在于，所述覆盖层侧向环绕所述下电极、所述可变电阻层与所述上电极，且更覆盖所述上电极的顶面。
10.根据权利要求6所述的存储器器件，其特征在于，所述覆盖层的材料包括氮化硅、氮化铝或其组合。
11.一种存储器器件，其特征在于，包括：
具有第一应力的下电极与具有第二应力的上电极，形成于位在半导体衬底上的后段工艺结构中，其中所述上电极位于所述下电极上，且交叠于所述下电极；以及
可变电阻层，夹置于所述下电极与所述上电极之间，且对应于所述下电极的所述第一应力以及所述上电极的所述第二应力而产生压应变。
12.根据权利要求11所述的存储器器件，其特征在于，还包括：
应力层，覆盖所述上电极、所述可变电阻层与所述下电极的侧壁，且经形成为具有第三应力。
13.根据权利要求12所述的存储器器件，其特征在于，所述可变电阻层对应于所述应力层的所述第三应力而进一步产生压应变。
14.一种存储器器件的制造方法，其特征在于，包括：
在器件衬底上依序形成下电极层、可变电阻材料层、上电极层与硬掩模层，其中所述下电极层经形成为具有张应力，且所述上电极层经形成为具有压应力；
图案化所述硬掩模层，以形成硬掩模；
通过使用所述硬掩模作为掩模而移除所述上电极层、所述可变电阻材料层与所述下电极层的一些部分，以分别形成上电极、可变电阻层与下电极；以及
移除所述硬掩模。
15.根据权利要求14所述的存储器器件的制造方法，其特征在于，通过使用射频交流电源与直流电源的物理气相沉积工艺形成所述下电极层，且通过使用直流电源的物理气相沉积工艺形成所述上电极层。
16.根据权利要求14所述的存储器器件的制造方法，其特征在于，还包括：
在移除所述硬掩模之后，形成覆盖所述上电极、所述可变电阻层与所述下电极的暴露表面的覆盖材料层，其中所述覆盖材料层经形成为具有压应力。
17.根据权利要求16所述的存储器器件的制造方法，还包括：
在形成所述覆盖材料层之后，对所述覆盖材料层进行各向异性刻蚀工艺，以移除所述覆盖材料层的覆盖所述上电极的顶面的一部分。
18.根据权利要求16所述的存储器器件的制造方法，其特征在于，所述覆盖层并未经受离子注入工艺。
19.根据权利要求16所述的存储器器件的制造方法，其特征在于，通过使用射频交流电源与直流电源的化学气相沉积工艺形成所述覆盖材料层。
20.根据权利要求14所述的存储器器件的制造方法，其特征在于，通过多次各向异性刻蚀工艺移除所述上电极层、所述可变电阻材料层与所述下电极层的所述一些部分，而分别形成所述上电极、所述可变电阻层与所述下电极。
CN202011388129.6A 2020-12-01 2020-12-01 存储器器件及其制造方法 Pending CN114583047A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011388129.6A CN114583047A (zh) 2020-12-01 2020-12-01 存储器器件及其制造方法
US17/140,981 US11707003B2 (en) 2020-12-01 2021-01-04 Memory device and manufacturing method thereof
US18/324,173 US20230301210A1 (en) 2020-12-01 2023-05-26 Manufacturing method of memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011388129.6A CN114583047A (zh) 2020-12-01 2020-12-01 存储器器件及其制造方法

Publications (1)

Publication Number Publication Date
CN114583047A true CN114583047A (zh) 2022-06-03

Family

ID=81751513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011388129.6A Pending CN114583047A (zh) 2020-12-01 2020-12-01 存储器器件及其制造方法

Country Status (2)

Country Link
US (2) US11707003B2 (zh)
CN (1) CN114583047A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US7247582B2 (en) 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
JP5353692B2 (ja) * 2007-02-19 2013-11-27 日本電気株式会社 半導体記憶装置
KR101780611B1 (ko) * 2008-09-03 2017-09-21 아이아이아이 홀딩스 3, 엘엘씨 자기 메모리 소자 및 그것을 이용하는 기억 장치
US20110278529A1 (en) * 2010-05-14 2011-11-17 Huiwen Xu Memory employing diamond-like carbon resistivity-switchable material and methods of forming the same
JP2012182219A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 磁気ランダムアクセスメモリ
US9087770B2 (en) * 2013-03-20 2015-07-21 Kabushiki Kaisha Toshiba Semiconductor memory device
US10153432B2 (en) 2017-05-12 2018-12-11 United Microelectronics Corp. Resistive random access memory structure and manufacturing method thereof

Also Published As

Publication number Publication date
US20230301210A1 (en) 2023-09-21
US11707003B2 (en) 2023-07-18
US20220173311A1 (en) 2022-06-02

Similar Documents

Publication Publication Date Title
US11856797B2 (en) Resistive switching random access memory with asymmetric source and drain
US10211257B2 (en) High density resistive random access memory (RRAM)
US10163981B2 (en) Metal landing method for RRAM technology
US10038139B2 (en) One transistor and one resistive random access memory (RRAM) structure with spacer
US9466794B2 (en) Low form voltage resistive random access memory (RRAM)
US9431604B2 (en) Resistive random access memory (RRAM) and method of making
US9985203B2 (en) Resistive random access memory (RRAM) with improved forming voltage characteristics and method for making
US11257864B2 (en) RRAM structure with only part of variable resistive layer covering bottom electrode and method of fabricating the same
US11393979B2 (en) Non-volatile memory elements with filament confinement
KR102521845B1 (ko) 강유전체 재료를 갖는 3차원 메모리 디바이스
KR20230007297A (ko) 데이터 스토리지 엘리먼트 및 그 제조 방법
US20230238462A1 (en) Dual-layer channel transistor and methods of forming same
CN114583047A (zh) 存储器器件及其制造方法
US10164183B2 (en) Semiconductor device and manufacturing method thereof
US11631698B2 (en) Three-dimensional memory device with ferroelectric material

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination