JP2000306377A

JP2000306377A - 磁気薄膜／半導体ハイブリッド素子、該素子を用いたメモリ装置、及び情報読み出し方法

Info

Publication number: JP2000306377A
Application number: JP11267469A
Authority: JP
Inventors: Naoki Nishimura; 直樹西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-09-22
Filing date: 1999-09-21
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】簡単な回路構成で高集積化が可能であり、安
定に情報を記録／再生することができる磁気薄膜／半導
体ハイブリッド素子を提供する。【解決手段】磁気抵抗素子と、磁気抵抗素子の一端に
直列に接続された抵抗器と、磁気抵抗素子と前記抵抗器
との接続点にゲート電極が接続された電界効果トランジ
スタとを有するを有する構成であり、電界効果トランジ
スタには、定電圧源から負荷抵抗器を介して所定の直流
電圧がドレインに供給される。また、電界効果トランジ
スタのソース電流が流れる電流路が磁気抵抗素子に近接
して配置され、磁気抵抗素子に情報を記録するための書
込み線が該電流路から構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は磁気抵抗素子と半導
体デバイスとがハイブリッド化された磁気薄膜／半導体
ハイブリッド素子、該素子を用いたメモリ装置、及びそ
の情報読み出し方法に関するものである。

【０００２】

【従来の技術】近年、薄膜磁気ヘッドのように磁気抵抗
効果を応用した様々な素子の開発が進められている。そ
のような素子として、現在使用されているＤＲＡＭやＥ
ＥＰＲＯＭと置き換えることが可能な磁気抵抗素子を用
いたメモリ装置（磁性薄膜メモリ）が提案されている。
磁気抵抗素子は磁化状態によって抵抗の大きさが変わる
ため、半導体素子とハイブリッド化することで不揮発性
の固体メモリを実現することができる。

【０００３】例えば、特開平６−８４３４７号公報に
は、磁気抵抗素子と電界効果トランジスタ（field effe
ct transistor ：以下、ＦＥＴと称す）等のスイッチン
グ素子とから構成されたメモリ素子を有するメモリ装置
（磁性薄膜メモリ）が提案されている。図１７にこのメ
モリ装置の構成を示す。

【０００４】図１７は従来の磁気薄膜／半導体ハイブリ
ッド素子の応用例であるメモリ装置の構成を示す回路図
である。また、図１８は図１７に示したメモリ素子の磁
性膜の構成を示す模式図であり、図１９は図１７に示し
た磁気抵抗素子の磁化状態を示す模式図である。

【０００５】図１７において、従来のメモリ装置は、磁
性体の磁化の状態によって情報を記録する磁気抵抗素子
１と、情報の記録／再生を行うスイッチング素子２とを
それぞれ有する複数のメモリ素子によって構成されてい
る。スイッチング素子２には、例えば、ＦＥＴが用いら
れ、各ＦＥＴのソース電極には書込み線５が接続されて
いる。磁気抵抗素子１の一端は書込み線５に直接接する
ようにそれぞれ配置され、磁気抵抗素子１の他端はそれ
ぞれ接地電位に接続される。

【０００６】また、メモリ装置内にはスイッチング素子
２をオン／オフさせる電圧を供給するための複数の選択
線４と、メモリ素子に対して情報の書込み／読み出しを
行うための複数のデータ線３とが格子状に配置され、メ
モリ素子は選択線４及びデータ線３の交点に対応してそ
れぞれ設けられている。メモリ素子を構成するＦＥＴの
ゲート電極は図の横一列毎にそれぞれ選択線４に共通に
接続され、ＦＥＴのドレイン電極は図の縦一列毎にそれ
ぞれデータ線３に共通に接続される。各データ線３には
それぞれ抵抗器６が接続され、抵抗器６を介してデータ
線３に所定の電圧を印加することでメモリ素子に情報を
記録する。

【０００７】なお、図１７では、各構成要素をそれぞれ
区別するために、磁気抵抗素子１に対して１ａａ〜１ａ
ｃ、１ｂａ〜１ｂｃの符号を付与し、スイッチング素子
２に対して２ａａ〜２ａｃ、２ｂａ〜２ｂｃの符号を付
与し、書込み線５に対して５ａａ〜５ａｃ、５ｂａ〜５
ｂｃの符号を付与している。また、データ線３に３ａ〜
３ｃの符号を付与し、選択線４に４ａ、４ｂの符号を付
与している。

【０００８】図１８に示すように、例えば、磁気抵抗素
子１は、保磁力の大きい磁性層２０と保磁力の小さい磁
性層２１とがそれぞれ非磁性層２２を挟んで数回積層さ
れた、いわゆる巨大磁気抵抗（Giant Magneto Resistan
ce (GMR) Material：以下、ＧＭＲと称す）膜によって
構成されている。ＧＭＲ膜は、保磁力の大きい磁性膜と
保磁力の小さい磁性膜の磁化の向きが同方向のときに抵
抗が小さく、磁化の向きが逆方向のときに抵抗が大きく
なる特性を有している。

【０００９】次に、図１７に示したメモリ装置に対する
情報の記録／再生方法について説明する。

【００１０】例えば、磁気抵抗素子１ａｃに「１」の情
報を記録する場合、まず、データ線３ｃに＋Ｖ₃の電圧
を印加する。この状態で、選択線４ａにＶ₄の電圧を印
加するとスイッチング素子２ａｃがオンし、図１９に示
すように、磁気抵抗素子１ａｃ及び書込み線５ａｃに、
紙面の裏側から表方向に向かって比較的大きな電流Ｉ₁
が流れる。このとき磁気抵抗素子１ａｃには電流Ｉ₁に
よって磁界Ｈ₁が印加され、磁気抵抗素子１ａｃの記録
に携わる保磁力の小さい磁性層ｂの磁化の向きが磁界Ｈ
₁の向きである左方向を向く。

【００１１】また、磁気抵抗素子１ａｃに「０」の情報
を記録する場合は、データ線３ｃに−Ｖ₃の電圧を印加
する。この状態で、選択線４ａにＶ’₄の電圧を印加す
るとスイッチング素子２ａｃがオンし、図１９に示すよ
うに、磁気抵抗素子１ａｃ及び書込み線５ａｃに、紙面
の表側から裏方向に向かって電流Ｉ₁とは逆向きの比較
的大きな電流がＩ₀が流れる。このとき磁気抵抗素子１
ａｃには電流Ｉ₀によって磁界Ｈ₀が印加され、磁気抵抗
素子１の記録に携わる保磁力の小さい磁性層ｂの磁化の
向きが磁界Ｈ₀の向きである右方向を向く。

【００１２】ここで、スイッチング素子２ａｃは、選択
線４ａに所定の電圧が印加されたときのみオンするた
め、データ線３ｃに共通に接続された他の磁気抵抗素子
１ｂｃには電流が流れない。また、所定の電圧が印加さ
れたデータ線３ｃ以外のデータ線３には電流が流れない
ため、選択線４ａに共通に接続された他の磁気抵抗素子
１ａａ、１ａｂにも電流は流れない。

【００１３】保磁力の大きい磁性層ａの磁化の向きは、
通常、図の右方向を向くように初期化されているため、
磁気抵抗素子１ａｃの抵抗値は、「１」が記録された状
態では大きく、「０」が記録された状態では小さくな
る。

【００１４】一方、磁気抵抗素子１ａｃに記録された情
報を再生する場合、データ線３ｃに再生用の一定電流を
Ｉ₃を流し、スイッチング素子２ａｃがオンするように
選択線４ａに適当な電圧を印加する。これにより書込み
線５ａｃ及び磁気抵抗素子１ａｃに電流が流れるため、
このときに発生する点α（スイッチング素子２ａｃのド
レイン電圧）と点β（接地電位）の電位差Ｖ_αβを測定
する。

【００１５】上述したように、磁気抵抗素子１ａｃは、
その磁化の状態によって抵抗値が異なるため、電位差Ｖ
_αβも異なり、電位差Ｖ_αβを測定することにより磁気
抵抗素子１の磁化の状態を判別することが可能である。
このことにより磁気抵抗素子に記録された情報を読み出
すことができる。

【００１６】

【発明が解決しようとする課題】上述したように従来の
メモリ素子（磁気薄膜／半導体ハイブリッド素子）で
は、選択したスイッチング素子（例えば、ＦＥＴ）のソ
ース電極またはドレイン電極に接続された磁気抵抗素子
の抵抗値の変化によって生じる電圧差を検出することで
記録された情報を判別している。

【００１７】しかしながら、この電圧差はドレイン電流
Ｉと磁気抵抗素子の抵抗差ΔＲの積Ｉ・ΔＲに比例する
ため、抵抗差ΔＲが小さい磁気抵抗素子では、情報を判
別するために必要な電圧差を得ることが困難であった。

【００１８】また、抵抗差ΔＲが小さい磁気抵抗素子で
は、情報を判別するために必要な電圧差を得るためにド
レイン電流を大きくする必要があるが、ドレイン電流を
大きくするとメモリ素子の消費電力が大きくなるという
問題が発生する。

【００１９】さらに、抵抗差ΔＲが大きいと言われる磁
気抵抗素子であっても、一般に、抵抗差によって得られ
る電位差は小さいため、センス回路によって増幅する必
要があり、回路構成が複雑になるという問題点がある。

【００２０】例えば、図２０に示すようなメモリ素子を
構成し、ＦＥＴのドレイン電極に定電流源Ｉ１を接続し
てその電流値を変え、ドレイン電極（Ａ点）と接地電位
（Ｂ点）間の電圧Ｖ_ABを測定する場合を考える。なお、
定電圧源Ｖ１の出力電圧は５Ｖで一定とする。

【００２１】このときの測定結果を図２１及び図２２に
示す。図２１は抵抗値が１０Ωと１１Ω（抵抗変化率１
０％）の２値となるスピン散乱膜から成る磁気抵抗素子
を用いた場合の、定電流源の出力電流Ｉに対する電圧Ｖ
_ABの関係を示すグラフである。また、図２２は抵抗値が
４．０ＫΩと４．８ＫΩ（抵抗変化率２０％）の２値と
なるスピントンネル膜から成る磁気抵抗素子を用いた場
合の、定電流源の出力電流Ｉに対する電圧Ｖ_ABの関係を
示すグラフである。

【００２２】図２１に示すように、スピン散乱膜から成
る磁気抵抗素子を用いた場合、例えば、定電流源の出力
電流Ｉを３ｍＡとした時の磁気抵抗素子の抵抗差による
電圧Ｖ_ABの差は３ｍＶである。このように小さい電圧を
メモリ内部で安定に検出することは困難であり、この検
出電圧をメモリの外部に数Ｖ単位の電圧に変換して出力
するためには増幅を行う必要がある。

【００２３】一方、図２２に示すように、スピントンネ
ル膜から成る磁気抵抗素子を用いた場合、定電流源の出
力電流Ｉを０．６８９ｍとしたときの電圧Ｖ_ABはΔＲ×
Ｉ＝０．８ＫΩ×０．６８９ｍＡ＝５５１ｍＶであり、
メモリの外部に数Ｖ単位の電圧を出力するためには、や
はりセンス回路によって増幅する必要がある。

【００２４】ところで、定電流源の出力電流Ｉを０．６
９０ｍＡにすると、ソース電位が増加するためゲート−
ソース間電圧は、５Ｖ−（０．６９０ｍＡ×４．８Ｋ
Ω）＝１．６８８Ｖとなる。この値はＦＥＴのしきい値
電圧以下であるため、ＦＥＴがオンせずにソース−ドレ
イン間に電流が流れない。したがって、定電流源の出力
電流Ｉを０．６９０ｍＡ以上に設定することができな
い。このため、ドレインに流す電流を増加させることで
情報を精度良く検出することは不可能である。これは、
図１７に示したような従来の構成では、ＦＥＴをスイッ
チング素子としてのみ用い、増幅作用を持たせていない
ためである。

【００２５】さらに、従来の磁気薄膜／半導体ハイブリ
ッド素子では、磁気抵抗素子に接して設けられた書込み
線により磁界を発生させて記録する場合に、磁気抵抗素
子の抵抗値を測定するための電流路と記録電流路が同じ
であるため、記録時に流す電流が磁気抵抗素子にも流れ
てしまう。そのため書き込み線の電流が不足し、書込み
線から効率的に磁界を発生させることができないため、
安定して記録を行うことができなかった。

【００２６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、簡単な
回路構成で高集積化が可能であり、安定に情報を書き込
み、読み出すことのできる磁気薄膜／半導体ハイブリッ
ド素子、及び該素子を用いたメモリ装置を提供すること
を目的とする。

【００２７】また、本発明の更なる目的は、安定に情報
を書き込むことができ、高感度で情報を読み出すことが
できる磁気薄膜／半導体ハイブリッド素子、及び該素子
を用いたメモリ装置を提供することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するため
本発明の磁気薄膜／半導体ハイブリッド素子は、磁気抵
抗素子と、前記磁気抵抗素子の一端に直列に接続された
抵抗器と、前記磁気抵抗素子と前記抵抗器との接続点に
ゲート電極が接続された電界効果トランジスタと、を有
する構成である。

【００２９】このとき、前記磁気抵抗素子は、小さい保
磁力を持つ第１の磁性層と、非磁性層と、前記第１の磁
性層よりも大きい保持力を持つ第２の磁性層とが順次積
層されて構成されたものでもよい。

【００３０】また、前記磁気抵抗素子に情報を記録する
ための書込み線を、さらに有する構成であってもよく、
前記電界効果トランジスタのソース電流が流れる電流路
が前記磁気抵抗素子に近接して配置され、前記書込み線
が該電流路から構成されていてもよい。

【００３１】さらに、前記抵抗器が電界効果トランジス
タから構成されていてもよく、前記抵抗器が磁気抵抗素
子から構成されていてもよい。

【００３２】一方、本発明のメモリ装置は、上述した磁
気薄膜／半導体ハイブリッド素子と、前記磁気抵抗素子
に前記抵抗器を介して所定の電圧を供給する第１の電圧
源と、前記電界効果トランジスタのソース電極とドレイ
ン電極間に一定の電圧を供給する第２の電圧源と、を有
する構成であり、前記電界効果トランジスタのソース電
極と前記第２の電圧源との間に接続された負荷抵抗器
を、さらに有する構成である。

【００３３】また、上述した磁気薄膜／半導体ハイブリ
ッド素子と、前記磁気抵抗素子に前記抵抗器を介して所
定の電圧を供給する電圧源と、前記電界効果トランジス
タのソース電極とドレイン電極間に所定の一定電流を流
すための電流源と、を有する構成である。

【００３４】さらに、マトリックス状に配置された複数
個の磁気薄膜／半導体ハイブリッド素子と、前記複数個
の磁気薄膜／半導体ハイブリッド素子のうち、同一行に
配置された磁気薄膜／半導体ハイブリッド素子が備える
抵抗器を互いに接続する複数の選択線と、前記選択線を
介して所望の行の磁気薄膜／半導体ハイブリッド素子の
磁気抵抗素子に選択的に電圧を供給する第１の電圧源
と、前記磁気薄膜／半導体ハイブリッド素子から情報を
読み出すために設けられ、同一列の磁気薄膜／半導体ハ
イブリッド素子が備える電界効果トランジスタのソース
電極を互いに接続する複数のデータ線と、前記データ線
を介して所望の列の磁気薄膜／半導体ハイブリッド素子
の電界効果トランジスタに選択的に電圧を供給する第２
の電圧源と、を有する構成である。

【００３５】また、本発明の情報読み出し方法は、上述
したメモリ装置のうち、特定の磁気薄膜／半導体ハイブ
リッド素子に記録された情報を読み出すための情報読み
出し方法であって、前記第１の電圧源によって該磁気薄
膜／半導体ハイブリッド素子が備える抵抗器に接続され
た選択線に所定の一定電圧を選択的に供給する工程と、
前記第２の電圧源によって該磁気薄膜／半導体ハイブリ
ッド素子が備える電界効果トランジスタのソース電極に
接続されたデータ線に所定の一定電圧を選択的に供給す
る工程と、前記電圧を印加したデータ線を通して該磁気
薄膜／半導体ハイブリッド素子が備える電界効果トラン
ジスタのオン／オフを検出することで該磁気薄膜／半導
体ハイブリッド素子に記録された情報を読み出す工程
と、を有する方法である。

【００３６】上記のように構成された磁気薄膜／半導体
ハイブリッド素子は、磁気抵抗素子の抵抗値が小さいと
きに電界効果トランジスタのゲートに印加される電圧が
電界効果トランジスタのしきい値電圧よりも小さくなる
ように抵抗器の値を設定し、かつ磁気抵抗素子の抵抗値
が大きいときに電界効果トランジスタのゲートに印加さ
れる電圧が電界効果トランジスタのしきい値電圧よりも
大きくなるように抵抗器の値を設定すれば、磁気抵抗素
子の抵抗が小さいときには電界効果トランジスタがオフ
してソース、ドレイン間に電流が流れず、磁気抵抗素子
の抵抗が大きいときには電界効果トランジスタがオンし
てソース、ドレイン間に電流が流れるようになる。

【００３７】したがって、電界効果トランジスタのドレ
インの電位、あるいは電界効果トランジスタのドレイン
電流を測定し、電界効果トランジスタのオン、オフ状態
を検出することで、磁気抵抗素子の磁化状態を判別する
ことができる。

【００３８】また、電界効果トランジスタのソース電流
が流れる電流路を磁気抵抗素子に近接して配置し、その
電流路を書込み線として用いることで、磁気抵抗素子に
情報を記録するための専用の書込み線を設ける必要がな
くなる。

【００３９】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００４０】（第１実施例）図１は本発明のメモリ素子
（磁気薄膜／半導体ハイブリッド素子）の第１実施例の
構成を示す回路図である。

【００４１】図１において、本実施例の磁気薄膜／半導
体ハイブリッド素子は、定電圧源Ｖ１と接地電位ＧＮＤ
間に直列に接続された磁気抵抗素子Ｒ１及び抵抗器Ｒ２
と、磁気抵抗素子Ｒ１及び抵抗器Ｒ２の接続部位にゲー
ト電極が接続されたＭＯＳ（metal oxide semiconducto
r）型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称
す）Ｍ１と、ＭＯＳＦＥＴＭ１の負荷となる抵抗器Ｒ３
と、抵抗器Ｒ３を介してＭＯＳＦＥＴＭ１のドレイン電
極に所定の直流電圧を印加する定電圧源Ｖ２とによって
構成されている。なお、ＭＯＳＦＥＴＭ１のソース電極
は接地電位ＧＮＤと接続されている。

【００４２】磁気抵抗素子Ｒ１は、例えば、ＡＭＲ（An
isotropic Magneto Resistance）膜、あるいはＧＭＲ膜
が用いられ、磁化の状態によって抵抗値が異なる素子で
ある。また、抵抗器Ｒ２及びＲ３は一定の抵抗値を有す
る素子である。

【００４３】ＡＭＲ膜を用いた磁気抵抗素子は、ＮｉＦ
ｅ、Ｃｏなどの磁性膜に流す電流方向と磁化方向の角度
によって抵抗値が異なる素子である。また、ＧＭＲ膜を
用いた磁気抵抗素子は、非磁性膜を保磁力の異なる２つ
の磁性膜で挟んだ構造であり、２つの磁性膜の磁化方向
によって抵抗値が異なる素子である。

【００４４】このような構成において、図１に示したＭ
ＯＳＦＥＴＭ１のゲート電極には、式（１）に示すよう
なゲート電圧Ｖｇが印加される。

【００４５】

【数１】ここで、ｒ１は磁気抵抗素子Ｒ１の抵抗値、ｒ２は抵抗
器Ｒ２の抵抗値、Ｅ１は定電圧源Ｖ１の出力電圧であ
る。

【００４６】磁気抵抗素子Ｒ１の抵抗値が、その磁化状
態によって、ｒ１ｍｉｎ、ｒ１ｍａｘ（ｒ１ｍｉｎ＜ｒ
１ｍａｘ）の２つの値をとる場合、抵抗値がｒ１ｍｉｎ
のときのＭＯＳＦＥＴＭ１のゲート電圧をＶｇ１とし、
抵抗値がｒ１ｍａｘのときのＭＯＳＦＥＴＭ１のゲート
電圧をＶｇ２とすると、Ｖｇ１及びＶｇ２は、それぞれ
式（２）、式（３）に示すようになる。

【００４７】

【数２】このとき、ＭＯＳＦＥＴＭ１のしきい値電圧Ｖｔｈが、
Ｖｇ１とＶｇ２の間にあるようにｒ１及びｒ２の値をそ
れぞれ設定すれば、

【００４８】

【数３】となり、磁気抵抗素子Ｒ１の抵抗がｒ１ｍｉｎのときに
はＭＯＳＦＥＴＭ１がオフしてソース−ドレイン間に電
流が流れず、磁気抵抗素子Ｒ１の抵抗がｒ１ｍａｘのと
きにはＭＯＳＦＥＴＭ１がオンしてソース−ドレイン間
に電流が流れるようになる。

【００４９】したがって、ＭＯＳＦＥＴＭ１のドレイン
電極と接地電位間の電位差、あるいはＭＯＳＦＥＴＭ１
のドレイン電流を測定することで、磁気抵抗素子Ｒ１の
磁化状態を検出することができる。

【００５０】すなわち、本実施例の構成によれば、ＭＯ
ＳＦＥＴＭ１のオン／オフによって磁気抵抗素子Ｒ１の
磁化状態を検出することができるため、磁気抵抗素子Ｒ
１の磁化状態を高感度に検出することができる。

【００５１】例えば、本実施例の磁気薄膜／半導体ハイ
ブリッド素子をハードディスクの磁界センサーとして用
いれば高感度な磁界センサーとなり、メモリ素子として
用いれば、記録された情報を高感度に検出できる固体メ
モリを実現することができる。

【００５２】なお、本実施例の効果は図１に示した回路
構成に限定されるものではなく、例えば、ＭＯＳＦＥＴ
の代わりに、接合（junction）型電界効果トランジスタ
（ＪＦＥＴ）、ＭＥＳ（metal semiconductor）型電界
効果トランジスタ（ＭＥＳＦＥＴ）、酸化膜以外の絶縁
体を有するＭＩＳ（metal insulator semiconductor）
型電界効果トランジスタ（ＭＩＳＦＥＴ）を用いてもよ
い。但し、微細化工程の制御の安定性等の点からＭＯＳ
ＦＥＴを用いるのが最も望ましい。

【００５３】また、磁気抵抗素子Ｒ１の他端には、接地
電位ではなく定電圧源を接続してもよく、定電圧源Ｖ
１、Ｖ２は磁気薄膜／半導体ハイブリッド素子の外部か
ら供給してもよい。

【００５４】また、図１に示した磁気薄膜／半導体ハイ
ブリッド素子では、Ｒ１を磁気抵抗素子、Ｒ２を抵抗器
としたが、Ｒ１を抵抗器、Ｒ２を磁気抵抗素子とした構
成でもよい。

【００５５】さらに、本実施例では、ＭＯＳＦＥＴＭ１
のドレインに負荷である抵抗器Ｒ３を介して定電圧を供
給し、ドレイン電極の電位を測定することで磁気抵抗素
子Ｒ１の抵抗値の変化を検出したが、このような方法に
限らず、例えば、ドレイン電流をさらに増幅するセンス
回路を用いてもよく、ドレイン電極に定電流源を接続
し、ドレイン電極とソース電極間に所定の一定電流を流
すことができるようにして、ドレイン電極の電位を測定
することで磁気抵抗素子Ｒ１の抵抗値の変化を検出して
もよい。

【００５６】（第２実施例）次に本発明の第２実施例に
ついて図面を参照して説明する。

【００５７】本実施例では、第１実施例の磁気薄膜／半
導体ハイブリッド素子に、磁気抵抗素子の抵抗値を電気
的あるいは電磁気的に変化させる情報記録手段を付加し
た構成である。このような情報記録手段を設けること
で、記録された情報を高感度に検出することが可能で、
高集積化が可能なメモリ素子を構成することができる。
図２は図１に示した磁気抵抗素子に情報を記録する情報
記録手段の一例を示す模式図である。

【００５８】図２（ａ）、（ｂ）に示すように、情報記
録手段は、例えば、磁気抵抗素子１０の近傍に配置され
る書込み線１４によって構成される。書込み線１４には
電流を流すための電圧源あるいは電流源が接続される。
なお、図２（ａ）、（ｂ）は、磁気抵抗素子１０として
小さい保磁力を有する第１の磁性層１１、及び第１の磁
性層１１よりも大きな保持力を有する第２の磁性層１２
と、それらに挟まれる非磁性層１３とから成るＧＭＲ膜
を用いた例を示している。

【００５９】このような構成において、磁気抵抗素子１
０には書込み線１４に電流を流すことによって情報を記
録する。書込み線１４に電流を流すと、その書込み電流
の大きさに比例する磁界が発生し、発生した磁界によっ
て磁気抵抗素子の磁性層が磁化される。その際、書込み
電流の流れる方向を変えれば発生する磁界の向きも変わ
るため、記録したい情報に応じて磁気抵抗素子１０の磁
化方向を変えることができる。

【００６０】例えば、書込み線１４に対して紙面の裏側
から表に向かう方向の書込み電流を流せば、磁気抵抗素
子１０は図の右向きに磁化され、紙面の表側から裏に向
かう方向の書込み電流を流せば、磁気抵抗素子１０は図
の左向きに磁化される。

【００６１】書込み電流によって発生させる磁界の大き
さは、磁気抵抗素子１０の情報を記録する磁性層（メモ
リ層）の保磁力よりも大きくなるように設定する。例え
ば、第１の磁性層１１をメモリ層とし、第２の磁性層１
２を、第１の磁性層１１のよりも保磁力が大きく、あら
かじめ所定の方向に磁化されたピン層とすれば、図２
（ａ）、（ｂ）に示すように第１の磁性層１１の磁化の
向きを変えることで“０”、“１”のデジタル情報を記
録することができる。

【００６２】なお、書込み線１４の磁界発生効率を高め
るためには、磁気抵抗素子１０と書込み線１４との間に
絶縁膜を設けることが望ましい。また、図２（ａ）、
（ｂ）では書込み線１４が１本のみの場合を示している
が、書込み線を２本以上設け、これらの合成磁界によっ
て磁界強度を強めたり、同じ選択線に共通に接続された
複数の磁気抵抗素子の中から特定の磁気抵抗素子にのみ
記録を行うようにしてもよい。

【００６３】このようにして情報が記録された磁気抵抗
素子１０は、記録された情報に応じて抵抗値が異なって
いるため、第１実施例で示したメモリ素子に用いること
で、記録された情報を高感度に読み出すことができる。
また、このときＭＯＳＦＥＴのドレイン電極には定電圧
源Ｖ２の電圧がそのまま出力されるため、センス回路に
よる増幅の必要がない回路を構成することができる。し
たがって、回路構成が簡単になるため、コストが低減さ
れ、１チップあたりの記録容量が増大するため集積度が
向上する。

【００６４】また、磁気抵抗素子１０の磁性膜は一旦磁
化されるとその磁化配向を保つため、上記の構成のメモ
リ素子を用いたメモリ装置は不揮発性のメモリ装置とな
る。なお、本実施例では、磁気抵抗素子１０がメモリ層
／ピン層で構成されている例を示したが、保磁力の小さ
い層を検出層とし、保磁力の大きい層をメモリ層とする
検出層／メモリ層の構成にしてもよい。この場合、情報
はメモリ層に記録し、読み出しは検出層の磁化を反転さ
せることで２つの磁化状態を作り出してもよい。

【００６５】（第３実施例）次に本発明の第３実施例に
ついて図面を参照して説明する。

【００６６】本実施例では、図１に示した磁気薄膜／半
導体ハイブリッド素子を用いたメモリ装置について説明
する。

【００６７】図３は図１に示した磁気薄膜／半導体ハイ
ブリッド素子を有するメモリ装置の一構成例を示す回路
図である。

【００６８】図３に示すように、本実施例のメモリ装置
は、図１に示した磁気薄膜／半導体ハイブリッド素子か
ら成る多数のメモリ素子がマトリクス状に配置された構
成である。

【００６９】メモリ素子を構成する各ＭＯＳＦＥＴのゲ
ート電極は、抵抗器Ｒ２（図１参照）を介して図の横一
列毎にそれぞれ選択線Ｓ（Ｓ１、Ｓ２、Ｓ３、…）に共
通に接続され、各ＭＯＳＦＥＴのドレイン電極は図の縦
一列毎にそれぞれデータ線Ｄ（Ｄ１、Ｄ２、Ｄ３、…）
に共通に接続されている。

【００７０】なお、図３では、構成要素をそれぞれ区別
するために、各磁気抵抗素子に対してＲ１１〜１９の符
号を付与し、各ＭＯＳＦＥＴに対してＭ１１〜Ｍ１９の
符号を付与している。また、各データ線には、Ｄ１〜Ｄ
３の符号を付与し、各選択線にはＳ１〜Ｓ３の符号を付
与している。

【００７１】このような構成において、多数のメモリ素
子の中から特定のメモリ素子の情報を読み出す場合、例
えば、磁気抵抗素子Ｒ１５に記録された情報を読み出す
には、定電圧源Ｖ１、Ｖ２の出力電圧Ｅ１及びＥ２を、
磁気抵抗素子Ｒ１５を有するメモリ素子の選択線Ｓ２及
びデータ線Ｄ２にそれぞれ印加する。このようにするこ
とで、磁気抵抗素子Ｒ１５以外は選択されないため、磁
気抵抗素子Ｒ１５に記録された情報のみを読み出すこと
ができる。

【００７２】本実施例の構成によれば、ＭＯＳＦＥＴ
は、磁気抵抗素子の磁化状態を検出する際の信号増幅を
行うと共に、多数あるメモリ素子の中から特定の１つを
選択するためにも使用される。

【００７３】（第４実施例）次に本発明の第４実施例に
ついて図面を参照して説明する。

【００７４】図１に示したような磁気薄膜／半導体ハイ
ブリッド素子をメモリ装置に用いる場合、磁気抵抗素子
には第１実施例で述べたようにＡＭＲ膜またはＧＭＲ膜
が用いられる。

【００７５】ＡＭＲ膜を用いた磁気抵抗素子は、磁性膜
の磁化方向と磁性膜に流す電流方向とが垂直な場合と平
行な場合とで抵抗値が異なる素子であり、抵抗変化率、
すなわち（ｒ１ｍａｘ−ｒ１ｍｉｎ）／ｒ１ｍｉｎは２
〜３％程度である（ｒ１ｍｉｎ＜ｒ１ｍａｘ：ｒ１ｍ
ｉｎ、ｒ１ｍａｘは磁気抵抗素子Ｒ１の抵抗値）。

【００７６】一方、ＧＭＲ膜を用いた磁気抵抗素子には
スピントンネル型及びスピン散乱型と呼ばれる２種類の
素子があり、その種類の違いによって抵抗の絶対値が異
なっている。

【００７７】スピン散乱型の磁気抵抗素子の抵抗値は２
０Ω程度であり、磁化方向の違いによる抵抗変化率は５
〜１０％程度である。また、スピントンネル型の磁気抵
抗素子の抵抗値は数ＫΩであり、抵抗変化率は１０〜３
０％程度である。

【００７８】したがって、磁気抵抗素子の抵抗値の変化
を検出するためには、抵抗変化率が大きいＧＭＲ膜から
成る磁気抵抗素子を用いることが望ましい。

【００７９】次に、上記スピン散乱型の磁気抵抗素子及
びスピントンネル型の磁気抵抗素子について説明する。

【００８０】ＧＭＲ膜は前述したように、保磁力の異な
る２つの磁性層とそれらに挟まれた非磁性層とによって
構成される。ここで、２つの磁性層のうちの一方は保磁
力の小さく、他方は保磁力の大きい磁性層である。以
下、保磁力の小さい磁性層を第１の磁性層と称し、保磁
力の大きい磁性層を第２の磁性層と称する。

【００８１】まず、スピン散乱型の磁気抵抗素子につい
て説明する。

【００８２】スピン散乱型の磁気抵抗素子の場合、非磁
性層は第１の磁性層及び第２の磁性層よりも電気伝導率
が高い導電体がよく、好ましくは、Ｃｕを主成分とした
ものがよい。この場合、第１の磁性層及び第２の磁性層
とフェルミエネルギー準位が近く密着性もよくなるた
め、磁化方向が変わるときに界面で抵抗が生じ易く大き
な抵抗変化を得るのに好都合である。なお、非磁性層の
厚さは５オングストローム以上６０オングストローム以
下であることが望ましい。

【００８３】また、第１の磁性層及び第２の磁性層に
は、Ｎｉ、Ｆｅ、Ｃｏ、あるいはＣｏ、Ｆｅを主成分と
するアモルファス合金を用いることが望ましく、例え
ば、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅＢな
どを用いるとよい。

【００８４】ここで、ＮｉＦｅの元素組成は、Ｎｉ_xＦ
ｅ_100-xとした場合、ｘが３５以上８６以下であること
が望ましい。また、ＮｉＦｅＣｏの元素組成は、Ｎｉ_x
（Ｆｅ₁ _00-yＣｏ_y）_100-xとした場合、ｘが１０以上７
０以下、ｙが３０以上９０以下であることが望ましく、
さらにｙが６０以上８５以下であることが望ましい。ま
た、Ｃｏ₈₄Ｆｅ₉Ｂ₇、Ｃｏ₇₂Ｆｅ₈Ｂ₂₀等の組成を持つ
ＣｏＦｅＢ等のアモルファス磁性体を用いてもよい。

【００８５】第１の磁性層及び第２の磁性層の厚さは、
抵抗値が効率よく変化するように設定することが必要で
ある。具体的には、第１の磁性層の厚さは、電子の平均
自由工程よりも大幅に厚くなるとフォノン散乱を受けて
磁気抵抗効果が薄れるため、少なくとも２００オングス
トローム以下であることが望ましい。さらに望ましくは
１５０オングストローム以下がよい。

【００８６】しかしながら、薄すぎると抵抗値が小さく
なって信号出力が小さくなり、磁化を保持することがで
きなくなるため、２０オングストローム以上が望まし
く、さらには８０オングストローム以上が望ましい。

【００８７】次に、スピントンネル型の磁気抵抗素子に
ついて説明する。

【００８８】スピントンネル型の磁気抵抗素子は、非磁
性層に薄い絶縁膜を用いている。そして、電流を膜面に
対して垂直方向に流し、第１の磁性層から第２の磁性層
へ電子のトンネル現象が起きるようにする。非磁性層
は、例えば、酸化アルミニウムＡｌＯｘ、窒化アルミニ
ウムＡｌＮｘ、酸化シリコンＳｉＯｘ、窒化シリコンＳ
ｉＯｘ等が用いられる。なお、非磁性膜は、その全部が
絶縁膜であってもよく、その一部が絶縁膜であってもよ
い。例えば、Ａｌ膜の一部を空気中で酸化させてＡｌ₂
Ｏ₃層を形成するとよい。

【００８９】また、非磁性層は数１０オングストローム
程度の均一な層であって、その絶縁部の厚さは５オング
ストローム以上３０オングストローム以下であることが
望ましい。これは、５オングストローム未満であると第
１の磁性層と第２の磁性層が電気的にショートする可能
性があるからであり、３０オングストロームより厚いと
電子のトンネル現象が発生し難くなるからである。

【００９０】さらに望ましくは、５オングストローム以
上２５オングストローム以下がよく、より望ましくは５
オングストローム以上１８オングストローム以下がよ
い。

【００９１】また、第１の磁性層と第２の磁性層は、ス
ピン分極率の高い磁性材料を用いることが望ましい。具
体的には、フェルミ面における上下スピンの偏極量が大
きいＦｅを第１の成分として選定し、Ｃｏを第２の成分
として選定したものが望ましい。具体的にはＦｅ、Ｃ
ｏ、Ｎｉを主成分とした材料から成ることが望ましく、
例えば、Ｆｅ、Ｃｏ、ＦｅＣｏ、ＮｉＦｅ、ＮｉＦｅＣ
ｏなどがよい。

【００９２】このとき、ＮｉＦｅの元素組成は、ＮｉＦ
ｅ_100-xとした場合、ｘが０以上８２以下であることが
望ましい。より具体的には、Ｆｅ、Ｃｏ、Ｎｉ₈₂Ｆ
ｅ₂₀、Ｎｉ₇₂Ｆｅ₂₈、Ｎｉ₅₁Ｆｅ₄₉、Ｎｉ₄₂Ｆｅ₅₈、Ｎ
ｉ₂₅Ｆｅ₇₅、Ｎｉ₉Ｆｅ₉₁などが挙げられる。

【００９３】また、第１の磁性層及び第２の磁性層の厚
さは、１００オングストローム以上で５０００オングス
トローム以下であることが望ましい。

【００９４】以上説明したスピン散乱型の磁気抵抗素
子、及びスピントンネル型の磁気抵抗素子では、第１の
磁性層にＮｉＦｅ、ＮｉＦｅＣｏ、Ｆｅを用いた場合、
その保磁力を弱くするためにＣｏの組成は第２磁性層よ
りも少ない方が望ましい。また、第２磁性層は、その保
磁力を強くするためにＣｏを主成分とする材料が望まし
い。

【００９５】なお、第１の磁性層の膜厚を第２の磁性層
よりも薄くすることで保磁力に差をつけてもよく、Ｆｅ
Ｍｎ、ＩｒＭｎ、ＮｉＯなどの反強磁性膜を第２の磁性
層に設けることで第２の磁性層の保磁力を大きくしても
よい。

【００９６】さらに、第２実施例で述べた「メモリ層／
ピン層」のタイプの磁気抵抗膜の保磁力は、第１の磁性
層で５Ｏｅ以上５０Ｏｅ以下が望ましく、第２の磁性層
で５０Ｏｅ以上１０ＫＯｅ以下が望ましい。

【００９７】また、「検出層／メモリ層」のタイプで
は、第１の磁性層で５Ｏｅ以上２０Ｏｅ以下、第２の磁
性層で１０Ｏｅ以上５０Ｏｅ以下の範囲であって、第１
の磁性層と第２の磁性層の保磁力差が少なくとも５Ｏｅ
以上であることが望ましい。

【００９８】（第５実施例）次に本発明の第５実施例に
ついて図面を参照して説明する。

【００９９】図４はＭＯＳＦＥＴのゲート−ソース間電
圧とドレイン電流の関係を示すグラフであり、図５はＭ
ＯＳＦＥＴのドレイン−ソース間電圧とドレイン電流の
関係を示すグラフである。なお、図５はゲート−ソース
間電圧を１．５Ｖから１．９Ｖまで０．１Ｖおきに変え
たときの様子を示したものである。また、ＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈは１．６９Ｖとする。

【０１００】このような特性のＭＯＳＦＥＴＭ１を用い
て図１に示した磁気薄膜／半導体ハイブリッド素子を作
成して評価を行った。なお、磁気抵抗素子Ｒ１には、抵
抗値が１０Ω、１１Ωの２値となる（抵抗変化率＝１０
％）、ＮｉＦｅ（１０ｎｍ）／Ｃｕ（５ｎｍ）／Ｃｏ
（１０ｎｍ）から成るスピン散乱型を用いている。ま
た、磁気抵抗素子Ｒ１にはＳｉＮ膜を介してＡｌからな
る書込み線を設け、図２（ａ）、（ｂ）に示したように
２値の記録を行った。なお、抵抗器Ｒ２の抵抗値は２０
Ωとした。

【０１０１】図６は図１に示した磁気薄膜／半導体ハイ
ブリッド素子の定電圧源Ｖ１の出力電圧に対するドレイ
ン電流Ｉの関係を示すグラフである。なお、図６に示し
たグラフは定電圧源Ｖ２の出力電圧が５Ｖのときの様子
を示している。

【０１０２】図６に示すように、磁気抵抗素子Ｒ１の抵
抗値によって、ＭＯＳＦＥＴがオンする電圧が変動する
ことが分かる。また、ＭＯＳＦＥＴがオンする電圧の差
ΔＶｇは１０８ｍＶであるため、電圧変化率ΔＶｇ／Ｖ
ｇは７％となり、磁気抵抗素子の抵抗値の変化でＭＯＳ
ＦＥＴをオン／オフさせるのに十分な電圧差を有してい
ることが分かる。

【０１０３】図７は図１に示した磁気薄膜／半導体ハイ
ブリッド素子の定電圧源Ｖ２の出力電圧に対するドレイ
ン電流Ｉの関係を示すグラフである。なお、図７に示し
たグラフは定電圧源Ｖ１の出力電圧が５Ｖのときの様子
を示している。

【０１０４】図７に示すように、磁気抵抗素子Ｒ１の抵
抗が１０Ωのとき、ドレイン電流Ｉは０であるが、磁気
抵抗素子Ｒ１の抵抗が１１Ωのとき、ＭＯＳＦＥＴＭ１
には定電圧源Ｖ２の出力電圧に比例したドレイン電流Ｉ
が流れる。

【０１０５】図８は図１に示した磁気薄膜／半導体ハイ
ブリッド素子の定電圧源Ｖ２の出力電圧に対するＭＯＳ
ＦＥＴのドレイン電極と接地電位間の電圧の関係を示す
図であり、磁気抵抗素子の抵抗値の違いによる特性を示
すグラフである。

【０１０６】図８に示すように、ＭＯＳＦＥＴのドレイ
ン電極（Ａ点）と接地電位間の電圧Ｖ_Aは、磁気抵抗素
子Ｒ１の抵抗値が１０Ωのときは０Ｖであるが、磁気抵
抗素子Ｒ１の抵抗値が１１Ωのときには定電圧源Ｖ２の
出力電圧がそのまま出力され。例えば、定電圧源Ｖ２の
出力電圧を３Ｖに設定すれば、Ｖ_Aとして０Ｖと３Ｖの
２値の電圧が出力される。

【０１０７】したがって、本発明の磁気薄膜／半導体ハ
イブリッド素子からは、センス回路によって増幅する必
要のないアナログ−デジタル（Ａ／Ｄ）変換可能な出力
電圧を得ることができる。

【０１０８】（第６実施例）次に本発明の第６実施例に
ついて図面を参照して説明する。

【０１０９】図３に示したメモリ装置では図示していな
いが、例えば、定電圧源Ｖ１と抵抗器間、あるいは磁気
抵抗素子と接地電位間には配線抵抗が存在し、これらの
配線抵抗の影響が顕著に現れる場合がある。

【０１１０】そのため、図９に示すように磁気抵抗素子
Ｒａと接地電位間に抵抗器Ｒｂを挿入し、抵抗器Ｒｄ
（＝５ＫΩ）と定電圧源Ｖ１の間に抵抗器Ｒｃを挿入し
て配線抵抗の影響について検証を行った。なお、抵抗器
Ｒｂ、Ｒｃ、Ｒ３は、それぞれ１ＫΩとした。また、Ｍ
ＯＳＦＥＴは第５実施例と同様のものを使用し、磁気抵
抗素子ＲａにはＮｉＦｅＣｏ（５０ｎｍ）／Ａｌ₂Ｏ
₃（１．２ｎｍ）／Ｃｏ（３０ｎｍ）から成り、抵抗値
が４．０ＫΩと４．８ＫΩ（抵抗変化率＝２０％）の２
値となるスピントンネル型を用いた。さらに、磁気抵抗
素子にはＳｉＮ膜を介してＡｌからなる書込み線を設
け、図２（ａ）、（ｂ）に示したように２値の記録を行
った。

【０１１１】図１０は図９に示した磁気薄膜／半導体ハ
イブリッド素子の定電圧源Ｖ１の出力電圧に対するＭＯ
ＳＦＥＴのドレイン電極と接地電位間の電位差の関係を
示すグラフである。なお、図１０に示したグラフは定電
圧源Ｖ２の出力電圧が５Ｖで一定なときの様子を示して
いる。

【０１１２】図１０に示すように、定電圧源Ｖ１の出力
電圧が低い場合、ドレイン電極の電位Ｖ_Aは５Ｖである
が、定電圧源Ｖ１の出力電圧を高くするとＶ_Aは０Ｖと
なる。この変化が起きるしきい値電圧は、Ｒ１＝４．８
ＫΩのときとＲ１＝４．０ＫΩのときでは、４００ｍＶ
程度の差があり、磁気抵抗素子の抵抗値の変化でＭＯＳ
ＦＥＴをオン／オフさせるのに十分な電圧差を有してい
る。

【０１１３】図１１は図９に示した磁気薄膜／半導体ハ
イブリッド素子の定電圧源Ｖ２の出力電圧に対するＭＯ
ＳＦＥＴのドレイン電極と接地電位間の電位差の関係を
示すグラフであり、図１２は図９に示した磁気薄膜／半
導体ハイブリッド素子の定電圧源Ｖ２の出力電圧に対す
るＭＯＳＦＥＴのドレイン電流の関係を示すグラフであ
る。なお、図１１及び図１２に示したグラフはそれぞれ
定電圧源Ｖ１の出力電圧が３．７Ｖで一定なときの様子
を示している。

【０１１４】図１１及び図１２に示すように、定電圧源
Ｖ１の出力電圧を、磁気抵抗素子の抵抗値によって決ま
る２つのしきい値電圧（図９のＭＯＳＦＥＴがオンする
電圧）の中間の電圧（＝３．７Ｖ）に設定することによ
り、Ｒ１＝４．８ＫΩのとき、Ｖ_Aは定電圧源Ｖ２の出
力電圧とともに増加し、Ｒ１＝４．０ＫΩのとき、Ｖ_A
は定電圧源Ｖ２の出力電圧に関係なく０Ｖとなる。

【０１１５】したがって、例えば、定電圧源Ｖ２の出力
電圧を３Ｖで一定にすれば、Ｖ_Aには０Ｖと３Ｖの２値
が出力され、センス回路によって増幅する必要のないア
ナログ−デジタル（Ａ／Ｄ）変換可能な出力電圧を得る
ことができる。

【０１１６】（第７実施例）図１３は本発明のメモリ素
子（磁気薄膜／半導体ハイブリッド素子）の第７実施例
の構成を示す回路図である。

【０１１７】本実施例の磁気薄膜／半導体ハイブリッド
素子は、第１実施例で示したＭＯＳＦＥＴＭ１のソース
電流（＝ドレイン電流）が流れる電流路が磁気抵抗素子
Ｒ１に近接して配置され、この電流路を磁気抵抗素子Ｒ
１に情報を書き込むための書き込み線２４として用いる
点が第１実施例と異なっている。その他の構成、及び情
報の読み出し原理は第１実施例と同様であるため、その
説明は省略する。なお、図１３では図１に示した第１実
施例の磁気薄膜／半導体ハイブリッド素子と同一の部材
に同一の符号を付している。

【０１１８】本実施例のように、書込み線２４がＭＯＳ
ＦＥＴＭ１のソース電流が流れる電流路から構成されて
いる場合でも、磁気抵抗素子Ｒ１への情報の書き込み原
理は、図２（ａ）、（ｂ）で説明した第２実施例と同様
である。すなわち、ＭＯＳＦＥＴＭ１をオンにさせ、書
込み線２４に所定の電流を流すことで、その書込み電流
の大きさに比例する磁界を発生させ、発生した磁界によ
って磁気抵抗素子Ｒ１の磁性層を所望の方交に磁化して
情報を記録する。このように、ＭＯＳＦＥＴＭ１のソー
ス電流が流れる電流路を磁気抵抗素子Ｒ１に情報を書込
むための書込み線として用いることで、専用の書込み線
を設ける必要がなくなり、メモリ素子の回路構成が簡単
になる。

【０１１９】（第８実施例）次に本発明の第８実施例に
ついて図面を参照して説明する。

【０１２０】本実施例では、図１３に示した磁気薄膜／
半導体ハイブリッド素子を用いたメモリ装置について説
明する。

【０１２１】図１４は図１３に示した磁気薄膜／半導体
ハイブリッド素子を有するメモリ装置の一構成例を示す
回路図である。

【０１２２】図１４に示すように、本実施例のメモリ装
置は、図１３に示した磁気薄膜／半導体ハイブリッド素
子からなる多数のメモリ素子がマトリクス状に配置され
た構成である。

【０１２３】メモリ素子を構成する各ＭＯＳＦＥＴのゲ
ート電極は、抵抗器Ｒ２（図１３参照）を介して図の横
一列毎にそれぞれ選択線Ｓ（Ｓ１、Ｓ２、Ｓ３、…）に
共通に接続され、各ＭＯＳＦＥＴのドレイン電極は図の
縦一列毎にそれぞれデータ線Ｄ（Ｄ１、Ｄ２、Ｄ３、
…）に共通に接続されている。

【０１２４】なお、図１４では、図３に示した第３実施
例と同様に、構成要素をそれぞれ区別するために、各磁
気抵抗素子に対してＲ１１〜Ｒ１９の符号を付与し、各
ＭＯＳＦＥＴに対してＭ１１〜Ｍ１９の符号を付与して
いる。また、各データ線には、Ｄ１〜Ｄ３の符号を付与
し、各選択線にはＳ１〜Ｓ３の符号を付与している。こ
のような構成において、多数のメモリ素子の中から特定
のメモリ素子の情報を読み出す場合、例えば、磁気抵抗
素子Ｒ１５に記録された情報を読み出すには、定電圧源
Ｖ１、Ｖ２の出力電圧Ｅ１及びＥ２を、磁気抵抗素子Ｒ
１５を有するメモリ素子の選択線Ｓ２及びデータ線Ｄ２
にそれぞれ印加する。このようにすることで、磁気抵抗
素子Ｒ１以外は選択されないため、磁気抵抗素子Ｒ１５
に記録された情報のみを読み出すことができる。

【０１２５】一方、多数のメモリ素子の中から特定のメ
モリ素子に情報を記録する場合、例えば、磁気抵抗素子
Ｒ１５に情報を記録するためには、まず、ＭＯＳＦＥＴ
Ｍ１５がオンになるようにＭＯＳＦＥＴＭ１５のゲート
電極に高電圧を印加する。次いで、ＭＯＳＦＥＴＭ１５
に定電圧源Ｖ２の出力電圧Ｅ２を印加し、書込み線２４
にＭＯＳＦＥＴＭ１５のソース電流を流して発生する磁
界により磁気抵抗素子Ｒ１５に記録を行う。このように
することで、ＭＯＳＦＥＴＭ１５以外にはソース電流が
流れず、目的の磁気抵抗素子Ｒ１５にのみ記録を行うこ
とができる。

【０１２６】したがって、ＭＯＳＦＥＴを、情報を読み
出すための選択素子として用いると共に、情報の記録に
必要な書込み電流を供給するための選択素子としても用
いることで、書込み電流を供給するための専用の選択素
子が不要になるため、メモリ装置の回路構成を簡単にす
ることができる。

【０１２７】（第９実施例）次に本発明の第９実施例に
ついて図面を参照して説明する。

【０１２８】本実施例では、図１３に示した磁気薄膜／
半導体ハイブリッド素子のデバイス構造について説明す
る。

【０１２９】図１５は図１３に示した回路のデバイス構
造の一例を示す斜視図である。

【０１３０】図１５において、ＭＯＳＦＥＴＭ１は、ｐ
型半導体Ｓｉ基板２３表面に、それぞれｎ型半導体領域
からなるドレイン領域２５、及びソース領域２７が形成
され、それらの間（ｐ型半導体Ｓｉ基板２３上）にゲー
ト電極２６が配置された構成である。ゲート電極２６に
は、抵抗器Ｒ２と磁気抵抗素子Ｒ１が接続され、抵抗器
Ｒ２の他端は選択線Ｓ（図１４参照）に接続され、磁気
抵抗素子Ｒ１の他端はアース（接地電位）電極線Ｇに接
続されている。また、ソース領域２７には、ソース電極
を介して書込み線２４が接続され、この書込み線２４の
他端はアース電極線Ｇに接続されている。書込み線２４
は、磁気抵抗素子Ｒ１の上部に近接して設けられてい
る。ドレイン領域２５には、ドレイン電極を介してデー
タ線Ｄが接続されている。選択線Ｓとデータ線Ｄには、
それぞれ不図示の定電圧源Ｖ１、Ｖ２が接続されてい
る。

【０１３１】このような構成において、情報を記録する
場合は、ＭＯＳＦＥＴＭ１を磁気抵抗素子Ｒ１の磁化状
態によらずにオンさせる。このため、定電圧源Ｖ１の電
圧Ｅ１を情報の読み出し時よりも高く設定し、常にゲー
ト電位ＶｇがＭＯＳＦＥＴＭ１のしきい値電圧Ｖｔｈよ
りも高くなるように設定しておく。ＭＯＳＦＥＴＭ１が
ＯＮ状態にあるとき、書込み線２４には第２の定電圧源
Ｖ２よりＭＯＳＦＥＴＭ１を介して書込み電流が供給さ
れ、それにより発生する磁界が磁気抵抗素子Ｒ１に印加
される。磁気抵抗素子Ｒ１は長手方向に磁化されてお
り、書込み線２４から発生する磁界が磁気抵抗素子Ｒ１
の磁化の向きに沿って印加される。

【０１３２】磁化方向を変える場合は、ドレイン電流の
向きを変えればよく、このためには定電圧源Ｖ２の電圧
Ｅ２をマイナス電位にするか、もしくは書込み線２４に
接続されているアース電極線Ｇをアースではなく正電位
にして、ＭＯＳＦＥＴＭ１のソース電極からドレイン電
極に電流が流れるようにする。ＭＯＳＦＥＴＭ１は、ド
レイン電流の向きが逆向きになっても同様の電流電圧特
性を有するように、ソース領域とドレイン領域が対称に
形成されたものを用いるのがよい。また、情報を書込む
ための書込み電流は、読み出し時に流す検出電流よりも
大きな電流にする必要があるため、定電圧源Ｖ２の絶対
値を情報の読み出し時の電位よりも高く設定する、もし
くは定電流回路をＭＯＳＦＥＴＭ１のドレイン電極に接
続して記録に必要な電流が流れるようにする。

【０１３３】以上の構成により、書込み電流の配線経路
を新たに設ける必要がなくなるため、デバイス構造を簡
単にすることができる。さらに、書込み電流が１ビット
ごとに独立して流れるため、隣接する磁気薄膜／半導体
ハイブリッド素子に誤記録されることがなく、安定した
情報の記録が行われる。

【０１３４】また、このようにして記録された磁気抵抗
素子の磁化状態は、第１実施例と同様に、ＭＯＳＦＥＴ
Ｍ１のＯＮ／ＯＦＦによって検出できるため、記録され
た情報を高感度に検出することができる。更に、情報を
読み出す時は定電圧源Ｖ２の電圧Ｅ２がそのまま出力さ
れるため、センス回路による増幅の必要がなく、回路が
簡略化できてコストを低減できるばかりでなく、チップ
当たりの記録容量が大きくなり、集積度を向上させるこ
とができる。また、磁気抵抗素子の磁化は一旦記録すれ
ば配向状態を保つため、不揮発性メモリとして用いるこ
とができる。

【０１３５】なお、以上の説明では、メモリ層／ピン層
の構成の例を示したが、保持力の低い層を検出層、保持
力の高い層をメモリ層とする検出層／メモリ層の構成に
して情報はメモリ層に記録し、読み出しは検出層の磁化
反転によって平行、反平行の磁化状態を作ってその際の
抵抗変化を検出することで行ってもよい。

【０１３６】また、書込み線２４と磁気抵抗素子Ｒ１の
磁気抵抗膜との距離は、近接する端面同士が０．００５
μｍ以上、０．２μｍ以下であることが望ましく、より
望ましくは０．０１μｍ以上０．１μｍ以下がよい。こ
れは、書込み線２４と磁気抵抗素子Ｒ１の距離が近すぎ
ると短絡する可能性があり、あまり遠すぎると磁気抵抗
素子Ｒ１に十分な磁界を印加できないためである。ま
た、書込み線２４の断面形状は、縦幅が横幅に対して
０．５以上５以下の長さの比がよく、より望ましくは１
以上、３以下がよい。これは、書込み線２４の断面形状
が横に長すぎると十分な磁界を発生することが難しく、
縦に長すぎると製造し難くなるからである。なお、図１
３〜図１５では、磁気抵抗素子Ｒ１、書込み線２４の一
端を接地電位に接続しているが、上述したように定電圧
源に接続してもよい。

【０１３７】（第１０実施例）次に本発明の磁気薄膜／
半導体ハイブリッド素子の第１０実施例について、図１
６を用いて説明する。

【０１３８】図１６は図１３に示した回路のデバイス構
造の他の例を示す斜視図である。

【０１３９】本実施例の磁気薄膜／半導体ハイブリッド
素子の回路構成は第７実施例と同様であり、そのデバイ
ス構造が第９実施例と異なっている。したがって、磁気
抵抗素子への情報の読み出し原理及び情報の書き込み原
理は第７実施例と同様であるため、その説明は省略す
る。

【０１４０】本実施例は、図１３に示したメモリ素子
を、基板３０上に絶縁膜を介してＳｉエピタキシャル層
（Ｓｉエピ層）３２を設けた、いわゆるＳＯＩ（Silico
n On Insulator）基板上に作成している。ＳＯＩ基板
は、通常のＳｉ集積回路を形成するバルクＳｉ基板では
到達しえない数々の優位点を持っている。例えば、
（１）誘電体分離が容易で、高集積化が可能、（２）放
射線耐性に優れている。（３）浮遊容量が低減され、素
子動作の高速化が可能、（４）ウエル形成工程を省略で
きる、（５）ラッチアップを防止できる、（６）薄膜化
による完全空乏型電界効果トランジスタが形成可能、等
の優位点が得られる。

【０１４１】ＳＯＩ基板上には図１５に示したデバイス
構造のメモリ素子を形成してもよく、配線部をＳｉエピ
層３２に埋め込んで設けてもよい。例えば、図１６に示
すようにソース領域からアース電極線Ｇに至る書込み線
２４を含む配線部を、Ｓｉエピ層３２中にドーピングに
より良導領域を形成することで設けてもよく、アース電
極線ＧをＳｉエピ層３２に設けてもよい。Ｓｉエピ層３
２に設けた良導領域の周囲には、Ｓｉエピ層３２との導
通を防ぐために絶縁領域を設けるのが望ましい。

【０１４２】このようにＳＯＩ基板のＳｉエピ層３２に
書込み線２４を設けると、書込み線２４を基板上に設け
る必要がなくなるため、製造工程を簡略化することがで
きる。また、Ｓｉエピ層３２を平坦性良く形成できるた
め、Ｓｉエピ層３２上に積層される磁気抵抗膜と書込み
線２４との距離を均一に保つことができる。書込み線２
４と磁気抵抗膜の距離のバラツキは、磁気抵抗膜にかか
る磁界の大きさに影響するため、ＳＯＩ基板のエピ層３
２に書込み線２４を設けることで、不良率の少ないメモ
リ装置を実現することができる。

【０１４３】なお、第７実施例〜第１０実施例で説明し
たメモリ装置においても、第４実施例で説明したような
スピン依存散乱型あるいはスピントンネル型の磁気抵抗
素子が用いられる。また、このような磁気抵抗素子を構
成する第１磁性層、第２磁性層及び非磁性層の材料に関
しても、第４実施例と同様のものが用いられる。

【０１４４】なお、上記各実施例で用いられる抵抗器
は、一定の抵抗値を持つ素子であるならばどのようなも
のであってもよく、例えば、ＭＯＳＦＥＴを用いて抵抗
器を形成してもよい。この例として、ＭＯＳＦＥＴのゲ
ート電極とドレイン電極を接続してなる電極を一端の電
極とし、ソース電極を他端の電極とした抵抗器が挙げら
れる。また、抵抗器として、メモリ素子に用いられる磁
気抵抗素子とは別の、一定の抵抗値を有する磁気抵抗素
子を用いてもよい。このようにすることで、抵抗器をＭ
ＯＳＦＥＴあるいは磁気抵抗素子と同一の製造工程で形
成することができるため、製造工程を簡略化することが
できる。

【０１４５】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１４６】磁気抵抗素子と、磁気抵抗素子の一端に直
列に接続された抵抗器と、磁気抵抗素子と抵抗器との接
続点にゲート電極が接続された電界効果トランジスタと
を有することで、電界効果トランジスタのオン、オフ状
態によって磁気抵抗素子の磁化状態を検出することがで
きるため、磁気抵抗素子の磁化状態を高感度に検出する
ことができる。

【０１４７】したがって、本発明の磁気薄膜／半導体ハ
イブリッド素子をメモリ素子として用いることで、記録
された情報を高感度に読み出すことができる。また、こ
のときＭＯＳＦＥＴのドレイン電極には第２の電圧源の
電圧がそのまま出力されるため、センス回路による増幅
の必要がない回路を構成することができる。したがっ
て、回路構成が簡単になるため、コストが低減され、１
チップあたりの記録容量が増大するため集積度が向上す
る。また、磁気抵抗素子の磁性膜は一旦磁化されるとそ
の磁化配向を保つため、上記の構成のメモリ素子を用い
たメモリ装置は不揮発性のメモリ装置となる。

【０１４８】また、電界効果トランジスタのソース電流
が流れる電流路を磁気抵抗素子に近接して配置し、その
電流路を書込み線として用いることで、磁気抵抗素子に
情報を記録するための専用の書込み線を設ける必要がな
くなり、デバイス構造を簡単にすることができる。さら
に、書込み電流が１ビットごとに独立して流れるため、
隣接する磁気薄膜／半導体ハイブリッド素子に誤記録さ
れることがなく、安定した情報の記録が行われる。

【図面の簡単な説明】

【図１】本発明のメモリ素子（磁気薄膜／半導体ハイブ
リッド素子）の第１実施例の構成を示す回路図である。

【図２】図１に示した磁気抵抗素子に情報を記録する情
報記録手段の一例を示す模式図である。

【図３】図１に示した磁気薄膜／半導体ハイブリッド素
子を有するメモリ装置の一構成例を示す回路図である。

【図４】ＭＯＳＦＥＴのゲート−ソース間電圧とドレイ
ン電流の関係を示すグラフである。

【図５】ＭＯＳＦＥＴのドレイン−ソース間電圧とドレ
イン電流の関係を示すグラフである。

【図６】図１に示した磁気薄膜／半導体ハイブリッド素
子の定電圧源Ｖ１の出力電圧に対するドレイン電流Ｉの
関係を示すグラフである。

【図７】図１に示した磁気薄膜／半導体ハイブリッド素
子の定電圧源Ｖ２の出力電圧に対するドレイン電流Ｉの
関係を示すグラフである。

【図８】図１に示した磁気薄膜／半導体ハイブリッド素
子の定電圧源Ｖ２の出力電圧に対するＭＯＳＦＥＴのド
レイン電極と接地電位間の電圧の関係を示す図であり、
磁気抵抗素子の抵抗値の違いによる特性を示すグラフで
ある。

【図９】図１に示した磁気薄膜／半導体ハイブリッド素
子に配線抵抗の影響を考慮した構成を示す回路図であ
る。

【図１０】図９に示した磁気薄膜／半導体ハイブリッド
素子の定電圧源Ｖ１の出力電圧に対するＭＯＳＦＥＴの
ドレイン電極と接地電位間の電位差の関係を示すグラフ
である。

【図１１】図９に示した磁気薄膜／半導体ハイブリッド
素子の定電圧源Ｖ２の出力電圧に対するＭＯＳＦＥＴの
ドレイン電極と接地電位間の電位差の関係を示すグラフ
である。

【図１２】図９に示した磁気薄膜／半導体ハイブリッド
素子の定電圧源Ｖ２の出力電圧に対するＭＯＳＦＥＴの
ドレイン電流の関係を示すグラフである。

【図１３】本発明のメモリ素子（磁気薄膜／半導体ハイ
ブリッド素子）の第７実施例の構成を示す回路図であ
る。

【図１４】図１３に示した磁気薄膜／半導体ハイブリッ
ド素子を有するメモリ装置の一構成例を示す回路図であ
る。

【図１５】図１３に示した回路のデバイス構造の一例を
示す斜視図である。

【図１６】図１３に示した回路のデバイス構造の他の例
を示す斜視図である。

【図１７】従来の磁気薄膜／半導体ハイブリッド素子の
応用例であるメモリ装置の構成を示す回路図である。

【図１８】図１７に示したメモリ装置の磁性膜の構成を
示す模式図である。

【図１９】図１７に示した磁気抵抗素子の磁化状態を示
す模式図である。

【図２０】図１７に示した磁気薄膜／半導体ハイブリッ
ド素子の評価に用いた回路の構成を示す回路図である。

【図２１】図２０に示した磁気抵抗素子にスピン散乱膜
を用いた場合の定電流源の出力電流に対するＭＯＳＦＥ
Ｔのドレイン電極と接地電位間の電位差の関係を示すグ
ラフである。

【図２２】図２０に示した磁気抵抗素子にスピントンネ
ル膜を用いた場合の定電流源の出力電流に対するＭＯＳ
ＦＥＴのドレイン電極と接地電位間の電位差の関係を示
すグラフである。

【符号の説明】

１０磁気抵抗素子１１第１の磁性層１２第２の磁性層１３非磁性層１４、２４書込み線２３Ｐ型半導体Ｓｉ基板２５ドレイン領域２６ゲート電極２７ソース領域３０基板３１絶縁膜３２Ｓｉエピ層Ｄ１〜Ｄ３データ線Ｉ１定電流源Ｍ１、Ｍ１１〜Ｍ１９ＭＯＳＦＥＴＲ１、Ｒａ、Ｒ１１〜Ｒ１９磁気抵抗素子Ｒ２、Ｒ３、Ｒ２１〜Ｒ２９、Ｒｄ抵抗器Ｒｂ、Ｒｃ配線抵抗Ｓ１〜Ｓ３選択線Ｖ１、Ｖ２定電圧源

Claims

【特許請求の範囲】

【請求項１】磁気抵抗素子と、前記磁気抵抗素子の一端に直列に接続された抵抗器と、前記磁気抵抗素子と前記抵抗器との接続点にゲート電極
が接続された電界効果トランジスタと、を有する磁気薄
膜／半導体ハイブリッド素子。
【請求項２】前記磁気抵抗素子は、小さい保磁力を持つ第１の磁性層と、非磁性層と、前記第１の磁性層よりも大きい保持力を持つ第２の磁性
層とが順次積層されて成る請求項１記載の磁気薄膜／半
導体ハイブリッド素子。
【請求項３】前記磁気抵抗素子に情報を記録するため
の書込み線を、さらに有する請求項１記載の磁気薄膜／
半導体ハイブリッド素子。
【請求項４】前記電界効果トランジスタのソース電流
が流れる電流路が前記磁気抵抗素子に近接して配置さ
れ、前記書込み線が該電流路から成る請求項３記載の磁気薄
膜／半導体ハイブリッド素子。
【請求項５】前記抵抗器が電界効果トランジスタから
成る請求項１記載の磁気薄膜／半導体ハイブリッド素
子。
【請求項６】前記抵抗器が磁気抵抗素子から成る請求
項１記載の磁気薄膜／半導体ハイブリッド素子。
【請求項７】請求項１乃至６のいずれか１項記載の磁
気薄膜／半導体ハイブリッド素子と、前記磁気抵抗素子に前記抵抗器を介して所定の電圧を供
給する第１の電圧源と、前記電界効果トランジスタのソース電極とドレイン電極
間に一定の電圧を供給する第２の電圧源と、を有するメ
モリ装置。
【請求項８】前記電界効果トランジスタのソース電極
と前記第２の電圧源との間に接続された負荷抵抗器を、
さらに有する請求項７記載のメモリ装置。
【請求項９】請求項１乃至６のいずれか１項記載の磁
気薄膜／半導体ハイブリッド素子と、前記磁気抵抗素子に前記抵抗器を介して所定の電圧を供
給する電圧源と、前記電界効果トランジスタのソース電極とドレイン電極
間に所定の一定電流を流すための電流源と、を有するメ
モリ装置。
【請求項１０】マトリックス状に配置された複数個の
請求項１乃至６のいずれか１項記載の磁気薄膜／半導体
ハイブリッド素子と、前記複数個の磁気薄膜／半導体ハイブリッド素子のう
ち、同一行に配置された磁気薄膜／半導体ハイブリッド
素子が備える抵抗器を互いに接続する複数の選択線と、前記選択線を介して所望の行の磁気薄膜／半導体ハイブ
リッド素子の磁気抵抗素子に選択的に電圧を供給する第
１の電圧源と、前記磁気薄膜／半導体ハイブリッド素子から情報を読み
出すために設けられ、同一列の磁気薄膜／半導体ハイブ
リッド素子が備える電界効果トランジスタのソース電極
を互いに接続する複数のデータ線と、前記データ線を介して所望の列の磁気薄膜／半導体ハイ
ブリッド素子の電界効果トランジスタに選択的に電圧を
供給する第２の電圧源と、を有するメモリ装置。
【請求項１１】請求項１０に記載されたメモリ装置の
うち、特定の磁気薄膜／半導体ハイブリッド素子に記録
された情報を読み出すための情報読み出し方法であっ
て、前記第１の電圧源によって該磁気薄膜／半導体ハイブリ
ッド素子が備える抵抗器に接続された選択線に所定の一
定電圧を選択的に供給する工程と、前記第２の電圧源によって該磁気薄膜／半導体ハイブリ
ッド素子が備える電界効果トランジスタのソース電極に
接続されたデータ線に所定の一定電圧を選択的に供給す
る工程と、前記電圧を印加したデータ線を通して該磁気薄膜／半導
体ハイブリッド素子が備える電界効果トランジスタのオ
ン／オフを検出することで該磁気薄膜／半導体ハイブリ
ッド素子に記録された情報を読み出す工程と、を有する
情報読み出し方法。