KR20140051104A - 기록가능한 자기 부재 - Google Patents

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KR20140051104A
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상뜨로 나쇼날 드 라 러쉐르쉐 샹띠피크
꼼미사리아 아 레네르지 아또미끄 에 오 에네르지 알떼르나띠브스
유니베르시떼 조셉 푸리에
인스튜트 카탈라 드 나노테크놀러지아 (아이씨엔)
인스티튜시오 카탈라나 드 르세르카 아이 에스투디스 아반카츠(아이크레아)
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Abstract

본 발명은 기록가능한 자기부재에 관한 것으로, 이는 독출 자기층을 제공하는 층들의 스택(stack)을 포함하며, 상기 스택은 적어도 하나의 자기 재료로 이루어진 중심층(13, 53, 100)을 포함하되, 상기 자기 재료는 상기 중심층(13, 53, 100)에 대해 평행한 자화 방향을 가지는 자화를 제공하며, 상기 층은 비-자기 재료의 제1 및 제2 외부층(12, 52, 101; 14, 54, 102) 사이에 게재되어 있으며(sandwiched), 상기 제1 외부층(12, 52, 101)은 제1 비-자기 재료 및 상기 제1 비-자기 재료와 상이한 제2 비-자기 재료를 포함하는 제2 외부층(14, 54, 102)를 가지며, 적어도 상기 제2 비-자기 재료는 전기전도성이며, 따라서, 이는 기록 전류를 제2 외부층(14, 54, 102) 및 중심층(13, 53, 100)을 통과하도록 흘려보내는 장치를 포함하며, 그 전류 흐름 방향은 중심층(13, 53, 100)의 평면에 대해 평행한 것으로, 상기 자화 방향에 대해 90° ± 60°, 상세하게는 90° ± 30°, 및 좀 더 상세하게는 90° ± 15° 의 각도(α)로 위치되어 중심층(13, 53, 100) 내에 유효 자기장(또는 스핀 궤도 자기장)을 생성할 수 있도록 하며, 상기 전류는 제1 방향 또는 제1 방향에 대해 대향되는 제2 방향으로 인가됨으로써, 상기 자화 방향을 제1 자화 방향 또는 제1 자화 방향에 대향되는 제2 자화 방향으로 배향된다.

Description

기록가능한 자기 부재{Writable magnetic element}
본 발명은 전류-유도 반전 타입의 기록가능한 자기부재를 제공한다.
소형 자기부재의 층의 자화는 일반적으로 인가된 자기장에 의해 반전된다. 자기장의 방향은 자화를 일 방향 또는 기타 다른 방향 등으로 의도했는지 여부에 따라 변경된다. 자기 트랙 또는 컴퓨터 하드 디스크 상의 기록은 다음의 원칙에 기반한다: 즉, 반전 부재가 자기장 발생기 근처에 기계적으로 위치되어, 자기장을 3차원적으로 지역화(localize) 한다는 것이다. 자기장 구조 상 3차원적 지역화가 되지 않고, 바로 이러한 것이 장치들에 있어 자기장 집적에 수많은 문제점을 발생시킨다. 따라서, 기계 작동이 가능하거나 요구되는 경우, 즉 예를 들면, 자기 램(MRAM)으로 알려진 고형 자기 메모리나, 로직 장치등의 경우, 의도된 셀 상으로만 영향을 미치면서 주변 요소에 영향을 미치지 않기에 충분한 자기장을 집속(focus)해야 할 필요가 있다. 이러한 문제는 특히 다양한 메모리 또는 로직 셀이 밀도를 높게 하기 위해 서로 인접하게 위치될 경우 심해진다.
처음에는, 1996년 그 이론이 처음으로 소개된 스핀-분극 전류를 통한 자화 조절을 이러한 문제에 대한 해결책으로 적용할 가능성이 제시되었다. 메모리 포인트 상에서 자화 조절을 하기 위해서는, 스핀 전달 토크(spin transfer torque, STT)로 알려진 물리학적 원리를 위해서 스핀 밸브 구조 또는 절연부재(자기 터널 접합 구조의 경우에 해당)에 의해 이격되며, 공직선성(colinear)을 가지지 않는 자기물질을 포함하는 적어도 두 개의 자기층의 존재를 필요로 한다. 스핀 밸브 구조 또는 자기 터널 접합 구조가 연관되었는지에 여부에 따라 구체적인 물리적 설명은 달라지나, 전반적으로는 전류가 제1 자기층을 지나면서 스핀 분극화되고, 전류 분극화된 비-공직선성 부재에 의해 제2 층의 자기 부재 상으로 토크를 가한다. 전류 밀도가 충분히 높아지면, 제2 자기층의 자기 부재는 스핀 밸브 및 자기 터널 접합 모두에서 반전될 수도 있다.
미합중국 특허 제 7 009 877(2006년 3월 7일 공개) 및 미합중국 특허 출원 제 2009/129143호(2009년 5월 21일 공개)에는, 전류가 자기층의 평면에 대해 직선 방향인 접합을 통해 통과해야 한다고 개시되어 있다.
이와 같이 전류를 이용하여 미세마이크로 크기의 자기부재의 자화를 지역적으로 조절하는 능력으로 인해, 많은 응용예가 도출될 수 있게 되었다. 현재에 와서는, 이러한 원리를 이용해 MRAM 메모리 및 로직 부품의 신규한 구성에 도입하고자 산업계는 노력하고 있다.
현재, 이러한 도입의 노력은 서로 연관성을 가지고 있는 듯한 여러 가지 어려움이 봉착해 있다.
STT에 의한 반전을 위해서는, 비-자기 스페이서에 의해 이격된 적어도 두 개의 자기층이 메모리 포인트 부분에 필요하다. 위에서 설명한 바와 같이, 자기층 평면에 직각 방향으로 전체 스택을 통해 고밀도 전류를 주입함으로써 기록이 수행되며, 스택의 자기저항을 이용해 독출이 이루어진다: 즉, 스핀 밸브용으로는 거대 자기저항(GMR)이, 자기 터널 접합에는 터널 자기저항(TMR)이 요구되는 것이다. 현재, 대부분 또는 모든 응용예는 자기 터널 접합의 이용에 기반하고 있다. 따라서, GMR 신호가 몇 퍼센트에 불과하지만, MgO-기반 접합에서 나온 TMR 신호는 일반적으로 100%를 초과한다. 그럼에도 불구하고, 터널 접합들은 저항과 면접의 곱(RA)에 해당하는 큰 값이 나온다는 단점이 있다. 따라서, STT 반전에 요구되는 바와 같이 입방 센티미터(A/cm2) 당 107 앰프와 같은 전형적 전류 밀도의 경우, 접합 엣지 부분의 전압은, 100 옴-입방 마이크로미터 (W.μm2)에 대해 10 볼트(V), 10 W.μm2 RA에 대해 1 V, 및 1 Ω.μm2 RA에 대해 0.1 V가 요구된다. 이 중 최소값을 제외하고, 접합 부분에서의 소모 전력이 따라서 크고, 이는 에너지 소모 및 접합에 무리를 줄 수 있다는 점에서 모두 해롭다. 더 나아가서, 독출에 유용한 높은 TMR 값을 얻으려면 보편적으로 높은 RA 값을 가지는 스택을 통하게 된다. 이러한 상황을 고려하여, 본 연구는 높은 TMR 값과 낮은 RA 값을 가지는 터널 접합을 얻고자 한다. 또한, 접합의 엣지 부분의 전압이 비교적 낮은 경우에도, 전압 사이클링(cycling)으로 인해 작동 시 접합의 노화 현상이 촉진됨이 관찰되었다. 현재, 기존의 구조 내에서의 재료를 최적화하고, 기록 및 독출에 관련된 문제를 가능한 많이 해결할 수 있는 새로운 구조를 정의하기 위해 수많은 연구가 진행되고 있으며, 이는 예를 들면 세 개의 단말을 가지는 구조 등을 이용하는 방법 등이 있다.
요약하자면, 종래의 STT 장치에서는 기록 및 독출을 독립적으로 최적화 하기가 불가능 했으므로, 이들 두 현상이 내재적으로 연관된다는 어려움이 존재한다.
이들 연관과 관련한 또 다른 난점으로 스택의 복잡도가 지나치게 크다는 점이 있다. 따라서, 자기를 저장하기 위해 반전되어야 하는 층만 STT 효과를 얻도록 하는 것이 바람직한 경우, 예를 들면, 반강자성 재질과 연결을 교환하는 방법 등과 같이 다른 층을 안정화할 필요가 있고: STT 전달의 진폭을 증가해야할 필요가 있을 경우, 분극층을 최적화 하는 것이 필요할 것이며; 감지층 상에 방사되는 자기장을 감소해야 할 필요가 있다면, 예를 들면 인공 반강자성 이중충을 이용하는 것이 필요하다.
결과적으로, MRAM 셀 또는 로직 부품의 일반적 자기 스택은 다양한 재질의 10-15개의 각기 상이한 층을 가지게 된다. 이로 인해 구조화 단계(structuring steps), 특히 에칭단계에서 어려움이 발생하며, 이는 자기 스택의 집적에 주요 난제 중 하나이다.
다른 한편으로는, 지역 전기장을 이용하여 자화를 조절하고자 하는 연구가 있다. 이는 부분적으로는 외부 전기장을 이용해 재료의 이방성(anisotropy)을 조절하고, 인가된 자기장에 의해 자기 부재가 반전되도록 하는 방식으로 수행될 수 있다. 이를 위한 기술 중 한 예가 T. Maruyama et al.의 논문인 "Large voltage-induced magnetic 이방성 charge in a few atomic layers of iron" (Nature Nanotechnology, Vol. 4, March 2009 - Macmillan Publishers Ltd.)에 개시된다.
현재, 상기 기술은 재료의 자기 이방성을 감소하도록 할 뿐이다. 따라서, 기록 및 독출 과정은 위에 설명한 바와 동일하며, 동일한 문제점을 안고 있다.
본 발명은, 자화의 반전을 위해, 자기층(평면에 대해 평행한 자화를 가지는)이 불필요한 기록가능한 자기부재를 제공하며, 이에 의하면 각 층의 평면에 대해 스택이 수직방향으로 기록 전류를 통과할 필요가 없게 된다.
본 발명은 따라서 독출 자기층을 제공하는 층들의 스택(stack)을 포함하는 기록가능한 자기부재를 제공하며, 여기서 상기 스택은 적어도 하나의 자기 재료로 이루어진 중심층을 포함하되, 상기 자기 재료는 상기 중심층에 대해 평행한 자화 방향을 가지는 자화를 제공하며, 상기 층은 비-자기 재료의 제1 및 제2 외부층 사이에 샌드위치 형태로 게재되어 있으며(sandwiched), 상기 제1 외부층은 제1 비-자기 재료 및 제1 비-자기 재료와 상이한 제2 비-자기 재료를 포함하는 제2 외부층를 가지며, 적어도 제2 비-자기 재료는 전기전도성이며, 따라서, 이는 기록 전류를 제2 외부층 및 중심층을 통과하도록 흘려보내는 장치를 포함하며, 그 전류 흐름 방향은 중심층의 평면에 대해 평행한 것으로, 상기 자화 방향에 대해 90° ± 60°, 상세하게는 90° ± 30°, 및 좀 더 상세하게는 90° ± 15° 의 각도로 위치되어 중심층 내에 유효 자기장(또는 스핀 궤도 자기장을 생성할 수 있도록 하며, 상기 전류는 제1 방향 또는 제1 방향에 대해 대향되는 제2 방향으로 인가됨으로써, 상기 자화 방향을 제1 자화 방향 또는 제1 자화 방향에 대향되는 제2 자화 방향으로 배향되도록 한다.
본 발명은 외부 자기장의 인가 없이도 기록 작업의 수행이 가능하다는 중요한 추가 이점이 있다.
상기 유효 자기장(또는 스핀 궤도 자기장)은 로컬 자화 상에 작용하는 라쉬바 자기장(Rashba field) 및 s-d 교환 상호 작용에 기인한 것으로, 이에 대해 다음과 같이 설명한다.
본 발명의 기반이 되는 사상은 자기층의 자화를 조절하기 위해 스핀 궤도 자기장을 이용한다는 데에 있다. 본 발명에 따르면, 자기장의 인가 없이도 이를 이룰 수 있으며, 즉 그 방향이 스택, 인터페이스 및 전류 흐름 방향의 구성에 의해 결정되는 스핀 궤도 자기장의 방향과 바람직하게는 공직선성인 자기층의 자화를 배향시킴으로써 이루어질 수 있다. 기록 전류 흐름방향은 바람직하게는 상기 자화 방향에 대해 수직 방향이다.
기록 전류는 자기층에 대해 평행하게 흐르며, 각 층의 평면에 수직 방향으로 스택을 통과하지 않으며, 상기 흐름의 흐름 방향 상에 작용함으로써, 좀 더 상세하게는 전류 펄스를 인가함으로써, 외부 자기장의 인가 없이도 메모리의 기록 또는 삭제가 가능하다.
바람직하게는, 상기 중심층의 두께 범위는 0.1 나노미터 (nm) 내지 5 nm, 및 바람직하게는, 3 nm 이하(less than or equal to)이다.
바람직하게는, 상기 중심층은 상기 스택 내에 평면 자기 이방성을 제공하기 위한 금속 또는 금속 합금을 포함하며, 이들은 상세하게는 Co, Ni, Fe, CoxFey, NixFey, CoxNiy, 등등일 수 있으며, 상기 중심층의 자화는 중심층 평면 내에 포함된다.
바람직하게는, 적어도 하나의 외부층은 전기전도성이고 비-자기 금속, 즉 예를 들면, Pt, W, Ir, Ru, Pd, Cu, Au, Ag, Bi 이거나, 이들 금속의 합금, 또는 사실상(indeed) Si, Ge, 또는 GaAs와 같은 고 도핑 반도체 재료(++doping)로 제조될 수 있다. 예를 들면, 상기 전기전도성 외부층의 두께의 범위는 0.5 nm 내지 100 nm, 및 좀 더 상세하게는, 1 nm 내지 10 nm, 및 바람직하게는, 5 nm 이하(less than or equal to)일 수 있다. 외부층 둘 다 전기전도성일 수 있으며, 상기 비-자기 합금 또는 재료와는 상이한 두 가지 재료로 제조된다. 도전성 외부층의 두께는 중심층 두께와 관련이 없다.
제1 외부층이 전기적으로 비-도전성일 경우, 바람직하게는 유전 산화물(dielectric oxide)로 제조되며, 바람직하게는, SiOx, AlOx, MgOx, TiOx, TaOx, ZnO, HfOx, 또는 SiNx, Bnx와 같은 유전 질화물, 또는 사실상 내재적이거나 도핑되어 저항이 0.1 Ω.cm를 넘는 반도체 (예. Si, Ge, 또는 GaAs)로(즉, Si 또는 Ge 경우, 도핑 레벨이 일반적으로 입방 센티미터 (/cm3)당 1016 도핑 원자) 바람직하게는, 1 Ω.cm를 초과한다. 예를 들면, 상기 외부층 두께 범위는 0.5 nm 내지 200 nm, 상세하게는, 0.5 nm 내지 100 nm이다. 좀 더 상세하게는, 그 범위는 0.5 nm 내지 5 nm, 바람직하게는, 3 nm 미만이며, 특히, 메모리 부재의 독출이 터널 자기저항 신호에 의한 것일 경우에 해당한다. 어느 경우에라도, 상기 층의 두께는 중심층 두께와는 무관하다.
예를 들면, 기록 전류가 제공하는 전류 밀도의 범위는 104 A/cm2 내지 109 A/cm2, 바람직하게는, 105 A/cm2 내지 108 A/cm2 이다.
제1 외부층은 자기 재료로 제조된 기록층 및 기록 전극에 의해 덮힐 수 있다.
상기 기록 전극에는, 상기 방법에 따라 형성된 스택을 기록 전류가 통과하도록 하고 스택의 단말을 가로지르는 저항을 측정하기 위한 장치가 연결될 수 있다.
제1 외부층을 비-자기 금속으로 제조한 경우, 중심층, 기록층, 및 기록 전극과 함께 스핀 밸브를 형성한다. 제1 외부층의 두께는 이러한 경우 그 범위가 0.5 nm 내지 10 nm 및 바람직하게는, 5 nm 미만이다.
제1 외부층이 유전체인 경우, 중심층, 기록층, 및 기록 전극과 함께 자기 터널 접합을 형성한다. 이와 같은 상황에서, 제1 외부층 두께 범위는 0.5 nm 내지 5 nm, 바람직하게는, 3 nm 미만이다.
제1 외부층 및 중심층은 바람직하게는 스터드(stud)를 형성한다. 제2 외부층은 상기 스터드의 일부를 형성하기 위한 추가적 두께 영역을 포함할 수 있다. 제2 외부층 또는 제2 외부층에 접한 전기전도성 트랙에 의해 트랙이 형성된다.
본 발명은 또한 상기와 같은 복수 개의 스터드를 포함하는 기록가능한 자기를 제공하며, 제2 외부층은 상기 스터드에 공통인 상기 트랙을 포함한다.
마지막으로, 본 발명은 또한 기록가능한 자기 장치를 제공하며, 이에 따르면 제1 외부층, 중심층, 및 제2 외부층을 구성하는 추가 두께 영역이 스터드를 형성하며, 따라서 복수 개의 상기 스터드와 함께 상기 스터드의 제2 외부층에 인접한 전기전도성 트랙이 함께 구성되어, 상기 전류를 상기 스터드 각각의 제2 외부층 및 중심층을 통과하도록 하며, 제2 외부층은 상기 전기전도성 트랙 재료와는 상이한 전기전도성 재료로 제조된다.
도 4는 본 발명에 따라 일방 또는 양방 어레이를 형성하는 메모리 셀을 구성하기 위한 자기부재의 집적의 한 예를 도시한다.
본 발명에 대해 다음 도면을 참조하여 더욱 상세히 설명할 것이며, 도 1a 내지 1g는 본 발명의 구현예를 도시하며, 도 2a 및 2b는 MRAM 형 자기 메모리 셀에 집적된 예를 도시하고, 도 3a 및 3b는 복수 개의 메모리 부재 각각의 예를 도시하여 메모리의 구조를 도시하였다.
본 발명의 문맥에 의해 구현된 스택의 경우, 즉, 비-자기성의 두 개 외부층 사이에 샌드위치 식으로 게재된 중심 자기층에 있어서, 적어도 하나는 도전성이며, 양 외부층은 각기 상이한 재료로 제조되며, 반전 비대칭 효과를 생성함으로써 자기 중심층 내에 비-상쇄된 전기장이 생성된다. 상기 전기장 내로 전파되는 전자는, 그 프레임 내에서(in their own frame) 라쉬바 자기장(Rashba field)
Figure pct00001
으로 알려진 자기장의 영향을 받게 된다. 라쉬바 자기장
Figure pct00002
은 도전층 내를 흐르는 전류 및 전기장 모두에 대해 수직이다. 상기 자기장은 따라서 전도 전자로 적용된다.
본 발병자들은 라쉬바 장에서 나오는 유효 자기장(스핀 궤도 자기장이라고도 함) 및 편력 및 편재 전자들의 스핀을 결합하는 s-d 교환 상호작용이 지역 자화 상에 적용됨을 밝힌 바 있다.
Ioan Mihai Miron et al.의 논문 "Current-driven spin torque induced by the Rashba effect in a ferromagnetic metal layer"(Nature 재료/Advance Online Publications, Vol. 9, pages 230-234 in March 2010 (Macmillan Publishers Ltd.))에서는 스택의 구성으로, 두께가 3 nm의 Pt 층, 두께 0.6 nm이며 그 평면에 대해 수직인 자화 방향을 가지고, 따라서 z 축에 대해 평행한 Co 층, 및 그 두께가 2 nm이고, x축에 대해 평행하게 흐르는 전류를 전달하는 AlOx 층을 보인바 있다. 이러한 스택 구조의 경우, 기준 프레임의 제3 축(y 축) 방향으로 유효 자기장(Heff) (또는 스핀 궤도 자기장)이 나타난다. 따라서 이러한 구조는 자기장이 자기층의 자화에 대해 수직 방향인 경우로, 메모리 제조에는 부적합하다.
놀랍게도, 발명자들은 이러한 이론적 난제들을 상기 논문에서 기술한 것과 상이한 구조를 통해 해결할 수 있음을 발견했으며, 즉 자기층의 자화의 배향을 바람직하게는, 전류에 의해 생성된 유효 자기장 방향에 대해 공직선성을 이루도록 형성함으로 이루어질 수 있음을 발견했다. 기록 전류가 중심층으로 주입시키되, 본 발명의 구성에 의하면, 자기 중심층 평면에 놓여진 자화 방향에 수직으로 주입하면, 자화 방향에 대해 공직선성을 띈 스핀 궤도 장이 생성되며, 외부 자기장의 인가 없이도, 주입된 기록 전류의 흐름 방향에 대한 함수로 본 발명의 자화 방향 반전이 얻어진다. 본 발명에 의하면, 중심층 평면의 전류 흐름 방향이 자화 방향에 대해 수직이지 않은 경우, 이러한 자화 반전은 계속해서 얻어지나, 그에 대한 상대적 각도 범위는 90° ± 60°, 상세하게는, 90° ± 30°, 및 좀 더 상세하게는, 90° ± 15°에 이른다. 상기 유효 자기장은 중심층 자화 방향에 공직선성인 성분을 유지한다.
도 1a 내지 1g에 있어서, 참조번호 15는, 구조의 단락을 방지하기 위한 전기 절연부재 기판을 나타낸다. 특히, 유전 산화물(dielectric oxide) (SiO2, AlOx, MgOx, TiOx, TaOx, ZnO, HfO), 또는 질화물(예. SiNx)로 구성될 수 있다. 그 자체로 형성되거나, 또는 예를 들면 실리콘과 같은 다른 기판 상에 증착될 수도 있다.
참조번호 13은 그 평면상에 평행인 자화의 평면 자기층을 나타낸다. 참조번호 16은 자기층(13) 평면에 포함된 자화의 배향을 나타낸다.
참조번호 14 및 12는 비-자기 외부층을 나타낸다.
참조번호 11은 층(13)의 평면에 대해서는 평행, 그러나 본 실시예의 경우, 자화에 대해서는 수직인 기록전류의 방향을 나타낸다. 위에서 언급한 바와 같이, 전류 방향은 자화 방향(16)에 대해 소정 각도를 형성할 수 있으며(도 1d), 그 범위는, 90° ± 60° (30° < a < 150°), 90° ± 30° (60° < a < 120°), 및 좀 더 상세하게는, 90° ± 15° (75° < a < 105°)이다.
도 1a 및 1b는 스택의 각 층(12, 13, 14)이 트랙(track)을 형성하는 비-구조화(non-structured) 스택을 도시한다.
본 실시예에 의하면, 자화 방향(16)은 전류가 주입되는 도전층(14)을 구성하는 트랙의 종방향에 대해 수직이다.
도 1c 내지 1g는 구조화된 스택을 도시한 것으로, 층(14, 제2 외부층으로도 칭함)이 도전성이고 자기 및 비-자기층(13, 12, 제1 외부층으로 칭함)만 구조화하여 스터드(18a)를 형성하도록 한 예이며(도 1c 및 1d), 또는 세 층(12, 13, 14) 모두가 구조화되어 도전층(14)의 선택적 추가 두께(14‘)를 포함하는 스터드(18b 또는 18c)(도 1e 내지 1g)를 형성하도록 함으로써, 스터드 (18b 또는 18c)가 층(14)의 비-자기 재료의 두께의 일부를 포함하도록 한다.
이런 경우, 제2 외부층의 두께로 고려할 만한 것이, 층(14)의 두께에 추가 두께(14‘)의 합이다.
추가 두께를 가지는 영역(14‘)은 반드시 층(14)와 동일한 전기전도성 재료로 제조할 필요는 없으며, 그런 경우, 추가 두께(14’) 자체가 비-자기 제2 외부층의 역할을 할 수 있고, 그 재료 자체가 스택 내에서 반전 비대칭성을 얻도록 기능할 수 있다. 층(14)의 금속 재료는 이런 경우 임의(arbitrary)일 수 있다.
스터드(18a, 18b, 또는 18c)의 형성으로 인해 스터드 내에서만 자화가 반전 될 수 있고, 그렇지 않은 경우, 트랙 전체 길이에 걸쳐 자화 반전이 일어난다(도 1a 및 1b).
스터드(18a 내지 18c)의 자화 방향은 바람직하게는, 도전성 트랙(14)의 종축에 대해 수직으로, 이 방향은 전류 흐름 방향(11)에 평행하다. 이와 같이 스핀 궤도 장의 방향에 공직선성을 가지는 자화 방향을 얻기 위해서는, 예를 들면 그 장축이 도전성 트랙(14) (추가 두께(14‘)는 선택에 따름)의 종축에 대해 수직으로 형성되는 타원형 스터드를 제작하여, 요구되는 방향에 이방성 형태를 형성해볼 수 있다.
자기층(13)은 그 평면 내에 위치된 자화방향을 제공하며, 그 두께는 인터페이스에 의해 전기장에 대해서 충분히 적으나, 무시할 수 있는 정도는 아니다. 그 두께는 일반적으로 3 nm을 초과하지 않으며, 최대 5 nm 이다. 평면 자화를 제공하는 자기 재료(Co, Fe, Ni, CoxFey, NixFey, CoxNiy 등)을 사용할 수 있다. 또한, 예를 들면, GaMnAs (Mn-doped GaAs), InMnAs, MnxGe1 -x, doped ZnO, 또는 사실상 TiOx와 같은 자기 반도체와 같은 비-금속 자기 재료를 사용할 수도 있다.
상기 두 개의 비-자기층(12, 14)는 전체 구조에 있어서 반전 비대칭을 생성하기 위해 각기 상이하게 형성되어야 한다. 상이한 두 개의 재료들을 이들 각각의 층의 용도로 선택하며, 예를 들면, 둘 중 하나에는 유전 재료로, 다른 하나에는 금속 재료를 형성하는 식이나, 각각에 금속을 선택하는 방법 또한 가능하다. 양쪽 층(12 및 14)이 전기적으로 비-도전성이 되려면 스터드의 구조화가 이루어지지 않아야 하는데, 즉, 트랙이 있어야 한다. 이러한 경우, 전류는 트랙을 구성하는 중심층(13) 내로 흐른다.
따라서, 두 개의 비-자기층(12, 14) 각각은 다음의 재료로 구성될 수 있으며, 다만 이들 층들은 스택(12, 13, 14)에 반전 비대칭이 형성될 수 있도록 각기 상이하게 형성되도록 한다: 유전 산화물(SiOx, AlOx, MgOx, TiOx, TaOx, ZnO, HfOx, ...); 유전 질화물 (SiNx, Bnx, ...); 비-자기 금속 (Pt, Pd, Cu, Au, Bi, Ir, Ru, W, ...); 상기 금속의 비-자기 합금; 유기 또는 비-유기 반도체 화합물 (예. 선택-도핑된 GaAs, Si, Ge); 또는 성장 버퍼에 필요한 경우 본딩된 그래핀(graphene), 예. 금속(Ir, Ru, Ni 등); 또는 SiC와 같은 반도체 화합물.
예를 들면, 전기전도성이 아닌 층의 경우 내재적이거나 가볍게 도핑된 반도체 재료(예. Si, Ge, GaAs)로 형성되어 저항의 크기가 0.1 Ω.cm(일반적으로 1016/cm3 미만의 Si 또는 Ge 도핑 레벨에 해당함)을 초과하고, 바람직하게는, 1 Ω.cm을 초과하도록 한다.
반도체 재료의 전기전도성 층의 경우, 고 도핑 반도체 (++doping), 즉, 예를 들면, 운반자 밀도(carrier density)가 1018/cm3 이상이 되도록 한다.
비-자기층의 하나 또는 다른 하나가 도전성일 경우, 상기 두 개의 외부층의 조성은 동일하게 하지 않는다.
각 층(12, 14)의 두께는 광범위한 값에서 선택될 수 있으며, 일반적으로는, 두께의 범위는 0.5 nm 내지 200 nm, 및 좀 더 상세하게는, 0.5 nm 내지 100 nm 이다. 그러나, 금속 층(12 및/또는 14)을 사용하는 경우, 미세 층을 이용하는 것이 바람직하며, 그 보편적 두께는 5 nm 미만, 일반적으로는 10 nm 미만이 되도록 하여, 평행 도전성 채널로 인해 자기층을 통과하는 유효 전류가 지나치게 감소하지 않도록 한다. 절연층이 포함되면, 각 층이 두꺼워질 수 있으며, 예를 들면, 그 두께가 약 200 nm까지 이를 수 있다. 다만, 자기 터널 접합 (TMR)에 의해 독출되는 메모리와 스택을 일체화하여, 두께를 3 nm 미만으로 감소시킬 수 있다.
이들 각각의 층들은 증발, 스퍼터링, 전기화학적 증착, 화학 성장, 등등의 기존의 기술에 의해 증착될 수 있다.
일부 구성에 따라, 층(14)을 제외할 수 있다. 이러한 경우, 상기 자기층(13)은 절연 기판(15)(비-자기층의 역할) 상에 바로 증착되며, 상기 비-자기층(12)은 기판(15)을 구성하는 재료와 상이한 재료로 제조되어, 스택에 반전 비대칭이 형성되도록 한다. 그러나, 스터드를 구조화하면, 층(14)이 반드시 존재해야 하며, 전기전도성 재료로 구성되어 구조화된 스터드(여기서는, 18a, 18b)로 전류를 주입할 수 있도록 해야 한다.
반전을 위한 부재는, 이것이 도시된 트랙(도 1a 또는 1b)이나, 상기 트랙 내에 구조화된, 또는 트랙 상에 결합된(fitted) 스터드(도 1c 내지 1g) 모두 기존의 도전성 전극에 의해 연결되어, 기록 전류를 방향(11)으로 주입할 수 있도록 한다. 전류 밀도의 범위는 104 A/cm2 내지 109 A/cm2, 및 좀 더 상세하게는, 105 A/cm2 내지 108 A/cm2 이다. 기록 전류는 스택층(12, 13, 14)을 수직 통과하지 않으며, 다만 아주 작은 크기의 기록 전류만이 각 층을 수직 통과한다.
따라서, 중심층의 평면에 대해 평행한 전류 방향으로 흐르는 기록 전류는 제2 외부층 및 중심층으로만 통과하며, 만약 제1 외부층이 도전성으로 형성된 경우라면 이를 통과하는 것도 가능하다.
화살 방향(11, 또는 반대 방향)으로 트랙(14) 내부로 전류를 주입됨에 따라, 스핀 궤도 상호작용 및 교환 결합에 의해 자화 상에 생성된 유효 자기장에 의해 층(13)의 자화가 변경된다. 상기 자화의 배향은 자기 중심층(13)의 평면에 대응하며, 본 실시예에 있어서는, 전류 주입 방향에 대해 수직하도록 배향된다. 상기 유효 자기장은 자화에 대해 평행함으로써, 전류가 주입된 방향의 함수로서 자화 반전에 의해 메모리 포인트의 기록이 가능해진다.
중심층의 자화 방향이 전류 주입 방향에 대해 수직하지 않은 경우에도, 유효 자기장이 층의 자화 방향에 대해 공직선성인 성분을 유지하기 때문에 그 방향들이 공직선성에서 벗어나지 않는한, 기록은 여전히 가능하다. 전류 주입 방향과 자화 방향 사이의 각도는, 90° ± 60°, 상세하게는, 90° ± 30°, 및 좀 더 상세하게는, 90° ± 15° 범위 내에서 선택될 수 있다.
α 가 90°이 아닌 경우, 기록 전류의 인가 시에 자화가 스핀 궤도 자기장으로 배열된다. 기록 전류가 멈추면, 자화는 이전 축으로 돌아가지만, 반대 방향으로 돌아간다. 기록 전류의 방향을 변경하면, 자화 축이 유지되면서도 그 방향이 반전된다.
도 2a 및 2b는 MRAM 메모리 셀의 사용에 적합한 스택의 일 예를 도시한다.
참조번호 53은 (선택적) 추가 두께(54‘)를 구비한 두 개의 상이한 비-자기 재료(52, 54) 사이에 샌드위치 형태로 끼인 자기 중심층을 나타내며, 즉 상기의 방식으로 스택이 전기적 절연 기판(55) 상에 형성되어 있다.
참조번호 51은 트랙(54) 내의 전류 흐름방향을 나타내며, 참조번호 56은 본 실시예에서 전류 주입 방향에 대해 수직인 층(53) 내의 자화 방향을 나타낸다.
독출을 위해서는, 자기 재료로 이루어진 층(58) 및 하나 이상의 도전층(자기, 또는 비-자기성일 수 있음)을 포함한 상부 전극(59)이 스택 상부에 위치된다.
상기 층(58)의 기능은 구조물(53, 52, 58)에서, 층(53)의 자화(56) 방향에 따라 상이한 전기 저항(자기저항 신호)를 나타내도록 하는데 있다. 이는 독출에만 연관된 것으로, 층(53)의 자화 정도에는 아무 영향을 미치지 않는다.
다시 말해, 기록 및 독출은 서로 독립적으로 정의되며, 각기 별개로 최적화할 수 있다.
전극(59)은 하나의 층을 포함할 수 있으며, 종래의 경우, 각기 다른 기능 층을 가지는 스택을 포함할 수 있다. 예를 들어, 다음이 포함될 수 있다:
·조절 대상인 층(53) 상으로 방사되는 장(fields)을 한정하기 위한 합성 반강자성을 정의하기 위한 스택, 즉, 예를 들면, 일반적으로, 0.3 nm 루테늄(Ru)과 같은 비-자기 금속 재료로 이루어진 초미세층에 의해 강자성층(58)에서 분리된 강자성층을 포함하는 스택으로, 상기 두 개의 강자성층의 자화 값은 가능한 서로 근접한 것으로, 루테늄 층의 존재료 인해 발생되는 이들 사이의 반강자성 결합으로 인해 상기 층(53) 상의 이들 세 개의 층에 의해 방사되는 총 자기장은 영(zero) 또는 실질적으로 영이 되도록 하며;
· 또는 층(58)과의 교환으로 결합되어 속칭 “기준(reference)" 층(58)을 안정화하기 위한 반강자성 자기 재료;
· 또는 전기 접촉을 만들기 위한 비-자기 도전성 재료;
· 또는 사실상, 상기 다양한 가능성의 조합, 즉, 예를 들면, 강자성 재료에 인접하여 이들 두 개 재료 사이의 결합에 의한 자화를 안정화하기 위한 한 반강자성 재료로, 상기 강자성 재료는 미세 금속층(일반적으로는, Ru 0.3nm)의 미세 금속층에 의해 층(58)에서 이격되어, 이들 두 개 강자성층 사이의 자기 결합이 반강자성이 되도록 한다. 마지막으로, 제1 자기 재료는 하나 이상의 비-자기 도전층에 의해 덮힐 수 있으며, 예를 들면 5 nm Ta층이 7 nm Ru 층 내에 덮힐 수 있다. 이와 같은 조합의 예들에 대해서는 STT 반전용의 자기 스택의 예를 거론한 B. Dieny et al., Int. J. Nanotechnology, Vol. 7, 591 (2010)를 참조한다.
두 개의 주요 구성이 비-자기층(52)의 성질에 따라 구분될 수 있다: 즉, 비-자기 금속인 경우, 그 구조물(53, 52, 58)은 스핀 밸브 형태가 될 수 있는 반면, 층(52)이 유전체인 경우, 구조물(53, 52, 58)은 자기 터널 접합 형태가 될 수 있다. 자기저항 신호가 이들 구조에서 훨씬 강력하기 때문에, 이들이 좀 더 선호된다. 유사하게, 자기저항 신호의 최적화를 위해서는, 양 구성예에 있어서, 층(58)의 자화가 공직선성, 즉 층(53)에 병렬 또는 역-병렬(anti-parallel)이 되도록 하는 것이 바람직하다. 상기 층(52)이 전기전도성인 경우, 즉 예를 들어 비-자기 금속으로 제조된 경우, 그 두께는 바람직하게는 10 nm 미만, 및 더 바람직하게는, 5 nm 미만인 반면, 상기 층(52)이 유전체인 경우, 그 두께는 바람직하게는 5 nm 미만, 및 더 바람직하게는, 3 nm 미만일 수 있다.
도 2a 및 2b를 참조하면, A, B, 및 C는 세 개의 전기 결합 단말을 나타낸다. 기록 단계에서, 전류가 단말(A, B) 사이로 주입된다(또는 균등한 방식으로, 전압이 이들 단말 사이로 인가되어 전류 흐름을 일으킬 수 있다). 전류는 자기층(53)을 통과하며, 상기 층 내에서, 라쉬바 자기장 및 국부 자화상에 적용되는 s-d 교환 상호작용에 의해 유효 자기장을 생성한다(Ioan Mihai Miron et al.의 상기 논문 참조). 이와 같은 유효 자기장(Heff)을 균등한 방식으로 스핀 궤도 자기장 또는 유효 자기장(Heff)이라고 지칭한다. 본 발명에 따르면, 인가된 기록 전류에 의해 생성된 상기 스핀 궤도 자기장은 자화의 조절이 가능하도록 한다. 상기 층(52)이 유전 재료로 구성된 경우, 측방향-주입된 기록 전류는 상기 층을 통과하지 않으며, 그에 피해를 주지 않는다. 기록 전류가 간섭을 받게 되면, 상기 자화 방향이 유지된다.
터널 접합 형태 구조 및 스핀 밸브 형태 구조 모두에 있어서, 낮은 기록 전류의 주입과 이들 단말 사이의 전압을 측정하여, 저장 정보, 즉, 일반적으로는 중심층(53) 내의 자화 배향을 단말(C, B) 사이에서 독출(예. 터널 접합의 경우, 수 마이크로앰프(μA) 내지 수백 μA 차수) (또는 균등한 방식으로, 단말 C, A 사이에서 독출됨)하거나; 또는 정전압을 단말(B, C) 사이에 인가(또는 균등한 방식으로 단말(A, C) 사이에 인가)하고, 이들 단말 사이에 흐르는 전류를 측정하여 모든 경우에 있어서 상기 단말 사이의 저항을 측정하는 방법이 있다. 저항에는 두 개의 상이한 값이 나타나는데, 이는 층(53)이 기준층(58)에 대해 병렬인지 또는 역-병렬인지 여부에 따라 달라진다. 기록 전류의 값은 터널 배리어(층(52)이 유전체일 경우) 손상되지 않도록 낮은 값으로 설정된다.
이하, 메모리 구조의 예에 대해서 도 3a 및 3b를 참조하여 설명한다.
도시된 바에 따르면, 자화 방향(107)을 가지는 자기층(100)이 층(100)(도 1c 내지 1g, 2a 및 2b의 경우 층(13, 53)에 대응됨) 내의 평면 내에, 두 개 비-자기층(101, 102)(도 1a 및 1f에서 층(12, 14), 도 2a 및 2b에서 층(52, 54)에 대응) 사이에 샌드위치 형태로 끼워져 포함되어 있다. 스터드가 추가 두께(102‘) 영역(도 1c 내지 1g, 2a 및 2b에서 영역(14’, 54‘)에 대응)를 제공할 수 있다. 상기 영역(102')은 도전성으로, 트랙과 동일한 재료로 구성된 경우에는 전기전도성 트랙(102)의 일부를 구성할 수 있으며, 또는, 상이한 재료로 구성된 경우라면 제2 비-자기층을 구성할 수 있다.
상세히 설명하자면, 상기 층(101)은 층(12 또는 52), 및 자기 및 비-자기층을 모두 포함하여, 터널 접합 형태 스택(또는 스핀 밸브로 알려지기도 함)을 형성하며, 따라서, 층(100)(도 2a 및 2b의 층(52, 58, 59)와 유사)의 자화 상태의 독출이 가능해진다.
층(100)의 자화는 하부 전극(102) 및 중심 자기층(100)을 통과하는 전류에 의해 반전된다.
이를 위해, 샌드위치 구조를 구성하는 제2 비-자기층(102)은 전류 공급 트랙의 형태로 구조화된다. 상기 트랙은 또한, 예를 들면, 상기 층(102) 하부에 위치된 다른 재료의 다른 층에 의해 구성될 수도 있다.
전류 주입은 하나 또는 두 개의 트랜지스터(스터드 각각에 대해)에 의해 제어된다.
예를 들면, 다음의 두 경우가 있을 수 있다: 두 개의 트랜지스터(103a, 103b)를 스위치로 이용하는 경우, 이들은 트랙(미도시)에 의해 대지 전위(ground potential) 또는 필요한 전류 흐름을 일으키기 위해 선택된 전압으로 연결될 수 있으며(도 3a), 다른 경우, 즉, 트랜지스터(103a)가 하나만 구비된 경우, 트랙(102)의 타단(105, B 포인트)이 정전위(constant potential)의 트랙으로 연결될 수 있다(도 3b).
소정 메모리 포인트에 있어서, 기록 전류는 두 가지 상이한 변형예에 의해 주입될 수 있다.
제 1 변형예에 의하면, 두 개의 트랜지스터(103a 및 103b)을 스위치로 이용하고, 이들 자유 단말을 둘 중 어느 하나의 접지 및 다른 하나의 전압(Vdd)으로 연결하되, 선택된 소정 값의 전류가 전압(Vdd)에 어느 트랜지스터(103a, 103b)가 연결되었는지에 따라 일 방향, 또는 타 방향으로 흐를 수 있도록 전압(Vdd)을 선택한다.
제 2 변형예에 의하면, 하나의 트랜지스터(103a)만 사용하는 경우로, 이 경우 트랙(102)의 타단이 정전압에 연결되도록 한다. 이 경우, 다음의 두 가지 가동 모드가 가능하다:
대칭 작동
트랜지스터(103a)로 연결된 트랙이 전위(Vdd, 또는 접지)로 연결되고, 타 트랙은 트랙(102)의 끝단(105)에 연결되고 접지(또는 Vdd)로 연결된다. 이와 같은 구성에 의해, 다음 구성보다 전류의 크기가 더 크게 생성될 수 있다; 및
비대칭 작동:
트랙(102)의 끝단(105)에 연결된 도전성 트랙이 예를 들면 Vdd/2와 같은 중간 전위(intermediate potential)로 연결되고, 트랜지스터(103a)에 연결된 트랙은 요구되는 전류 방향에 따라 각각 전위(Vdd) 또는 접지로 연결된다. 이러한 구성의 경우, 전류 생성이 낮아질 수 있다. 본 발명에 의한 구성예에 다르면, 종래 기술에서 요구되는 영역보다 훨씬 작은 영역으로 기록 전류가 전달될 수 있으며, 상기 전류로도 장치의 작동에 충분하다. 본 실시예에 의하면, 작동에 필요한 전력이 절약된다.
양 변형예에 있어서, 작동이 대칭이거나 비대칭이거나 모두 기록 전류 방향의 반전이 일어나 메모리 포인트의 기록이 가능하다.
도 4는 이차원 메모리 셀 어레이, 즉 예를 들면 터널 접합을 가지는 메모리 부재의 예를 도시하기 위한 집적 전기 도면이다.
일 방향으로, 비트 라인 또는 디짓(digit) 라인(1111, 1112, 1113, ...)이 트랜지스터 드레인 단에 연결되고(1131, 1132, 1133, 113'1, 113'2, 113'3, 1131'', 113''2,...), 복소수 비트 라인(1121, 1122, 1123, ...)이 이차원 어레이를 형성한다.
수직 방향으로는, 트랜지스터 게이트(1131, 1132, 1133, 113'1, 113'2, 113'3, 113''1, 113''2, ...)의 제어 트랙(110, 110', 110'', ...)이 형성되며, 단어 라인(word lines)을 형성한다.
벤치마크(1141, 1142, 1143, 114'1, 114'2, 114'3,)는 터널 접합(또는 스핀 밸브)를 포함하는 본 발명에 의한 스택을 개략적으로 지정한다. 기록시, 터널 접합 또는 스핀 밸브에는 각 층의 평면에 수직인 전류가 가로질러 가지 않으며, 각 층의 평면에 수직인 전류가 이들을 가로질러 가는 시기는 기록 단계뿐이다.
문자 부호(A, B, C)에 대해서는 설명한 바 있다. 이들은 도 2a, 2b, 3c, 3d, 5a, 5b, 6c 및 6d (단일 트랜지스터가 장착된 예)에 도시된 것에 대응한다.
A 포인트는 트랜지스터(1131, 1132, 1133, 113'1, 113'2...)의 소스에 연결된다.
B 포인트는 복소수 비트 라인(1121, 1122, 1123, ...)에 연결되고, C 포인트는 바이어스 라인(115, 115',....)에 연결된다. 트랜지스터(1131, 1132, 1133, 113'1, 113'2, ...)의 드레인(D)은 비트라인(1111, 1112, 1113, ...)에 연결된다.
스택(1141, 1142, ...)의 하부는 따라서 기록 전류에 의해 자화가 변경된 층에 해당된다.
이 모든 경우에 있어서, 트랜지스터의 소스 및 드레인은 서로 교환이 가능하여, 이러한 경우, 소스가 비트 라인(1111, 1112,...)이 연결되고, 드레인이 A 포인트로 연결될 수 있다.
메모리 포인트의 기록 단계에 있어서, 상기의 균형적 작동(balanced operation)의 경우, 예를 들면, 상기 메모리 포인트와 연관된 1141, 비트라인(1111) 및 복소수 비트 라인(1121)을, 요구되는 자화 방향에 따라, 전압(Vdd)(또는 접지) 및 접지(또는 전위(Vdd))로 연결되도록 한다. 다른 메모리 포인트와 연관된 타 비트 라인들(1112,...) 및 복소수 비트 라인들(1122,...)은 비활성화 상태다. 단어 라인(110)은 트랜지스터(1131)(상기 도면의 경우, 트랜지스터(73, 또는 83a에 균등함)의 밀폐를 제어하기에 필요한 전위로 연결된다.
따라서, 바람직한 자화 방향에 따라, 기록 전류가 A 및 B 포인트를 일방향, 또는 타방향으로 통과한다. 상기 셀만에만 기록하기 위해서, 타 워드 라인들(110', 110", ...)은 트랜지스터 개방 전위로 연결된다(brought to). 각 층 플레인에 수직인 터널 접합 또는 스핀 밸브 형태 스택으로는 전류가 통과하지 않도록 하여 피해를 방지한다. 이를 위해, 스택의 C 포인트에 연결된 바이어스 라인(115, 115' ...)은 기록 단계에서 비활성화(또는 개방) 된다.
예를 들면 메모리 위치(1141)의 독출 단계시, 상기 메모리와 연관된 복소수 비트 라인(1121) 이 개방되고, 기타 다른 모든 복소수 비트 라인(1122...)도 개방되어, 이들로 전류가 순환되지 않도록 한다. 메모리 셀과 연관된 바이어스 라인(115)은 전위로 연결되어, 터널 접합 또는 스핀 밸브 내의 (미약) 기록 전류의 경로가 형성되도록 하는 반면, 기타 모든 분극(polarization) 라인들(115',...)은 연결이 해제된다. 연관 “단어 라인”(110)이 전위로 연결되 트랜지스터(1131)을 밀폐하고, 따라서 전류는 C 및 A 포인트 사이의 터널 접합 또는 스핀 밸브를 통과할 수 있게 된다. 이와 같은 터널 접합 또는 스핀 밸브를 독출만 하려면, 다른 워드라인(110’,...)이 트랜지스터를 개방하는 전위로 연결된다. 터널 접합의 경우에 있어서, 예를 들어 종래의 경우, 독출을 수행하기 위해서는, 증폭기를 이용하여 접합을 통과하는 전류와 기준 전류를 비교하는 방법이 있다. 이와 같은 저 전류 밀도의 독출 전류는 스택의 평면에 수직 방향으로 흐르며, 독출 단계에서는 기록이 이루어지지 않도록 한다. 스핀 밸브에서도 동일한 과정이 적용된다.

Claims (18)

  1. 기록가능한 자기부재에 있어서,
    상기 기록가능한 자기부재는 독출 자기층을 제공하는 층들의 스택(stack)을 포함하며, 상기 스택은 적어도 하나의 자기 재료로 이루어진 중심층(13, 53, 100)을 포함하되, 상기 자기 재료는 상기 중심층(13, 53, 100)에 대해 평행한 자화 방향을 가지는 자화를 제공하며, 상기 층은 비-자기 재료의 제1 및 제2 외부층(12, 52, 101; 14, 54, 102) 사이에 게재되어 있으며, 상기 제1 외부층(12, 52, 101)은 제1 비-자기 재료 및 상기 제1 비-자기 재료와 상이한 제2 비-자기 재료를 포함하는 제2 외부층(14, 54, 102)를 가지며, 적어도 상기 제2 비-자기 재료는 전기전도성이며,
    상기 기록가능한 자기부재는 상기 중심층(13, 53, 100) 내에 유효 자기장을 생성할 수 있도록 상기 자화 방향에 대해 90° ± 60°, 상세하게는 90° ± 30°, 및 좀 더 상세하게는 90° ± 15° 의 각도(α)에서 상기 중심층(13, 53, 100)의 평면에 대해 평행한 전류 흐름 방향으로 기록 전류를 제2 외부층(14, 54, 102) 및 중심층(13, 53, 100)을 통과하도록 흘려보내는 장치를 포함하며,
    상기 전류는 제1 방향 또는 제1 방향에 대해 대향되는 제2 방향으로 인가됨으로써, 상기 자화 방향을 제1 자화 방향 또는 제1 자화 방향에 대향되는 제2 자화 방향으로 배향되도록 하는 것을 특징으로 하는 기록가능한 자기부재.
  2. 제 1항에 있어서, 상기 기록 전류 방향은 상기 자화 방향에 수직 방향인 것을 특징으로 하는 기록가능한 자기부재.
  3. 상기 청구항 중 어느 한 항에 있어서, 상기 중심층(13, 53, 100)의 두께는 0.1 nm 내지 5 nm, 및 바람직하게는 3 nm 이하의 범위인 것을 특징으로 하는 기록가능한 자기부재.
  4. 상기 청구항 중 어느 한 항에 있어서, 상기 중심층(13, 53, 100)은 상기 스택 내에 평면 자기 이방성을 제공하는 금속 또는 금속 합금으로, 특히, Co, Ni, Fe, CoxFey, NixFey, CoxNiy 인 것을 특징으로 하는 기록가능한 자기부재.
  5. 상기 청구항 중 어느 한 항에 있어서, 적어도 하나의 외부층은 전기전도성이고, Pt, W, Ir, Ru, Pd, Cu, Au, Ag, Bi 와 같은 금속, 또는 이들 금속의 합금, 또는 사실상 고 도핑 반도체 재료로 제조되는 것을 특징으로 하는 기록가능한 자기부재.
  6. 제 5항에 있어서, 상기 전기 전도성 외부층의 두께 범위는, 0.5　nm 내지 100　nm, 및 좀 더 상세하게는, 1　nm 내지 10　nm, 및 바람직하게는, 5　nm 이하인 것을 특징으로 하는 기록가능한 자개부재.
  7. 제 5항 또는 6항에 있어서, 상기 두 개의 외부층은 전기전도성이며, 상기 비-금속 합금 또는 재료와는 상이한 두 개의 재료로 제조되는 것을 특징으로 하는 기록가능한 자기부재.
  8. 제 1항 내지 6항 중 어느 한 항에 있어서, 상기 제1 외부층은 전기적으로 비전도성이고, 특히 SiOx, AlOx, MgOx, TiOx, TaOx, ZnO, HfOx과 같은 유전 산화물, 또는 SiNx, Bnx 과 같은 유전 질화물인 것을 특징으로 하는 기록가능한 자기부재.
  9. 제 1항 내지 6항 중 어느 한 항에 있어서, 상기 제1 외부층은 Si, Ge, or GaAs 와 같은 반도체로, 내재적이거나 가볍게 도핑되어, 0.1　W.cm 및 바랍직하게는, 1　W.cm를 초과하는 저항(resistivity)를 제공하는 것을 특징으로 하는 기록가능한 자기부재.
  10. 제 8항 또는 9항에 있어서, 상기 유전적 비-전도성 제1 외부층의 두께 범위는 0.5 nm 내지 200 nm, 및 좀 더 상세하게는, 0.5 nm 내지 100 nm, 및 바람직하게는, 3 nm 미만인 것을 특징으로 하는 기록가능한 자기부재.
  11. 상기 청구항 중 어느 한 항에 있어서, 상기 기록 전류의 전류 밀도의 범위는, 104　A/cm2 내지 109　A/cm2, 및, 바람직하게는, 105　A/cm2 to 108　A/cm2 인 것을 특징으로 하는 기록가능한 자기부재.
  12. 상기 청구항 중 어느 한 항에 있어서, 상기 제1 외부층(52)은 자기 재료로 제조된 독출층(58), 및 독출 전극(59)에 의해 덮혀 있는 것을 특징으로 하는 기록가능한 자기부재.
  13. 제 12항 중 어느 한 항에 있어서, 상기 제1 외부층(52)은 비-자기성 금속으로 제조되므로, 상기 중심층(53), 상기 독출층(58) 및 상기 전극(59)과 협력하여 스핀 밸브를 형성하고, 및 상기 제1 외부층(52)의 두께의 범위는 0.5 nm 내지 10 nm, 및 바람직하게는, 0.5 nm 내지 5 nm인 것을 특징으로 하는 기록가능한 자기부재.
  14. 제 12항에 있어서, 상기 제1 외부층(52)은 전기적으로 비전도성이므로, 상기 중심층(53), 상기 독출층(58), 상기 독출 전극(59)과 협력하여 자기 터널 접합을 형성하며, 및 상기 제1 외부층(12, 52, 101)의 두께 범위는 0.5 nm 내지 5 nm, 및 바람직하게는, 3 nm 미만인 것을 특징으로 하는 기록가능한 자기부재.
  15. 상기 청구항 중 어느 한 항에 있어서, 적어도 상기 제1 외부층(54, 102) 및 상기 중심층(53, 100)은 스터드(stud)를 형성하는 것을 특징으로 하는 기록가능한 자기부재.
  16. 제 15항에 있어서, 상기 제2 외부층(54, 102)은 상기 스터드의 일부를 형성하는 추가 두께의 영역(54', 102')를 포함하는 것을 특징으로 하는 기록가능한 자기부재.
  17. 제 15항 또는 16항에 의한 스터드를 복수 개 포함하며, 상기 제2 외부층은 상기 스터드에 공통인 트랙(54, 102)을 포함하는 것을 특징으로 하는 기록가능한 자기부재.
  18. 제 16항에 있어서, 상기 제1 외부층(52, 101), 상기 중심층(53, 100), 및 상기 제2 외부층을 구성하는 추가 두께 영역(54', 102')이 스터드를 포함하며, 상기 스터드 복수 개와 함께 상기 스터드의 상기 제2 외부층(54', 102')과의 경계에 형성된(bordering) 전기 전도성 트랙(54, 102)을 포함함으로써 상기 스터드 각각의 상기 제2 외부층(54', 102') 및 상기 중심층(53, 100)을 통과하도록 상기 전류를 주입하되, 상기 제2 외부층들은 전기 전도성 재질로 구성되나, 상기 전기 전도성 트랙(54, 102)과 상이한 재료로 구성되는 것을 특징으로 하는 기록가능한 자기부재.
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