JP4500257B2 - スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ - Google Patents

Description

本発明は、新規なトランジスタに関し、より詳細には、スピン依存伝達特性を有するトランジスタと、それを用いた不揮発性記憶回路（不揮発性メモリ）に関する。

近年の高度情報化社会の発展は目覚しく、特に最近では“モバイル機器”を媒介として急速に展開してきている。“モバイル機器”という大きな需要は今後の半導体産業の要になりうると認識されているが、この対応には半導体集積回路の高速化・低消費電力化・大容量化といった従来通りの高性能化に加え、情報の不揮発といった新たな要求に応じる必要が生じる。このような要求に対して、不揮発高密度記録として優れた強磁性体ストレージ技術と半導体集積エレクトロニクス技術とを融合させた新しいメモリデバイスが注目を集めている（例えば、非特許文献１参照）。このデバイスは磁気ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、「ＭＲＡＭ」と称する。）と呼ばれ、薄い絶縁性のトンネル障壁を強磁性電極で挟み込んだ構造を持つ強磁性トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；以下「ＭＴＪ」と称する）をその記憶素子として用いる。
ＭＴＪでは強磁性電極間の相対的な磁化の方向によってトンネル抵抗が異なるトンネル磁気抵抗（ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ；以下「ＴＭＲ」と称する）効果を有することから、これを用いれば強磁性体の磁化状態を電気的に検出することが可能となる。したがって、ＭＴＪの存在によって強磁性体による情報の不揮発ストレージ技術を半導体集積エレクトロニクスに理想的に取り込むことが可能となる。
以下、図８を参照して従来技術の一例について説明する。図８に示すように、ＭＲＡＭのメモリセル１００では、１ビットのメモリセルを１つのＭＴＪ１０１と１つのＭＯＳトランジスタ１０３とにより構成する方法が主に用いられる。ＭＴＪ１０１は、第１の強磁性電極１０５と、第２の強磁性電極１０７と、両者の間に設けられた絶縁体により形成されたトンネル障壁１０８とからなるトンネル接合である。
ＭＯＳトランジスタ１０３のソース（Ｓ）を接地（ＧＮＤ）し、ドレイン（Ｄ）をＭＴＪ１０１の一方の強磁性電極１０７にプラグＰＬなどを用いて接続する。ＭＴＪ１０１の他方の強磁性電極１０５はビット線ＢＬに接続し、書き換え用のワード線１１１は、ＭＴＪ１０１の直上または直下でＭＴＪ１０１及び他の配線と、絶縁膜１１５により電気的に絶縁した状態でビット線ＢＬと交差するように配置する。読み出し用ワード線ＷＬはＭＯＳトランジスタ１０３のゲート電極Ｇに接続する。
強磁性体では、磁化の方向を不揮発に保持することができるので、ＭＴＪでは強磁性電極間の相対的な磁化状態を平行磁化または反平行磁化とすることによって、２値の情報を不揮発に記憶することができる。また、ＭＴＪではＴＭＲ効果のため２つの強磁性電極間における相対的な磁化状態でトンネル抵抗が異なる。よって、平行磁化、反平行磁化といった磁化状態に対応したトンネル抵抗を用いればＭＴＪ内の磁化状態を電気的に検出することができる。
情報の書き換えは、ＭＴＪ１０１における２つの強磁性電極１０５、１０７の保持力を変えておくか、一方の強磁性電極の磁化方向を固定しておき、保持力の小さな強磁性電極または磁化方向の固定されていない強磁性電極を磁化反転させることによって行なう。以下、磁化反転を行う強磁性をフリー層、磁化反転を行わない強磁性体をピン層と呼ぶ。具体的には、選択メモリセル上で交差するビット線ＢＬと書き換え用ワード線１１１とのそれぞれに電流を流し、それぞれの電流によって誘起される磁界の合成磁界によって選択されたメモリセル１００内のＭＴＪ１０１の磁化状態のみを平行磁化または反平行磁化に変化させる。この際、選択したメモリセルと同一のビット線ＢＬまたは書き換え用ワード線１１１を有する非選択メモリセルが磁化反転しないように、一方の配線のみからの磁界では非選択メモリセルのＭＴＪ１０１が磁化反転をしないようにそれぞれの配線に流す電流値を設定しておく。
情報の読み出しは、選択セルに接続された読み出し用のワード線ＷＬに電圧を印加してＭＯＳトランジスタ１０３を導通させてから、ビット線ＢＬを介して読み出し用の駆動電流をＭＴＪ１０１に流す。ＭＴＪ１０１では、ＴＭＲ効果によって平行磁化または反平行磁化の磁化状態によってトンネル抵抗が異なるため、読み出し用の駆動電流によるＭＴＪ１０１における電圧降下（以下、「出力電圧」と呼ぶ）を検出すれば磁化状態を判定することができる。上記技術に関連する文献例を以下に挙げる。
１）Ｋ．Ｉｎｏｍａｔａ，“Ｐｒｅｓｅｎｔ ａｎｄ ｆｕｔｕｒｅ ｏｆ ｍａｇｎｅｔｉｃ ＲＡＭ ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｖｏｌ．Ｅ８４−Ｃ，ｐｐ７４０−７４６，２００１．
２）Ｈ．Ｏｈｎｏ，Ｄ．Ｃｈｉｂａ，Ｆ．Ｍａｔｓｕｋｕｒａ，Ｔ．Ｏｍｉｙａ，Ｅ．Ａｂｅ，Ｔ．Ｄｉｅｔｌ，Ｙ．Ｏｈｎｏ ａｎｄ Ｋ．Ｏｔａｎｉ，“Ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ｃｏｎｔｒｏｌ ｏｆ ｆｅｒｒｏｍａｇｎｅｔｉｓｍ”，Ｎａｔｕｒｅ ４０８（２０００）９４４．（後述）
３）Ｄ．Ｃｈｉｂａ，Ｍ．Ｙａｍａｎｏｕｃｈｉ，Ｆ．Ｍａｔｓｕｋｕｒａ ａｎｄ Ｈ．Ｏｈｎｏ，“Ｍａｇｎｅｔｉｃ ｍａｎｉｐｕｌａｔｉｏｎ ｏｆ ｍａｇｎｅｔｉｚａｔｉｏｎ ｒｅｖｅｒｓａｌ ｉｎ ａ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ”，Ｓｃｉｅｎｃｅ ３０１（２００３）９４３．（後述）

（１）情報の読み出し
ＭＲＡＭの情報（データ）の読み出しにおける課題はＭＴＪに関するものが重要である。ＭＴＪは、トンネル障壁を介して相対する強磁性電極の磁化状態が平行磁化であるか反平行磁化であるかに対応して２値の抵抗値をとる。この２値のデータのいずれのデータが記憶されているかを駆動電流で高感度に検出するためには、ＭＴＪ自身のインピーダンス（接合抵抗）を調節して出力電圧の大きさを最適化する必要がある。
さらに、情報の記憶内容を正確に読み出すために、平行磁化と反平行磁化との２つの磁化状態間における出力信号の比を大きくする必要がある。このためには、ＴＭＲ比と呼ばれるＭＴＪが平行磁化を持つ場合と反平行磁化を持つ場合とのそれぞれにおけるＴＭＲの変化率を大きくする必要がある。ＴＭＲ比は、強磁性電極のスピン分極率Ｐに依存する。ＴＭＲ比を大きくとるためには、Ｐの値が大きな強磁性体を強磁性電極に用いることなどが必要である。
また、ＭＴＪにおけるＴＭＲ比は、ＭＴＪに加わる電圧に強く依存し、この電圧とともに急激に減少する。高速に情報の読出しを行なうために大きな駆動電流をＭＴＪに流すと、ＭＴＪにおける電圧降下が大きくなり、ＴＭＲ比が減少する。従って、ＴＭＲ比は、高速性とのトレードオフになる。そこで、ＭＴＪにおける大きな電圧降下が生じてもＴＭＲ比が減少しないように、ＴＭＲ比の耐バイアスが必要になる。
従って、ＭＲＡＭに用いる記憶素子としては、平行磁化および反平行磁化といった磁化状態に大きく依存する出力を生じ、少なくとも平行磁化または反平行磁化のいずれかの場合では、十分な大きさの出力を生じ、さらにこの出力がデバイスに印加されるバイアスに依存しないことが望ましい。
（２）情報の書き換え
ＭＲＡＭでは、ビット線及びワード線の電流によって誘起される磁場を用いてＭＴＪの磁化状態を変化させ情報の書き換えを行う。ＭＲＡＭにおいても、通常の半導体集積メモリと同様にデバイスの微細化によって高密度集積化及び高性能化を実現することができるが、ＭＴＪを微細化すると強磁性電極の反磁界が大きくなり、磁化反転に必要な磁場強度が大きくなる。従って、書き換えに必要な電流が増大する。この電流増大はかなり大きく、配線を微細化していくと実現可能な程度でアスペクト比を増加しても配線の信頼性を確保できなくなる程度に及ぶ。強磁性体の保磁力を小さくすると、書き換えに必要な磁場の強度は減少するが、誤書き込みなどの致命的な問題が発生する。
従って、記憶素子に用いる強磁性体の保磁力を下げることなく、低い電流値で発生する磁場で容易に磁化情報の書き換えが可能な方法が必要となる。
（３）高密度集積化
ＭＲＡＭは、構造がシンプルで、またＭＴＪはナノスケールのサイズまで微細化できることから、高密度集積化に適したメモリである。数ギガビット以上の高集積度を実現しようとすると、ＭＯＳトランジスタのチャネル長は０．１μｍ程度以下となることが予想されるが、このような微細なトランジスタに合わせて微細なＭＴＪを集積化しようとしても、コンタクト、多層配線がセル面積を占有するようになり、両者を高密度に集積することが難しくなる。
従って、高相度集積化に適したより簡単な構造を有するメモリセルが望まれる。
本発明は、トランジスタ内部に含まれる強磁性体の磁化状態で出力特性を制御できる新しいトランジスタを提供することを目的とする。加えて、このトランジスタ単体で１ビットのメモリセルを構成することにより大容量の高性能不揮発性メモリを提供することを目的とする。
本発明の第１の観点によれば、伝導キャリアを注入する強磁性体からなるソース（強磁性ソース）と、該強磁性ソースから注入された伝導キャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられた強磁性体からなるトンネル障壁（強磁性トンネル障壁）と、前記強磁性トンネル障壁に対して形成され、該強磁性トンネル障壁に電界を印加することにより前記強磁性ソースから前記ドレインへのキャリアの伝導を制御するゲート電極とを有し、前記伝導キャリアが電子の場合には強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記伝導キャリアが正孔の場合には強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂していることを特徴とするトランジスタが提供される。
前記強磁性トンネル障壁は、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の方向が同方向（平行磁化）である場合または前記強磁性ソースの多数スピンの向きと、前記強磁性トンネル障壁におけるスピン分裂したエネルギーバンド端にけるスピンの向きとが平行である場合、前記ゲート電極に対して印加する電圧（ゲート電圧）により、前記強磁性ソースの多数スピンが伝導キャリアとして前記強磁性トンネル障壁を透過するトンネル確率を制御できることが好ましい。例えば、前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化の場合に、ゲート電圧を前記強磁性トンネル障壁に対して印加することにより、実効的なトンネル障壁の厚さを減少させ、前記強磁性ソースの前記多数スピンが前記強磁性トンネル障壁をトンネルすることに基づく電流が生じる程度の厚さを有する。
一方、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが互いに反対方向（反平行磁化）である場合または前記強磁性ソースの多数スピンの向き前記強磁性トンネル障壁におけるスピン分裂したエネルギーバンド端にけるスピンの向きが反平行である場合、前記強磁性ソースにおける多数スピンに対する前記強磁性トンネル障壁のバリア高さが前記エネルギーバンド端におけるスピン分裂の幅だけ高くなることにより、平行磁化の場合に比べて前記強磁性ソースと前記ドレインとの間に生じるトンネル電流が小さくなる。従って、このトランジスタでは、同一バイアス下であっても、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向によって相互（伝達）コンダクタンスが変化する。
マトリックス状に配置された上記トランジスタと、前記強磁性ソースをそれぞれ接地する第１の配線と、列方向に並ぶ前記トランジスタの前記ゲート電極を共通に接続する複数本のワード線と、行方向に並ぶ前記トランジスタの前記ドレインを共通に接続する複数本のビット線とを有する記憶回路が提供される。
さらに、前記トランジスタ上で互いに電気的に絶縁された状態で交差する第１の別配線及び第２の別配線とを設けることができる。また、前記第１の別配線および前記第２の別配線、又は、前記第１の別配線又は前記第２の別配線のいずれか一方に代えて、前記ワード線および前記ビット線、又は、前記ワード線又は前記ビット線のいずれか一方を用いることもできる。
上記記憶回路において、前記第１の別配線及び第２の別配線、又はこれらを置き換えた前記ワード線及び前記ビット線、又は前記第１の別配線又は第２の別配線のいずれか一方を置き換えた前記ワード線又は前記ビット線及びこれらに置き換えられなかった方の前記第１の別配線又は前記第２の別配線に電流を流すことにより誘起される磁場により、前記強磁性ソース又は強磁性トンネル障壁の磁化を反転させ、前記強磁性ソースと前記強磁性トンネル障壁との間の相対的な磁化状態を変化させることにより磁化の方向として記憶される情報の書き換えを行うことが可能である。
前記ワード線に対して第１のバイアスを加え、前記第１の配線と前記ビット線との間に第２のバイアスを加えた場合の前記トランジスタの出力特性に基づき情報の読み出しを行なうことができる。
また、前記記憶回路の前記ビット線の一端のそれぞれに形成される出力端子と、該ビット線のそれぞれから分岐し負荷を介して電源に接続する第２の配線とを有する記憶回路が提供される。この場合では、前記ワード線に対して第１のバイアスを印加した場合において、前記電源と前記第１の配線との間に生じる前記負荷と前記トランジスタを介する電流による前記負荷の電圧降下に基づく出力電圧により、情報の読み出しを行うことができる。
上記回路を用いれば、高密度に集積化が可能で、トランジスタ内の磁化状態に応じた出力電圧を負荷と電源により設計可能な不揮発性記憶回路が提供できる。
以上、本発明の第１の観点による前記トランジスタでは、強磁性トンネル障壁におけるスピン選択率が大きいため、平行磁化と反平行磁化における電流の変化率を大きくできる。また、１つの前記トランジスタ自身が不揮発性メモリセルとして働く。したがって、前記トランジスタを用いた記憶回路によれば、上記データの読み出しおよび上記高密度集積化に対する課題を解決することができる。
本発明の第２の観点によれば、強磁性半導体層と該強磁性半導体層へ、キャリアを注入するソースと、該強磁性半導体層に注入されたキャリアを受けるドレインと、前記ソースから前記ドレインへのキャリアの伝導を制御する電圧を印加するゲート電極とを有することを特徴とするトランジスタが提供される。このトランジスタでは、前記ソースまたは前記ドレインのいずれか一方が前記半導体層に接合する非磁性体からなるトンネル障壁（以下、「非磁性トンネル障壁」と称する）と該非磁性トンネル障壁に接合する強磁性体からなる電極（以下、「強磁性電極」と称する）とを含んで構成される強磁性ソースまたは強磁性ドレインであることを特徴とする。前記ソースが前記強磁性ソースである場合では、前記ドレインは前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性体からなる電極（以下、「非磁性電極」と称する）とを含んで構成される非磁性ドレインとする。また、前記ドレインが前記強磁性ドレインである場合に、前記ソースが前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性電極とを含んで構成される非磁性ソースとする。さらに、前記ソースおよび前記ドレインの両方が前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する強磁性電極とを含んで構成される強磁性ソースおよび強磁性ドレインであってもよい。強磁性ソースと強磁性ドレインは前記強磁性半導体層に接合した強磁性体からなるトンネル障壁（以下、「強磁性トンネル障壁」と称する）と該強磁性トンネル障壁に接合する非磁性電極から構成されても良い。前記キャリアが電子の場合では、前記強磁性トンネル障壁または非磁性トンネル障壁によるエネルギー障壁は少なくとも伝導バンド側に生じ、前記キャリアが正孔の場合では前記エネルギー障壁は少なくとも価電子バンド側に生じるようにする。
マトリックス状に配置された複数の上記トランジスタと、列方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のワード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線とを有する記憶回路が提供される。
前記ビット線と前記接地線とに、前記強磁性半導体層中が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第１の状態になる程度の第１の電圧を印加し、前記第１の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ワード線に流し、前記第１の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第２の電圧を印加して前記強磁性半導体層を保持力の大きな強磁性状態にすることによって前記ワード線と前記ビット線とにより選択されるトランジスタの情報を書き換えることができる。
また、前記ビット線と前記接地線とに前記強磁性半導体層が消磁状態になる程度の電圧を印加し、前記強磁性半導体層を磁化できる程度の磁場を誘起する電流を前記ワード線に流することにより初期磁化特性を利用して情報を書き換えることもできる。
前記接地線を基準として、前記ビット線と、前記ワード線と、に対して、それぞれ所定の電圧を印加した場合の、前記ビット線と前記接地線との間に流れる電流の大きさに基づき、前記ワード線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことができる。
また、マトリックス状に配置された上記の複数のトランジスタと、行方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する接地用の複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のワード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線とを有する記憶回路が提供される。この回路では、前記ビット線と前記接地線とに、前記強磁性半導体層が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第１の状態になる程度の第１の電圧を印加し、前記第１の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を複数の前記ワード線に同時に流し、前記第１の電圧を切るか、又は前記チャネルを強磁性に戻す程度の第２の電圧にすることにより前記強磁性半導体層を保持力の大きな強磁性状態にすることによって、前記ビット線と前記接地線とに接続されるトランジスタ群の情報を一括して書き換えることができる。本発明の第２の観点による前記トランジスタを用いた前記記憶回路の特徴を以下に述べる。
１）情報の書き込み
強磁性半導体では、電界を印加することによって強磁性半導体層のキャリア数を減少させれば、強磁性から常磁性に磁性を変化させることが可能である。これは電界効果磁性制御と呼ばれている。（非特許文献２、３参照）本発明の第２の観点による前記トランジスタを用いたメモリセルでは、ソースおよびドレインに電圧を印加してチャネル領域の強磁性半導体層を強磁性から常磁性（または十分に保磁力の小さな状態）に変化させ、この状態を保ったままで磁化反転を行う。従って、強磁性状態の保磁力より十分小さな磁場で書き込みが可能となる。また、ソースとドレインにバイアスを印加して強磁性半導体のキャリア数を減少させれば、強磁性状態を消磁することもできる。バイアスを切った後で、消磁された強磁性半導体に磁場を印加すると、強磁性半導体は初期磁化に従って磁化されるため、強磁性状態における保磁力よりも小さな磁場で磁化情報を書き換えることができる。
２）情報の読み出し
本発明の第２の観点による前記トランジスタでは、チャネルに用いる強磁性半導体層と強磁性ソース（又は強磁性半導体層と強磁性ドレイン）との間のトンネル磁気抵抗（ＴＭＲ）効果に類似の伝導現象によって磁化状態を読み出す。ソースとドレインとの間に印加したバイアスは、ソース接合とドレイン接合とで分圧する。従って、本発明によるデバイスでは、平行磁化と反平行磁化とにおける出力信号（ドレイン電流）の比は、通常のＭＴＪより弱いバイアス依存性を有する。本デバイスではＭＴＪより大きな読み出し用のバイアス印加することが可能となる。特に、ソースを強磁性体とした場合にはこのバイアス依存性は顕著に弱められる。
３）高密度集積化
本発明の第２の観点による前記トランジスタでは、１つの前記トランジスタで１ビットのメモリセルを構成する。従って、配線に関しても非常に単純な構成にすることができる。したがって、微細化に適したレイアウトを容易に構成することができる。
また、従来の構成によるＭＲＡＭのメモリセルでは、１ＭＴＪ、１トランジスタ、４配線（図７参照）の構成であり、ＭＴＪおよび書込み用ワード線の存在によってソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であったが、本発明のメモリセルでは、隣り合ったセル同士でソースを共有するセル構造も可能となる。

図１は、本発明の第１の実施の形態によるトランジスタの概略構成を示す断面図である。
図２（ａ）は、強磁性ソースが強磁性金属の場合の、図１の構造におけるエネルギーバンド図である。図２（ｂ）は、強磁性ソースがｎ型強磁性半導体の場合のエネルギーバンド図である。図２（ｃ）は、強磁性ソースがｐ型強磁性半導体の場合のエネルギーバンド図である。
図３（ａ）から図３（ｃ）までは、本実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図３（ａ）は、ゲート電圧を印加しない場合、図３（ｂ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性トンネル障壁とが平行磁化の場合、図３（ｃ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性トンネル障壁とが反平行磁化の場合のエネルギーバンド構造を示す図である。
図４は、図１、図２に示すトランジスタの出力特性を示す図である。
図５は、本発明の第２の実施の形態によるトランジスタの断面構造例を示す図である。
図６は、本発明の第４の実施の形態によるトランジスタの構造断面例を示す図である。
図７（ａ）、（ｂ）は、本発明の第５及び第６の実施の形態による記憶回路であって、本発明の第１から第４までの各実施の形態によるトランジスタのいずれかを用いた記憶回路の構成例を示す図である。図７（ｃ）は、図７（ｂ）に示した記憶回路の出力特性を示す図である。
図８は、ＭＴＪを用いた一般的なＭＲＡＭのメモリセルの断面図である。
図９は、共通の強磁性ソースを有するメモリセルの断面構造例を示す図である。
図１０は、本発明の第４の実施の形態によるトランジスタを用いたメモリセルの断面構造例を示す図である。
図１１（ａ）は、本発明の第７の実施の形態による強磁性半導体層をチャネル領域に用いたＭＩＳＦＥＴの構造を示す図である。図１１（ｂ）から（ｄ）までは、本発明の第７の実施の形態によるＭＩＳＦＥＴの熱平衡時におけるチャネル領域近傍のバンド構造例を示す図である。
図１２は、本発明の第８の実施の形態による強磁性半導体層をチャネル領域に用いたＭＩＳＦＥＴのデバイス構造を示す図である。
図１３は、本発明の第９の実施の形態による、強磁性半導体層チャネル領域に用いたＭＩＳＦＥＴの構造を示す図である。
図１４は、 本発明の第１０〜１３までの実施の形態によるＭＩＳＦＥＴのデバイス構造を示す図である。
図１５（ａ）から図１５（ｃ）までは、本発明の第７の実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図１５（ａ）は、ゲート電圧を印加しない場合、図１５（ｂ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが平行磁化の場合、図１５（ｃ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが反平行磁化の場合のエネルギーバンド構造を示す図である。
図１６（ａ）から図１６（ｃ）までは、本発明の第９の実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図１６（ａ）は、ゲート電圧を印加しない場合、図１６（ｂ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが平行磁化の場合、図１６（ｃ）は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが反平行磁化の場合のエネルギーバンド構造を示す図である。
図１７は、本発明の第１４の実施の形態によるＭＩＳＦＥＴであって、ヨーク構造を用いたゲート電極とワード線との複合構造を示す図である。
図１８は、本発明の第７から第１４までの実施の形態によるＭＩＳＦＥＴを用いた不揮発性メモリのセル構成例を示す図である。 図１８（ａ）は、本発明の第１５の実施の形態によるメモリ構成例を示す図であり、図１８（ｂ）は、本発明の第１６の実施の形態によるメモリ構成例を示す図である。
図１９は、強磁性半導体層の電界効果磁性制御を利用したメモリセルの書き換え動作の原理を磁化曲線上において説明した図である。
図２０は、強磁性半導体層の初期磁化特性を利用したメモリセルの書き換え動作の原理を磁化曲線上において説明した図である。
図２１（ａ）は、本発明の第１７の実施の形態によるメモリ構成例を示す図であり、図２１（ｂ）は、本発明の第１８の実施の形態によるメモリ構成例を示す図である。

本発明の第１の観点に係るトランジスタは、強磁性ソースと強磁性トンネル障壁との接合によるスピン依存トンネル効果を利用した新しいトランジスタである。より詳細には、絶縁性の強磁性トンネル障壁を強磁性ソースとドレインとで挟み込んだトンネル接合と、この強磁性トンネル障壁に対して形成され強磁性トンネル障壁に電界を印加することのできるゲート電極とを含んで構成されるトランジスタである。
尚、「スピン」という用語は、通常、スピン角運動量に対して用いられるが、以下では特定のスピンの向きを有するキャリアの意味でも用いることもある。また、強磁性トンネル障壁の磁化の方向はエネルギーバンド端におけるスピンバンドのスピンの向きによって決まるとする（例えば伝導帯のバンド端がスピン分裂している場合には強磁性トンネル障壁のエネルギーバンド端におけるスピンバンドのスピンの向きと反対の方向が磁化の向きとなる。）。
強磁性トンネル障壁のバンド端では、アップスピンバンドとダウンスピンバンドとがスピン分裂しているため、強磁性ソースから見たトンネル障壁のバリア高さはアップスピンとダウンスピンとで異なる。従って、強磁性トンネル障壁のトンネル確率は強磁性ソースにおけるキャリアのスピンの向きに依存する。ゲート電圧を強磁性トンネル障壁に対して印加して強磁性トンネル障壁のポテンシャル形状を変化させることにより、トンネル確率を変化させて強磁性ソースとドレインとの間に生じるトンネル電流を制御する。このためトンネル電流の大きさは強磁性ソースにおける多数スピンのスピンの向きに対する強磁性トンネル障壁のエネルギーバンド端におけるスピンバンドのスピンの向きに依存する。すなわち、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向に依存する。
強磁性ソースにおける多数スピンのスピンの向きと強磁性トンネル障壁のエネルギーバンド端におけるスピンバンドのスピンの向きとが一致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。平行磁化の場合では、強磁性ソースの多数スピンから見た強磁性トンネル障壁のバリア高さは低く、ゲート電圧によって容易にドレイン電流を得ることができる。これに対して、反平行磁化の場合では強磁性ソースの多数スピンから見た強磁性トンネル障壁のバリア高さは高く、平行磁化の場合と同一のバイアスを印加してもドレイン電流は平行磁化の場合に比べて小さくなる。従って、上記トランジスタは、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向によって相互（伝達）コンダクタンスが異なる。
上記トランジスタは、磁場などによって強磁性ソースと強磁性トンネル障壁の相対的な磁化の向きを変化させることによって情報を記憶し、トランジスタの伝達特性からトランジスタ内に記憶された情報を電気的に読み出すことができる。従って、１つの上記トランジスタのみで１ビットの不揮発性のメモリセルを構成することができる。
上記考察に基づいて、以下に本発明の実施の形態について、図面を参照して説明する。まず、本発明の第１の実施の形態によるトランジスタについて図面を参照して説明する。
図１は、本発明の第１の実施の形態によるトランジスタの断面構造例を示す図である。図１に示すように、本実施の形態によるトランジスタ１は、強磁性ソース３と強磁性トンネル障壁７とドレイン５との接合を有するトンネル接合構造体と、強磁性トンネル障壁７に対して形成されたゲート絶縁膜１１とゲート電極１５とを有し、上記強磁性トンネル障壁７に対して電界を印加できる制御電極構造体とを含んで構成され、全体としてトランジスタ１を形成する。
強磁性ソースには、Ｎｉ、Ｃｏ、Ｆｅ、パーマロイなどの強磁性金属やＧａＭｎＡｓや磁性元素を含む半導体などの電気伝導性の強磁性半導体が用いられる。強磁性トンネル障壁にはＥｕＳなどの絶縁性の強磁性半導体やガーネットなどの強磁性絶縁体が用いられる。また、磁性元素を含む半導体で、絶縁性を示す強磁性半導体を強磁性トンネル障壁に用いても良い。ドレインにはＡｌ、Ａｕ、非磁性シリサイドなどの非磁性金属やドープしたＳｉ、ＧａＡｓなどの電気伝導性の非磁性半導体が用いられる。但し、強磁性半導体と非磁性半導体を、それぞれ強磁性ソースとドレインとに用いる場合では両者を同一の伝導型にする必要がある。
伝導キャリアは、強磁性ソースに強磁性金属又はｎ型強磁性半導体を用いた場合では電子となり、強磁性トンネル障壁は伝導帯の底がスピン分裂している必要がある。また、強磁性ソースとしてｐ型強磁性半導体を用いた場合は、伝導キャリアは正孔となり、強磁性トンネル障壁における価電子帯の頂上がスピン分裂している必要がある。
図２（ａ）は、図１に示すトランジスタの強磁性ソースとドレインとを、それぞれ強磁性金属と非磁性金属とで構成した場合のエネルギーバンド構造の例を示す図である。強磁性ソース３とドレイン５における実線と強磁性トンネル障壁７における破線とは、フェルミエネルギーＥ_ｆを示す。また、強磁性トンネル障壁７の伝導帯底にある近接した２本の実線２１、２５は、それぞれアップスピンバンドとダウンスピンバンドのバンド端を表す。
図中に示した上向きと下向きの矢印はアップスピンとダウンスピンを表す。強磁性ソースのフェルミエネルギーＥ_ｆ上に示した矢印は、多数スピンの向きを表し、少数スピンの表示は省略している。また同様に、上向きと下向きの矢印を用いて強磁性トンネル障壁７におけるアップスピンバンド端２１とダウンスピンバンド端２５を表す。ドレイン５では、フェルミエネルギーＥ_ｆ上に示した上向き及び下向きの２つ並べられた矢印を用いて非磁性体であることを表す（上記各領域における上向きと下向きの矢印に関しては、以下の図でも同様の意味で用いる。）。
Δは、強磁性トンネル障壁７におけるアップスピンバンド２１とダウンスピンバンド２５とのスピン分裂幅を表す。強磁性ソース３に対する強磁性トンネル障壁７のバリア高さは、アップスピンとダウンスピンとで異なるが、低い方のバリア高さをφとする。すなわち、強磁性ソース３のフェルミエネルギーＥ_ｆと強磁性トンネル障壁７の伝導帯における最も低いエネルギーを有するスピンバンドの底のエネルギーとの差をφとする。
図２（ｂ）は、図１に示すトランジスタの強磁性ソース３とドレイン５を、それぞれｎ型強磁性半導体およびｎ型非磁性半導体により構成した場合のエネルギーバンド構造を示す図である。強磁性ソース３ａとドレイン５ａにおける実線Ｅ_ｃは、伝導帯底のエネルギーを表す。また、強磁性ソース３ａ、ドレイン５ａ及び強磁性トンネル障壁７ａにおける破線は、フェルミエネルギーＥ_ｆを表す。
図２（ａ）の場合と同様に、Δは強磁性トンネル障壁におけるアップスピンバンド２１ａとダウンスピンバンド２５ａとのスピン分裂幅を表し、ソース電極３ａの伝導帯底と強磁性トンネル障壁７ａの伝導帯における最も低いエネルギーを有するスピンバンド底のエネルギーとの差をφとする。図２（ｂ）では、非縮退の強磁性半導体と非磁性半導体とを用いた場合を示しているが、縮退した強磁性半導体と非磁性半導体を用いてそれぞれ強磁性ソース３ａとドレイン５ａを構成することもできる。
図２（ｃ）は、図１に示すトランジスタの強磁性ソース３とドレイン５とを、それぞれ、ｐ型強磁性半導体とｐ型非磁性半導体とで構成した場合のエネルギーバンド構造を示す図である。強磁性ソース３ｂとドレイン５ｂにおける実線Ｅ_ｖは、価電子帯頂上のエネルギーを表す。また、強磁性ソース３ｂ、ドレイン５ｂと強磁性トンネル障壁７ｂにおける破線は、フェルミエネルギーを表す。強磁性トンネル障壁７ｂの価電子帯頂上に存在する近接した２本の実線は、アップスピンバンド２１ｂとダウンスピンバンド２５ｂのバンド端を表す。Δは、強磁性トンネル障壁７ｂにおけるアップスピンバンド２５ｂとダウンスピンバンド２１ｂとのスピン分裂幅を表し、強磁性ソース５ｂの価電子帯頂上と強磁性トンネル障壁７ｂの価電子帯における最も高いエネルギーを有するスピンバンド頂上のエネルギーとの差をφとする。図２（ｃ）においては、非縮退の強磁性半導体と非磁性半導体を用いた場合を示しているが、縮退した強磁性半導体と非磁性半導体を用いてそれぞれ強磁性ソース３ｂとドレイン５ｂとを構成することもできる。
図１において、強磁性ソース３における多数スピンの向きと強磁性トンネル障壁７のバンド端となるスピンバンドのスピンの向きとが一致する場合が平行磁化となる。また、反平行磁化は、これらスピンの向きが互いに反対方向である場合となる。強磁性ソースの多数スピンに対する強磁性トンネル障壁のバリア厚さは、平行磁化の場合ではφ、反平行磁化の場合ではφ＋Δとなる。従って、強磁性ソース３に対するトンネル障壁７の相対的な磁化の向きを、例えば磁場を印加することにより平行磁化から反平行磁化に変化させることで、強磁性ソースの多数スピンの感じるバリア高さをφからφ＋Δに増加させることができる。
ゲート絶縁膜１１の厚さは、ゲート電極に印加した電圧によって強磁性トンネル障壁のポテンシャル形状を変化できる程度の薄さであって、ゲート電圧印加時にゲート電極１５と強磁性ソース３又はドレイン５との間にリーク電流（トンネル電流など）がほとんど生じない程度の厚さを有していることが好ましい。
強磁性トンネル障壁の膜厚は、強磁性体ソースと強磁性体トンネル障壁が平行磁化を持つ場合に、強磁性ソース３とドレイン５間のバイアスＶ_ＤＳのみの印加時には、ソースからドレインにダイレクトトンネルやＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング（以下、「ＦＮトンネル」と称する。）などのトンネル効果による電流がほとんど生じない程度の厚さに設定しておき、Ｖ_ＤＳの印加によって生じる強磁性トンネル障壁７のバンド端におけるのポテンシャル形状を、ゲート電極１５と強磁性ソース電極３との間のバイアスＶ_ＧＳの印加により、変形させることによってトンネル電流が生じるようにする。
以下、図２（ａ）に示した強磁性金属を強磁性ソースに用い、伝導キャリアが電子である場合を例に、図３を参照して本実施の形態によるトランジスタ１の動作を詳細に説明する。強磁性ソース３と強磁性トンネル障壁７とが平行磁化である場合では、強磁性ソース３の多数スピンと平行なスピンのスピンバンドが強磁性トンネル障壁７のバンド端になるので、強磁性ソースの多数スピンから見たバリア高さはφとなる。ソース３、ドレイン５との間のみにバイアスＶ_ＤＳを印加すると、強磁性トンネル障壁のポテンシャル形状は、図２（ａ）に示す矩形状から図３（ａ）に示すような形状またはこれに類似の形状に変化する。このとき、Ｖ_ＤＳはＦＮトンネルによる電流がほとんど流れない程度の大きさである。すなわち、Ｖ_ＤＳの印加によって強磁性ソース３のフェルミエネルギーが強磁性トンネル障壁７のバンド端を横切っていても、強磁性ソース／強磁性トンネル障壁の界面から強磁性ソースのフェルミエネルギーと強磁性トンネル障壁のバンド端が交差するまでの距離ｄはＦＮトンネルが生じない程度に長い。
ゲート電極にバイアスＶ_ＧＳ（＞０）を印加すると、ゲート電極から強磁性ソースに向かう電気力線によって、強磁性ソース／強磁性トンネル障壁の界面近傍の電界が強くなり、図３（ｂ）に示すようなポテンシャル形状が形成される。従って、ポテンシャル障壁の幅が、トンネルのほとんど生じないｄからトンネルの可能なｄ’へ減少すれば、強磁性ソース３の多数スピンは強磁性トンネル障壁７を透過することができる。従って、強磁性ソース３とドレイン５との間にドレイン電流が生じる。一方、強磁性ソース３の少数スピンに対するバリア高さはφよりさらにΔだけ高く、また、少数スピンのキャリア密度が小さいことから、少数スピンによるドレイン電流は小さい。よって、ドレイン電流は強磁性ソース電極３の多数スピンと少数スピンによるトンネル電流の和となるが、十分な大きさのΔであれば、多数スピンによるトンネル電流が支配的となる。
Ｖ_ＧＳによるトンネル障壁の幅の減少に対して、トンネル確率は大きく増加するため、微小なＶ_ＧＳの変化に対してＩ_Ｄは大きく変化する。よって、高い相互（伝達）コンダクタンスを得ることが出来る。
図３（ｃ）に示すように、強磁性ソースと強磁性トンネル障壁とが反平行磁化を持つ場合は、強磁性ソースの多数スピンに対するバリア高さはφ＋Δとなり、強磁性ソースの少数スピンに対するバリア高さがφとなる。よって、反平行磁化の場合では、多数スピンのトンネル確率は図３（ｂ）の場合と同一のバイアスＶ_ＤＳとＶ_ＧＳを印加しても低くドレイン電流はほとんど生じない。強磁性ソース３の少数スピンに対する強磁性トンネル障壁７のバリア高さはφであることから、少数スピンに対してトンネル確率は大きいが、少数スピンのキャリア密度は小さいことから、少数スピンのトンネルによって生じるドレイン電流は小さい。従って、反平行磁化の場合にもドレイン電流は強磁性ソースの多数スピンと少数スピンによる電流の和となるが、その大きさは平行磁化の場合に比べて小さい。よって、反平行磁化の場合の相互（伝達）コンダクタンスは小さい。
図４を参照して、図１から図３までに示すトランジスタの電流−電圧特性について説明する。図４は、Ｖ_ＧＳをパラメータとしたトランジスタ１のドレイン電流Ｉ_ＤのＶ_ＤＳ依存性を示す概念図である。強磁性ソース３と強磁性トンネル障壁７とが平行磁化である場合に、決められたあるドレイン電流を生じるＶ_ＧＳをＶ_↑とする。平行磁化の場合に、ゲート電極にＶ_↑以上のＶ_ＧＳ＝Ｖ_１（＞Ｖ_↑）印加すると、上述のように強磁性ソースにおける多数スピンに対するトンネル障壁のバリア高さが低いこと、およびゲート電圧によって実効的なトンネル障壁の幅が狭くなることから、強磁性ソース３の多数スピンのトンネルによるドレイン電流（Ｉ_Ｄ↑↑）３５が生じる。Ｖ_ＧＳの大きさによって、実効的なトンネル障壁の幅を制御できることから、ドレイン電流３５は、Ｖ_ＧＳによって制御できる。
また、Ｖ_ＧＳを印加した場合における強磁性ソース／強磁性トンネル障壁界面近傍のポテンシャル形状の変化が、主としてゲート電圧による電界変化に起因する場合は、トンネル確率は、ほとんどＶ_ＤＳに依存しないため、図４に示すようにドレイン電流はＶ_ＤＳに対して飽和特性が得られる。
一方、強磁性ソースと強磁性トンネル障壁が反平行磁化を持つ場合は、上記のように強磁性ソースの多数スピンに対するトンネル障壁のバリア高さは高く（φ＋Δ）、トンネル確率は小さい。少数スピンに対してはバリア高さは低く（φ）トンネル確率は大きいが、キャリア密度が小さい。従って、反平行磁化の場合では、Ｖ_ＧＳ＝Ｖ_１＞Ｖ_↑の場合であっても、平行磁化の場合に比べて小さなドレイン電流（Ｉ_Ｄ↓↑）３３のみを生じる。
従って、上記トランジスタは、ドレイン電流をゲート電圧で制御できるトランジスタとしての性質を備えるとともに、強磁性ソース３と強磁性トンネル障壁７との相対的な磁化が、平行磁化をもつ場合には、相互コンダクタンスが大きく、反平行磁化の場合には、相互コンダクタンスが小さいという特徴的な性質を有する。
強磁性体では、外部から保磁力以上の磁場が印加されない限り、磁化の方向を安定に保持することができる。このため、上記トランジスタは、強磁性ソース３と強磁性トンネル障壁７との相対的な磁化を平行磁化又は反平行磁化にすることによって２値の情報を不揮発に記憶することができる。例えば、強磁性ソース３と強磁性トンネル障壁７に保磁力の差を与えるか、又は、一方の磁化の方向を固定しておき、信号線による磁場などによって強磁性ソース３と強磁性トンネル障壁７との間を平行磁化とすれば“０”の情報を記憶させることができ、反平行磁化とすれば“１”の情報を記憶させることができる。上記トランジスタは、上述のようにドレイン電流の大きさ又は相互（伝達）コンダクタンスの大きさから、強磁性ソース３と強磁性トンネル障壁７との間の相対的な磁化状態を電気的に検出することができる。従って、１つの上記トランジスタのみで１ビットの不揮発性メモリセルを構成することができる。
図５は、本発明の第２の実施の形態によるトランジスタの断面構造例を示す図である。図５に示すように、本実施の形態によるトランジスタ５１は、強磁性体からなるソース（強磁性ソース）５３と強磁性体からなるドレイン（強磁性ドレイン）５５とによって強磁性トンネル障壁５７を挟み込んだトンネル接合構造体と、強磁性トンネル障壁５７に対して形成されたゲート絶縁膜６１とゲート電極６５とを有し、上記強磁性トンネル障壁５７に対して電界を印加できる制御電極構造体とを含んで構成され、全体としてトランジスタ５１を形成する。
強磁性ソース５３と強磁性ドレイン５５には、強磁性金属、電気伝導性の強磁性半導体などの電気伝導性強磁性体、強磁性トンネル障壁５７には、絶縁性の強磁性半導体などの絶縁性強磁性体を用いる。但し、強磁性半導体を、強磁性ソースと強磁性ドレインとに用いる場合では両者を同一の伝導型にする必要がある。具体的な材料としては、上記した第１の実施の形態と同様のものが考えられる。
また、第１の実施の形態と同様に、伝導キャリアは、強磁性ソース５３に強磁性金属又はｎ型強磁性半導体を用いた場合では電子となり、強磁性トンネル障壁５７は伝導帯の底がスピン分裂している必要がある。また、強磁性ソース５３としてｐ型強磁性半導体を用いた場合は、伝導キャリアは正孔となり、強磁性トンネル障壁５７における価電子帯の頂上がスピン分裂している必要がある。
第２の実施の形態におけるバンド構造は、図２におけるバンド構造のドレインを強磁性体とすれば良い。また、第２の実施の形態においても第１の実施の形態と同様にΔとφを決めることができる。強磁性ソース５３における多数スピンの向きと、強磁性トンネル障壁５７のエネルギーバンド端におけるスピンバンドのスピンの向きとが一致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。強磁性ドレイン５５の磁化は、ピン層と一致させてもフリー層と一致させても良い。（強磁性ソースまたは強磁性トンネル障壁に一致させる。）
特に、第２の実施の形態によるトランジスタでは、強磁性ソース５３と強磁性ドレイン５５とを同じ材料で構成できるため、トランジスタの作製プロセスが大きく簡略化できるという特徴を有する。
次に、本発明の第３の実施の形態によるトンネルトランジスタについて説明する。本実施の形態によるトランジスタは、第１の実施の形態によるトランジスタにおける強磁性ソースをハーフメタル強磁性体（以下、「ハーフメタル」と略記する。）に置き換えたものである。ハーフメタルでは、一方のスピンに対しては金属的なスピンバンド構造をとるが、もう一方のスピンに対しては絶縁体（半導体）的なスピンバンド構造を有する。したがって、一方のスピンのみが伝導キャリアとなる。ハーフメタルにおける伝導キャリアのスピンの向き（金属的スピンバンドのキャリアのスピンの向き）と、強磁性トンネル障壁のバンド端となるスピンバンドのスピンの向きとが一致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。平行磁化の場合には、図３（ｂ）の場合と同様に、強磁性ソースの金属的なスピンバンドに属するスピンはバリア高さφのトンネル障壁を透過してドレイン電流を形成する。一方、反平行磁化の場合では、バリア高さがφとなるスピンを有する伝導キャリアは、強磁性ソースがハーフメタルであることから存在しない（上述のように通常の強磁性金属を用いた強磁性ソースではこの伝導キャリアは少数スピンとなる）。ハーフメタルの絶縁体的スピンバンドのバンドギャップが十分に広く、また、ハーフメタルの膜厚が十分に厚ければ、外部の非磁性コンタクトから強磁性トンネル障壁をトンネルできるようなスピンを有するキャリアの注入はほとんど生じない。ハーフメタルの金属的スピンバンドに属するスピンに対して強磁性トンネル障壁のバリア高さはφ＋Δとなるため、このスピンに対するトンネル確率は低く、十分な大きさのΔであれば、この伝導キャリアによるドレイン電流を無視できるほど小さくすることができる。従って、強磁性ソースにハーフメタルを用いれば、平行磁化と反平行磁化におけるドレイン電流比を飛躍的に大きくすることができる。また、第２の実施の形態によるトランジスタのように、強磁性ソースと強磁性ドレインとの両方をハーフメタルにすることもできる。ハーフメタルとしては、ＣｒＯ_２、Ｆｅ_３Ｏ_４、ホイスラーアロイなどを用いることができる。また、せん亜鉛鉱構造をとるＭｎＡｓ、ＣｒＡｓ、ＣｒＳｂや、ハーフメタルとなる電子構造を有する強磁性半導体を用いることもできる。
次に、本発明の第４の実施の形態によるトランジスタについて図６を参照して説明する。図６は、本発明の第４の実施の形態によるトランジスタの構造断面図である。第１から第３までの実施の形態によるトランジスタは、プレーナ型トランジスタであったが、第４の実施の形態によるトランジスタは、第１から第３までの実施の形態によるトランジスタを縦型トランジスタで構成したものである。
図６に示すように、本実施の形態によるトランジスタ７１は、基板７０と、基板７０上に形成された強磁性ソース７３と、強磁性トンネル障壁７７と、強磁性又は非磁性のドレイン７５との積層構造体であって、積層構造体のそれぞれの構成要素の側面の一部又は全部がゲート絶縁膜８１により覆われており、さらに、このゲート絶縁膜８１と、ゲート絶縁膜８１を介して強磁性トンネル障壁７７に対して電界を印加することができるゲート電極８５を有している。
この構造は、基板７０の表面の法線方向に積層した強磁性ソース７３と、強磁性トンネル障壁７７と、強磁性又は非磁性のドレイン７５との積層構造体の構成を有しているため、強磁性ソース７３と、強磁性トンネル障壁７７と、強磁性又は非磁性のドレイン７５との連続した接合を、膜厚制御性の良い薄膜成長法を用いて形成することができる。従って、高い精度で強磁性トンネル障壁７７を形成することができる。
以上の第１から第４までの実施の形態によるトランジスタにおいて、強磁性ソースと強磁性トンネル障壁の間に非磁性体を挟んで、強磁性ソースと強磁性トンネル障壁との磁気的なカップリングを防ぐことも可能である。
次に、上記第１から第４までのいずれかの実施の形態によるトランジスタ１つを記憶素子として用いた記憶回路（不揮発性メモリ）とその動作について図面を参照しつつ説明する。
本発明の第１から第４までの各実施の形態によるトランジスタは、ＭＯＳトランジスタなどの電界効果トランジスタと同様にゲート電圧によりドレイン電流を制御できるトランジスタであるとともに、トランジタ内に不揮発に磁化情報を保持できる強磁性体とこの強磁性体の磁化状態に依存する伝達特性（相互コンダクタンス）をも併せ持つ。従って、トランジスタ単体のみで１ビットのメモリセルを構成できる。また、トランジスタの出力電圧は、周辺回路（負荷と電源）により任意に設計することも可能である。
図７（ａ）、（ｂ）は、本発明の第５及び第６の実施の形態による記憶回路であって、本発明の第１から第４までの各実施の形態によるトランジスタのいずれかを用いた記憶回路の構成例を示す図である。図７（ａ）に示すように、本実施の形態による記憶回路は、ソース（Ｓ）を接地したトランジスタ９１を多数マトリクス状に配置し、トランジスタ９１のドレイン（Ｄ）とゲート（Ｇ）とを、それぞれ、読み出し用ビット線ＢＬと読み出し用ワード線ＷＬとに接続する。また、書き換え用ワード線と書き換え用ビット線とを上記トランジスタ上で他の配線と電気的に絶縁した状態で交差するように配置する。この書き換え用ワード線と書き換え用ビット線として、上記した読み出し用ビット線と読み出し用ワード線を併用しても良い。図７（ａ）、（ｂ）はこの場合のセル構成を示す図である。この場合では、トランジスタ単体でメモリセルを構成できるのみならず、配線に関しても非常に単純な構成にすることができる。
次に、本発明の第５の実施の形態について図面を参照しつつ説明を行う。従来の構成によるＭＲＡＭでは、２素子４配線（図８参照）の構成であり、さらにＭＴＪ及び書き換え用ワード線の存在によって、ソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であったが、本実施の形態では、図７（ａ）に示すように、最も単純な１素子３配線（または１素子２配線）によってメモリセルを構成できるため、微細化に適したレイアウトを容易に構成することができる。例えば、ソースを共通にした構造を用いれば、メモリセルのサイズをより一層小さくすることができる（後述）。
以下、書き換え／読み出しビット線および書き換え／読み出し用ワード線をそれぞれ共用する場合として、単にそれぞれ、ビット線ＢＬ、ワード線ＷＬと呼ぶ。情報の書き換えは本実施の形態によるトランジスタ９１における強磁性ソースまたは強磁性トンネル障壁の保持力を変えておくか、一方の磁化方向を固定しておき、一方の磁化を反転させることにより、強磁性ソースと強磁性トンネル障壁との間の相対的な磁化を平行磁化または反平行磁化にして行う。この平行磁化または反平行磁化の磁化状態を“０”または“１”の２値の情報に対応させる。具体的には、選択セル上で交差するビット線ＢＬとワード線ＷＬに電流を流し、それぞれの電流によって誘起される磁界の合成磁界によって選択されたメモリセルの保持力の小さな強磁性体または磁化方向の固定されていない強磁性体の磁化を反転させて情報を記憶する。
この際、選択したメモリセルと同一のビット線ＢＬ又はワード線ＷＬに接続している非選択メモリセルが磁化反転しないようにするため、一方の配線のみからの磁界では磁化反転を生じないようにそれぞれの配線に流す電流値を設定しておく。
情報の読み出しは、選択セルに接続されたワード線ＷＬに電圧を印加して本実施の形態によるトランジスタを導通させてから、ビット線ＢＬに電圧を印加し、ドレイン電流の大きさを検出する。本実施の形態によるトランジスタでは、強磁性ソースと強磁性トンネル障壁との相対的な磁化状態が平行磁化の場合では相互コンダクタンスが大きく、大きなドレイン電流を生じるが、反平行磁化の場合では相互コンダクタンスが小さくドレイン電流も小さい。従って、ドレイン電流の大きさに基づき、強磁性ソース電極と強磁性トンネル障壁との相対的な磁化状態を検出することができる。
通常のＭＴＪにおいて、平行磁化における電流は両強磁性電極における多数スピンの状態密度間のトンネルと少数スピンの状態密度間のトンネルによって生じ、反平行磁化の場合では少数スピンの状態密度から多数スピンの状態密度へのトンネルと多数スピンの状態密度から少数スピンの状態密度へのトンネルによって生じる。従って、強磁性電極のスピン分極率が大きいほど平行磁化と反平行磁化のそれぞれの場合における電流の比が大きくなる。しかし、平行磁化の場合に生じる電流に少数スピンによる電流成分が含まれるので、平行磁化と反平行磁化のそれぞれの場合における電流の比は容易には大きくできない。
一方、本実施の形態によるトランジスタでは、強磁性トンネル障壁のバンド端におけるスピン分裂によって、平行磁化を持つ場合におけるドレイン電流は強磁性ソースの多数スピンのトンネルのみによって生じ、反平行磁化の場合でのドレイン電流は強磁性ソースの少数スピンのトンネルのみによって生じるようにできる。また、強磁性トンネル障壁は大きなスピン選択性を有する。従って、本実施の形態によるトランジスタでは、平行磁化と反平行磁化とのそれぞれの場合における電流の比（ドレイン電流比）は、ＭＴＪの場合における電流比に比べて大きくすることができる。従って、本実施の形態によるトランジスタを用いれば、上記回路において容易に磁化状態を検出することができる。
また、ＭＴＪでは、ＴＭＲ比はバイアス電圧とともに急激に減少するため、回路に必要なバイアス下ではＴＭＲ比が大きく減少するといった問題があったが、本実施の形態によるトランジスタを用いればこのような問題は生じない。本実施の形態によるトランジスタでは、ＦＮトンネルによるスピンの向きに依存したトンネル効果を用いているため、ＦＮトンネルを生じさせるために必要なバイアスを、トンネル障壁のバリア高さや膜厚などによって調整することができる。従って、回路に必要なバイアス下で大きなドレイン電流比を実現できるように設計可能である。
また、強磁性トンネル障壁を強磁性ソースと強磁性又は非磁性のドレインで挟み込んだトンネル構造（第１から第４の実施の形態におけるトランジスタのゲート絶縁体とゲート電極のない２端子デバイス）は、高いＴＭＲ比の出現するバイアス電圧を最適化できる２端子磁気抵抗素子としても用いることができる。
次に、本発明の第６の実施の形態について図面を参照しつつ説明を行う。図７（ｂ）は、図７（ａ）に示す記憶回路のビット線ＢＬ端に出力端子Ｖ_０と出力端子Ｖ_０から分岐して負荷を介して電源Ｖ_ＤＤに接続した記憶回路である。図７（ｃ）は、図７（ｂ）に示した記憶回路の出力特性を示す図である。ここでは、負荷としてデプレッションＭＯＳトランジスタによる能動負荷を用いているが、純抵抗を用いても良い。図７（ｃ）に示すように、情報の読出し時にはトランジスタのゲート電極にＶ_ＧＳを印加し、ビット線ＢＬに負荷を介して電源Ｖ_ＤＤを印加すれば、負荷による動作点は強磁性ソース／強磁性トンネル障壁間の磁化状態に応じて図７（ｃ）中の負荷曲線上を動く（図中のＰ１１とＰ１２）。従って、平行磁化と反平行磁化との場合の出力信号Ｖ_０は、それぞれ図中のＶ_０↑↑とＶ_０↓↑となる。それぞれの出力信号の絶対値および比（Ｖ_０↑↑／Ｖ_０↓↑）は、負荷、Ｖ_ＤＤなどの周辺回路によって適正化できる。例えば、負荷曲線を最適化することにより、ドレイン電流比Ｉ_Ｄ↑↑／Ｉ_Ｄ↑↓が小さい場合でも大きな出力信号比を得ることができる。また、Ｉ_Ｄ↑↑とＩ_{Ｄ↓ ↑}の値がメモリセルによってばらついていても、能動負荷の飽和電流がＩ_Ｄ↓↑より大きく、Ｉ_Ｄ↑↑より小さければ、出力電圧はほとんど変動しない。さらに、情報の読み出しにセンスアンプを用いないため、高速の読み出しが可能となる。したがって、本実施の形態による記憶回路では、所望の大きさの出力信号を容易に得ることができ、さらに高速読み出しが可能になるという利点を有する。
また、第１から第３の実施の形態による２つのトランジスタのソースを１つのソースで共通として高密度に集積化が可能なメモリセル構造を形成することも可能である。図９は共通ソース構造を有するメモリセルの断面構成例を示す図である。図９に示すメモリセル構造は、互いに隣接する２つの上記トランジスタのうちの第１のトランジスタＴｒ１と第２のトランジスタＴｒ２と、第１のトランジスタＴｒ１のゲート電極Ｇ１と第２のトランジスタＴｒ２のゲート電極Ｇ２とを共通接続するワード配線ＷＬと、第１のトランジスタＴｒ１の第１のドレインＤ１と接続する第１ビット線ＢＬ１と、第２のトランジスタの第２のドレインＤ２と接続する第２ビット線ＢＬ２と、第１及び第２のトランジスタＴｒ１、Ｔｒ２に共通の強磁性ソースＳと、これを接地（ＧＮＤ）する配線とを有する。上記構造のメモリセルをマトリックス状に配置すれば、さらに高密度集積化が可能となる。
図１０は、第４の実施の形態（図６）に示すトランジスタを複数用いたメモリセル構造の断面構造例である。基板又は基板上に設けられたコンタクト層とマトリックス状に配置された上記トランジスタのそれぞれの強磁性ソースＳとが共通に接続するとともに接地（ＧＮＤ）し、行方向に並ぶ複数のトランジスタでは、それぞれのトランジスタが有するドレインＤを共通に接続するビット線により接続されており、列方向に並ぶ複数のトランジスタでは、それぞれのトランジスタが有するゲート電極Ｇを共通に接続するワード線により接続されている。上記構造によれば、集積密度を一層高くすることが可能である。
以上、強磁性トンネル障壁と、強磁性金属、強磁性半導体、ハーフメタルを強磁性ソース又は強磁性ソース及び強磁性ドレインに用いたトランジスタについて示したが、強磁性トンネル障壁と、非磁性電気伝導体からなるソースと、強磁性金属、強磁性半導体、ハーフメタルを強磁性ドレインに用いてトランジスタを構成しても同様の効果が期待できる。
ただし、上述の非磁性ソースと、強磁性トンネル障壁と、強磁性ドレインから構成されるトランジスタの場合では、平行磁化と反平行磁化におけるそれぞれの電流の比は、ソース・ドレイン間のバイアスで減少してしまうことが予想される。
本発明の第２の観点によるトランジスタとその不揮発性メモリへの応用について示す。このトランジスタはチャネル領域に強磁性半導体を用いた、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。ソースとドレインはチャネル領域に用いる強磁性半導体層に接合するトンネル障壁とこれに接合する電極を含んで構成され、ソースとドレインとの少なくとも一方に強磁性体を含むことを特徴とする。以下、強磁性体を含んで構成されるソースおよびドレインを、それぞれ強磁性ソースおよび強磁性ドレインと称し、非磁性体のみから構成されるソースおよびドレインをそれぞれ非磁性ソースおよび非磁性ドレインと呼ぶことにする。強磁性ソースおよび強磁性ドレインは、非磁性体からなるトンネル障壁（非磁性トンネル障壁）と強磁性体からなる電極（強磁性電極）と、を含んで構成される。また、強磁性体からなるトンネル障壁（強磁性トンネル障壁）と非磁性体からなる電極（非磁性電極）と、を含んで構成させることもできる。これらのＭＩＳＦＥＴは、強磁性ソースと強磁性ドレインとの構造によって本発明の第７から第９の実施の形態に大別することができる（下記（１）〜（３））。
（１）強磁性電極／非磁性トンネル障壁構造
図１１（ａ）は、本発明の第７の実施の形態によるＭＩＳＦＥＴの構造を示す図である。図１１（ａ）に示すように、第７の実施の形態によるＭＩＳＦＥＴでは、ゲート電極２１５と、ゲート絶縁膜２１１と、強磁性半導体層２０７と、を有するＭＩＳ構造（この積層構造には強磁性半導体が用いられているが、金属−絶縁体−半導体の場合と同様に、ＭＩＳ構造と称することにする）と、強磁性半導体層に接合する非磁性トンネル障壁２０３ｂとこれに接合する強磁性電極２０３ａからなる強磁性ソース２０３と、強磁性半導体層に接合する非磁性トンネル障壁２０５ｂとこれに接合する非磁性電極２０５ａからなる非磁性ドレイン２０５とから構成される。図１１（ａ）では強磁性ソースと非磁性ドレインの組み合わせを示したが、ドレインを非磁性トンネル障壁と強磁性金属からなる強磁性ドレインとし、ソースを非磁性トンネル障壁と非磁性電極とからなる非磁性ソースとしても良い。また、ソースとドレインとが、それぞれ強磁性ソースと強磁性ドレインであっても良い。
チャネル領域を形成する強磁性半導体層２０７は、母材となる半導体に磁性元素を高濃度に含んだ強磁性半導体で構成され、図示しない半導体基板上（又は半導体層上）に成長するか、または、熱拡散やイオン注入などによって半導体中に磁性原子を導入することによって形成することができる。この強磁性半導体層２０７は、縮退する程度に磁性元素をドープしてあっても良く、或いは縮退していない程度に磁性元素をドープしても良い。強磁性半導体層２０７の具体的材料として、ＳｉやＧｅなどの半導体に磁性元素を高濃度にドープした強磁性半導体、Ｓｉ_１−ｘＭ_ｘ、Ｇｅ_１−ｘＭ_ｘ、（ＳｉＧｅ）_１−ｘＭ_ｘ（Ｍ＝磁性元素）などを用いることができる。強磁性ソースまたは強磁性ドレイン（または両方）に用いる強磁性電極には通常の強磁性金属（Ｆｅ、Ｎｉ、パーマロイ、ＣｏＦｅ合金、ＣｏＦｅＢ合金など）の他、高濃度に磁性元素をドープした強磁性半導体（Ｓｉ_１−ｘＭ_ｘ、Ｇｅ_１−ｘＭ_ｘ、（ＳｉＧｅ）_１−ｘＭ_ｘ（Ｍ＝磁性元素））など））やハーフメタル強磁性体（マグネタイト、ホイスラーアロイ、ＣｒＯ_２、閃亜鉛鉱構造をとるＭｎＡｓ、ＣｒＡｓ、ＭｎＳｂなど）を用いることができる。このような強磁性ソースおよび強磁性ドレインに用いる強磁性電極は、強磁性半導体層２０７上に成長又は堆積しても良いが、熱拡散又はイオン注入によって半導体中に磁性原子を導入することによって形成しても良い。非磁性電極を形成する場合には、非磁性金属（Ａｌ、ＰｄＳｉ合金、ＥｒＳｉ合金など）や伝導制御した非磁性半導体（Ｓｉ、Ｇｅ、ＳｉＧｅ合金）を用いることができる。非磁性トンネル障壁としては、非磁性絶縁体（Ｓｉ酸化物、Ｓｉ窒化物、Ａｌ酸化物、Ｔａ酸化物など）や非磁性半導体（ＳｉＣなど）を用いる。ＭＩＳ構造としては、強磁性半導体層の表面を酸化したＭＯＳ構造を用いるか、強磁性半導体２０７上に絶縁体層（Ｓｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物など）２１１を成長又は堆積してＭＩＳ構造とすることができる。基板としては、通常の半導体基板やＳＯＩ基板を利用することができる。本実施の形態によるＭＩＳＦＥＴ２０１では、チャネル領域を形成する強磁性半導体２０７と同じ伝導型のキャリアを伝導キャリアとする蓄積チャネル型で動作する。キャリアとしては、電子又は正孔のいずれも利用可能であるが、以下ではｎチャネル型デバイスを例にしてエネルギーバンド構造の説明を行う。ｐチャネル型デバイスについても同様に構成できる。
図１１（ｂ）から（ｄ）までは、本発明の第７の実施の形態によるＭＩＳＦＥＴの熱平衡時におけるチャネル領域近傍のバンド構造例を示す図である。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を用いた場合を例として説明する。図１１（ｂ）では、強磁性電極２０３ａ−１と非磁性トンネル障壁２０３ｂ−１とをからなる強磁性ソース２０３−１と非磁性電極２０５ａ−１と非磁性トンネル障壁２０５ｂ−１とからなる非磁性ドレイン２０５−１を有している。図１１（ｃ）では、非磁性電極２０３ａ−２と非磁性トンネル障壁２０３ｂ−２とからな非磁性ソース２０３−２と強磁性電極２０５ａ−２と非磁性トンネル障壁２０５ｂ−２とからなる強磁性ドレイン２０５−２を有している。図１１（ｄ）では強磁性電極２０３ａ−３と非磁性トンネル障壁２０３ｂ−３とからなる強磁性ソース２０３−３と強磁性電極２０５ａ−３と非磁性トンネル障壁２０５ｂ−３とからなる強磁性ドレイン２０５−３を用いた場合をそれぞれ示す。また、簡単のために、熱平衡時におけるフラットバンド状態を仮定する。強磁性ソース２０３および強磁性ドレイン２０５に示した実線と、強磁性半導体層２０７と非磁性トンネル障壁２０３ｂ、２０５ｂに示した点線はフェルミエネルギーＥ_Ｆを表す。Ｅ_Ｇは強磁性半導体のバンドギャップを表す。Ｅ_ＣとＥ_Ｖとは、それぞれ半導体の伝導バンドの底と価電子帯の頂上とを表す。以下においても同様に、これらを表すためにＥ_Ｆ、Ｅ_Ｇ、Ｅ_Ｃ、Ｅ_Ｖを用いる。図１１におけるチャネル領域の強磁性半導体層２０７は縮退していないが、上述のように縮退する程度に磁性元素をドープしてあっても良い。ｎチャネル型デバイスでは、ソースおよびドレインの非磁性トンネル障壁によって、少なくともソースの強磁性（または非磁性）電極およびドレインの強磁性（または非磁性）電極から見て障壁の高さがそれぞれφ_Ｓとφ_Ｄとなるエネルギー障壁を伝導帯側に生じるようにする。ｐチャネル型デバイスでは、少なくとも価電子帯側にエネルギー障壁が生じるようにする。
強磁性電極（２０３ａ）又は非磁性電極（２０５ａ）のフェルミエネルギーＥ_Ｆ上に示した矢印は、それぞれの領域における多数スピンの向きを表し、上向きであればアップスピンを表し、下向きであればダウンスピンを表す。また、少数スピンの表示は省略した。同様に、強磁性半導体層ではＥ_Ｃ上に示した矢印によって多数スピンの向きを示した。非磁性電極は上向きと下向きの矢印を同時に示すことによって表現している。以下でもバンド図上の矢印を同様の意味で用いる。
（２）強磁性電極／真性半導体トンネル障壁
図１２（ａ）は、本発明の第８の実施の形態によるＭＩＳＦＥＴのデバイス構造を示す図である。本発明の第８の実施の形態によるＭＩＳＦＥＴでは、本発明の第７の実施の形態によるＭＩＳＦＥＴにおける非磁性トンネル障壁２０３ｂ・２０５ｂを真性半導体（または適度に不純物をドープした半導体で）置き換えた構造を有する。本発明の第７の実施の形態によるＭＩＳＦＥＴと同様にソースとドレインとの少なくとも一方に強磁性電極を用いる。図１２（ａ）では、強磁性ソースと非磁性ドレインの場合を示した。チャネル領域に用いる強磁性半導体層、強磁性電極、非磁性電極、基板の構成及び材料は、本発明の第７の実施の形態によるＭＩＳＦＥＴと同様である。非磁性トンネル障壁２２３ｂ・２２５ｂは、チャネル領域に用いる強磁性半導体層２２７のホスト材料となる半導体で構成されていてもよい。例えば、チャネル領域の強磁性半導体層をＳｉ_１−ｘＭ_ｘ（Ｍ＝磁性元素）で構成した場合、非磁性トンネル障壁はアンドープのＳｉとなる。（また、適度に不純物をドープした半導体であっても良い。）
本発明の第８の実施の形態によるＭＩＳＦＥＴも蓄積チャネル型で動作し、キャリアとしては電子及び正孔ともに利用可能であるが、以下ではｎチャネル型デバイスについてバンド構造を説明する。ｐチャネル型デバイスについても同様に構成できる。
図１２（ｂ）−（ｄ）に本発明の第８の実施の形態によるＭＩＳＦＥＴの熱平衡時におけるチャネル領域近傍のバンド構造を示す。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を、用いた場合を示す。図１２（ｂ）では、強磁性電極２２３ａ−１と非磁性トンネル障壁２２３ｂ−１とからなる強磁性ソース２２３−１と非磁性電極２２５ａ−１と非磁性トンネル障壁２２５ｂ−１とからなる非磁性ドレイン２２５−１とを有している。図１２（ｃ）では非磁性電極２２３ａ−２と非磁性トンネル障壁２２３ｂ−２とからなる非磁性ソース２２３−２と強磁性電極２２５ａ−２と非磁性トンネル障壁２２５ｂ−２とからなる強磁性ドレイン２２５−２とを有しており、図１２（ｄ）は強磁性電極２２３ａ−３と非磁性トンネル障壁２２３ｂ−３とからなる強磁性ソース２２３−３と、強磁性電極２２５ａ−３と非磁性トンネル障壁２２５ｂ−３とからなる強磁性ドレイン２２５−３と、を用いた場合をそれぞれ示す。ｎチャネル型デバイスでは、ソースおよびドレインの真性半導体によって図に示すような障壁が形成され、（ただし、強磁性半導体層と真性半導体層の界面に生じるポテンシャルのとびは、図示していない。）障壁高さがそれぞれφ_ｓ、φ_Ｄとなるエネルギー障壁を伝導帯側に生じるようにする。ｐチャネル型デバイスでは価電子帯側にエネルギー障壁が生じるようにする。
（３）非磁性電極／強磁性トンネル障壁
図１３（ａ）は、本発明の第９の実施の形態によるＭＩＳＦＥＴの構造を示す。本発明の第９の実施の形態によるＭＩＳＦＥＴでは、本発明の第７の実施の形態によるＭＩＳＦＥＴの非磁性トンネル障壁２０３ｂ・２０５ｂ（図１１）をそれぞれ強磁性トンネル障壁２４３ｂと非磁性トンネル障壁２４５ｂに置き換え、強磁性電極２０３ａと非磁性電極２０５ａ（図１１）をそれぞれ非磁性電極２４３ａ・２４５ａに置き換えた構造を有する。図１３（ａ）ではソースおよびドレインがそれぞれ強磁性ソースと非磁性ドレインの場合を示したが、ソースとドレインとの少なくとも一方に強磁性トンネル障壁を用いれば良い。ソースまたはドレインの一方のみに強磁性トンネル障壁を用いる場合は、他方には非磁性トンネル障壁を用いる。
チャネル領域が形成される強磁性半導体層２４７と、非磁性電極２４３ａ・２４５ａ、基板の構成、材料は本発明の第７の実施の形態によるＭＩＳＦＥＴと同様である。強磁性トンネル障壁２４３ｂには絶縁性を示す強磁性体や強磁性半導体を用いることができる。具体的材料としては、ＥｕＳやＧｄ_２Ｏ_３などを用いることができる。この本発明の第９の実施の形態によるＭＩＳＦＥＴも蓄積チャネル型で動作し、キャリアとしては電子および正孔ともに利用可能であるが、以下ではｎチャネル型デバイスについてバンド構造を説明する。ｐチャネル型デバイスについても同様に構成できる。
図１３（ｂ）から（ｄ）に、第３のデバイス構造における熱平衡時のチャネル領域近傍のバンド構造を示す。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を用いた場合を示す。図１３（ｂ）に示す構造では非磁性電極２４３ａ−１と強磁性トンネル障壁２４３ｂ−１とからなる強磁性ソース２４３−１と、非磁性電極２４５ａ−１と非磁性トンネル障壁２４５ｂ−１とからなる非磁性ドレイン２４５−１と、を含み、図１３（ｃ）に示す構造では、非磁性電極２４３ａ−２と非磁性トンネル障壁２４３ｂ−２とからなる非磁性ソース２４３−２と、非磁性電極２４５ａ−２と強磁性トンネル障壁２４５ｂ−２とからなる強磁性ドレイン２４５−２とを含み、図１３（ｄ）に示す構造では非磁性電極２４３ａ−３と強磁性トンネル障壁２４３ｂ−３とからなる強磁性ソース２４３−３と非磁性電極２４５ａ−３と強磁性トンネル障壁２４５ｂ−３とからなる強磁性ドレイン２４５−３を用いている。 強磁性トンネル障壁２４３ｂ−１、２４５ｂ−２、２４３ｂ−３、２４５ｂ−３のバンド端では、アップスピンバンドとダウンスピンバンドのスピン分裂によって、それぞれに接合する非磁性電極から見た障壁高さがスピンに依存する。ｎチャネル型デバイスでは、強磁性トンネル障壁の伝導帯の底がスピン分裂している必要がある。ｐチャネル型デバイスでは、強磁性トンネル障壁の価電子帯の頂上がスピン分裂している必要がある。図中の強磁性トンネル障壁における２本の近接する実線はアップスピンバンドとダウンスピンバンドとのバンド端を表し、Δ_ＳおよびΔ_Ｄはそれぞれソース、ドレインに強磁性トンネル障壁を用いた場合の強磁性トンネル障壁におけるアップスピンバンドとダウンスピンバンドとのスピン分裂幅を表す。また、これらの実線上に示した上向き矢印と下向き矢印は、それぞれアップスピンバンド端と、ダウンスピンバンド端と、を表す。ソースにおけるφ_Ｓはソースの非磁性電極から見た強磁性トンネル障壁の低い方の障壁高さまたは非磁性トンネル障壁の障壁高さであり、ドレインにおけるφ_Ｄはドレインの非磁性電極から見た強磁性トンネル障壁の低い方の障壁高さまたは非磁性トンネル障壁の障壁高さである。
以上が本発明の第７から第９までの実施の形態によるＭＩＳＦＥＴの基本構造を示す図である。これらの基本構造は、図１４（ａ）から図１４（ｄ）までの具体的な構造によって実現することができる。図１４中のソースとドレインの電極とトンネル障壁とを適宜強磁性体とすれば、図１１〜図１３までに示した本発明の第７から第９までの実施の形態によるＭＩＳＦＥＴを実現できる。
図１４は、本発明の第１０から第１３までの実施の形態によるＭＩＳＦＥＴの実現形態を示す図である。図１４（ａ）は、本発明の第１０の実施の形態によるＭＩＳＦＥＴの構造を示す図である。図１４（ａ）に示すように、本実施の形態によるＭＩＳＦＥＴ３００は、基板３０１上にアイランド状に形成された強磁性半導体層３０７と、強（非）磁性トンネル障壁３０３ｂ、３０５ｂによって、強磁性半導体層３０７と基板３０１とを分離された強（非）磁性電極３０３ａ、３０５ａによるソースとドレインから構成される。
図１４（ｂ）は、本発明の第１１の実施の形態によるＭＩＳＦＥＴの第２の実現形態を示す図であって、予め形成した強磁性半導体層／強（非）磁性トンネル障壁／強（非）磁性電極の三層構造を利用した構成例である。本実施の形態によるＭＩＳＦＥＴ３２０は、基板３２１上に形成され基板３２１側から順に強磁性半導体３２３と、強（非）磁性トンネル障壁３２５と、強（非）磁性電極３２７との三層構造に、リソグラフィーなどによってエッチングを行った三層構造のある方向から見た断面が、凹型、Ｕ字型、Ｖ字型等の形状となるくぼみを形成する。このくぼみに露出した強磁性半導体、強（非）磁性トンネル障壁、強（非）磁性電極の表面に形成された絶縁膜３３１と、ゲート電極３３５と、を有している。
図１４（ｃ）は、本発明の第１２の実施の形態によるＭＩＳＦＥＴの第３の実現形態を示す図であり、ＳＯＩ基板を用いた構造例を示す図である。図１４（ｃ）に示すように、本実施の形態によるＭＩＳＦＥＴ３４０は、基板３４１とその上に形成された埋め込み酸化膜３４２とからなるＳＯＩ構造上に形成されたアイランド状の強磁性半導体３４７と、この強磁性半導体層３４７の対向する側面にそれぞれ形成される強（非）磁性トンネル障壁とこれに接合する非磁性電極によって形成されるソースとドレインと、さらに、強磁性半導体３４７上に形成されるゲート絶縁膜３５１と、その上に形成されるゲート電極３５５とを有している。埋め込み酸化膜３４２を利用するため、トンネル障壁３４３ｂ・３４５ｂは強磁性半導体３４７の側壁にのみ形成すれば良い。
図１４（ｄ）は、本発明の第１３の実施の形態によるＭＩＳＦＥＴの第４の実現形態を示す図であり、縦型トランジスタによる構成例を示す図である。図１４（ｄ）に示すように、第４構成例では、基板３６１の上に、ソース３６３と強磁性半導体３６７とドレイン３５５とのアイランド状の積層構造を形成し、その側壁にゲート絶縁膜３７１とゲート電極３７３とを形成した構成を有している。
次に、本発明の第２の観点によるＭＩＳＦＥＴの動作原理について図面を参照しつつ説明を行う。本発明の第７〜第１３の実施の形態に示したＭＩＳＦＥＴのチャネル領域は、強磁性半導体層で構成されているが、ソースとドレインの組み合わせに関しては、上記のように（ｉ）強磁性ソースと非磁性ドレイン、（ｉｉ）非磁性ソースと強磁性ドレイン、（ｉｉｉ）強磁性ソースと強磁性ドレインの場合が存在する。また、強磁性ソースと強磁性ドレインはそれぞれ（ａ）強磁性電極／非磁性トンネル障壁接合、（ｂ）強磁性電極／真性半導体障壁接合または（ｃ）非磁性電極／強磁性トンネル障壁接合で構成される。
以下、強磁性電極／非磁性トンネル障壁接合または非磁性電極／強磁性トンネル障壁接合からなる強磁性ソースを有するｎチャネル型デバイスを例にして動作原理の説明を行う。強磁性電極／真性半導体障壁接合からなる強磁性ソースを有するＭＩＳＦＥＴの動作原理は、強磁性電極／非磁性トンネル障壁接合を用いた場合と同様である。また、以下、ｐチャネル型デバイスについても同様に動作する。また、強磁性ソースに対する強磁性チャネル領域の相対的な磁化の向きが同方向である場合を平行磁化とし、これらの相対的な磁化の向きが互いに反対方向の場合を反平行磁化とする。強磁性トンネル障壁を用いる場合は、強磁性半導体層の多数スピンの向きと強磁性トンネル障壁におけるバンド端を構成するスピンバンドのスピンの向きとが平行の場合を平行磁化とし、互いに反対方向の場合を反平行磁化とする。またゲート電圧によって誘起されるラッシュバ効果を無視する。チャネル長はスピンの緩和距離より十分短いとする。
以下に、第７の実施の形態によるＭＩＳＦＥＴの動作原理について説明する。図１５は、強磁性電極４０３ａ／非磁性トンネル障壁４０３ｂからなる強磁性ソース４０３を有するＭＩＳＦＥＴ４０１のバンド構造を示す図である。図１５（ａ）は、ゲート・ソース間バイアスＶ_ＧＳをＶ_ＧＳ＝０とし、ドレイン・ソース間にバイアスＶ_ＤＳ（＞０）を印加した場合のバンド構造を示す図である。Ｖ_ＤＳの印加によって、図１５（ａ）に示すようなポテンシャル形状が形成される。ドレイン近傍に近接しているゲート電極を零電位にしているため、ドレインにおけるトンネル障壁のポテンシャル降下がソースのトンネル障壁よりも大きい。このとき、強磁性ソースのトンネル障壁における障壁幅ｄを適切に厚く設定してあれば、トンネル効果によって強磁性ソースからチャネル領域に電子の注入はほとんど生じない。また、強磁性ソースにおける強磁性電極の伝導キャリアが高さφ_Ｓの障壁を熱的に乗り越えることに由来する電流が生じる可能性があるが、φ_Ｓを適切に選ぶことによってこの電流を十分に小さくできる。従って、Ｖ_ＧＳ＝０の状態では、ＭＩＳＦＥＴは遮断（オフ）状態となる。この遮断状態は強磁性ソースと強磁性チャネルとの間の相対的な磁化の向きに依存しない。
ゲート電極にバイアスＶ_ＧＳ（＞０）を印加すると、ゲート電極から強磁性ソースに向かう電気力線によって、強磁性ソース側のトンネル障壁近傍の電界が強められ、図１５（ｂ）のようにトンネル障壁の障壁幅が減少する（図中のｄ’）。従って、強磁性ソースにおける電子はこのポテンシャル障壁φ_Ｓをトンネル効果によって透過し、ゲート絶縁膜直下のチャネル領域内に注入される。注入された電子はＶ_ＧＳによって絶縁体／半導体界面に引き付けられながら、Ｖ_ＤＳによってドレインまで輸送され、ドレイン電流を形成する。この際、本実施の形態によるＭＩＳＦＥＴ４０１の伝達（相互）コンダクタンス及びドレイン電流は、強磁性ソース（４０３）と強磁性チャネル領域（４０７）との相対的な磁化の向きに依存する。
この電子のトンネル障壁を介した強磁性ソース（４０３）から強磁性チャネル領域（４０７）へのトンネルにおいては、トンネル磁気抵抗（ＴＭＲ）効果と同様の効果が働く（簡単のため、以下ではこの効果も単にＴＭＲ効果と呼ぶことにする）。従って、強磁性ソース（４０３）と強磁性チャネル領域（４０７）とが平行磁化の場合ではトンネル抵抗が小さく、反平行磁化の場合ではトンネル抵抗が大きくなる。また、このようなＴＭＲ効果の影響が小さな場合でも、強磁性ソース４０３からはソースの強磁性体のスピン分極率に依存したスピン偏極率を持つ電子を注入することができる。このため、強磁性チャネル領域（４０７）と強磁性ソース（４０３）との相対的な磁化状態によって、電子は強磁性チャネル領域（４０７）内でスピン依存散乱を生じる。従って、このトンネル注入時のＴＭＲ効果および強磁性チャネル領域におけるスピン依存散乱によって、強磁性ソース（４０３）と強磁性チャネル領域（４０７）の相対的な磁化の向きに依存して、伝達コンダクタンスが変化する。
図１５（ｂ）に示すように、強磁性ソース（４０３）と強磁性チャネル領域（４０７）とが平行磁化であれば、伝達コンダクタンスは大きくなりドレイン電流も大きくなるが、図１５（ｃ）に示すように、強磁性ソース４０３と強磁性チャネル領域（４０７）とが反平行磁化であれば、伝達コンダクタンスは小さくドレイン電流は小さい。
以上に説明したように、本実施の形態によるＭＩＳＦＥＴでは、同一バイアス下にあっても、強磁性ソース（４０３）と強磁性チャネル領域（４０７）との相対的な磁化の向きにより伝達コンダクタンスを制御することができる。また、本実施の形態によるＭＩＳＦＥＴ４０１は、チャネル領域に注入されるキャリアの数をＶ_ＧＳによって制御できることから、ドレイン電流はＶ_ＧＳによって制御できる。従って、本実施の形態によるＭＩＳＦＥＴは、ドレイン電流をゲート電圧で制御できる通常のトランジスタとしての性質を備えるとともに、強磁性ソース（４０３）と強磁性チャネル領域（４０７）との相対的な磁化の向きによって伝達コンダクタンスを制御できる。真性半導体によって強磁性ソースのトンネル障壁を構成した場合のＭＩＳＦＥＴでも、同様に動作する。
次に本発明の第９の実施の形態によるトランジスタＭＩＳＦＥＴの動作原理について説明する。図１６は、非性電極／強磁性トンネル障壁接合からなる強磁性ソースを有するＭＩＳＦＥＴのバンド構造を示す図である。図１６（ａ）は、Ｖ_ＧＳ＝０として、Ｖ_ＤＳ（＞０）を印加した場合のバンド構造を示す図である。ドレイン近傍に近接しているゲート電極を零電位にしているため、ドレインにおけるトンネル障壁のポテンシャル降下がソースの強磁性トンネル障壁よりも大きい。ソースにおける強磁性トンネル障壁４２３ｂのスピン分裂のため、ソースの非磁性電極４２３ａの電子から見るとスピンの向きによって障壁高さが異なる。図１６（ａ）では、ソースにおける非磁性電極のアップスピン電子はダウンスピン電子に比べて低い障壁高さを感じるが、強磁性ソースのトンネル障壁における障壁幅ｄを適切に設定してあれば、Ｖ_ＧＳ＝０の場合ではＶ_ＤＳ（＞０）を印加してもトンネル効果によって強磁性ソースからチャネル領域に向けてのアップスピン電子の注入をほとんど生じないようにすることができる。また、強磁性ソースにおける非磁性電極４２３ａのキャリアが強磁性トンネル障壁４２３ｂを熱的に乗り越えることに由来する電流が生じる可能性があるが、障壁高さφ_Ｓを適切に選ぶことによって、この電流を十分に小さくすることができる。従って、Ｖ_ＧＳ＝０の状態ではＭＩＳＦＥＴは遮断（オフ）状態となる。この遮断状態は、強磁性ソース４２３と強磁性チャネル領域との間の相対的な磁化の向きに依存しない。
ゲート電極にＶ_ＧＳ（＞０）を印加すると、ゲート電極から強磁性ソース４２３に向かう電気力線によって、ソース側の強磁性トンネル障壁４２３ｂ近傍の電界が強められ、アップスピン電子に対するトンネル障壁４２３ｂの障壁幅が減少する（図１６（ｂ）中のｄ’）。従って、強磁性ソースの強磁性電極４２３ａにおけるアップスピン電子はこのポテンシャル障壁をトンネル効果によって透過し、ゲート絶縁膜直下のチャネル内に注入される。一方、非磁性電極４２３ａのダウンスピン電子に関しては、障壁高さφ_Ｓがスピン分裂幅Δだけ高いことから、トンネル注入できない。よって、強磁性ソース２４３からは、強磁性トンネル障壁４２３ｂによってアップスピン電子のみを注入することができる。
注入された電子はＶ_ＧＳによって絶縁体／半導体界面に引き付けられながら、Ｖ_ＤＳによって非磁性ドレイン４２５まで輸送され、ドレイン電流を形成する。この際、本実施の形態によるＭＩＳＦＥＴ４２１の伝達（相互）コンダクタンス及びドレイン電流は、強磁性ソース４２３の強磁性トンネル障壁４２３ｂと強磁性チャネル領域４２７との相対的な磁化の向きに依存する。
強磁性ソース４２３の非磁性電極４２３ａからの強磁性トンネル障壁４２３ｂを介した強磁性チャネル領域４２７へのトンネルにおいては、トンネル磁気抵抗（ＴＭＲ）効果と同様の効果が働く（簡単のため、以下ではこの効果を単にＴＭＲ効果と呼ぶことにする）。従って、強磁性ソース４２３と強磁性チャネル領域４２７とが平行磁化の場合ではトンネル抵抗が小さく、反平行磁化の場合ではトンネル抵抗が大きくなる。また、このようなＴＭＲ効果の影響が小さな場合でも、強磁性ソース４２３からは強磁性ソース４２３のスピン分裂幅に依存したスピン偏極率を持つ電子を注入することができる。このため、強磁性チャネル領域４２７と強磁性ソース２２３との相対的な磁化状態によって、電子は強磁性チャネル領域４２７内でスピン依存散乱を生じる。従って、このトンネル注入時のＴＭＲ効果および強磁性チャネル領域４２７におけるスピン依存散乱によって、強磁性ソース４２３と強磁性チャネル領域４２７の相対的な磁化の向きに依存して伝達コンダクタンスが変化する。
図１６（ｂ）に示すように、強磁性ソース４２３と強磁性チャネル領域４２７とが平行磁化であれば、伝達コンダクタンスは大きくなりドレイン電流も大きくなるが、図１６（ｃ）に示すように、強磁性ソース４２３と強磁性チャネル領域４２７とが反平行磁化であれば、伝達コンダクタンスは小さくドレイン電流は小さい。
以上に説明したように、本実施の形態によるＭＩＳＦＥＴでは、同一バイアス下にあっても、強磁性ソースと強磁性チャネル領域との相対的な磁化の向きにより伝達コンダクタンスを制御することができる。また、チャネル領域に注入されるキャリアの数をＶ_ＧＳによって制御できることから、ドレイン電流はＶ_ＧＳによって制御できる。従って、本実施の形態によるＭＩＳＦＥＴは、ドレイン電流をゲート電圧で制御できる通常のトランジスタとしての性質を備えるとともに、強磁性ソースと強磁性チャネル領域との相対的な磁化の向きによって伝達コンダクタンスを制御できる。
次に、本発明の第１４の実施の形態によるＭＩＳＦＥＴを用いたメモリセルについて図面を参照しつつ説明を行う。図１７は、本実施の形態によるメモリセル構造であって、ヨーク構造を用いたゲート電極とワード線との複合構造を示す図である。図１７は、本発明の第７から第１３までの実施の形態のいずれかに記載のＭＩＳＦＥＴの断面をソース側またはドレイン側から見た図である。図１７に示すように、本実施の形態によるメモリセル構造４３１は、チャネル領域４３３と、その上に形成されたゲート酸化膜４３５と、その上に形成されたゲート電極４３７と、その上に形成されたワード線４４１と、を有する積層構造体と、この積層構造体を外側から覆うヨーク４４５とを有している。ヨーク４４５は、高透磁率の材料により構成するのが好ましい。図１７に示す構造を用いると、ワード線４４１の電流によって発生する磁場を強磁性チャネル領域４３３に対して有効に印加することができるため、メモリにおける書き込み電流を低減することが可能となる。
次に、上記各実施の形態において説明したＭＩＳＦＥＴを用いた不揮発性メモリについて説明する。上記各ＭＩＳＦＥＴは、強磁性ソース（または強磁性ドレイン）と強磁性チャネル領域（強磁性半導体層）との相対的な磁化状態を平行磁化又は反平行磁化にすることによって２値の情報を記憶し、これらの磁化状態に対応した出力（ドレイン電流）から磁化状態を検出することができるため、不揮発性メモリを構成することができる。１つのＭＩＳＦＥＴを用いるだけで１ビットのメモリセルを構成することができるため、高密度集積化が可能である。また、チャネル領域に用いる強磁性半導体の電界効果による磁性制御（例えば、非特許文献２、３）を積極的に利用して、従来のＭＲＡＭにおける大きな問題点である書き換え電流の低減を可能とする。
以下、強磁性ソースを有するｎチャネル型のＭＩＳＦＥＴを用い、上記不揮発性メモリの動作原理について説明するが、上述の他の構成例を有するＭＩＳＦＥＴ及びｐチャネル型デバイスを用いても、同様にメモリ動作をさせることができる。ここで、強磁性ソースを磁化の方向を固定したピン層とし、強磁性チャネル領域を磁化の方向を変化させるフリー層とする。
図１８（ａ）は、本発明の第１５の実施の形態による不揮発性メモリのセル構成例を示す図である。図１８（ａ）に示すように、本実施の形態によるメモリセル群４７１は、上記の各実施の形態によるＭＩＳＦＥＴ４７３からなるメモリセルと、ＭＩＳＦＥＴ４７３のゲート電極Ｇに接続されるワード線（ＷＬ）と、ドレインＤに接続されるビット線（ＢＬ）と、ソースＳに接続される接地線（ＧＮＤ）と、を有している。このメモリセルの書き換え動作においては、選択セルに接続されているビット線ＢＬと接地線ＧＮＤとに、（基板電位又はゲート電極に対して）比較的大きなバイアス電圧を加え、チャネル領域の強磁性が消滅して常磁性（又は保磁力が十分に小さくなる状態）となる程度までキャリア数を減少させるか、空乏化させる。図１８（ａ）に示すように、ビット線ＢＬと接地線ＧＮＤとを直交するように配置すれば、選択セルのみにおいてソースＳとドレインＤとにバイアスが印加され、このビット線ＢＬ又は接地線ＧＮＤに接続された他の非選択セルにおいては、ドレインＤ又はソースＳのみにバイアスが加わる。従って、一方のバイアスのみではチャネル全体にわたって強磁性を消滅できない程度に上記バイアスを設定しておけば（例えばソースＳから中心程度までの領域、または、ドレインＤから中心程度までの領域が空乏化するようにすれば）、非選択セルの磁化情報が失われないようにすることができる（例えば、チャネル領域の体積を単磁区構造が容易に実現できる程度の大きさにしておく。）。
この状態において、ワード線ＷＬに比較的に小さな電流を流し、磁場を誘起して常磁性状態のチャネル領域の磁化方向を変化させ、次いでビット線ＢＬと接地線ＧＮＤとの間のバイアスを切ることによって、チャネル領域を強磁性状態に戻して情報を書き換える。
図１９は、上記の書き換え動作の原理を磁化曲線上において説明した図である。まず初めに、強磁性半導体層からなるチャネル領域の磁化は磁化曲線上のＡ点にあったとする。この状態から、図１９中のＥ点に書き換えを行うことを考える。まず、Ａ点の状態からビット線ＢＬと接地線ＧＮＤとにバイアスを加え、選択セルの強磁性を常磁性に変化させる。この際、チャネル領域の磁化はＢ点となる。次いで、チャネル領域直上のゲート電極Ｇに接続するワード線ＷＬに電流を流せば、この電流によって誘起される磁場の強さが強磁性状態にあったチャネル領域の保磁力Ｈ_Ｃ以下であっても、図１９のＣ点のように磁化反転させることができる。次いで、ゲート電極Ｇに電流を流したまま、ソースＳとドレインＤのバイアスを切れば、チャネル領域は強磁性状態に戻る。このときの磁化の向きは、図１９のＤ点のように常磁性状態の磁化の向きが保存される。この状態からワード線ＷＬの電流を切れば、書き換えが完了する（図１９のＥ点）。
本実施の形態によるメモリセルでは、強磁性状態にあるチャネル領域の保磁力Ｈ_Ｃよりも小さな磁場により磁化反転させることができるため、磁化反転に必要な電流を大きく減少させることができる。また、常磁性状態になった選択セルのみについて書き換えを行うため、誤書き込みが生じにくい。
また、情報の書き換えには、初期磁化特性を用いることによっても低電流書き込みが可能となる。強磁性半導体では、電界効果によってキャリアを減少させて強磁性を消失させると、強磁性半導体の磁化を消磁することができる。この状態において磁場を印加すると、磁化曲線は初期磁化曲線を描きながら磁化するのでこれを利用する。図２０は、この書き換え動作の例を磁化曲線上に示した図である。はじめに、チャネル領域の磁化は磁化曲線上のＡ’点にあったと仮定する。この状態から、図２０中のＥ’点に書き換えを行うことを考える。まず、Ａ’点の状態からビット線ＢＬと接地線ＧＮＤとにバイアスを加え、強磁性半導体層のキャリアを減少させ、選択セルの強磁性チャネル領域を消磁する。チャネル領域の磁化は、Ｂ’点となる。ビット線ＢＬと接地線ＧＮＤのバイアスを切った後、チャネル領域直上のゲート電極Ｇに接続するワード線ＷＬに電流を流せば、この電流によって誘起される磁場の強さが強磁性状態にあったチャネル領域の保磁力Ｈ_Ｃ以下であっても図２０のＣ’点を通る初期磁化曲線に沿って磁化する。従って、Ｈ_Ｃ以下の磁場でも磁化反転させることができる（図２０のＤ’点）。最後に、ゲート電極Ｇの電流を切れば書き換えが完了する（図１０のＥ点）。
情報の読み出し動作では、選択セルに通常のトランジスタ動作に必要なバイアスを印加し、ドレイン電流の大きさによって強磁性ソースと強磁性チャネル領域との相対的な磁化状態を検出する。ワード線ＷＬとビット線ＢＬとを直交させて配置しているため、選択セルのみに関して記憶内容を読み出すことができる。尚、読み出し動作では、プリチャージによって必要なバイアスを加えても良い。
次に、本発明の第１６の実施の形態によるＭＩＳＦＥＴを用いたメモリセルについて図面を参照しつつ説明を行う。図１８（ｂ）は、本実施の形態によるメモリセル構成であって、上記各実施の形態によるＭＩＳＦＥＴを用いたメモリセル構成を示す図である。本実施の形態によるメモリセル群４８１は、上記第７から第１４までの各実施の形態によるＭＩＳＦＥＴ４８３ａ及び４８３ｂの列方向に隣接するＭＩＳＦＥＴ対をからなるメモリセル４８３と、ＭＩＳＦＥＴ４８３ａ・４８３ｂの両方のゲート電極Ｇに接続されるワード線ＷＬと、ＭＩＳＦＥＴ４８３ａのドレインＤに接続される第１ビット線（ＢＬ１）と、ＭＩＳＦＥＴ４８３ｂのドレインＤに接続される第２ビット線（ＢＬ２）と、ソースＳに共通接続される接地線（ＧＮＤ）と、を有している。本実施の形態によるＭＩＳＦＥＴを用いたメモリセル構造によれば、ソースを隣り合ったＭＩＳＦＥＴで共有する構造であるため、セルの占有面積の縮小に有効である。
次に、本発明の第１７の実施の形態による不揮発性メモリについて図面を参照しつつ説明を行う。図２１（ａ）は、本実施の形態による不揮発性メモリであって、複数のメモリセルを一括消去／書き換えできる不揮発性メモリのセル構成例を示す図である。本実施の形態によるメモリセルは、本発明の第７から第１４までの各実施の形態によるＭＩＳＦＥＴと、ワード線（ＷＬ）と、ビット線（ＢＬ）と、接地線（ＧＮＤ）と、を有している。但し、ドレインに接続されるビット線ＢＬとソースに接続される接地線ＧＮＤとが、互いに平行になるように配置されている。図２１（ａ）に示すセル構造では、平行方向に並び、選択したビット線に接続されている全てのＭＩＳＦＥＴの磁化情報を同時に消去して書き換えることが可能である。
書き換え動作では、選択したビット線ＢＬとこれに接続されたＭＩＳＦＥＴに接続している接地線ＧＮＤにバイアスを印加し、このビット線ＢＬと接地線ＧＮＤとに接続された全てのＭＩＳＦＥＴのチャネル領域を、強磁性から常磁性（または保磁力が十分に小さくなる状態）に変化させる。次に、これらのＭＩＳＦＥＴのゲートに接続されるそれぞれのワード線ＷＬに、書き換え内容に応じた向きの電流を流し、常磁性状態のチャネル領域の磁化方向を変化させる。次に、ビット線ＢＬと接地線ＧＮＤのバイアスを切ることによって、最後に各ワード線への電流を切ってそれぞれのＭＩＳＦＥＴのチャネル領域を強磁性に戻し、最後の各ワード線の電流を切って情報を書き換える。本実施の形態によるメモリセルでは、それぞれのメモリセルの書き換えに必要な電流が小さいことを利用して多数のワード線ＷＬに同時に書き換え電流を流すことができるため、１本のビット線ＢＬに接続される多数のＭＩＳＦＥＴの磁化情報を同時に書き換えることが可能である。従って、書き換えの高速化が可能である。上記のセル構成においても、ワード線ＷＬとビット線ＢＬとを直交した配置としてあるため、選択セルに通常のトランジスタのバイアスを印加すれば、磁化状態に対応したドレイン電流に基づいて選択セルの磁化状態を検出すことができる。また、このセル構成でも、プリチャージによる読み出しが可能である。
また、上記のメモリセル構成においても、図２０を参照して説明した初期磁化特性を用いることによって低電流書き込みが可能となる。この場合では、選択されたビット線ＢＬに接続される多数のメモリセルの内容を一括して消去し、１ビットづつ書き込むことが可能となる。従って、この場合にはフラッシュメモリと類似の書き換え方法を用いることができる。より具体的には、ビット線ＢＬと接地線ＧＮＤとにバイアスを加え、選択したビット線ＢＬに接続されているメモリセルの強磁性チャネル領域を一括して消磁する。次に、ビット線ＢＬと接地線ＧＮＤとのバイアスを切った後、消磁されたメモリセルのゲート電極Ｇに接続する複数のワード線ＷＬに電流を順次電流を流していけば、１ビットづつ書き換えを行うことができる。この書き換え方法では、１ビットづつ書き換えるため、一度に流す電流の小さくできるという利点がある。
次に、本発明の第１８の実施の形態による不揮発性メモリについて図面を参照しつつ説明を行う。図２１（ｂ）は、図２１（ａ）に示すメモリセルと類似の構成を有しているが、列方向に隣接する２つのＭＩＳＦＥＴ４６３ａ・４６３ｂのソースＳを共有する構造を有し、共通ソースＳに接地線ＧＮＤが接続されている。ソースＳを共通にする２つのＭＩＳＦＥＴ４６３ａ、４６３ｂのそれぞれのドレインＤは、異なるビット線ＢＬ１とＢＬ２とに接続されている。図２１（ｂ）に示す構成では、セルの占有面積を縮小することができ、集積回路の占有面積を低減することができるという利点がある。
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
本発明の強磁性半導体をチャネル領域に用いたＭＩＳＦＥＴによれば、ドレイン電流をゲート電圧で制御できるトランジスタとして特性を有するとともに、その伝達コンダクタンスを強磁性チャネル領域と強磁性ソース（又は強磁性ドレイン又は強磁性ソース及び強磁性ドレインの両方）との相対的な磁化の向きによって制御できるという特徴的な特性を併せ持つ。従って、この相対的な磁化の向きによって２値の情報を記憶することができるとともに、この相対的な磁化の向きを電気的に検出することができる。また、強磁性半導体からなるチャネル領域の電界効果による磁性制御を用いれば、情報の書き換えに必要な電流の大幅な低減が可能となる。したがって、上記ＭＩＳＦＥＴは、高密度集積化に適した高性能不揮発性メモリセルを構成することができる。
以上、本発明の実施の形態について説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

本発明は、不揮発性メモリ装置において、高集積化と低消費電力化が可能であり、種々の電子機器、特に携帯用電子機器用の不揮発性メモリ装置として応用が可能である。

Claims (13)

1. キャリアを注入する強磁性体からなるソース（以下、「強磁性ソース」と称する。）と、該強磁性ソースから注入されたキャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられ強磁性体からなるトンネル障壁（以下、「強磁性トンネル障壁」と称する。）と、前記強磁性トンネル障壁に対して形成され、該強磁性トンネル障壁に電界を印加することにより前記強磁性ソースから前記ドレインへのキャリアの伝導を制御するゲート電極とを有し、前記キャリアが電子の場合には前記強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記キャリアが正孔の場合には前記強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂しており、
   前記強磁性トンネル障壁は、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが同じ方向である場合または前記強磁性ソースの多数スピンの向きと前記強磁性トンネル障壁の前記エネルギーバンド端におけるスピンバンドのスピンの向きとが同じである場合（以下、「平行磁化」と称する。）に、前記強磁性ソースの多数スピンに対するトンネル障壁が低く、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが互いに反対方向である場合または前記強磁性ソースの多数スピンの向きと前記強磁性トンネル障壁の前記エネルギーバンド端におけるスピンバンドのスピンの向きとが異なる場合（以下「反平行磁化」と称する。）には、前記強磁性ソースの多数スピンに対するトンネル障壁が高く形成され、
   前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、前記ゲート電極に対して印加する電圧（以下、「ゲート電圧」と称する。）により、前記強磁性ソースの多数スピンに対する前記強磁性トンネル障壁のトンネル確率を制御できることを特徴とするトランジスタ。
2. 前記強磁性トンネル障壁と前記ゲート電極との間に形成されたゲート絶縁膜を有することを特徴とする請求の範囲第１項に記載のトランジスタ。
3. 前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、ゲート電圧を前記強磁性トンネル障壁に対して印加することにより、前記強磁性ソースの多数スピンが前記強磁性トンネル障壁をトンネルすることによる電流を生じる程度の厚さを有することを特徴とする請求の範囲第１項又は第２項に記載のトランジスタ。
4. 前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、ゲート電圧の印加によって前記強磁性ソースと前記ドレインとの間に、定められたある電流を生じさせるゲート電圧として定義されるしきい値を有することを特徴とする請求の範囲第１項又は第２項に記載のトランジスタ。
5. 前記強磁性ソースと前記強磁性トンネル障壁とが反平行磁化である場合には、前記強磁性ソースの多数スピンに対する前記強磁性トンネル障壁のバリア高さが前記エネルギーバンド端におけるスピン分裂の幅だけ高くなることにより前記強磁性ソースと前記ドレインとの間に生じる電流が平行磁化の場合に比べて小さくなることを特徴とする請求の範囲第１項又は第２項に記載のトランジスタ。
6. 同一バイアス下において、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の向きにより相互コンダクタンスを制御できることを特徴とする請求の範囲第１項又は第２項に記載のトランジスタ。
7. 請求の範囲第１項から第６項までのいずれか１項に記載のトランジスタであって、前記ソース又はソース及びドレインがハーフメタル強磁性体により構成されていることを特徴とするトランジスタ。
8. 請求の範囲第１項から第７項までのいずれか１項に記載のトランジスタであって、さらに前記強磁性ソースと前記強磁性トンネル障壁との間に非磁性体が設けられていることを特徴とするトランジスタ。
9. 前記ドレインが、非磁性体又は強磁性体のいずれかであることを特徴とする請求の範囲第１項から第６項まで又は第８項のいずれか１項に記載のトランジスタ。
10. 請求の範囲第１項から第９項までのいずれか１項に記載の１つのトランジスタを用いて、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の方向によって情報を記憶し、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の方向に依存するトランジスタの相互コンダクタンスに基づく出力特性から前記トランジスタ内に記憶された情報を検出することを特徴とする記憶素子。
11. 請求の範囲第１項から第９項までのいずれか１項に記載の１つのトランジスタと、前記強磁性ソースを接地する第１の配線と、前記ドレインと接続する第２の配線と、前記ゲート電極と接続する第３の配線とを有する記憶素子。
12. 請求の範囲第１項から請求の範囲第９項までのいずれか１項に記載の１つのトランジスタと、前記強磁性ソースを接地する第１の配線と、前記ドレインと接続する第２の配線と、前記ゲート電極と接続する第３の配線と、前記第２の配線の一端に形成される出力端子と、前記第２の配線から分岐し負荷を介して電源と接続する第４の配線とを有する記憶素子。
13. 前記強磁性トンネル障壁は前記強磁性ソースと前記ドレインとの間に１つのトンネル障壁として設けられていることを特徴とする請求項１または２記載のトランジスタ。

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