JP2003281878A - 抵抗素子を用いたデータ記憶素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗素子、とくに磁気抵抗効果素子からのデ
ータの読み出しの安定化と、量産時に生じる磁気抵抗効
果素子等の抵抗値のばらつきの問題を解消し、高性能で
量産性のあるＭＲＡＭ等を作製する。 【解決手段】 データ読み出し用の少なくとも２本の制
御導体のうちの１本となるビット線１１はスッチング素
子となるＦＥＴ１５のゲートに接続し、前記制御導体の
他の１本となるワード線１０は磁気抵抗効果素子１３の
一端に接続し、磁気抵抗効果素子１３の他端がＦＥＴ１
５のドレインに接続し、ＦＥＴ１５のソースは固定抵抗
素子１７の一端に接続し、固定抵抗素子１７の他端は接
地された構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気、光、温度等
により電気抵抗値が反応する抵抗素子を用いたデータ記
憶素子及びその製造方法に係り、とくに磁気抵抗効果素
子を用いたメモリ（磁気ランダム・アクセス・メモリ：
ＭＲＡＭ）を構成するのに好適なデータ記憶素子及びそ
の製造方法に関する。

【０００２】

【従来の技術】従来より使用されているＤＲＡＭ（ダイ
ナミック・ランダム・アクセスメモリ）の一つの欠点で
ある揮発性を解決できる素子としてＭＲＡＭの研究が進
められている。

【０００３】前記ＭＲＡＭの構成としては、図１０に示
すように、磁気抵抗効果素子を含むメモリセル１を複数
配列し、Ｘ−アドレスデコーダ２でメモリセル１の配列
のＸ方向を選択し、Ｙ−アドレスデコーダ３でメモリセ
ル１の配列のＹ方向を選択することで、特定の１個のメ
モリセル１を選択する構成が知られている。そして、各
メモリセル１を構成する磁気抵抗効果素子の抵抗値の変
化をデータとして保持する。

【０００４】図１１（Ａ）は各磁気抵抗効果素子の構成
を簡易に示した断面図である。図１１（Ａ）に示す磁気
抵抗効果素子はトンネリング磁気抵抗効果（ＴＭＲ）を
用いたもの、つまりトンネル磁気抵抗効果素子（以下、
ＴＭＲ素子という）であり、トンネルバリア層４０を２
つの磁性層４１，４２で挟んだＴＭＲ膜構造を有し、上
側の磁性層４１は磁化方法を自由に変化させることが可
能な層（フリー層）であり、下側の磁性層４２は磁化方
向が固定化されている層（ピンド（Ｐｉｎｎｅｄ）層）
である。これら各磁性層の外側には更に導体４３，４４
が形成される。これらの導体４３，４４が図１０に示す
ようにメモリセル１の各ＴＭＲ素子に配線されている。

【０００５】図１１（Ａ）のＴＭＲ素子の構成におい
て、上部導体４３をデータ書き込み用のワード線（メモ
リセル配列において行方向の配線）とし下部導体４４を
データ書き込み用のビット線（メモリセル配列において
列方向の配線）とすると、ワード線とビット線両方に電
流を流すことにより、ワード線とビット線両方による合
成電流磁場によりフリー層である磁性層４１の磁化方向
を選択することができる。即ち前記電流の方向を変化さ
せることにより、フリー層の磁化方向を変化させること
が可能である。

【０００６】この変化に対しピンド層となる磁性層４２
は一定の方向に磁化が向けられているため、磁性層４１
と４２には磁化の方向に関して平行と反平行の２つ状態
を作ることが可能になる。

【０００７】ＴＭＲ素子に関しては上記２つの磁性層４
１，４２の磁化の方向が同一の時、トンネルバリア層４
０を介して流れる電流に対する抵抗は低く（Ｒ）、反平
行の場合はそれが高くなる（Ｒ＋△Ｒ）性質がある。即
ち、この抵抗値Ｒ、及びＲ＋△Ｒをそれぞれ０，１（又
はその逆）のデータに対応させて記憶させることが可能
となる。

【０００８】このデータの読み出しのための回路として
は、例えば、図１２に示す構成が提案されている。

【０００９】先ず、データの読み出し用のビット線５０
によりトランジスタ（ＦＥＴ）５５のゲートに電圧を加
えてトランジスタ５５のドレイン−ソース間をオン（Ｏ
Ｎ）にし、読み出し用のワード線５１より供給される電
流がＴＭＲ素子５３に流入し、その時の電圧がワード線
５１を介してセンサーアンプ５６で検出され、論理レベ
ルの信号電圧に変換されてデータとして使用される。

【００１０】

【発明が解決しようとする課題】しかし、上記図１２の
構成には下記のような問題があった。

【００１１】一般的にＴＭＲ素子はそれを構成するトン
ネルバリア層の厚みによりＴＭＲ素子の抵抗値、より正
確には上記２つの磁性層の磁化の方向が同一の時の抵抗
値（Ｒ）が決まる。但し、前記トンネルバリア層は極め
て薄く一般的に１００ナノミクロン以下であるので、必
ずしも量産時に一定の抵抗値とはならず、ある程度の範
囲で変化する。

【００１２】更に、ＴＭＲ素子の磁気抵抗の変化率（Ｍ
Ｒ比＝ΔＲ／Ｒ）は通常５０％以下であって、必ずしも
高くなく、その上、ＴＭＲ素子に電流を流すために印加
される電圧によりＭＲ比が低下してしまう。その変化は
ＴＭＲ素子の構成にもよるが、例えば０.５Ｖで既に約
半分以下になってしまう。その上更に、このＭＲ比も量
産時には変化し、更に完成製品となった後でも周囲温度
変化の影響を受ける。

【００１３】従って、上記の事項を勘案するとＴＭＲ素
子から検出された抵抗値だけではデータとして論理値の
１なのか０なのかを判定するのが困難となり、データの
安定読み出しが困難なるという課題があった。

【００１４】なお、磁気メモリ装置のセルの出力電圧を
大きくしたものとして、特開２００１−２３６７８１号
公報があり、１個のセルに２個のＴＭＲ素子とトランジ
スタとを用いている。この場合、１個のセルに２個のＴ
ＭＲ素子を用いるため、集積度が低下する。また、特開
２００１−２６６５６７号公報も１個の情報記憶に２つ
のＴＭＲ素子の組を用いるため、同様に集積度が低下す
る問題があると認められる。

【００１５】本発明は、これらの不都合に鑑みてなされ
たものであり、抵抗素子、とくに磁気抵抗効果素子から
のデータの読み出しの安定化と、量産時に生じる磁気抵
抗効果素子等の抵抗値のばらつきの問題を解消し、高性
能で量産性のあるＭＲＡＭ等を作製できる抵抗素子を用
いたデータ記憶素子及びその製造方法を提供することを
目的とする。

【００１６】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本願請求項１の発明は、抵抗素子の電気的抵抗値変
化を利用したデータ記憶素子であって、データ読み出し
用の少なくとも２本の制御導体のうちの１本はスッチン
グ素子となるトランジスタのゲート又はベースに接続
し、前記制御導体の他の１本は前記抵抗素子の一端に接
続し、前記抵抗素子の他端が前記トランジスタのドレイ
ン又はコレクタに接続し、前記トランジスタのソース又
はエミッタは固定抵抗の一端に接続し、前記固定抵抗の
他端は接地又は特定の電位にされていることを特徴とし
ている。

【００１８】本願請求項２の発明は、抵抗素子の電気的
抵抗値変化を利用したデータ記憶素子であって、データ
読み出し用の少なくとも２本の制御導体のうちの１本は
スッチング素子となるトランジスタのゲート又はベース
に接続し、前記制御導体の他の１本は固定抵抗の一端に
接続し、前記固定抵抗の他端が前記トランジスタのドレ
イン又はコレクタに接続し、前記トランジスタのソース
又はエミッタは前記抵抗素子の一端に接続し、前記抵抗
素子の他端は接地又は特定の電位にされていることを特
徴としている。

【００１９】本願請求項３の発明に係る抵抗素子を用い
たデータ記憶素子は、請求項１又は２において、前記抵
抗素子の低抵抗時の抵抗値（Ｒ）及び前記固定抵抗の抵
抗値（Ｒｏ）において、 ０.５＜Ｒ／Ｒｏ＜１.５ となる関係としたことを特徴としている。

【００２０】本願請求項４の発明に係る抵抗素子を用い
たデータ記憶素子は、請求項１，２又は３において、前
記ドレイン又はコレクタ、或いは前記ソース又はエミッ
タがデータ読み出し端となっていることを特徴としてい
る。

【００２１】本願請求項５の発明に係る抵抗素子を用い
たデータ記憶素子は、請求項１，２，３又は４におい
て、前記抵抗素子が磁気抵抗効果素子であることを特徴
としている。

【００２２】本願請求項６の発明に係る抵抗素子を用い
たデータ記憶素子は、請求項５において、前記抵抗素子
はトンネルバリア層と、前記トンネルバリア層を挟むよ
うに配置された２つの磁性層とを備えたトンネル磁気抵
抗効果素子であることを特徴としている。

【００２３】本願請求項７の発明に係る抵抗素子を用い
たデータ記憶素子は、請求項５又は６において、前記固
定抵抗は、前記磁気抵抗効果素子を構成する複数層のう
ちの少なくとも一つの層と同材質の層を有していること
を特徴としている。

【００２４】本願請求項８の発明に係る抵抗素子を用い
たデータ記憶素子の製造方法は、磁気抵抗効果素子、固
定抵抗及びスイッチング素子としてのトランジスタを有
する直列回路を備え、前記磁気抵抗効果素子の電気的抵
抗値変化を利用したデータ記憶素子の製造方法であっ
て、前記固定抵抗は前記磁気抵抗効果素子と同一工程内
で形成されることを特徴としている。

【００２５】

【発明の実施の形態】以下、本発明に係る抵抗素子を用
いたデータ記憶素子及びその製造方法の実施の形態を図
面に従って説明する。

【００２６】（第１の実施の形態）図１は本発明に係る
抵抗素子を用いたデータ記憶素子の第１の実施の形態で
あって、抵抗素子として磁気抵抗効果素子を用いたＭＲ
ＡＭを構成する各メモリセルにおける読み出し回路を示
した図である。本実施の形態においてはデータ読み出し
用のビット線１１にスイッチング素子としてのｎＭＯＳ
・ＦＥＴ１５のゲートが接続し、そのドレインはＴＭＲ
素子１３の一端に接続し、ＴＭＲ素子１３の他端はデー
タ読み出し用のワード線１０に接続している。また、Ｆ
ＥＴ１５のソース側は固定抵抗素子１７の一端に接続
し、固定抵抗素子１７の他端は接地されている。更に、
ｎＭＯＳ・ＦＥＴ１５には信号を取り出すためのデータ
読み出し端１８（データ線に接続される）を設けてい
る。

【００２７】このメモリセルの動作としては、ワード線
１０とビット線１１に電圧が印加された際に、ｎＭＯＳ
・ＦＥＴ１５のドレイン−ソース間がオンとなり、ワー
ド線１０より抵抗１３、１７に電流が流れる。この時デ
ータ読み出し端１８にはＴＭＲ素子１３、固定抵抗素子
１７により決まる電圧が発生する。このときデータはＴ
ＭＲ素子１３の抵抗値変化により保存されているので、
データ読み出し端１８には前記抵抗値変化が電圧変化と
して発生し、その変化をセンスアンプで検出することに
より、論理レベルの電圧に変換してデータとして使用す
ることが可能となる。

【００２８】ここで先ず本発明の特徴として、前記固定
抵抗素子１７を前記ＴＭＲ素子１３と同一工程で製造し
たことである。ＴＭＲ素子の抵抗値は前述のようにトン
ネルバリア層の厚みに依存する。従って、前記トンネル
バリア層の上に磁性体によるフリー層が形成されなけれ
ば単なる抵抗体となる。それ故、固定抵抗素子１７の１
例として、図１１（Ｂ）のように、図１１（Ａ）のＴＭ
Ｒ素子のピンド層となる磁性層４２の形成工程にて同時
にそれと同材質の第１層４２Ａを形成し、同図（Ａ）の
トンネルバリア層４０の形成工程にて同時にそれと同材
質の第２層４０Ａを形成し、第１層４２Ａ（ピンド層と
同材質で同時形成）と第２層４０Ａ（トンネルバリア層
と同材質で同時形成）間の抵抗値を利用する構成とする
ことが可能である。

【００２９】また、ＴＭＲ素子のフリー層は金属磁性体
であり、且つ、極めて薄い（百ナノメートルレベル）層
であるので、他の非磁性金属をつけても実質抵抗値はト
ンネルバリア層により決まる抵抗値となる。また、固定
抵抗素子１７にＴＭＲ素子のフリー層と同材質の層を付
けたとしても、データ書き込み時に使用する前記読み出
し用とは異なるワード線やビット線からの磁気的影響を
受けない部分に形成すればよい。従って、前記固定抵抗
素子１７の他の例として図１１（Ｃ）のように、同図
（Ｂ）の第１層４２Ａと第２層４０Ａに加えて第３層４
１Ａ（フリー層と同材質で同時形成）を積層形成した構
成とすることもできる。

【００３０】更に、本実施の形態においては、ＴＭＲ素
子１３の抵抗値（Ｒｍ＝Ｒ又はＲ（１＋δ）、δはＭＲ
比）と固定抵抗素子１７の抵抗値（Ｒｏ）に関しては、 ０.５＜Ｒ／Ｒｏ＜１.５ …（１） なる関係に設定することが好ましい。

【００３１】これは、Ｒｍ、ＲｏがｎＭＯＳ・ＦＥＴ１
５のオンの時の抵抗値よりも十分大きい場合、データ読
み出し端１８に生じる電圧は、ワード線１０の電圧をＶ
ｄｄとすると Ｖｄｄ・Ｒｏ／（Ｒｏ＋Ｒｍ）となる。
これによりデータ読み出し端１８で検出される単位電圧
当たりの電圧変化巾Ｖｒは Ｖｒ＝Ｒｏ／（Ｒｏ＋Ｒ）−Ｒｏ／｛（Ｒｏ＋Ｒ（１＋
δ）｝ となる。ここでＲ／Ｒｏに関して、Ｒ／Ｒｏが変化した
場合のＶｒについてＭＲ比（δ）を変化させながら検討
すると、図２に示すようにＶｒは０.５＜Ｒ／Ｒｏ＜１.
５付近においてピークを生じることがわかる。即ちＲ／
Ｒｏは上記式（１）の範囲内に設定されることが好まし
いことを示している。

【００３２】尚、前記抵抗値Ｒ、Ｒｏは、前記トンネル
バリア層の面積により設計できるので、任意の抵抗値に
設計可能である。また、形成するＴＭＲ素子の抵抗値を
安定化するためには前記トンネルバリア層は厚く設定し
た方が量産時には安定化する。よって、ｎＭＯＳ・ＦＥ
Ｔ１５のオンの時の抵抗値よりも上記抵抗値Ｒ、Ｒｏは
高抵抗に設定することになるので、上記計算のようにｎ
ＭＯＳ・ＦＥＴ１５のオンの時の抵抗値を無視しても問
題はない。

【００３３】しかし、ｎＭＯＳ・ＦＥＴ１５のオンの時
の抵抗値（Ｒｔ）が、前記Ｒ、Ｒｏと同レベルになる場
合は、固定抵抗になる抵抗値をＲｏ＋Ｒｔと考えて、 ０.５＜Ｒ／（Ｒｏ＋Ｒｔ）＜１.５ …（２） とすればよい。

【００３４】以上の構成により、データ線に接続される
データ読み出し端１８に生じる電圧は、ワード線１０の
電圧Ｖｄｄに対して安定した前記抵抗値Ｒ、Ｒｏの分圧
比として得られる。特に、前記抵抗値Ｒ、Ｒｏは同一工
程で形成されるので、製造ロット間の変動や、周囲温度
の変化等を受けても殆ど変化を受けない安定した電圧値
を得ることができる。

【００３５】また、ＴＭＲ素子１３のＭＲ比が印加電圧
や周囲温度の変化を受けた場合、データ読み出し端１８
における電圧変化巾が変化するが、図２に示したように
上記式（１）又は式（２）を満たしていれば、変化幅の
最大値を確実に検出できる。

【００３６】（第２の実施の形態）本発明の第２の実施
の形態を図３に示す。この場合、図１の構成に加えて、
更に図３に示すようなデータ読み出し端１８の後段にＣ
ＭＯＳインバータ３１と帰還抵抗３２により反転増幅器
を構成することにより、データ読み出し端１８に生じる
電圧を増幅した出力３０を得ることが可能である。図３
ではＣＭＯＳインバータ３１がビット線１１の電圧で動
作する構成になっているため、ｎＭＯＳ・ＦＥＴ１５と
連動できる。

【００３７】なお、その他の構成、作用効果は前述の第
１の実施の形態と同様であり、同一又は相当部分に同一
符号を付して説明を省略する。

【００３８】（第３の実施の形態）図４は本発明の第３
の実施の形態を示す。この実施の形態においては、図１
に示した構成において、データ線が接続されるデータ読
み出し端１８をｎＭＯＳ・ＦＥＴ１５のソース側に接続
したものである。

【００３９】なお、その他の構成、作用効果は前述の第
１の実施の形態と実質同様であり、同一又は相当部分に
同一符号を付して説明を省略する。

【００４０】（第４の実施の形態）図５は本発明の第４
の実施の形態を示す。この実施の形態においては、固定
抵抗素子１７の接地側端Ｑを、直接接地する代わりに、
接地電位に対して所定電位差を保った特定電位に維持し
ている。すなわち、図５（Ａ）では、固定抵抗素子１７
の接地側端Ｑと接地電位間に定電圧源としての電圧レギ
ュレータ回路１９Ａを構成してこれにより特定電圧を与
えている。また、図５（Ｂ）のように、ＰＮ接続のダイ
オード１９ＢのＰＮ接合電圧を利用する構成としてもよ
く、この場合、１個のＰＮ接合電圧は約０.５Ｖ程度あ
るので、複数直列接続して、目的の電圧を発生させるこ
とが可能である。

【００４１】図５の第４の実施の形態の構成とした場合
の利点を以下に説明する。ＴＭＲ素子１３はその両端に
かかるバアイス電圧によりＭＲ比が低下する。本発明に
係る第４の実施の形態において、前記ＭＲ比の低減を回
避するためには、ＴＭＲ素子１３のワード線１０に接続
する側の一端Ｐと、固定抵抗素子１７の接地側端Ｑの間
の電圧を小さくすることが必要となる。このとき、Ｑ側
に所定電圧を挿入することにより、ＴＭＲ素子１３への
バイアス電圧を低下させることが可能となる。特に、本
発明に係る第２の実施の形態（図３）のように、データ
読み出し端１８の後段にＣＭＯＳインバータを使用する
場合、ＣＭＯＳインバータの動作論理電圧のほぼ中心値
Ｖｃ（３.３Ｖ駆動の場合、１.６５Ｖ）付近が増幅利得
の最大になるため、前記電圧Ｖｃを考慮して設計する必
要がある。よって、ワード線１０側の電圧Ｖｄｄを適当
（例えばＶｃ＋０.５Ｖ）に選ぶと共に、接地側端Ｑに
も適当な電圧（例えばＶｃ−０.５Ｖ）を与える。これ
により、データ読み出し端１８の出力として、ＴＭＲ素
子１３のＭＲ比劣化を低減させた変化電圧が得られると
共に、ＣＭＯＳインバータで増幅した出力ではより大き
な変化電圧として得ることが可能である。

【００４２】なお、その他の構成、作用効果は前述の第
３の実施の形態と実質同様であり、同一又は相当部分に
同一符号を付して説明を省略する。

【００４３】この第４の実施の形態のように、固定抵抗
素子１７の接地側端Ｑを、直接接地する代わりに、接地
電位に対して所定電位差を保った特定電位とする構成
は、本発明の第１及び第２の実施の形態にも適用可能で
ある。

【００４４】（第５の実施の形態）また、図６は本発明
の第５の実施の形態を示し、ＴＭＲ素子１３をｎＭＯＳ
・ＦＥＴ１５のソース側に、固定抵抗素子１７をドレイ
ン側に設定した例である。この場合、データ線に接続さ
れるデータ読み出し端１８に生じる電圧変化幅は図２に
示した結果と同一なる。

【００４５】なお、その他の構成、作用効果は前述の第
１の実施の形態と実質同様であり、同一又は相当部分に
同一符号を付して説明を省略する。

【００４６】（第６の実施の形態）更に、図７は本発明
の第６の実施の形態であって、図６においてデータ読み
出し端１８をｎＭＯＳ・ＦＥＴ１５のドレイン側に設定
した例である。

【００４７】なお、その他の構成、作用効果は前述の第
５の実施の形態と実質同様であり、同一又は相当部分に
同一符号を付して説明を省略する。

【００４８】また、図６及び図７の第５及び第６の実施
の形態においては、ＴＭＲ素子１３の接地側端を直接接
地したが、図５の第４の実施の形態の場合と同様に、Ｔ
ＭＲ素子１３の接地側端を、接地電位に対して所定電位
差を保った特定電位とする構成としてもよい。

【００４９】（第７の実施の形態）第１乃至第６の実施
の形態においては、磁気抵抗効果素子を用いたデータ記
憶素子として各メモリセルの構成について説明したが、
図８の第７の実施の形態はメモリセルアレーとして構成
した場合の例である。ＴＭＲ素子１３とｎＭＯＳ・ＦＥ
Ｔ１５の組は各メモリセル毎に必要であるが、固定抵抗
素子１７に関しては各メモリセルに対して共用すること
が可能であり、従って図８に示す構成にすることが可能
である。図中、ｎＭＯＳ・ＦＥＴ１５のドレインにＴＭ
Ｒ素子１３が接続し、ソースに固定抵抗素子１７が接続
している。この固定抵抗素子１７は複数のｎＭＯＳ・Ｆ
ＥＴのソースに接続している。図示の例では、横方向の
２行に対して１個の固定抵抗素子１７を共用している。
なお、図中、Ｂ１，Ｂ２，Ｂ３，Ｂ４，…はビット線、
Ｗ１，Ｗ２，Ｗ３，Ｗ４，…はワード線、Ｄ１，Ｄ２，
Ｄ３，Ｄ４，…は縦方向の１列毎の増幅出力である。

【００５０】図中のメモリセルの配置は、一本のワード
線に、複数のｎＭＯＳ・ＦＥＴ１５のドレイン側に一端
が接続したＴＭＲ素子１３の他端が接続し、ビット線が
各ｎＭＯＳ・ＦＥＴのゲートに接続し、更に各ビット線
によりｎＭＯＳ・ＦＥＴ１５のドレインから出力される
データ線に接続した反転増幅器が動作する構成になって
いる。

【００５１】（第８の実施の形態）また、図９は本発明
の第８の実施の形態であって、複数のｎＭＯＳ・ＦＥＴ
１５のドレインにワード線を固定抵抗素子１７を介して
接続した構成である。これにより固定抵抗素子１７は複
数のメモリセルで共用される。図示の例では、横方向の
１行に対して１個の固定抵抗素子１７を共用している。
従って、各ＴＭＲ素子１３それぞれの一端はｎＭＯＳ・
ＦＥＴ１５のソース側に接続すると共に他端を接地する
構成となっている。

【００５２】なお、その他の構成は前述の第７の実施の
形態と実質同様であり、同一又は相当部分に同一符号を
付して説明を省略する。

【００５３】この図９の構成においても図８の場合と同
様に、ビット線が各ｎＭＯＳ・ＦＥＴ１５のゲートに接
続し、更に各ビット線によりｎＭＯＳ・ＦＥＴ１５のソ
ースから出力されるデータ線に接続した反転増幅器が動
作する構成になっている。

【００５４】上記第７、第８の実施の形態のように、メ
モリセルアレーとして構成した場合に固定抵抗素子を共
用化することが可能であるので、高容量のメモリを構成
する際にも、固定抵抗素子が形成される領域を小さくす
ることが可能となり、高集積化が可能である。

【００５５】なお、各実施の形態において、データ書き
込み用のワード線及びビット線の配置は、図１１（Ａ）
のＴＭＲ素子におけるフリー層の磁性層４１の磁化方向
を変化させ得る配置であればよく、データ読み出し用の
ワード線及びビット線とは別に設ければよい（但し、固
定抵抗素子に影響を及ぼさない位置とする。）。また、
ＴＭＲ素子の一端に電気的に接続するワード線又はビッ
ト線があれば、書き込み用と読み出し用とに共用でき
る。

【００５６】また、各実施の形態では、スイッチング素
子としてＦＥＴを用いたが、バイポーラトランジスタに
置換することも原理上は可能である。但し、ベース電流
の影響を受けないＦＥＴの方が好ましい。

【００５７】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
次のような効果を奏することができる。

【００５９】（１） 磁気、光、温度等に反応する抵抗
素子の量産時における抵抗値の変動が生じても、メモリ
性能に対する影響を回避することが可能となる。

【００６０】（２） 抵抗素子、とくに磁気抵抗効果素
子のＭＲ比が変化しても、安定的にデータの読み出しが
可能となる。

【００６１】（３） 前記抵抗素子が磁気抵抗効果素子
である場合、これと直列関係に挿入される固定抵抗は、
前記磁気抵抗効果素子と同一工程内で形成されるため、
製造容易である。（４） 固定抵抗の共用化により各メ
モリセルの小型化が可能となり、高容量のＭＲＡＭの実
現が可能となる。

【図面の簡単な説明】

【図１】本発明に係る抵抗素子を用いたデータ記憶素子
の第１の実施の形態であって、磁気抵抗効果素子を用い
たＭＲＡＭのメモリセルの読み出し回路構成を説明した
回路図である。

【図２】本発明の第１の実施の形態の回路構成のデータ
読み出し端（データ端子）における単位電圧当たりの電
圧変化巾を示したグラフである。

【図３】本発明の第２の実施の形態であって、図１のＭ
ＲＡＭのメモリセルに反転増幅器を接続した構成を説明
した回路図ある。

【図４】本発明の第３の実施の形態であって、ＭＲＡＭ
のメモリセルの他の回路構成を説明した回路図である。

【図５】本発明の第４の実施の形態であって、ＭＲＡＭ
のメモリセルの他の回路構成を説明した回路図である。

【図６】本発明の第５の実施の形態であって、ＭＲＡＭ
のメモリセルの他の回路構成を説明した回路図である。

【図７】本発明の第６の実施の形態であって、ＭＲＡＭ
のメモリセルの他の回路構成を説明した回路図である。

【図８】本発明の第７の実施の形態であって、ＭＲＡＭ
のメモリセルアレーの回路構成を説明した回路図であ
る。

【図９】本発明の第８の実施の形態であって、ＭＲＡＭ
のメモリセルアレーの他の回路構成を説明した回路図で
ある。

【図１０】メモリセルを複数配列したＭＲＡＭの構成図
である。

【図１１】ＭＲＡＭのメモリセルとなるＴＭＲ素子及び
これと同一工程内で形成される固定抵抗素子の構造を示
し、（Ａ）はＴＭＲ素子の断面図、（Ｂ）本発明に係る
抵抗素子を用いたデータ記憶素子の製造方法における固
定抵抗素子の１例の断面図、（Ｃ）は固定抵抗素子の他
の例の断面図である。

【図１２】従来のＭＲＡＭのメモリセルの読み出し回路
の構成を説明した回路図である。

【符号の説明】

１ メモリセル ２ Ｘ−アドレスデコーダ ３ Ｙ−アドレスデコーダ １０ ワード線 １１ ビット線 １３ ＴＭＲ素子 １５ ＦＥＴ １７ 固定抵抗素子 １８ データ読み出し端 ３０ 出力 ３１ インバータ ４０ トンネルバリア層 ４１，４２， 磁性層 ４３，４４ 導体 ５０ ビット線 ５１ ワード線 ５３ ＴＭＲ素子 ５５ トランジスタ ５６ センサーアンプ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 抵抗素子の電気的抵抗値変化を利用した
   データ記憶素子であって、 データ読み出し用の少なくとも２本の制御導体のうちの
   １本はスッチング素子となるトランジスタのゲート又は
   ベースに接続し、前記制御導体の他の１本は前記抵抗素
   子の一端に接続し、前記抵抗素子の他端が前記トランジ
   スタのドレイン又はコレクタに接続し、前記トランジス
   タのソース又はエミッタは固定抵抗の一端に接続し、前
   記固定抵抗の他端は接地又は特定の電位にされているこ
   とを特徴とする抵抗素子を用いたデータ記憶素子。
2. 【請求項２】 抵抗素子の電気的抵抗値変化を利用した
   データ記憶素子であって、 データ読み出し用の少なくとも２本の制御導体のうちの
   １本はスッチング素子となるトランジスタのゲート又は
   ベースに接続し、前記制御導体の他の１本は固定抵抗の
   一端に接続し、前記固定抵抗の他端が前記トランジスタ
   のドレイン又はコレクタに接続し、前記トランジスタの
   ソース又はエミッタは前記抵抗素子の一端に接続し、前
   記抵抗素子の他端は接地又は特定の電位にされているこ
   とを特徴とする抵抗素子を用いたデータ記憶素子。
3. 【請求項３】 前記抵抗素子の低抵抗時の抵抗値（Ｒ）
   及び前記固定抵抗の抵抗値（Ｒｏ）において、 ０.５＜Ｒ／Ｒｏ＜１.５ となる関係とした請求項１又は２記載の抵抗素子を用い
   たデータ記憶素子。
4. 【請求項４】 前記ドレイン又はコレクタ、或いは前記
   ソース又はエミッタがデータ読み出し端となっている請
   求項１，２又は３記載の抵抗素子を用いたデータ記憶素
   子。
5. 【請求項５】 前記抵抗素子が磁気抵抗効果素子である
   請求項１，２，３又は４記載の抵抗素子を用いたデータ
   記憶素子。
6. 【請求項６】 前記磁気抵抗効果素子はトンネルバリア
   層と、前記トンネルバリア層を挟むように配置された２
   つの磁性層とを備えたトンネル磁気抵抗効果素子である
   請求項５記載の抵抗素子を用いたデータ記憶素子。
7. 【請求項７】 前記固定抵抗は、前記磁気抵抗効果素子
   を構成する複数層のうちの少なくとも一つの層と同材質
   の層を有している請求項５又は６記載の抵抗素子を用い
   たデータ記憶素子。
8. 【請求項８】 磁気抵抗効果素子、固定抵抗及びスイッ
   チング素子としてのトランジスタを有する直列回路を備
   え、前記磁気抵抗効果素子の電気的抵抗値変化を利用し
   たデータ記憶素子の製造方法であって、 前記固定抵抗は前記磁気抵抗効果素子と同一工程内で形
   成されることを特徴とする抵抗素子を用いたデータ記憶
   素子の製造方法。