JP2012514821A - 磁気トンネル接合素子に対してデータを読み書きするシステム及び方法 - Google Patents

Abstract

磁気ランダムアクセスメモリに対してデータを読み書きするシステム及び方法を開示する。特定の実施形態では、デバイス（１００）は、スピン移動トルク磁気トンネル接合（ＳＴＴ‐ＭＴＪ）素子（１０２）と、そのＳＴＴ‐ＭＴＪ素子に結合された第一のゲート（１０６）及び第二のゲート（１０８）を備えたトランジスタ（１０４）とを有する。

Description

本発明は一般的に、磁気ランダムアクセスメモリの磁気トンネル接合（ＭＴＪ，ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）に対してデータを読み書きするシステム及び方法に関する。

従来のスピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ，ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）では、同一の電流経路を用いてデータを書き込み及びデータを読み出すことが多い。従来のＳＴＴ‐ＭＲＡＭにデータを書き込むためには、書き込み電流が、磁気トンネル接合（ＭＴＪ）素子及びそれに関連するアクセストランジスタを介して流れ得る。書き込み電流は、ＭＴＪ素子の磁極の向きを変化させることができる。書き込み電流が第一の方向に流れると、ＭＴＪ素子は、磁極が平行な向きである第一の状態にされるか、又はその第一の状態を保つことができる。書き込み電流が、第一の方向とは反対の第二の方向に流れると、ＭＴＪ素子は、磁極が反平行な向きである第二の状態にされるか、又はその第二の状態を保つことができる。従来のＳＴＴ‐ＭＲＡＭからデータを読み出すためには、読み出し電流が、ＭＴＪ素子にデータを書き込むのに使用されるのと同じ電流経路を通って、ＭＴＪ素子及びそれに関連するアクセストランジスタを介して流れ得る。ＭＴＪ素子の磁極が平行な向きになると、そのＭＴＪ素子は、ＭＴＪ素子が反平行な向きにある場合に示す抵抗とは異なる抵抗を示す。従って、従来のＳＴＴ‐ＭＲＡＭでは、二つの異なる抵抗によって定義される二つの別個の状態が存在し、その状態に基づいて、論理“０”又は論理“１”の値を読み出すことができる。

上述のような従来のＳＴＴ‐ＭＲＡＭでは、高い読み出し電流によって、ＭＴＪ素子の抵抗のより一貫した検出が可能となり、より良い読み出し精度につながり得る。更に、高い読み出し電流は、抵抗を検出するのに必要とされる時間を減じることができ、より高速の読み出しサイクルにつながり得る。しかしながら、読み出し電流が、ＭＴＪ素子の臨界的なディスターブ電流の値を超える値を有すると、読み出し電流が、ＭＴＪ素子の状態を変化（又は“フリップ（反転）”）させ得る。臨界的なディスターブ電流未満に読み出し電流の値を維持することは、保護及びトラッキング回路によって行うことができるが、このような回路は、ＳＴＴ‐ＭＲＡＭデバイスのサイズを増大させて、性能を低下させ得る。

米国特許出願公開第２００８／３１０２１３号明細書 米国特許出願公開第２００８／０４３５１４号明細書 米国特許出願公開第２００８／２０３４６９号明細書

ＫＡＺＵＨＩＫＯ ＥＮＤＯ 外、"Ｅｎｈａｎｃｉｎｇ ＳＲＡＭ ｃｅｌｌ ｐｅｒｆｏｒｍａｎｃｅ ｂｙ ｕｓｉｎｇ ｉｎｄｅｐｅｎｄｅｎｔ ｄｏｕｂｌｅ−ｇａｔｅ ＦｉｎＦＥＴ"、ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ２００８、ＩＥＥＥ、（米国ニュージャージー州ピスカタウェイ）、２００８年１２月１５日、ｐ．１−４ Ｕ．Ｋ．ＫＬＯＳＴＥＲＭＡＮＮ外、"Ａ Ｐｅｒｐｅｎｄｉｃｕｌａｒ Ｓｐｉｎ Ｔｏｒｑｕｅ Ｓｗｉｔｃｈｉｎｇ ｂａｓｅｄ ＭＲＡＭ ｆｏｒ ｔｈｅ ２８ ｎｍ Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ"、ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ２００７、ＩＥＥＥ、（米国ニュージャージー州ピスカタウェイ）、２００７年１２月１０日、ｐ．１８７−１９０

特定の実施形態では、スピン移動トルク磁気トンネル接合（ＳＴＴ‐ＭＴＪ）素子と、そのＳＴＴ‐ＭＴＪ素子に結合された第一のゲート及び第二のゲートを含むトランジスタとを含むデバイスが開示される。

他の特定の実施形態では、メモリが開示される。本メモリは、メモリセルのアレイを含む。メモリセルのアレイは複数の列を有する。メモリセルの各々は、ワードラインに結合された第一のゲートと、書き込み有効化ラインに結合された第二のゲートとを有する二重ゲートトランジスタに結合されたＭＴＪ素子を含む。少なくとも一つの列は、書き込み動作中に書き込み有効化ラインによって制御可能である。

他の特定の実施形態では、ＳＴＴ‐ＭＲＡＭにデータを記憶する方法が開示される。本方法は、ＳＴＴ‐ＭＲＡＭデバイスのＭＴＪ素子にデータを書き込む段階と、ＳＴＴ‐ＭＲＡＭデバイスのＭＴＪ素子からデータを読み出す段階とを含む。ＭＴＪ素子は、第一のゲート及び第二のゲートを含むトランジスタに結合されている。

開示される複数の実施形態のうち少なくとも一つによって提供される特定の利点は、別々の読み出し経路／書き込み経路を用いるＳＴＴ‐ＭＲＡＭにおいて、データ読み出しマージンが高い読み出し電流の使用によって改善可能な点である。

開示される複数の実施形態のうち少なくとも一つによって提供される他の特定の利点は、ＳＴＴ‐ＭＲＡＭデバイスのサイズが、特定の保護及びトラッキング回路が排除される結果として、減少可能である点である。

本発明の他の側面、利点及び特徴は、以下の図面の簡単な説明、発明の詳細な説明及び特許請求の範囲を含む本願全体を参照することによって明らかになるものである。

別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスの特定の例示的な実施形態の概略図である。 別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイの特定の例示的な実施形態の概略図である。 別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイの読み出し動作を例示するための特定の例示的な実施形態の概略図である。 別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイの書き込み動作を例示するための特定の例示的な実施形態の概略図である。 別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイからデータを読み出す方法の特定の例示的な実施形態のフローチャートである。 別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイにデータを書き込む方法の特定の例示的な実施形態のフローチャートである。 スピントルク移動磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）にデータを記憶する方法の特定の例示的な実施形態のフローチャートである。

図１を参照すると、デバイスの特定の例示的な実施形態が示されていて、概して１００で指称される。デバイス１００は、スピン移動トルク磁気トンネル接合（ＳＴＴ‐ＭＴＪ）セル等の磁気トンネル接合（ＭＴＪ）素子１０２を含み、そのＭＴＪ素子１０２は、第一のゲート１０６及び第二のゲート１０８を有するトランジスタ１０４に結合されている。デバイス１００は、ＭＴＪ素子１０２に結合されているトランジスタを含む読み出し／書き込みデータ経路の共通部分を有する。トランジスタ１０４は、ＭＴＪ素子１０２にアクセスする別々のデータ読み出し経路及びデータ書き込み経路を選択的に提供する。データ読み出し経路を、第一のゲート１０６を高い論理レベルにバイアスする一方で第二のゲート１０８を低い論理レベルにバイアスすることによって、定めることができる。この場合、トランジスタ１０４の第一の（又は“フロント”）ゲート１０６のみが伝導状態（チャネル反転モード）にされる一方で、トランジスタ１０４の第二の（又は“バック”）ゲート１０８が空乏化される（つまり、極僅かな電流のみを許容する）。読み出し電流が、第一のゲート１０６を介する最大電流に制限される一方で、第二のゲート１０８は無効化される。データ書き込み経路は、第一のゲート１０６及び第二のゲート１０８の両方を高い論理レベルにバイアスして両方のゲートを伝導状態（つまりチャネル反転モード）にすることによって、定めることができる。この場合、トランジスタ１０４は完全に伝導状態であり、書き込み電流が、同じデバイス１００の読み出し電流の値よりも高くなり得る。この構造が、特定の読み出し電流及び異なる書き込み電流を可能にするので、トランジスタ１０４が別々の読み出し経路及び書き込み経路を提供する。読み出し経路が第一のゲート１０６の反転チャネルを含む一方で、書き込み経路は、第一のゲート１０６及び第二のゲート１０８の両方の反転チャネルを含む。

ＭＴＪ素子１０２はデータ記憶用に使用可能である。ＭＴＪ素子１０２は、自由磁気層（図１の参照符号Ｆ、参照番号１１０）、薄い誘電体トンネル障壁（図１の参照符号Ｐ、参照番号１１２）、及びピンド（ｐｉｎｎｅｄ）磁気層（図１の参照符号Ｐ、参照番号１１４）を含む。ＭＴＪ素子１０２にバイアスが印加されると、磁気層によってスピン偏極された電子が、トンネリングとして知られるプロセスを介して、誘電体トンネル障壁Ｔ １１２を越える。データは、書き込み電流を第一の方向でＭＴＪ素子１０２に流して第一の状態のデータを書き込みことによって、及び書き込み電流を第二の方向でＭＴＪ素子１０２に流して第二の状態のデータを書き込むことによって、ＭＴＪ素子１０２に書き込み可能である。ＭＴＪ素子１０２を介する書き込み電流の第一の方向は、矢印１１６によって示されている。ＭＴＪ素子１０２を介する書き込み電流の第二の方向は、矢印１１８によって示されている。ＭＴＪ素子１０２に記憶されたデータ値は、トンネル障壁Ｔ １１２を介する書き込み電流の方向によって決められる。ＭＴＪ素子１０２は、自由磁気層Ｆ １１０の磁気モーメントがピンド磁気層Ｐ １１４の磁気モーメントと平行な場合に低い抵抗を有し、自由磁気層Ｆ １１０の磁気モーメントがピンド磁気層Ｐ １１４の磁気モーメントに対して反平行に向けられる場合に高い抵抗を有する。従って、ＭＴＪ素子１０２を流れる読み出し電流は、磁気モーメントが平行又は反平行に向けられているかに応じて、二つの異なる抵抗のうち一方を検出することができ、二つの異なる値（例えば、論理“０”及び論理“１”）を読み出すことができる。ＭＴＪ素子１０２は、臨界的なディスターブ電流値も有し、その値を超えると、ＭＴＪ素子１０２を流れる電流が、そのＭＴＪ素子１０２がデータを書き込むために状態を変化（又は“フリップ”）させることができるようにし、その値未満では、データは、記憶された値を乱すことなく安全に読み出され得る。

トランジスタ１０４の第一のゲート１０６及び第二のゲート１０８は独立的にバイアス可能である。つまり、トランジスタ１０４の第一のゲート１０６のバイアス電圧及び第二のゲート１０８のバイアス電圧を独立的に定めることができる。トランジスタ１０４は、ＭＴＪ素子１０２用のアクセストランジスタであり得て、そのトランジスタ１０４の第一のゲート１０６がワードライン１２０に結合されている。トランジスタ１０４の第二のゲート１０８（“バックゲート”と称される）は、書き込み有効化ライン１２２に結合可能である。トランジスタ１０４は、ソースライン１２４に結合されたソース端子と、ＭＴＪ素子１０２を介してビットライン１２６に結合されたドレイン端子とを有する。ワードライン１２０は、メモリアレイの同じ行の複数のメモリセルの他のアクセストランジスタに使用されるのと同じワードラインであり得る。書き込み有効化ライン１２２は、メモリアレイの同じ列の複数のメモリセルの他のアクセストランジスタに使用されるのと同じ書き込み有効化ラインであり得る。ソースライン１２４は、メモリアレイの同じ列の複数のメモリセルの他のアクセストランジスタに使用されると同じソースラインであり得る。ビットライン１２６は、メモリアレイの同じ列の他のＭＴＪ素子に結合するために使用されるのと同じビットラインであり得る。特定の実施形態では、トランジスタ１０４は、独立ゲート“フィン”電界効果トランジスタ（ＩＧ‐フィンＦＥＴ，ｉｎｄｅｐｅｎｄｅｎｔ ｇａｔｅ “ｆｉｎ” Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

トランジスタ１０４の第一のゲート１０６及びトランジスタ１０４の第二のゲート１０８は、デバイス１００用のデータ書き込み経路及びデータ読み出し経路を分離することができる。高い論理レベル（又は“オン”、電流が流れるようにする）にバイアスされた第一のゲート１０６、及び低い論理レベル（又は“オフ”、電流が流れないようにする）にバイアスされた第二のゲート１０８は、読み出し経路を定めることができる。両方とも高い論理レベルにバイアスされた第一のゲート１０６及び第二のゲート１０８は、読み出し経路とは別個の書き込み経路を定めることができる。第一のゲート１０６は、ＭＴＪ素子１０２の臨界的なディスターブ電流値を超えないように最大電流を制限することができる。これによって、ＭＴＪ素子１０２が読み出し動作中に状態を変化させないことを保証することができる。更に、第二のゲート１０８の信号のレベル（例えば高い又は低い）は、別々のデータ読み出し経路及びデータ書き込み経路を区別することができる。例えば、第二のゲート１０８を、データ読み出し動作中に書き込み電流を無効化するようにバイアスし、又はデータ書き込み動作中に書き込み電流を有効化するようにバイアスすることができる。従って、特定の実施形態では、データ書き込みは、第二のゲート１０８に信号を印加することによって、選択的に有効又は無効とされる。

トランジスタのゲートの閾値電圧は通常、その値を超えると電流がドレインからソースに流れ、その値未満では電流がドレインからソースに流れなくなるようなゲートに印加される電圧の値として定義される。しかしながら、閾値電圧未満の電圧がトランジスタのゲートに印加されると、少なくとも一部、通常は少量の電流がドレインからソースへと流れる。この電流は、“漏れ”と称されることが多い。対称な二重ゲートフィンＦＥＴでは、トランジスタのゲートが両方とも略同じ閾値電圧の値を有する一方で、非対称な二重ゲートフィンＦＥＴでは、トランジスタのゲートの各々が、異なる閾値電圧の値を有する。対称な二重ゲートトランジスタ１０４の特定の実施形態では、書き込み電流の値は、読み出し電流の値の略二倍となり得る。特定の実施形態では、負の電圧をいずれかのゲートに印加して、漏れを低減することができる。特定の実施形態では、非対称なトランジスタ１０４が漏れを低減することができる。例えば、トランジスタ１０４の第一のゲート１０６の閾値電圧が、トランジスタ１０４のドレインとソースとの間の“漏れ”電流を低減するために負の電圧を第一のゲート１０６に印加する必要がないように、設定され得る。一般的に、閾値電圧が高くなるほど、漏れ電流が低くなる。

トランジスタ１０４の第一のゲート１０６及び第二のゲート１０８の両方を有効にして、ソースライン１２４及びビットライン１２６にわたって電圧を印加して、ＭＴＪ素子１０２を介して流れる臨界的なディスターブ電流よりも大きな電流を誘起することによって、データをＭＴＪ素子１０２に書き込むことができる。これによって、ＭＴＪ素子を、第一の状態又は第二の状態（論理“０”又は論理“１”であり得る）のいずれかにすることができる。第一のゲート１０６を有効にして第二のゲート１０８を無効にして、ソースライン１２４及びビットライン１２６にわたって電圧を印加して、ＭＴＪ素子１０２を流れる臨界的なディスターブ電流よりも低い電流を誘起することによって、データを読み出すことができる。読み出し電流は、二つの異なる抵抗（論理“１”又は論理“０”として読み出し可能である）のうち一方の検出用に使用可能である。第一のゲート１０６及び第二のゲート１０８を用いて、データ読み出し用に臨界的なディスターブ電流未満の値に電流を制限し、データ書き込み用に臨界的なディスターブ電流よりも大きな値を有する電流を発生させることによって、過電流を防止するための追加的な保護及びトラッキング回路を減らす又は省くことができる。更に、単一のトランジスタを用いて読み出しデータ経路及び書き込みデータ経路を制御することによって、デバイス１００のフットプリントを、従来のＭＲＡＭビットセルと比較して減少させることができる。

デバイス１００はユニークなものであり多数の利点を有する。デバイス１００は、ＳＴＴ‐ＭＲＡＭデバイス用のデータ読み出し回路及びデータ書き込み回路を分離して、高いデータ書き込み電流及び低いデータ読み出し電流を許容にして、その両電流がＳＴＴ‐ＭＲＡＭの性能を改善する。デバイス１００は、読み出し動作中のメモリセルの予期しないセルフリップを防止する保護メカニズムを備えたＳＴＴ‐ＭＲＡＭメモリアレイを提供することができる。デバイス１００は、専用の電流保護回路の省略を可能にすることによって、検出回路の面積を減らして、コストを削減することができる。デバイス１００は、より高い読み出し電流及び書き込み電流がより速い動作速度を提供することを可能にすることによって、性能を改善することができる。デバイス１００は、より高い読み出し電流検出マージンを可能にすることによって、読み出し検出ロバスト性を改善することができる。

図２を参照すると、複数のセル（各セルは図１に示されるようなデバイス１００を含む）を含むメモリアレイの特定の例示的な実施形態の図が示されていて、概して２００で指称されている。メモリアレイ２００は、三行三列で配置された複数のデバイス１００から成る。同じ行のデバイス１００のトランジスタの第一のゲートは、同じワードラインに結合されている。例えば、一番上の行の三つのデバイス１００のトランジスタの第一のゲートはワードライン２０２に結合されている。真ん中の行の三つのデバイス１００のトランジスタの第一のゲートはワードライン２０４に結合されている。一番下の行のデバイス１００のトランジスタの第一のゲートは、ワードライン２０６に結合されている。

メモリアレイ２００は例示的なものにすぎない。三行三列で、図２の例示的なアレイ２００が形成されているが、アレイは、あらゆる数の行及び列を有し得る。

従って、メモリアレイ２００は多数のメモリセルを備える。メモリアレイ２００は、複数の列を含む。メモリアレイ２００内の各メモリセルは、二重ゲートトランジスタに結合された磁気トンネル接合（ＭＴＪ）デバイスを含む。二重ゲートトランジスタは、複数のワードラインのうち一つのワードラインに結合された第一のゲートと、複数の書き込み有効化ラインのうち一つの書き込み有効化ラインに結合された第二のゲートとを有する。複数の列のうち少なくとも一つの列が、書き込み動作中に書き込み有効化ラインによって制御可能である。

同じ列のデバイス１００のトランジスタの第二のゲートは、同じ書き込み有効化ラインに結合されている。例えば、一番左の列の三つのデバイス１００のトランジスタの第二のゲートは、書き込み有効化ライン２０８に結合されている。真ん中の列の三つのデバイス１００のトランジスタの第二のゲートは、書き込み有効化ライン２１０に結合されている。一番右の列の三つのデバイス１００のトランジスタの第二のゲートは、書き込み有効化ライン２１２に結合されている。

同じ列のデバイス１００のトランジスタのソース端子は、同じソースラインに結合されている。例えば、一番左の列の三つのデバイス１００のトランジスタのソース端子はソースライン２１４に結合されている。真ん中の列の三つのデバイス１００のトランジスタの第二のゲートは、ソースライン２１６に結合されている。一番右の列の三つのデバイス１００のトランジスタの第二のゲートは、ソースライン２１８に結合されている。

同じ列のデバイス１００のトランジスタのドレイン端子は、関連するＭＴＪ素子を介して同じビットラインに結合されている。例えば、一番左の三つのデバイス１００のトランジスタのドレイン端子は、ビットライン２２０に結合されている。真ん中の列の三つのデバイス１００のトランジスタのドレイン端子は、ビットライン２２２に結合されている。一番右の列の三つのデバイス１００のトランジスタのドレイン端子は、ビットライン２２４に結合されている。

図３を参照すると、別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイの特定の例示的な実施形態の概略図が示されている。この特定の実施形態では、書き込み無効化バイアス電圧（ゼロバイアス電圧（ＧＮＤ）等）が、書き込み有効化ライン３０２、３０４、３０６の各々に印加される。これによって、各デバイス１００の第二のゲートを無効化し、各デバイス１００に公称閾値電圧を与える。読み出し動作中に、供給電圧（ＶＤＤ）が選択されたワードライン３０８に印加されて、選択された一番上の行の全てのデバイス１００の第一のゲートを有効化する。負のバイアス電圧（−ｖｅ）が、メモリアレイ内の他のワードライン３１０、３１２に印加されて、選択されていない行のデバイス１００の第一のゲートをオフにして、それらを効果的に無効化する。結果として、低い駆動電圧を読み出し電流Ｉｒｅａｄ（一番上の行の三つのデバイス１００を流れるものとして示されている）に対して用いることができるが、これは、各列の一組のゲート（ワードライン３０８に接続された一番上の行のデバイスの第一のゲート）のみがアクティブであるからである。

図４を参照すると、別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイス１００のメモリアレイの特定の例示的な実施形態の概略図が示されている。一つの列（図４の真ん中の列）が書き込み用に選択されて、供給電圧（ＶＤＤ）を書き込み有効化ライン４０２に印加する。これによって、選択された列のデバイス１００に対して第二のゲートをアクティブにして、その選択された列のデバイス１００の第一のゲートに対して閾値電圧を低下させる。一つの行（一番上の行）が選択されて、供給電圧（ＶＤＤ）が選択された行のワードライン４０４に印加されて、負のバイアス電圧（−ｖｅ）が選択されていない行のワードライン４０６、４０８に印加される。選択されていないワードライン４０６、４０８に対する負のバイアス電圧の印加は、選択されていない行のデバイス１００の各々を効果的にオフにする。従って、選択されたメモリセル（図４の一番上行で真ん中の列のデバイス１００）のみが高い書き込み電流Ｉｗｒｉｔｅを有する。選択されたメモリセルを流れる書き込み電流によって、選択されたメモリセル内にデータ値を記憶する。書き込み電流が一方の方向に流れると、二値のうち第一の値がメモリセルに記憶される。書き込み電流が他方の方向に流れると、二値のうち第二の値がメモリセルに記憶される。半選択状態のメモリセルの各々（一番上の行で一番左の列及び一番右の列のデバイス１００の各々）は低い読み出し電流を有する。

図５を参照すると、別々のデータ読み出し経路及びデータ書き込み経路を備えたデバイスのメモリアレイからデータを読み出す方法の特定の例示的な実施形態のフローチャートが示されている。読み出したいデバイス１００は“選択された”行に存在し、他の行は“選択されていない”行である。５０２において、書き込み無効化バイアス電圧（ゼロ電圧や負の電圧等）を、ＳＴＴ‐ＭＴＪ素子及びそのＳＴＴ‐ＭＴＪ素子に結合されたトランジスタを有するデバイス１００を含むメモリセルの書き込み有効化ラインの各々に印加する。例えば、書き込み有効化ラインは、図２のライン２０８、２１０、２１２、又は図３のライン３０２、３０４、３０６であり得る。書き込み無効化バイアス電圧は、メモリアレイ内のデバイス１００のトランジスタ１０４の各々に対して第二のゲートを無効化する。

５０４では、供給電圧を、選択された行のワードラインに印加する。例えば、図３では、読み出したいデバイスが一番上の行に存在していて、一番上の行を選択された行として、ＶＤＤを一番上の行のワードライン３０８に印加する。供給電圧を選択された行に印加することによって、選択された行のデバイス１００のトランジスタ１０４の第一のゲート１０６を有効化する。

５０６では、負のバイアス電圧を、選択されていない行のワードラインに印加する。例えば、図３では、読み出したいデバイスは真ん中の行や一番下の行には存在しておらず、真ん中の行及び一番下の行を選択されていない行として、負の電圧−ｖｅを真ん中の行及び一番下の行のワードライン３１０及び３１２に印加する。これによって、選択されていない行のデバイス１００のトランジスタ１０４の各々の第一のゲート１０６を無効化して、選択されていない行のデバイス１００のトランジスタ１０４を効果的にオフにする。

従って、開示された方法を採用した特定の例示的な実施形態は、読み出しサイクル中に、第二のゲートがオフであり、選択された行に存在している場合のみ第一のゲートが有効化されるアクセストランジスタを有することができる。従って、特定の例示的な実施形態では、データを読み出すために、第一のゲートが高い論理レベルにバイアスされて、第二のゲートが低い論理レベルにバイアスされる。

図６を参照すると、別々のデータ読み出し経路及びデータ書き込み経路を有するデバイスのメモリアレイにデータを書き込む方法の特定の例示的な実施形態のフローチャートが示されている。書き込みたいデバイスは選択された行及び列に存在している。６０２では、供給電圧を、選択された列の書き込み有効化ラインに印加する。例えば、図４では、選択されたデバイスは真ん中の列に存在していて、真ん中の列を選択された列として、ＶＤＤを真ん中の列の書き込み有効化ライン４０２に印加する。供給電圧を印加することによって、選択された列のデバイス１００の各トランジスタ１０４の第二のゲート１０８をアクティブにして、選択された列のデバイス１００の各トランジスタ１０４の第一のゲート１０６に対する閾値電圧を低下させる。書き込み無効化バイアス電圧（ゼロ電圧や負の電圧等）を、選択されていない列に対応する書き込み有効化ラインに印化し得る。

６０４では、供給電圧を選択された行のワードラインに印加する。例えば、図４では、選択されたデバイスは一番上の行に存在し、一番上の行を選択された行として、ＶＤＤを一番上の行のワードライン４０４に印加する。供給電圧を特定の行のワードライン及び特定の列の書き込み有効化ラインに印加することによって、書き込み動作用に、メモリセルアレイ内のデバイスのいずれかを選択することができる。

選択されたワードラインが供給電圧に設定されると、メモリアレイ内の複数のワードラインのうち少なくとも一つの選択されていないワードラインを、書き込み動作中に負の値に設定して、書き込む動作が選択されていないワードラインに結合されたセルにおいて生じることを防止することができる。例えば、６０６では、負のバイアス電圧を全ての選択されていない行のワードラインに印加して、選択されていない行のデバイス１００のトランジスタ１０４を効果的にオフにする。例えば、図４では、選択されたデバイスが真ん中の行や一番下の行に存在しておらず、負の電圧−ｖｅを選択されていない行のワードライン４０６及び４０８に印加する。従って、選択されたメモリセルのみが高い書き込み電流（Ｉｗｒｉｔｅ）を有する。半選択状態のメモリセルの各々は低い読み出し電流を有する。

従って、図６の方法を採用した特定の例示的な実施形態は、書き込みサイクル中に、単一の選択されたメモリセルを有することができ、その単一の選択されたメモリセルが高い書き込み電流（Ｉｗｒｉｔｅ）を有することができる。

図７を参照すると、スピントルク移動磁気抵抗ランダムアクセルメモリ（ＳＴＴ‐ＭＲＡＭ）にデータを記憶する方法の特定の例示的な実施形態のフローチャートが示されている。７０２では、データを、磁気トンネル接合（ＭＴＪ）素子に書き込むが、そのＭＴＪ素子が、第一のゲート及び第二のゲートを含むトランジスタに結合されている。例えば、図４の一番上の行で真ん中の列において、データをＭＴＪ素子に書き込むが、そのＭＴＪ素子が、第一のゲート及び第二のゲートを含むトランジスタに結合されている。７０４において、データをＭＴＪ素子から読み出す。例えば、図３の一番上の行で真ん中の列のＭＴＪ素子からデータを読み出す。

７０６において、データ書き込み経路を用いてデータをＭＴＪ素子に書き込み、データ読み出し経路を用いてデータをＭＴＪ素子から読み出すが、そのデータ書き込み経路及びデータ読み出し経路は異なる経路である。例えば、図３及び図４の一番上の行で真ん中の列のＭＴＪ素子に対して、データ書き込み経路を用いてデータをＭＴＪ素子に書き込み、データ読み出し経路を用いてデータをＭＴＪ素子から読み出すが、そのデータ書き込み経路及びデータ読み出し経路は異なる経路である。

７０８において、トランジスタの第一のゲート及びトランジスタの第二のゲートが、データ書き込み経路及びデータ読み出し経路を分離する。例えば、図３及び図４の一番上の行で真ん中の列のＭＴＪ素子の部分として示されるトランジスタの第一のゲート及び第二のゲートが、データ書き込み経路及びデータ読み出し経路を分離する。

７１０において、第二のゲートをバイアスして、データ読み出し動作中に書き込み電流を無効化する。例えば、図３及び図４の一番上の行で真ん中の列のＭＴＪ素子の部分として示されるトランジスタの第二のゲートが、読み出し動作中に書き込み電流を無効化する。

７１２において、第二のゲートをバイアスして、データ書き込み動作中に書き込み電流を有効化する。例えば、図３及び図４の一番上の行で真ん中の列のＭＴＪ素子の部分として示されるトランジスタの第二のゲートをバイアスして、データ書き込み動作中に書き込み電流を有効化する。

従って、図７の方法を採用したシステムは、ＭＴＪ素子にデータを書き込むこと（７０２）及びＭＴＪ素子からデータを読み出すこと（７０４）の両方のために、ＭＴＪ素子に結合された第一のゲート及び第二のゲートを含むアクセルトランジスタを使用する。

開示されるシステム及び方法はユニークなものであり、上述のものに加えて多数の利点を有する。本システムは、書き込み有効化信号がアナログ信号でありＩＧ‐フィンＦＥＴが使用される場合に検出増幅領域の更なる減少を可能にする。この場合、ＩＧ‐フィンＦＥＴは、電流検出におけるクランプ（つまり、電流を所望の値に制限することができるもの）として機能することができる。本システムはＳＴＴ‐ＭＲＡＭにおける漏れを低減することができる。漏れを減少させる方法の一つは、動作中に対称なトランジスタ１０４の選択されていない行に負のバイアス電圧を印加することである。漏れを低減する他の方法は、負のバイアス電位が第一のゲート１０６に印加されていない場合であっても第一のゲート１０６がオフであるように設計された非対称なトランジスタ１０４を用いることである。非対称なトランジスタでは、第一のゲートの第一の閾値電圧は、第二のゲートの第二の閾値電圧と異なる。

本願で開示される実施形態に関連する多様で例示的な論理ブロック、構成、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、又は両者の組み合わせとして実現可能であることを当業者は理解されたい。ハードウェア及びソフトウェアの可換性を明確に示すため、多様で例示的な構成要素、ブロック、構成、モジュール、回路、及びステップを、それらの機能性に関して上記では一般的に説明している。このような機能性は、システム全体に課される特定の応用及び設計の制約に応じてハードウェア又はソフトウェアとして実現される。当業者は、各特定の応用に対して異なった方法で説明された機能性を実現可能であるが、そのような実現の決定は、本発明の範囲からの逸脱として解釈されるものではない。

本願で開示される実施形態に関連して説明される方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又は両者の組み合わせにおいて直接実現可能である。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、イレーサブルプログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、エレクトリカリーイレーサブルプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、又は他の形態の当該分野において知られているストレージ媒体によるものであり得る。例示的なストレージ媒体は、そのストレージ媒体に対してプロセッサが情報の読み書きができるようにプロセッサに接続される。代わりに、ストレージ媒体はプロセッサに集積され得る。プロセッサ及びストレージ媒体は特定用途集積回路（ＡＳＩＣ，ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）によるものであり得る。ＡＳＩＣは、計算デバイス又はユーザ端末によるものであり得る。代わりに、プロセッサ及びストレージ媒体は、計算デバイス又はユーザ端末内の別個の構成要素であり得る。

開示される実施形態のこれまでの説明は、当業者が開示される実施形態を実施することができるようにするために提供されるものである。これらの実施形態に対する多様な変更は当業者にとって自明であり、本願で定められる原理は、本発明の範囲から逸脱せずに他の実施形態に適用可能である。従って、本発明は、本願で説明される実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるような原理及び新規特徴に矛盾しない最大限の範囲によるものである。

１００ デバイス
１０２ ＭＴＪ素子
１０４ トランジスタ
１０６ 第一のゲート
１０８ 第二のゲート
１１０ 自由磁気層
１１２ トンネル障壁
１１４ ピンド磁気層
１２０ ワードライン
１２２ 書き込み有効化ライン
１２４ ソースライン
１２６ ビットライン

Claims (25)

1. スピン移動トルク磁気トンネル接合（ＳＴＴ‐ＭＴＪ）素子と、
   前記ＳＴＴ‐ＭＴＪ素子に結合されたトランジスタと、を備えたデバイスであって、
   前記トランジスタが第一のゲート及び第二のゲートを含む、デバイス。
2. 前記ＳＴＴ‐ＭＴＪ素子が、
   自由磁気層と、
   トンネル障壁と、
   ピンド磁気層と、を備え、
   前記ＳＴＴ‐ＭＴＪ素子に記憶されたデータ値が、前記トンネル障壁を介する書き込み電流の方向によって決められる、請求項１に記載のデバイス。
3. 前記第一のゲート及び前記第二のゲートが独立的にバイアス可能である、請求項２に記載のデバイス。
4. 前記ＳＴＴ‐ＭＴＪ素子がメモリアレイ内のメモリセル内に存在していて、前記第一のゲートが前記メモリアレイのワードラインに結合されている、請求項３に記載のデバイス。
5. 前記第二のゲートが前記メモリアレイの書き込み有効化ラインに結合されている、請求項４に記載のデバイス。
6. 前記トランジスタが、前記ＳＴＴ‐ＭＴＪ素子用の読み出し経路及び書き込み経路を定め、前記読み出し経路及び前記書き込み経路が、前記第一のゲート及び前記第二のゲートによって分離される、請求項１に記載のデバイス。
7. 前記第二のゲートが、前記メモリアレイの一つの列の複数のメモリセルのゲートに結合されている、請求項６に記載のデバイス。
8. 前記第二のゲートに印加される第一の信号が、前記ＳＴＴ‐ＭＴＪ素子のデータ書き込みを有効化し、前記第二のゲートに印加される第二の信号が、前記ＳＴＴ‐ＭＴＪ素子のデータ書き込みを無効化する、請求項７に記載のデバイス。
9. 前記第一のゲートが反転チャネルを有し、前記読み出し経路が前記反転チャネルを含む、請求項８に記載のデバイス。
10. 前記第一のゲートが、前記ＳＴＴ‐ＭＴＪ素子の臨界的なディスターブ電流値を超えないように最大電流を制限する、請求項９に記載のデバイス。
11. 前記第一のゲートの第一の閾値電圧が、前記第二のゲートの第二の閾値電圧と異なる、請求項１０に記載のデバイス。
12. 前記トランジスタが独立ゲートフィン電界効果トランジスタ（ＩＧ‐フィンＦＥＴ）である、請求項１１に記載のデバイス。
13. メモリセルのアレイを備えたメモリであって、
    前記アレイが複数の列を含み、前記メモリセルのアレイ内の各メモリセルが、二重ゲートトランジスタに結合された磁気トンネル接合（ＭＴＪ）デバイスを含み、前記二重ゲートトランジスタが、複数のワードラインのうち一つのワードラインに結合された第一のゲートと、複数の書き込み有効化ラインのうち一つの書き込み有効化ラインに結合された第二のゲートとを有し、
    前記複数の列のうち少なくとも一つの列が、書き込み動作中に前記書き込み有効化ラインによって制御可能である、メモリ。
14. 前記アレイが複数の行を含み、前記複数の行のうち少なくとも一つの行が、読み出し動作中に前記ワードラインによって制御可能である、請求項１３に記載のメモリ。
15. 前記アレイが複数の行を含み、前記アレイの特定の行が、特定のワードラインを介してアドレス可能である、請求項１３に記載のメモリ。
16. 読み出し動作が、前記書き込み有効化ライン及び前記ワードラインをバイアスして、前記ＭＴＪデバイスを介する読み出し電流を有効化し且つ書き込み電流を無効化することによって、行われる、請求項１３に記載のメモリ。
17. 前記アレイ内の前記複数のワードラインのうち少なくとも一つの選択されていないワードラインが、書き込み動作中に負の値に設定される、請求項１３に記載のメモリ。
18. データを読み出すために、前記第一のゲートが高い論理レベルにバイアスされ、前記第二のゲートが低い論理レベルにバイアスされる、請求項１３に記載のメモリ。
19. 磁気トンネル接合（ＭＴＪ）素子と、
    前記ＭＴＪ素子に結合されたトランジスタを含む読み出しデータ経路／書き込みデータ経路の共通部分と、を備えたデバイスであって、
    前記トランジスタが第一のゲート及び第二のゲートを含む、デバイス。
20. 読み出し動作中に前記第一のゲートがアクティブであり、書き込み動作中に前記第一のゲート及び前記第二のゲートの両方がアクティブである、請求項１９に記載のデバイス。
21. スピントルク移動磁気抵抗ランダムアクセルメモリ（ＳＴＴ‐ＭＲＡＭ）にデータを記憶する方法であって、
    磁気トンネル接合（ＭＴＪ）素子にデータを書き込む段階と、
    前記ＭＴＪ素子からデータを読み出す段階と、を備え、
    前記ＭＴＪ素子が、第一のゲート及び第二のゲートを含むトランジスタに結合されている、方法。
22. 前記ＭＴＪ素子にデータを書き込む段階がデータ書き込み経路を用い、前記ＭＴＪ素子からデータを読み出す段階がデータ読み出し経路を用い、前記データ書き込み経路及び前記データ読み出し経路が異なる経路である、請求項２１に記載の方法。
23. 前記トランジスタの前記第一のゲート及び前記トランジスタの前記第二のゲートが、前記データ書き込み経路及び前記データ読み出し経路を分離する、請求項２２に記載の方法。
24. 前記第二のゲートをバイアスして、データ読み出し動作中に書き込み電流を無効化する、請求項２３に記載に方法。
25. 前記第二のゲートをバイアスして、データ書き込み動作中に書き込み電流を有効化する、請求項２４に記載の方法。

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