JP2000163950A - 磁気的メモリ - Google Patents
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- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 順次連続する過程または方法に起因する情報
の再書き込みによる時間損失が発生せず、メモリセルの
固有インピーダンスが製造に起因して変動することにデ
ータ処理が依存しないような磁気的メモリを提供する。 【解決手段】 評価回路は比較回路を有し、該比較回路
によって、基準素子から送出された基準信号が読み出す
べきメモリセルのセンス信号と比較されるように構成す
る。
の再書き込みによる時間損失が発生せず、メモリセルの
固有インピーダンスが製造に起因して変動することにデ
ータ処理が依存しないような磁気的メモリを提供する。 【解決手段】 評価回路は比較回路を有し、該比較回路
によって、基準素子から送出された基準信号が読み出す
べきメモリセルのセンス信号と比較されるように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、任意アクセス可能
な磁気的メモリであって、メモリセルフィールドと、ワ
ード線路に配属されたアドレシング回路と、センス線路
に配属された評価回路とを有し、前記メモリセルフィー
ルドは、ワード線路とセンス線路との交点にマトリクス
状に配置された多数のメモリセルからなり、前記メモリ
セルの論理的データ内容は磁気的状態によって定められ
前記アドレシング回路によって、データ内容を読み出す
べき選択された１つまたは複数のメモリセルのワード線
路には読み出し電圧が印加され、前記評価回路によっ
て、選択されたメモリセルのデータ内容に相応する信号
が検出され、評価される形式の磁気的メモリに関する。
な磁気的メモリであって、メモリセルフィールドと、ワ
ード線路に配属されたアドレシング回路と、センス線路
に配属された評価回路とを有し、前記メモリセルフィー
ルドは、ワード線路とセンス線路との交点にマトリクス
状に配置された多数のメモリセルからなり、前記メモリ
セルの論理的データ内容は磁気的状態によって定められ
前記アドレシング回路によって、データ内容を読み出す
べき選択された１つまたは複数のメモリセルのワード線
路には読み出し電圧が印加され、前記評価回路によっ
て、選択されたメモリセルのデータ内容に相応する信号
が検出され、評価される形式の磁気的メモリに関する。
【０００２】
【従来の技術】このようなマトリクス編成の磁気的メモ
リ（ＭＲＡＭ）では、データ情報が磁化方向の形態で、
ワード線路とセンス線路との交点に配置された磁気的メ
モリセルの情報担体層に含まれる。メモリセルを読み出
すために、センス線路またはワード線路（以下、常にワ
ード線路とする）に読み出し電圧が印加され、ワード線
路またはセンス線路を介して、メモリ状態を反映するメ
モリセルのインピーダンスによって変化する信号が、配
属されたワード線路増幅回路またはセンス線路増幅回路
によって評価される。
リ（ＭＲＡＭ）では、データ情報が磁化方向の形態で、
ワード線路とセンス線路との交点に配置された磁気的メ
モリセルの情報担体層に含まれる。メモリセルを読み出
すために、センス線路またはワード線路（以下、常にワ
ード線路とする）に読み出し電圧が印加され、ワード線
路またはセンス線路を介して、メモリ状態を反映するメ
モリセルのインピーダンスによって変化する信号が、配
属されたワード線路増幅回路またはセンス線路増幅回路
によって評価される。
【０００３】メモリセルのインピーダンスにおける、情
報内容（“１”または“０”）による相対差（抵抗変化
率）はここでは典型的には２０％である。これは比較的
小さな値である。さらに、他のすべてのメモリセルが読
み出すべきメモリセルに対して並列路を形成し、従って
大きな寄生インピーダンスを形成しているので、インピ
ーダンス差の検出がますます困難になる。この寄生イン
ピーダンスは、読み出すべきメモリセルのインピーダン
ス差の作用をすでにワード線路当たり約１００素子ある
場合にほとんど減衰してしまう。そしてこのようにして
センス線路を介して取り出され、後から評価回路により
分析される信号（センス信号）に不利に作用する。
報内容（“１”または“０”）による相対差（抵抗変化
率）はここでは典型的には２０％である。これは比較的
小さな値である。さらに、他のすべてのメモリセルが読
み出すべきメモリセルに対して並列路を形成し、従って
大きな寄生インピーダンスを形成しているので、インピ
ーダンス差の検出がますます困難になる。この寄生イン
ピーダンスは、読み出すべきメモリセルのインピーダン
ス差の作用をすでにワード線路当たり約１００素子ある
場合にほとんど減衰してしまう。そしてこのようにして
センス線路を介して取り出され、後から評価回路により
分析される信号（センス信号）に不利に作用する。
【０００４】製造に起因して磁気的メモリの場合は、メ
モリセルの固有インピーダンスの変動がチャージ、ウェ
ハ、および個々の磁気的メモリのメモリセルフィールド
内に発生する。そのため、固有インピーダンスの測定を
読み出すべきメモリセルのメモリ状態の検出には使用で
きない。
モリセルの固有インピーダンスの変動がチャージ、ウェ
ハ、および個々の磁気的メモリのメモリセルフィールド
内に発生する。そのため、固有インピーダンスの測定を
読み出すべきメモリセルのメモリ状態の検出には使用で
きない。
【０００５】これまで公知の、メモリセルのメモリ内容
を検出する手段は次のとおりである：所属のワード線路
およびセンス線路を作動し、読み出し電圧をメモリセル
に印加し、メモリセルの信号を評価することにより、メ
モリセルを読み出す。このようにして得られた測定信号
は、例えば容量的に中間記憶される。これに基づいて、
メモリセルを新たに既知の値（“１”または“０”）に
より書き込み、再び読み出す。そして新たな測定信号を
中間記憶された測定信号と比較し、これにより実際のメ
モリ状態を検出する。ここでの欠点は明らかに、この手
段が複数のステップにわたることである。
を検出する手段は次のとおりである：所属のワード線路
およびセンス線路を作動し、読み出し電圧をメモリセル
に印加し、メモリセルの信号を評価することにより、メ
モリセルを読み出す。このようにして得られた測定信号
は、例えば容量的に中間記憶される。これに基づいて、
メモリセルを新たに既知の値（“１”または“０”）に
より書き込み、再び読み出す。そして新たな測定信号を
中間記憶された測定信号と比較し、これにより実際のメ
モリ状態を検出する。ここでの欠点は明らかに、この手
段が複数のステップにわたることである。
【０００６】別の公知の手段では、メモリセル内にある
磁気基準層が使用される。ここでも、永久的磁気基準層
と可変的磁気基準層とを区別することができる。永久的
磁気基準層には、上に述べた固有インピーダンスの変動
という同じ問題が発生するから、ここでは詳細には考慮
しない。磁気的配向において、可変的磁気基準層はメモ
リセルを読み出すため、ワード線またはセンス線路を通
る電流によって所定の方向で磁気的に配向することがで
きる（基準方向）。配向の方向変化、およびひいては固
有インピーダンスの変化がこの場合、固有インピーダン
ス値の代わりに評価される。情報担体層の磁化方向（こ
れは情報内容と等価である）はここでも得ることがで
き、比較的軟磁性の基準層が反転磁化される。基準層が
強磁性層であり、情報担体層が切り替えられるメモリも
使用できる。
磁気基準層が使用される。ここでも、永久的磁気基準層
と可変的磁気基準層とを区別することができる。永久的
磁気基準層には、上に述べた固有インピーダンスの変動
という同じ問題が発生するから、ここでは詳細には考慮
しない。磁気的配向において、可変的磁気基準層はメモ
リセルを読み出すため、ワード線またはセンス線路を通
る電流によって所定の方向で磁気的に配向することがで
きる（基準方向）。配向の方向変化、およびひいては固
有インピーダンスの変化がこの場合、固有インピーダン
ス値の代わりに評価される。情報担体層の磁化方向（こ
れは情報内容と等価である）はここでも得ることがで
き、比較的軟磁性の基準層が反転磁化される。基準層が
強磁性層であり、情報担体層が切り替えられるメモリも
使用できる。
【０００７】これまで公知のすべての方法およびメモリ
は、メモリセルの情報の読み出しが順次連続する過程に
よって行われるという欠点がある。このためにかかる時
間コストが大きい。
は、メモリセルの情報の読み出しが順次連続する過程に
よって行われるという欠点がある。このためにかかる時
間コストが大きい。
【０００８】
【発明が解決しようとする課題】本発明の課題は、順次
連続する過程または方法に起因する情報の再書き込みに
よる時間損失が発生せず、メモリセルの固有インピーダ
ンスが製造に起因して変動してしまうことがデータ処理
に影響を与えないような磁気的メモリを提供することで
ある。
連続する過程または方法に起因する情報の再書き込みに
よる時間損失が発生せず、メモリセルの固有インピーダ
ンスが製造に起因して変動してしまうことがデータ処理
に影響を与えないような磁気的メモリを提供することで
ある。
【０００９】
【課題を解決するための手段】この課題は冒頭に述べた
磁気的メモリにおいて、評価回路は比較回路を有し、該
比較回路によって、基準素子から送出された基準信号が
読み出すべきメモリセルのセンス信号と比較されるよう
に構成して解決される。
磁気的メモリにおいて、評価回路は比較回路を有し、該
比較回路によって、基準素子から送出された基準信号が
読み出すべきメモリセルのセンス信号と比較されるよう
に構成して解決される。
【００１０】
【発明の実施の形態】本発明では、評価回路が比較回路
を有し、この比較回路によって基準素子から送出された
基準信号が選択されたメモリセルのセンス信号と比較さ
れる。
を有し、この比較回路によって基準素子から送出された
基準信号が選択されたメモリセルのセンス信号と比較さ
れる。
【００１１】本発明では、読み出し過程が、ウェハまた
はチャージの固有インピーダンスの変動による影響を、
メモリチップに構成された基準素子を設けることにより
受けなくなるようにすることが提案される。このことに
より、メモリセルの情報を読み出すことができ、その際
に固有インピーダンスの大きな変動が影響及ぼすことが
ない。このことは、メモリセルのセンサ信号と基準セル
の基準信号により比較回路で差信号を形成することによ
って行われる。
はチャージの固有インピーダンスの変動による影響を、
メモリチップに構成された基準素子を設けることにより
受けなくなるようにすることが提案される。このことに
より、メモリセルの情報を読み出すことができ、その際
に固有インピーダンスの大きな変動が影響及ぼすことが
ない。このことは、メモリセルのセンサ信号と基準セル
の基準信号により比較回路で差信号を形成することによ
って行われる。
【００１２】有利にはここでは比較回路は差動増幅器に
よって構成され、差動増幅器には抵抗が配属されてお
り、この抵抗の一方の端部は差動増幅器の入力側と、他
方の端部は出力側と接続されており、差動増幅器の入力
側には抵抗が前置接続されている。
よって構成され、差動増幅器には抵抗が配属されてお
り、この抵抗の一方の端部は差動増幅器の入力側と、他
方の端部は出力側と接続されており、差動増幅器の入力
側には抵抗が前置接続されている。
【００１３】本発明の有利な実施例では、ワード線路お
よびセンス線路が個別にアーススイッチによりアースと
接続される。ここから得られる利点は、メモリセル全体
により形成される多数の寄生素子が、信号検出に必要な
いワード線路およびセンス線路を接地すると格段に低減
することである。
よびセンス線路が個別にアーススイッチによりアースと
接続される。ここから得られる利点は、メモリセル全体
により形成される多数の寄生素子が、信号検出に必要な
いワード線路およびセンス線路を接地すると格段に低減
することである。
【００１４】有利には基準素子を次のように構成する。
すなわち、電気的ないし磁気的特性がメモリセルの特性
に適合し、必要な場合には同じ特性を変化することによ
りメモリセルの特性に調整する。その際にこれらはメモ
リセルフィールドの外に配置する。有利には基準素子は
基準増幅回路と直接接続される。この基準増幅回路は基
準セルの信号を基準信号に処理する。
すなわち、電気的ないし磁気的特性がメモリセルの特性
に適合し、必要な場合には同じ特性を変化することによ
りメモリセルの特性に調整する。その際にこれらはメモ
リセルフィールドの外に配置する。有利には基準素子は
基準増幅回路と直接接続される。この基準増幅回路は基
準セルの信号を基準信号に処理する。
【００１５】メモリセルフィールド内にあるメモリセル
の磁気的ないし電気的特性が非常に大きく変動する場
合、本発明の改善形態では、近似的に同じ電気的ないし
磁気的特性を有する関連のメモリセルの複数の異なるセ
ル領域にメモリセルフィールドを分散し、セル領域に固
有の基準セルないしは基準信号を割り当て、これにより
読み出すべきメモリセルのセンス信号の差信号の信号品
質および基準素子の信号品質が悪化しないようにする。
の磁気的ないし電気的特性が非常に大きく変動する場
合、本発明の改善形態では、近似的に同じ電気的ないし
磁気的特性を有する関連のメモリセルの複数の異なるセ
ル領域にメモリセルフィールドを分散し、セル領域に固
有の基準セルないしは基準信号を割り当て、これにより
読み出すべきメモリセルのセンス信号の差信号の信号品
質および基準素子の信号品質が悪化しないようにする。
【００１６】有利には基準素子が読み出すべきメモリセ
ルとできるだけ同じ磁気的ないしは電気的特性を有する
ようにするため、これをメモリセルフィールド内にある
メモリセルとして構成することができる。従って有利に
は基準素子のセンス線路は基準増幅回路と接続される。
このように任意に選択可能で空間的に可変に構成された
基準素子は、有利には読み出すべきメモリ素子の近傍に
あるように選択する。
ルとできるだけ同じ磁気的ないしは電気的特性を有する
ようにするため、これをメモリセルフィールド内にある
メモリセルとして構成することができる。従って有利に
は基準素子のセンス線路は基準増幅回路と接続される。
このように任意に選択可能で空間的に可変に構成された
基準素子は、有利には読み出すべきメモリ素子の近傍に
あるように選択する。
【００１７】本発明のとくに有利な実施例では、基準素
子が同じワード線路および同じセンス線路にない。すな
わち、選択されたメモリセルに隣接するワード線路およ
び／またはセンス線路にある。有利にはこの場合、基準
素子のワード線路は比較回路と接続することができる。
子が同じワード線路および同じセンス線路にない。すな
わち、選択されたメモリセルに隣接するワード線路およ
び／またはセンス線路にある。有利にはこの場合、基準
素子のワード線路は比較回路と接続することができる。
【００１８】本発明の別の実施例では、読み出すべきメ
モリセルに隣接する複数の基準素子が設けられており、
読み出すべきメモリセルとは重ならないそれらのワード
線路は共通に比較回路と接続されている。従って別の実
施例では、基準素子のセンス線路に別の電圧レベルを、
読み出すべきメモリセルのワード線路と同じように印加
する。
モリセルに隣接する複数の基準素子が設けられており、
読み出すべきメモリセルとは重ならないそれらのワード
線路は共通に比較回路と接続されている。従って別の実
施例では、基準素子のセンス線路に別の電圧レベルを、
読み出すべきメモリセルのワード線路と同じように印加
する。
【００１９】有利にはメモリセルフィールドのメモリセ
ルは次のように構成される。すなわち、基板にワード線
路が取り付けられ、この上に第１の磁気材料層、磁気的
トンネルバリア層および第２の磁気材料層が設けられ、
その上にワード線路に交差してセンス線路が取り付けら
れる。層システムのコンダクタンスは、第１および第２
の磁気材料層によって形成される２つの金属電極のフェ
ルミエッジにおけるエネルギーレベル密度に比例する。
電極が磁気的であることにより、電流はトンネルバリア
層によって２つのスピンチャネルに分解される。ここで
これらチャネルのスピン方向は種々の形式の磁気層の磁
化によって配向され、この磁気層は他の部分よりも強磁
性である。ここでトンネル電流はそれぞれスピンチャネ
ルの１つで、このスピン方向に対するバリアの両側にお
けるエネルギーレベル密度に比例する。軟磁性層の磁化
方向が強磁性層を基準にして変化すれば、同時に２つの
スピンチャネルに対する軟磁性層のエネルギーレベル密
度も変化する。その結果、バリアを流れる全体電流も変
化する。
ルは次のように構成される。すなわち、基板にワード線
路が取り付けられ、この上に第１の磁気材料層、磁気的
トンネルバリア層および第２の磁気材料層が設けられ、
その上にワード線路に交差してセンス線路が取り付けら
れる。層システムのコンダクタンスは、第１および第２
の磁気材料層によって形成される２つの金属電極のフェ
ルミエッジにおけるエネルギーレベル密度に比例する。
電極が磁気的であることにより、電流はトンネルバリア
層によって２つのスピンチャネルに分解される。ここで
これらチャネルのスピン方向は種々の形式の磁気層の磁
化によって配向され、この磁気層は他の部分よりも強磁
性である。ここでトンネル電流はそれぞれスピンチャネ
ルの１つで、このスピン方向に対するバリアの両側にお
けるエネルギーレベル密度に比例する。軟磁性層の磁化
方向が強磁性層を基準にして変化すれば、同時に２つの
スピンチャネルに対する軟磁性層のエネルギーレベル密
度も変化する。その結果、バリアを流れる全体電流も変
化する。
【００２０】同じように有利にはメモリセルは、第１の
形式の磁気層、分離層、第２の形式の磁気層、および分
離層、そしてこれらの構成の繰り返しという層シーケン
スによって構成することができる。この層シーケンスは
交差するセンス線路とワード線路との間に配置されてい
る。磁化方向を回転することにより（例えば第１の形式
の磁気層を第２の形式の磁気層に対して）、層シーケン
スステープルの抵抗が変化する。第１および第２の形式
の磁気層の平行磁化と、逆平行な配向との間の抵抗差は
ビット状態を表すことができる。
形式の磁気層、分離層、第２の形式の磁気層、および分
離層、そしてこれらの構成の繰り返しという層シーケン
スによって構成することができる。この層シーケンスは
交差するセンス線路とワード線路との間に配置されてい
る。磁化方向を回転することにより（例えば第１の形式
の磁気層を第２の形式の磁気層に対して）、層シーケン
スステープルの抵抗が変化する。第１および第２の形式
の磁気層の平行磁化と、逆平行な配向との間の抵抗差は
ビット状態を表すことができる。
【００２１】本発明の有利な改善形態は従属請求項に記
載されている。
載されている。
【００２２】以下、本発明を複数の図面に基づいて詳細
に説明する。
に説明する。
【００２３】
【実施例】図１には、メモリセル１を有する磁気的メモ
リの断面が示されている。基板２にはセンス線路４が取
り付けられており、このセンス線路の上にはセンス線路
４に対して垂直に配置されたワード線路３が設けられて
いる。ワード線路３とセンス線路４との交点には、磁気
材料７の第１の層、トンネルバリア層６，第２の磁気層
５の層シーケンスが配置されており、これらはメモリセ
ル１を形成する。２つの磁気層５と７は一方では情報の
記憶のために、他方では基準層として用いる。以下、磁
気層７は情報担体層であり、磁気層５は基準層であると
仮定し、基準層は情報担体層７よりも軟磁性の材料から
なる。
リの断面が示されている。基板２にはセンス線路４が取
り付けられており、このセンス線路の上にはセンス線路
４に対して垂直に配置されたワード線路３が設けられて
いる。ワード線路３とセンス線路４との交点には、磁気
材料７の第１の層、トンネルバリア層６，第２の磁気層
５の層シーケンスが配置されており、これらはメモリセ
ル１を形成する。２つの磁気層５と７は一方では情報の
記憶のために、他方では基準層として用いる。以下、磁
気層７は情報担体層であり、磁気層５は基準層であると
仮定し、基準層は情報担体層７よりも軟磁性の材料から
なる。
【００２４】メモリセル１を書き込みおよび読み出しす
るために、相応のワード線路３に電圧が印加され、所属
のセンス線路４は少なくとも仮想的にアースされる。こ
こでメモリセルを読み出すために、基準層５の磁化方向
を所期のように変化させ、情報担体層７の磁気的状態を
検出することができる。
るために、相応のワード線路３に電圧が印加され、所属
のセンス線路４は少なくとも仮想的にアースされる。こ
こでメモリセルを読み出すために、基準層５の磁化方向
を所期のように変化させ、情報担体層７の磁気的状態を
検出することができる。
【００２５】層システムのコンダクタンスは、第１と第
２の磁気材料層（５と７）により形成される２つの金属
電極のフェルミエッジにおけるエネルギーレベル密度に
比例し、この電極は一方ではワード線路３と、他方では
センス線路４と接続されている。電極が磁気的であるこ
とによって、電流はトンネルバリア層６によって２つの
スピンチャネルに分解される。ここでこれらチャネルの
スピン方向は、一方の磁気層が他方の磁気層よりも強磁
性である異なる形式の磁気層（５または７）の磁化に従
って配向される。ここでスピンチャネルのそれぞれ１つ
のトンネル電流は、このスピン方向に対するバリアの両
側におけるエネルギーレベル密度に比例する。軟磁性層
が強磁性層を基準にして磁化方向を変化すれば、同時に
軟磁性層のエネルギーレベル密度は両方のスピンチャネ
ルに対して変化する。その結果、バリアを流れる全体電
流が変化する。
２の磁気材料層（５と７）により形成される２つの金属
電極のフェルミエッジにおけるエネルギーレベル密度に
比例し、この電極は一方ではワード線路３と、他方では
センス線路４と接続されている。電極が磁気的であるこ
とによって、電流はトンネルバリア層６によって２つの
スピンチャネルに分解される。ここでこれらチャネルの
スピン方向は、一方の磁気層が他方の磁気層よりも強磁
性である異なる形式の磁気層（５または７）の磁化に従
って配向される。ここでスピンチャネルのそれぞれ１つ
のトンネル電流は、このスピン方向に対するバリアの両
側におけるエネルギーレベル密度に比例する。軟磁性層
が強磁性層を基準にして磁化方向を変化すれば、同時に
軟磁性層のエネルギーレベル密度は両方のスピンチャネ
ルに対して変化する。その結果、バリアを流れる全体電
流が変化する。
【００２６】図２は、磁気的メモリセル１の別の構成の
横断面を示す。ここではメモリセルは層シーケンスステ
ープルの形態であり、このステープルは、第１の形式の
磁気層８、分離層９，第２の形式の磁気層１０，そして
再び分離層８，そしてこれら構成の繰り返しによって形
成されている。磁気的メモリセル１を形成する層シーケ
ンスステープルは交差するセンサ線路４とワード線路３
との間に配置される。ここでワード線路はセンサ線路４
に対して垂直に延在する。
横断面を示す。ここではメモリセルは層シーケンスステ
ープルの形態であり、このステープルは、第１の形式の
磁気層８、分離層９，第２の形式の磁気層１０，そして
再び分離層８，そしてこれら構成の繰り返しによって形
成されている。磁気的メモリセル１を形成する層シーケ
ンスステープルは交差するセンサ線路４とワード線路３
との間に配置される。ここでワード線路はセンサ線路４
に対して垂直に延在する。
【００２７】図３に示された、マトリクス状の磁気的メ
モリの概略的ステープル計画図は、ワード線路３（数
Ｍ）とセンス線路４（数Ｎ）との交点に配置されたメモ
リセル１を示す。センス線路４はそれぞれ書き込み電流
スイッチ１３Ａを介して書き込み電流源３と、また読み
出しスイッチ１２Ｂを介してセンス線路増幅回路１２と
接続されている。ワード線路３には、メモリセル１を読
み出すために電圧を印加することができる。例えばメモ
リセル１Ｂ、１Ｃおよび１Ｄにより直接取り囲まされた
メモリセル１Ａを読み出すべき場合、ワード線路３Ａに
読み出し電圧Ｖが印加され、書き込み電流スイッチ１３
Ａが開放され、読み出しスイッチ１２Ｂが閉鎖される。
調整された信号電流Ｉｓは、読み出すべきメモリセル１
Ａのセンス線路４Ａを介してセンス線路増幅回路１２に
よって評価される。このセンス線路増幅回路の入力側１
２Ｃは仮想的にアースされている。ここで電流電圧変換
器１２Ａが信号電流Ｉｓを検知すべき信号ΔＶに変換す
る変換器として用いられる。この信号電流Ｉｓは、２つ
の情報状態（１と０）にあるメモリセル１Ａのインピー
ダンス差ΔＲ／Ｒに基づき情報を表す。ここでの欠点
は、別のメモリセル１が読み出すべきメモリセル１Ａに
対して平行路を形成することである。入力側１２Ｃが仮
想的にアースされておらず、インピーダンスを介して結
合されれば、別のメモリセル１の平行路は全体で寄生全
体インピーダンスＺｐとなる。これは次式により計算的
にシミュレートされる。
モリの概略的ステープル計画図は、ワード線路３（数
Ｍ）とセンス線路４（数Ｎ）との交点に配置されたメモ
リセル１を示す。センス線路４はそれぞれ書き込み電流
スイッチ１３Ａを介して書き込み電流源３と、また読み
出しスイッチ１２Ｂを介してセンス線路増幅回路１２と
接続されている。ワード線路３には、メモリセル１を読
み出すために電圧を印加することができる。例えばメモ
リセル１Ｂ、１Ｃおよび１Ｄにより直接取り囲まされた
メモリセル１Ａを読み出すべき場合、ワード線路３Ａに
読み出し電圧Ｖが印加され、書き込み電流スイッチ１３
Ａが開放され、読み出しスイッチ１２Ｂが閉鎖される。
調整された信号電流Ｉｓは、読み出すべきメモリセル１
Ａのセンス線路４Ａを介してセンス線路増幅回路１２に
よって評価される。このセンス線路増幅回路の入力側１
２Ｃは仮想的にアースされている。ここで電流電圧変換
器１２Ａが信号電流Ｉｓを検知すべき信号ΔＶに変換す
る変換器として用いられる。この信号電流Ｉｓは、２つ
の情報状態（１と０）にあるメモリセル１Ａのインピー
ダンス差ΔＲ／Ｒに基づき情報を表す。ここでの欠点
は、別のメモリセル１が読み出すべきメモリセル１Ａに
対して平行路を形成することである。入力側１２Ｃが仮
想的にアースされておらず、インピーダンスを介して結
合されれば、別のメモリセル１の平行路は全体で寄生全
体インピーダンスＺｐとなる。これは次式により計算的
にシミュレートされる。
【００２８】
【数１】
【００２９】ここでＲは個々のメモリセル１のインピー
ダンスである。検知すべき信号ΔＶに対してこのこと
は、１ワード線路当たりわずか数１００の素子数を前提
とすれば、個々の絶縁されたメモリセルに対して信号幅
が次式に従って少なくとも係数、約１０4だけ低減する
ことを意味する。
ダンスである。検知すべき信号ΔＶに対してこのこと
は、１ワード線路当たりわずか数１００の素子数を前提
とすれば、個々の絶縁されたメモリセルに対して信号幅
が次式に従って少なくとも係数、約１０4だけ低減する
ことを意味する。
【００３０】
【数２】
【００３１】Ｍがさらに大きくなると、セル１Ａを読み
出し過程のため再プログラミングするのに必要な電力は
次式に従って増大する。
出し過程のため再プログラミングするのに必要な電力は
次式に従って増大する。
【００３２】
【数３】
【００３３】従ってパルス持続時間が１０ｎｓ、ワード
線路が約１００，Ｒ＝１０5Ω、ΔＲ／Ｒ＝２０％、読
み出し過程当たりΔＶ＝５０ｍＶであれば、約５ｎＪが
メモリセルで散逸することとなる。このことは大規模な
適用に対しては高すぎる値である。
線路が約１００，Ｒ＝１０5Ω、ΔＲ／Ｒ＝２０％、読
み出し過程当たりΔＶ＝５０ｍＶであれば、約５ｎＪが
メモリセルで散逸することとなる。このことは大規模な
適用に対しては高すぎる値である。
【００３４】読み出すべきメモリセル１Ａのセンス線路
４Ａを仮想的にアースし、不必要なセンス線４をすべて
アーススイッチを介してアースすることにより、寄生イ
ンピーダンス網を形成し、従って寄生全体インピーダン
スを形成する素子の数を格段に低減することができる。
ＥLESEはこの場合、Ｍにだけ比例し、Ｍ3には比例しな
い。
４Ａを仮想的にアースし、不必要なセンス線４をすべて
アーススイッチを介してアースすることにより、寄生イ
ンピーダンス網を形成し、従って寄生全体インピーダン
スを形成する素子の数を格段に低減することができる。
ＥLESEはこの場合、Ｍにだけ比例し、Ｍ3には比例しな
い。
【００３５】図４には、不必要なセンス線路４をアース
スイッチ１４を介して接地した際の、寄生ネットワーク
の概略的回路図が簡単に示されている。センス線路４Ａ
のアーススイッチ１４Ａは開放されている。並列回路お
よび直列回路から生じる寄生ネットワーク２２と２３は
ここでは次のように組成される。ネットワーク２２は、
ワード線路３Ａ（２つの素子が図示されている）の（Ｍ
−１）個のメモリセルインピーダンスの並列回路からな
る。全体のネットワークは（Ｎ−１）倍で発生する。こ
こでサブネットワーク２４はそれぞれ（Ｍ−１）個のメ
モリセルインピーダンスの並列回路からなる（２つの素
子が図示されている）。センス線路増幅回路１２に対す
る入力側は仮想的に接地されている。従って出力信号Δ
Ｖは実質的に電流電圧変換器１２ＡのインピーダンスＲ
Uと、読み出すべきメモリセル１ＡのインピーダンスＲS
およびその変化ΔＲSにより、次式に従って決められ
る。
スイッチ１４を介して接地した際の、寄生ネットワーク
の概略的回路図が簡単に示されている。センス線路４Ａ
のアーススイッチ１４Ａは開放されている。並列回路お
よび直列回路から生じる寄生ネットワーク２２と２３は
ここでは次のように組成される。ネットワーク２２は、
ワード線路３Ａ（２つの素子が図示されている）の（Ｍ
−１）個のメモリセルインピーダンスの並列回路からな
る。全体のネットワークは（Ｎ−１）倍で発生する。こ
こでサブネットワーク２４はそれぞれ（Ｍ−１）個のメ
モリセルインピーダンスの並列回路からなる（２つの素
子が図示されている）。センス線路増幅回路１２に対す
る入力側は仮想的に接地されている。従って出力信号Δ
Ｖは実質的に電流電圧変換器１２ＡのインピーダンスＲ
Uと、読み出すべきメモリセル１ＡのインピーダンスＲS
およびその変化ΔＲSにより、次式に従って決められ
る。
【００３６】
【数４】
【００３７】磁気的メモリの製造プロセスに起因する、
メモリセルの固有インピーダンスＲ Sの変動により、イ
ンピーダンスの絶対値検出を読み出すべきメモリセル１
Ａのメモリ状態の検出に使用することはできない。
メモリセルの固有インピーダンスＲ Sの変動により、イ
ンピーダンスの絶対値検出を読み出すべきメモリセル１
Ａのメモリ状態の検出に使用することはできない。
【００３８】読み出すべきメモリセル１Ａのメモリ状態
を検出する方法は、次の方法ステップとすることができ
る。ワード線路３Ａに読み出し電圧Ｖを印加することに
より、読み出すべきメモリセル１Ａのインピーダンスを
測定し、結果を中間記憶し、メモリセル１Ａを所定のメ
モリ状態に再プログラミングし、メモリセル１Ａの新た
なインピーダンス測定により得られた結果を先行する結
果と比較し、データ状態を検出する。しかしこの方法の
欠点は、情報を読み出しの後に再度新たに書き込まなけ
ればならないことであり、読み出し過程は個々の順次処
理すべきステップに分解される。情報の新たな書き込み
は、メモリセルがいわゆるハード／ソフト系からなる場
合には必要ない。強磁性／軟磁性系とは、使用される磁
気基準層が磁気的に情報担体層よりも軟磁性である系を
言う。この場合、磁気基準層の磁化方向が変化するので
新たな書き込みが必要ない。
を検出する方法は、次の方法ステップとすることができ
る。ワード線路３Ａに読み出し電圧Ｖを印加することに
より、読み出すべきメモリセル１Ａのインピーダンスを
測定し、結果を中間記憶し、メモリセル１Ａを所定のメ
モリ状態に再プログラミングし、メモリセル１Ａの新た
なインピーダンス測定により得られた結果を先行する結
果と比較し、データ状態を検出する。しかしこの方法の
欠点は、情報を読み出しの後に再度新たに書き込まなけ
ればならないことであり、読み出し過程は個々の順次処
理すべきステップに分解される。情報の新たな書き込み
は、メモリセルがいわゆるハード／ソフト系からなる場
合には必要ない。強磁性／軟磁性系とは、使用される磁
気基準層が磁気的に情報担体層よりも軟磁性である系を
言う。この場合、磁気基準層の磁化方向が変化するので
新たな書き込みが必要ない。
【００３９】図５には、磁気的メモリの概略的回路図が
示されている。このメモリは、メモリセルフィールド１
１の外にある付加的な基準素子１７，所属の基準増幅回
路１８，および比較回路１６を有し、比較回路は基準増
幅回路１８の信号とセンス線路増幅回路１２の信号とを
相互に比較する。基準素子１７の電気的ないし磁気的特
性はメモリセル１の電気的ないし磁気的特性に適合され
ている。このことは、基準素子自体の変化（例えば素子
の面積）または所属の抵抗ネットワークの適合または基
準増幅回路１８のインピーダンス１８Ａの適合により行
われる。読み出し過程に対し、読み出すべきメモリセル
１Ａにはワード線路３Ａを介して読み出し電圧Ｖが印加
される。調整された信号電流はセンス線路４Ａを介して
取り出され、センス線路増幅回路１２により評価され
る。このようにして得られたセンス信号Ｖｓは基準増幅
回路１８の基準信号Ｖｒと比較回路１６によって比較さ
れる。比較回路はＶｓとＶｒの差信号、以下測定信号Ｖ
ｍと称する、を送出する。この回路の基本的考えは、メ
モリセル１の入力特性を、そのセンス信号Ｖｓと、メモ
リセルの電気的ないし磁気的特性に相応する信号との差
形成によって比較回路１６による評価の際に除去するこ
とである。これによりメモリセルの磁化状態だけがイン
ピーダンス測定の結果を定めるようになる。このことに
より理想的な場合には、メモリセルの固有インピーダン
スが製造に起因してチャージ毎に変動する、それどころ
かウェハのメモリ毎に変動するという障害となる影響が
除去される。
示されている。このメモリは、メモリセルフィールド１
１の外にある付加的な基準素子１７，所属の基準増幅回
路１８，および比較回路１６を有し、比較回路は基準増
幅回路１８の信号とセンス線路増幅回路１２の信号とを
相互に比較する。基準素子１７の電気的ないし磁気的特
性はメモリセル１の電気的ないし磁気的特性に適合され
ている。このことは、基準素子自体の変化（例えば素子
の面積）または所属の抵抗ネットワークの適合または基
準増幅回路１８のインピーダンス１８Ａの適合により行
われる。読み出し過程に対し、読み出すべきメモリセル
１Ａにはワード線路３Ａを介して読み出し電圧Ｖが印加
される。調整された信号電流はセンス線路４Ａを介して
取り出され、センス線路増幅回路１２により評価され
る。このようにして得られたセンス信号Ｖｓは基準増幅
回路１８の基準信号Ｖｒと比較回路１６によって比較さ
れる。比較回路はＶｓとＶｒの差信号、以下測定信号Ｖ
ｍと称する、を送出する。この回路の基本的考えは、メ
モリセル１の入力特性を、そのセンス信号Ｖｓと、メモ
リセルの電気的ないし磁気的特性に相応する信号との差
形成によって比較回路１６による評価の際に除去するこ
とである。これによりメモリセルの磁化状態だけがイン
ピーダンス測定の結果を定めるようになる。このことに
より理想的な場合には、メモリセルの固有インピーダン
スが製造に起因してチャージ毎に変動する、それどころ
かウェハのメモリ毎に変動するという障害となる影響が
除去される。
【００４０】図６には本発明の別の実施例が示されてい
る。類似のインピーダンス特性を有するメモリセルが１
つのセル領域１９にまとめられる。このセル領域には固
有の読み出し電圧Ｖｉが配属される。またはセンス線路
増幅回路１２のインピーダンス１２Ａおよび・または基
準増幅回路１８に配属されたインピーダンス１８Ａが適
合される。または基準素子１７に種々の電圧Ｖｇが印加
される。これにより測定信号Ｖｍには、メモリセル１の
電気的ないしは磁気的特性の障害となる影響が近似的に
なくなる。有利にはこのために、所属の基準素子１７を
備えた基準増幅回路１８が複数設けられる。セル領域１
９の定義と、基準特性の調整を行うために、磁気的メモ
リを測定しなければならない。磁気的メモリの打ち勝つ
べきばらつきはここでは限界にまで低減される。
る。類似のインピーダンス特性を有するメモリセルが１
つのセル領域１９にまとめられる。このセル領域には固
有の読み出し電圧Ｖｉが配属される。またはセンス線路
増幅回路１２のインピーダンス１２Ａおよび・または基
準増幅回路１８に配属されたインピーダンス１８Ａが適
合される。または基準素子１７に種々の電圧Ｖｇが印加
される。これにより測定信号Ｖｍには、メモリセル１の
電気的ないしは磁気的特性の障害となる影響が近似的に
なくなる。有利にはこのために、所属の基準素子１７を
備えた基準増幅回路１８が複数設けられる。セル領域１
９の定義と、基準特性の調整を行うために、磁気的メモ
リを測定しなければならない。磁気的メモリの打ち勝つ
べきばらつきはここでは限界にまで低減される。
【００４１】図７は本発明の別の変形実施例を示す。こ
こでは基準素子がメモリセルフィールド１１内に配置さ
れた基準セル１Ｒによって構成されている。基準セル１
Ｒはここでは有利には、読み出すべきメモリセル１Ａに
隣接するメモリセルによって構成される。この基準セル
の信号はセンス線路４Ｂを介して基準増幅回路１８に供
給される。基準セル１Ｒには読み出すべきメモリセル１
Ａのワード線路３Ａによって読み出し電圧Ｖが印加され
る。メモリセル１Ｅはここでは基準セル１Ｒに対して等
価のセルである。メモリ状態を検出するために、基準セ
ル１Ｒが配置されたセンス線路４Ｂと読み出すべきメモ
リセル１Ａのワード線路３Ａとに読み出し電圧Ｖが印加
される。
こでは基準素子がメモリセルフィールド１１内に配置さ
れた基準セル１Ｒによって構成されている。基準セル１
Ｒはここでは有利には、読み出すべきメモリセル１Ａに
隣接するメモリセルによって構成される。この基準セル
の信号はセンス線路４Ｂを介して基準増幅回路１８に供
給される。基準セル１Ｒには読み出すべきメモリセル１
Ａのワード線路３Ａによって読み出し電圧Ｖが印加され
る。メモリセル１Ｅはここでは基準セル１Ｒに対して等
価のセルである。メモリ状態を検出するために、基準セ
ル１Ｒが配置されたセンス線路４Ｂと読み出すべきメモ
リセル１Ａのワード線路３Ａとに読み出し電圧Ｖが印加
される。
【００４２】図９は、集積構成された基準素子１Ｒを有
する磁気的メモリの概略的回路図を示す。メモリセル１
Ｄ，１Ｂ，１Ｒはここでは読み出すべきメモリセル１Ａ
に直接隣接している。測定検出に関与しないすべてのセ
ンス線路およびワード線路４，３は閉じたアーススイッ
チ１４を介して接地されている（１４Ａから１４Ｄは開
放している）。ワード線路３Ａとセンス線路４Ｂには読
み出し電圧Ｖが印加される。読み出すべきメモリセル１
Ａの信号はセンス線路４Ａを介して、読み出しスイッチ
１２Ｂを介して接続されたセンス線路増幅回路１２に導
かれる。センス線路増幅回路は出力側にセンス信号Ｖｓ
を生成する。基準セル１Ｒの信号はワード線路３Ｂと基
準スイッチ１８Ｂを介して基準増幅回路１８に導かれ、
基準信号Ｖｒが生成される。比較回路１６は２つの信号
ＶｒとＶｓを処理して、測定信号Ｖｍを出力する。
する磁気的メモリの概略的回路図を示す。メモリセル１
Ｄ，１Ｂ，１Ｒはここでは読み出すべきメモリセル１Ａ
に直接隣接している。測定検出に関与しないすべてのセ
ンス線路およびワード線路４，３は閉じたアーススイッ
チ１４を介して接地されている（１４Ａから１４Ｄは開
放している）。ワード線路３Ａとセンス線路４Ｂには読
み出し電圧Ｖが印加される。読み出すべきメモリセル１
Ａの信号はセンス線路４Ａを介して、読み出しスイッチ
１２Ｂを介して接続されたセンス線路増幅回路１２に導
かれる。センス線路増幅回路は出力側にセンス信号Ｖｓ
を生成する。基準セル１Ｒの信号はワード線路３Ｂと基
準スイッチ１８Ｂを介して基準増幅回路１８に導かれ、
基準信号Ｖｒが生成される。比較回路１６は２つの信号
ＶｒとＶｓを処理して、測定信号Ｖｍを出力する。
【００４３】読み出すべきメモリセル１Ａのセンス線路
４Ａにあるメモリセル１Ｂは両側で、基準増幅回路１８
とセンス線路増幅回路１２の入力側によって仮想的に接
地されており、従って基準素子１Ｒの信号に対して不利
に作用しない。メモリセル１Ｄは両側でワード線路３Ａ
とセンス線路４Ｂの書き込み電圧Ｖに接続されており、
測定信号Ｖｍに対して不利に作用しない。
４Ａにあるメモリセル１Ｂは両側で、基準増幅回路１８
とセンス線路増幅回路１２の入力側によって仮想的に接
地されており、従って基準素子１Ｒの信号に対して不利
に作用しない。メモリセル１Ｄは両側でワード線路３Ａ
とセンス線路４Ｂの書き込み電圧Ｖに接続されており、
測定信号Ｖｍに対して不利に作用しない。
【００４４】図１０は寄生素子の概略的回路図を示す。
ここでは不必要なセンス線路４とワード線路３はアース
スイッチ１４を介して接地されている。寄生インピーダ
ンス１Ｆは（Ｎ−２）倍の個数（ここでは２つだけが図
示されている）ある。また寄生インピーダンス１Ｇは
（Ｍ−２）倍の個数ある（ここでは２つだけが図示され
ている）。これらは並列回路として発生する。すでに述
べたように両側で読み出し電圧Ｖと接続されたメモリセ
ル１Ｄは信号に関与しない。同じように両側で基準増幅
回路１８とセンス線路増幅回路１２の入力側を介して仮
想接地されたメモリセル１Ｂも関与しない。回路からわ
かるように、基準信号Ｖｒは専ら基準素子１Ｒのインピ
ーダンスのみに依存する。
ここでは不必要なセンス線路４とワード線路３はアース
スイッチ１４を介して接地されている。寄生インピーダ
ンス１Ｆは（Ｎ−２）倍の個数（ここでは２つだけが図
示されている）ある。また寄生インピーダンス１Ｇは
（Ｍ−２）倍の個数ある（ここでは２つだけが図示され
ている）。これらは並列回路として発生する。すでに述
べたように両側で読み出し電圧Ｖと接続されたメモリセ
ル１Ｄは信号に関与しない。同じように両側で基準増幅
回路１８とセンス線路増幅回路１２の入力側を介して仮
想接地されたメモリセル１Ｂも関与しない。回路からわ
かるように、基準信号Ｖｒは専ら基準素子１Ｒのインピ
ーダンスのみに依存する。
【００４５】磁気的基準層５が関与しない、メモリセル
と基準セルの２つの信号を比較する静的測定には次のよ
うな欠点がある。すなわち、メモリセルの情報担体層７
の磁化方向、すなわちメモリ状態が同じである場合、２
つのセルが論理１であるか０であるかを区別することが
できない。
と基準セルの２つの信号を比較する静的測定には次のよ
うな欠点がある。すなわち、メモリセルの情報担体層７
の磁化方向、すなわちメモリ状態が同じである場合、２
つのセルが論理１であるか０であるかを区別することが
できない。
【００４６】動的測定では、メモリセルおよび／または
基準セルのメモリ内容は測定信号Ｖｍの最初の測定（イ
ニシャル）の後に所定の状態に達するため上書きされ
る。そして第２の測定で測定信号Ｖｍが検出される（フ
ァイナル）。メモリ状態は次の表によって表すことがで
きる。
基準セルのメモリ内容は測定信号Ｖｍの最初の測定（イ
ニシャル）の後に所定の状態に達するため上書きされ
る。そして第２の測定で測定信号Ｖｍが検出される（フ
ァイナル）。メモリ状態は次の表によって表すことがで
きる。
【００４７】
【表１】
【００４８】信号変化ΔＶｍを信号評価に利用すれば、
正の符号を備えた信号だけが得られ（次の表のＶｍ（フ
ァイナル）とΔＶｍ）、メモリセルおよび／または基準
セルの磁化反転の前に符号検出による信号検出を行う必
要がなくなる。このことにより読み出し過程が促進され
る。
正の符号を備えた信号だけが得られ（次の表のＶｍ（フ
ァイナル）とΔＶｍ）、メモリセルおよび／または基準
セルの磁化反転の前に符号検出による信号検出を行う必
要がなくなる。このことにより読み出し過程が促進され
る。
【００４９】
【表２】
【００５０】欠点は、メモリ素子の状態検出を順次連続
して行わなければならないことである。
して行わなければならないことである。
【００５１】上に述べたようにメモリセルと基準セル
（基準セルの信号Ｖｒはメモリ内容の検出に必要であ
る）のメモリ状態を検出した後、信号Ｖｒを記憶し、基
準セルの既知のメモリ状態を利用することによって、後
続の各読み出し過程はこの情報により比較に対して行わ
れる。メモリチップの均一性がこれを許容するなら、基
準セルの基準信号Ｖｓとメモリ状態の検出は後続のすべ
ての読み出し過程に対して１回で十分である。このこと
は高速の静的読み出しに相応する。
（基準セルの信号Ｖｒはメモリ内容の検出に必要であ
る）のメモリ状態を検出した後、信号Ｖｒを記憶し、基
準セルの既知のメモリ状態を利用することによって、後
続の各読み出し過程はこの情報により比較に対して行わ
れる。メモリチップの均一性がこれを許容するなら、基
準セルの基準信号Ｖｓとメモリ状態の検出は後続のすべ
ての読み出し過程に対して１回で十分である。このこと
は高速の静的読み出しに相応する。
【００５２】メモリセル１Ａと基準セル１Ｒの情報が等
しい場合の検出も、磁気基準層５を用いて行うことがで
き、測定信号Ｖｍを磁化反転の前後で記録する必要がな
い。
しい場合の検出も、磁気基準層５を用いて行うことがで
き、測定信号Ｖｍを磁化反転の前後で記録する必要がな
い。
【００５３】このような動的測定では、基準セル１Ｒの
磁気基準層５（磁気的に情報担体層７よりも軟磁性であ
る）は、センス線路信号Ｉｒを基準セル１Ｒのセンス線
路４Ｂに流すことにより切り替わる。ここで磁気基準層
５の磁化方向は、基準セル１Ｒの情報担体層７の磁化方
向に対して垂直であり、センス線路４Ｂを流れるセンス
線路電流Ｉｒに対しても垂直に配向される。従って基準
セル１Ｒのインピーダンスは基準セル１Ｒに記憶された
情報に依存せず、メモリセルの電気的ないし磁気的特性
を、基準セルに記憶された情報に依存しないで反映す
る。またＶｍの符号は読み出すべきメモリセル１Ａの情
報内容を一義的に定める。ここでは、情報担体層の磁化
方向はセンス線路に対して平行に延在していることが前
提である。しかしこれがセンス線路に対して垂直に延在
することも考えられる。しかしこの場合は、メモリセル
の再プログラミングのために磁気基準層の“切替フィー
ルド”をワード線路によって構成しなければならない。
磁気基準層５（磁気的に情報担体層７よりも軟磁性であ
る）は、センス線路信号Ｉｒを基準セル１Ｒのセンス線
路４Ｂに流すことにより切り替わる。ここで磁気基準層
５の磁化方向は、基準セル１Ｒの情報担体層７の磁化方
向に対して垂直であり、センス線路４Ｂを流れるセンス
線路電流Ｉｒに対しても垂直に配向される。従って基準
セル１Ｒのインピーダンスは基準セル１Ｒに記憶された
情報に依存せず、メモリセルの電気的ないし磁気的特性
を、基準セルに記憶された情報に依存しないで反映す
る。またＶｍの符号は読み出すべきメモリセル１Ａの情
報内容を一義的に定める。ここでは、情報担体層の磁化
方向はセンス線路に対して平行に延在していることが前
提である。しかしこれがセンス線路に対して垂直に延在
することも考えられる。しかしこの場合は、メモリセル
の再プログラミングのために磁気基準層の“切替フィー
ルド”をワード線路によって構成しなければならない。
【００５４】この手段により、メモリセルをメモリ状態
の検出後に再度新たに書き込む必要がない。または所定
の状態にもたらす必要がない。このことは大きな時間節
約を意味する。
の検出後に再度新たに書き込む必要がない。または所定
の状態にもたらす必要がない。このことは大きな時間節
約を意味する。
【００５５】図１１には、基準セル１Ｒのセンス線路４
Ｂを通るセンス線路電流Ｉｒが明りょうに示されてい
る。図示の実施例で、基準増幅回路１８は１つだけ設け
られており、基準セル１Ｒのそれぞれのワード線路３は
アクティブスイッチ２０により基準増幅回路１８と接続
される。
Ｂを通るセンス線路電流Ｉｒが明りょうに示されてい
る。図示の実施例で、基準増幅回路１８は１つだけ設け
られており、基準セル１Ｒのそれぞれのワード線路３は
アクティブスイッチ２０により基準増幅回路１８と接続
される。
【００５６】図１２は本発明の別の実施例を示す。図示
の実施例では、メモリセル１のインピーダンスにおける
横勾配が急峻であるのを補償するためにメモリセルフィ
ールド１１内で種々異なる基準セル１Ｈの複数の信号が
平均化される。読み出すべきメモリセル１Ａに対して対
称かつ隣接して配置された基準セル１Ｈに、センス線路
４Ｂおよび４Ｃを介してセンス線路電流スイッチ２１に
よりセンス線路電流Ｉｒが印加される。これに基づいて
基準セル１Ｈの磁気基準層５が中立的な磁化方向にもた
らされる。この実施例では４つの基準セル１Ｈの信号が
ワード線路３Ｂと３Ｃからアクティブスイッチ２０を介
して基準増幅回路１８に供給される。基準増幅回路１８
はここでは、基準信号Ｖｒが正しいレベルになるよう適
合されている。
の実施例では、メモリセル１のインピーダンスにおける
横勾配が急峻であるのを補償するためにメモリセルフィ
ールド１１内で種々異なる基準セル１Ｈの複数の信号が
平均化される。読み出すべきメモリセル１Ａに対して対
称かつ隣接して配置された基準セル１Ｈに、センス線路
４Ｂおよび４Ｃを介してセンス線路電流スイッチ２１に
よりセンス線路電流Ｉｒが印加される。これに基づいて
基準セル１Ｈの磁気基準層５が中立的な磁化方向にもた
らされる。この実施例では４つの基準セル１Ｈの信号が
ワード線路３Ｂと３Ｃからアクティブスイッチ２０を介
して基準増幅回路１８に供給される。基準増幅回路１８
はここでは、基準信号Ｖｒが正しいレベルになるよう適
合されている。
【図１】交差するセンス線路とワード線路を備えた磁気
的メモリの概略的回路図である。
的メモリの概略的回路図である。
【図２】ＣＰＰ素子の概略的断面図である。
【図３】評価回路の基本構成を備えた磁気的メモリの構
造を示す概略図である。
造を示す概略図である。
【図４】信号形成に重要な素子の概略的回路図である。
【図５】メモリセルフィールド外に基準素子を備えた評
価回路を有する磁気的メモリの概略的回路図である。
価回路を有する磁気的メモリの概略的回路図である。
【図６】メモリセルフィールド外に基準素子を備えた評
価回路を有する磁気的メモリの概略的回路図であり、フ
ィールド内には統合された磁気的メモリセルを有する。
価回路を有する磁気的メモリの概略的回路図であり、フ
ィールド内には統合された磁気的メモリセルを有する。
【図７】メモリセルフィールド外に基準素子を備えた評
価回路を有する磁気的メモリの概略的回路図であり、こ
こではセンス線路を介して基準信号を検出する。
価回路を有する磁気的メモリの概略的回路図であり、こ
こではセンス線路を介して基準信号を検出する。
【図８】メモリセルフィールド内に基準素子を備えた評
価回路を有する磁気的メモリの概略的回路図であり、こ
こではワード線路を介して基準信号を検出する。
価回路を有する磁気的メモリの概略的回路図であり、こ
こではワード線路を介して基準信号を検出する。
【図９】ワード線路を介して基準信号を検出する評価回
路の基本回路構成と、磁気的メモリの概略的構造を示す
図である。
路の基本回路構成と、磁気的メモリの概略的構造を示す
図である。
【図１０】基準セル素子を用いた、信号形成に重要な素
子の概略的回路図である。
子の概略的回路図である。
【図１１】メモリセルフィード内に基準素子を備えた評
価回路を有する磁気的メモリの概略的回路図であり、こ
こでは基準信号をスイッチと接続されたワード線路を介
して検出する。
価回路を有する磁気的メモリの概略的回路図であり、こ
こでは基準信号をスイッチと接続されたワード線路を介
して検出する。
【図１２】評価回路と複数の基準素子をメモリフィール
ド内に有する磁気的メモリの概略的回路図であり、ここ
ではワード線路を介して基準信号を検出する。
ド内に有する磁気的メモリの概略的回路図であり、ここ
ではワード線路を介して基準信号を検出する。
【符号の説明】 １ メモリセル ２ 基板 ３ ワード線路 ４ センス線路 ５、７ 磁気層 ６ トンネルバリア層 ８ 第１の形式の磁気層 ９ 分離層 １０ 第２の形式の磁気層
Claims (29)
- 【請求項１】 任意アクセス可能な磁気的メモリ（ＮＲ
ＡＭ）であって、メモリセルフィールド（１１）と、ワ
ード線路（３）に配属されたアドレシング回路と、セン
ス線路（４）に配属された評価回路とを有し、 前記メモリセルフィールドは、ワード線路（３）とセン
ス線路（４）との交点にマトリクス状に配置された多数
のメモリセル（１）からなり、 前記メモリセルの論理的データ内容は磁気的状態によっ
て定められ前記アドレシング回路によって、データ内容
を読み出すべき選択された１つまたは複数のメモリセル
（１）のワード線路（３）には読み出し電圧（Ｖ）が印
加され、 前記評価回路によって、選択されたメモリセルのデータ
内容に相応する信号が検出され、評価される形式の磁気
的メモリにおいて、 前記評価回路は比較回路（１６）を有し、 該比較回路によって、基準素子から送出された基準信号
（Ｖｒ）が読み出すべきメモリセルのセンス信号（Ｖ
ｓ）と比較される、ことを特徴とする磁気的メモリ。 - 【請求項２】 スイッチ（１４）が設けられており、該
スイッチによってワード線路（３）およびセンス線路
（４）は個別にアースと接続される、請求項１記載の磁
気的メモリ。 - 【請求項３】 選択されたメモリセルおよび基準セルは
少なくとも片側で仮想的に接地されている、請求項１ま
たは２記載の磁気的メモリ。 - 【請求項４】 比較回路（１６）は、センス信号（Ｖ
ｓ）と基準信号（Ｖｒ）との差信号を送出する、請求項
１から３までのいずれか１項記載の磁気的メモリ。 - 【請求項５】 基準素子の電気的ないし磁気的特性はメ
モリセルの電気的ないし磁気的特性に適合している、請
求項１から４までのいずれか１項記載の磁気的メモリ。 - 【請求項６】 基準素子（１７）はメモリセルフィール
ド（１１）外に配置されており、基準素子の電気的ない
し磁気的特性は可変調整可能である、請求項１から５ま
でのいずれか１項記載の磁気的メモリ。 - 【請求項７】 基準素子（１７）は基準増幅回路（１
８）と接続されている、請求項１から６までのいずれか
１項記載の磁気的メモリ。 - 【請求項８】 メモリセルフィールドは複数の異なるセ
ル領域（１９）に分割されており、 該セル領域は近似的に同じ電気的ないし磁気的特性を有
する関連のメモリセルからなり、 各セル領域に適合された基準信号または固有の基準信号
が配属されている、請求項１から７までのいずれか１項
記載の磁気的メモリ。 - 【請求項９】 基準素子はメモリセルフィールドのメモ
リセル（１）（基準セル）によって構成されている、請
求項１から５までのいずれか１項記載の磁気的メモリ。 - 【請求項１０】 基準セル（１Ｒ）の信号は、センス線
路（４）を介して基準増幅回路（１８）と接続されてい
る、請求項９記載の磁気的メモリ。 - 【請求項１１】 メモリセルフィールドのメモリセルに
よって構成された基準素子（１Ｒ）は、読み出すべきメ
モリセル（１Ａ）に隣接するワード線路（３）および／
またはセンス線路（４）に接続している、請求項９また
は１０記載の磁気的メモリ。 - 【請求項１２】 基準セル（１Ｒ）のワード線路（３）
は基準増幅回路（１８）と接続されている、請求項９お
よび１１記載の磁気的メモリ。 - 【請求項１３】 読み出すべきメモリセル（１Ａ）に隣
接して配置された複数の基準セルが設けられている、請
求項１２記載の磁気的メモリ。 - 【請求項１４】 基準セルは、基準増幅回路（１８）と
共通に接続されている、請求項１３記載の磁気的メモ
リ。 - 【請求項１５】 基準セルには、例えば読み出すべきメ
モリセルと同様に別の電圧レベルが印加される、請求項
１３または１４記載の磁気的メモリ。 - 【請求項１６】 比較回路（１６）は差動増幅器（１６
Ａ）によって構成されており、 該差動増幅器には抵抗（１６Ｂ）が配属されており、 該抵抗の一方の端部は、差動増幅器の一方の入力側と、
他方の端部は差動増幅器の出力側と接続されており、 前記差動増幅器の入力側には抵抗が前置接続されてい
る、請求項１から１５までのいずれか１項記載の磁気的
メモリ。 - 【請求項１７】 比較回路（１６）には一方では、基準
素子（１７）または基準セル（１Ｒ）の信号を基準信号
（Ｖｒ）に生成するための基準増幅回路（１８）が前置
接続されており、他方ではセンス線路増幅回路（１２）
が前置接続されており、 該センス線路増幅回路は読み出すべきメモリセル（１
Ａ）の信号をセンス信号（Ｖｓ）に生成する、請求項１
から１６までのいずれか１項記載の磁気的メモリ。 - 【請求項１８】 基板（２）にワード線路（４）が設け
られており、 該ワード線路には、第１の磁気材料層（５）、磁気的ト
ンネルバリア層（６）、および第２の磁気材料層（７）
が設けられており、 前記ワード線路に交差してセンス線路（４）が設けられ
ている、ことを特徴とする磁気的メモリセル。 - 【請求項１９】 第１の磁気材料は第２の磁気材料より
も磁気的に軟磁性である、請求項１８記載の磁気的メモ
リセル。 - 【請求項２０】 第１の形式の磁気層（８）は磁気基準
層を、第２の形式の磁気層（１０）は情報担体層を形成
する、請求項１８または１９記載の磁気的メモリセル。 - 【請求項２１】 メモリセルは、第１の形式の磁気層
（８）、分離層（９）、第２の形式の磁気層（１０）、
分離層、およびそれら構成の繰り返しである層シーケン
スによって構成されており、 該層シーケンスは交差するセンス線路（４）とワード線
路（３）との間に配置されている、ことを特徴とする磁
気的メモリセル。 - 【請求項２２】 第１の形式の磁気層（８）は第２の形
式の磁気層（１０）よりも磁気的に軟磁性である、請求
項２１記載の磁気的メモリセル。 - 【請求項２３】 第１の形式の磁気層（８）は磁気基準
層を形成し、第２の形式の磁気層（１０）は情報担体層
を形成する、請求項２１または２２記載の磁気的メモリ
セル。 - 【請求項２４】 任意アクセス可能な磁気的メモリ（Ｎ
ＲＡＭ）の読み出し方法であって、 該磁気的メモリは、メモリセルフィールド（１１）と、
ワード線路（３）に配属されたアドレシング回路と、セ
ンス線路（４）に配属された評価回路とを有し、 前記メモリセルフィールドは、ワード線路（３）とセン
ス線路（４）との交点にマトリクス状に配置された多数
のメモリセル（１）からなり、 前記メモリセルの論理的データ内容は磁気的状態によっ
て定められ前記アドレシング回路によって、データ内容
を読み出すべき選択された１つまたは複数のメモリセル
（１）のワード線路（３）には読み出し電圧（Ｖ）が印
加され、 前記評価回路によって、選択されたメモリセルのデータ
内容に相応する信号が検出され、評価される形式の磁気
的メモリの読み出し方法において、 基準素子から送出された基準信号（Ｖｒ）を読み出すべ
きメモリセルのセンス信号（Ｖｓ）と比較する、ことを
特徴とする読み出し方法。 - 【請求項２５】 基準素子の基準信号（Ｖｒ）を記憶
し、 メモリセルのメモリ内容のさらなる検出の際に、記憶さ
れた基準信号を読み出すべきメモリセルのセンス信号と
比較する、請求項２４記載の方法。 - 【請求項２６】 読み出すべきメモリセルに隣接して配
置された複数の基準素子の信号を評価する、請求項２４
または２５記載の方法。 - 【請求項２７】 複数の基準素子の信号を共通に基準増
幅回路（１８）によって評価する、請求項２６記載の方
法。 - 【請求項２８】 基準セルに、読み出すべきメモリセル
と同様に別の電圧レベルを印加する、請求項２６または
２７記載の方法。 - 【請求項２９】 基準素子は、磁気基準層、トンネルバ
リアおよび情報担体層の層シーケンス、または磁気基準
層、分離層、情報担体層および分離層の層シーケンス、
およびそれら構成の繰り返しから成り、 メモリセルとして構成された前記基準素子の磁気基準層
の磁化方向を、基準信号（Ｖｒ）とセンス信号（Ｖｓ）
との比較の間に、情報担体層の磁化方向に対して垂直に
配向する、請求項２４から２８までのいずれか１項記載
の方法。
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