KR100564667B1 - 선택된 메모리 셀들의 논리 상태를 결정하기 위한 방법 및 상기 방법을 수행하기 위한 장치 - Google Patents

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Abstract

워드 및 비트 라인을 갖는 수동 매트릭스-어드레스가능 데이터 저장 장치에서 메모리 셀의 논리 상태를 결정하기 위한 방법에 있어서, 전유 응답 성분가 검출되어 프로빙 전압과 상관되고, 시간-종속적인 전위가 선택된 워드 및 비트 라인이나 그것들의 그룹에 인가되는데, 상기 전위는 크기 및 시간에 있어 서로 조정되고, 그로 인해서 비활성 워드 라인과 활성 비트 라인 사이의 교차 지점에 있는 비-어드레싱된 셀들 모두나 그 중 일부에 걸리는 전압은 프로빙 전압과 시간적으로 상관되는 무시가능한 전압 성분만을 포함하도록 발생된다. 그 방법을 수행하기 위한 본 발명에 따른 제 1 장치는 검출 회로(3;4)를 통해 활성 워드 라인(AWL) 상의 모든 메모리 셀에 대한 순차적인 판독을 제공한다. 비활성 워드 라인(AWL)은 멀티플렉서(7)에 의해서 선택되는 반면에, 비활성화 워드 라인(IWL)은 판독 동안에 접지로 클램핑된다. 방법을 수행하기 위한 제 2 장치도 유사하지만, 단순히 단일 검출 회로(3, 4)를 포함한다. 활성 워드 라인(AWL)은 멀티플렉서(7)에 의해서 선택되고, 비트 라인(ABL)은 비트 라인(BL)의 한 종단과 검출 회로(3, 4)의 입력단 사이에 제공되는 멀티플렉서(9)에 의해서 선택되는 반면에, 비활성 워드 및 비트 라인(IWL; IBL)은 판독 동안에 접지로 클램핑된다.

Description

선택된 메모리 셀들의 논리 상태를 결정하기 위한 방법 및 상기 방법을 수행하기 위한 장치{A METHOD FOR DETERMINING A LOGIC STATE OF SELECTED MEMORY CELLS AND AN APPARATUS FOR PERFORMING THE METHOD}
본 발명은 워드 및 비트 라인을 포함하고 있는 수동 매트릭스-어드레스가능 데이터 저장 장치에서 제공되는 선택된 메모리 셀의 논리 상태를 결정하기 위한 방법에 관한 것으로서, 상기 방법에서, 특정 논리 상태에는 미리 결정된 프로토콜에 따른 고유의 논리 값이 할당되고, 상기 셀은 분극가능 물질, 특히 이력현상(hysteresis)을 나타낼 수 있는 강유전성 또는 일렉트릿(electret) 물질을 포함하는 커패시터-유형 구조에서 전기 분극 상태의 형태로 데이터를 저장하고, 상기 분극 물질은 상기 커패시터-유형 구조에 외부에서 인가되는 전압이 존재하는 경우에 소멸하지 않는 전기 분극을 유지할 수 있고, 메모리 셀의 선택은 해당 메모리 셀에서 교차하는 워드 라인이나 비트 라인 또는 둘 모두를 활성화시킴으로써 발생하고, 워드 라인이나 비트 라인의 활성화가 그 사이에 외부적으로 인가된 전위 차이에 의해 실행됨으로써, 상기 선택된 셀에는 인가된 전위 차이로 인해 발생하는 작은-신호 프로빙 전압(small-signal probing voltage)이 걸리게 되어 전류 응답이 상기 셀로부터 발생되고, 상기 작은-신호 프로빙 전압은 임의적으로 선택가능한 형태로 시간-종속적이며, 상기 셀의 분극 상태에 있어 상당히 영구적인 변화를 야기하는데 필요한 것 보다 적은 전압 진폭 및/또는 지속시간을 갖고, 상기 논리 상태는 상기 선택된 셀로부터 상기 전류 응답의 성분을 검출함으로써 결정되고, 전류 응답의 성분은 상기 셀로부터 유도되는 작은-신호 프로빙 전압이나 기준 신호와 시간적으로 상관되며, 선택된 셀의 논리 상태에 대한 결정이 미리 정해진 기준 세트와 상기 전류 응답을 비교하는 것에 기초해서 수행된다.
본 발명은 또한 상기 방법을 수행하기 위한 장치에 관한 것이다.
최근 몇 년 동안에, 데이터 저장은 박막으로 구성되는 전기적으로 분극가능한 매체에서 이루어졌다. 본 명세서에서는 일렉트릿, 및 세라믹 또는 폴리메릭 강유전체가 특히 중요한데, 여기서 각각의 메모리 셀의 논리 상태는 그 셀에서 박막의 분극 방향으로 표현된다. 강유전체의 경우에, 데이터는 강유전체의 보자력 필드(coercive field)를 초과하는 적절한 방향의 전계를 적용함으로써 원하는 방향으로 막을 분극시켜 메모리셀에 기록된다. 그러한 물질들의 주요한 장점은 그 물질들이 전기 에너지의 연속적인 공급없이도 그들의 분극을 계속 유지한다는 점이다, 즉, 데이터 저장은 비-휘발성이라는 점이다.
근본적으로 다른 장치 구조를 갖는 두 가지의 주 부류의 메모리 장치가 증명되었다.
제 1 부류의 장치에서는, 각각의 메모리 셀은 적어도 하나의 트랜지스터를 포함한다. 전체적인 메모리 구조는 능동 매트릭스 유형이고, 전통적인 SRAM 및 DRAM 장치와 비교해서 주요 장점은 강유전성으로 저장되는 논리 상태의 비-휘발성 특성이다. 그러한 유형의 장치에서, 각각의 셀 내에 하나 이상의 트랜지스터가 필요하다는 것은 장치 영역에 대한 복잡도 및 감소된 데이터 저장을 통한 주요 단점 을 나타낸다.
본 명세서에서 특별히 관련있는 제 2 부류의 장치에서는, 메모리 셀은 수동 매트릭스 구조로 배치되는데, 그 구조에서 두 세트의 상호 직교적인 전극은 전극 간의 교차 지점에 커패시터-유형 구조의 어레이를 형성한다. 각각의 커패시터는 전극 사이에 삽입되는 강유전성 막을 갖는 메모리 셀을 구성한다.
종래 기술에 따르면, 데이터는, 이력현상 효과를 극복하고 셀 내에서의 전기적인 분극을 인가된 전계 방향으로 정렬하기에 충분한 크기를 갖는 전계를 해당하는 각 셀의 물질에 적용함으로써, 각각의 메모리 셀에 기록되거나 그로부터 판독된다. 만약 그 물질이 전계를 인가하기에 앞서 이미 그 방향으로 분극되었다면, 어떠한 분극 반전 현상도 발생하지 않으며 단지 작은 과도 전류가 그 셀을 통해 흐른다. 그러나, 그 물질이 반대 방향으로 분극되었다면, 분극 반전 현상이 발생하여 훨씬 더 큰 과도 전류가 그 셀을 통해 흐르게 한다. 따라서, 각 메모리 셀에서 논리 상태를 판독하는 것, 즉 그 셀에서의 전기 분극 방향을 결정하는 것은 강유전체의 보자력 필드를 초과할 정도로 충분한 크기를 갖는 전압을 적용하고 그로 인해 발생하는 전류를 검출함으로써 달성된다.
능동 매트릭스에 기초한 장치에 비해서, 수동 매트릭스에 기초한 장치는 훨씬 더 높은 메모리 셀 밀도를 갖도록 제작될 수 있고, 그 메모리 매트릭스 자체는 훨씬 덜 복잡해진다. 그러나, 종래 기술에 따른 판독 처리는 파괴적이어서, 판독되는 셀의 데이터 내용이 손실되는 것을 수반한다. 따라서, 그러한 데이터의 추가적인 저장이 필요한 경우에는, 판독되는 데이터는 메모리 장치에 다시 기록되어야 한다. 분극 스위칭의 더욱 심각한 결과는 약화(fatigue), 즉 분극 반전 현상을 실행하기 위해서 셀에 더 높은 전압을 인가해야함으로써 통상적으로 동반되는 스위칭가능 분극의 점진적인 손실이다. 약화는 주어진 메모리 셀에 의해서 유지될 수 있는 판독 사이클의 수를 제한하고, 그로 인해 응용 범위를 제한한다. 또한, 그것은 메모리 디바이스에 대해 더 느린 응답과 더 높은 전압 조건을 유발한다. 주어진 장치의 각 메모리 셀에 대한 동작 파라미터의 부대적이면서 점진적인 변동이 좀처럼 사전에 예측될 수 없고, "가장 나쁜 경우"에 대한 설계 및 준-최적의 동작에 대한 요구를 유도한다.
간단한 기본 메모리 셀 구조를 유지하는 동시에 강유전체에 기초한 메모리로부터의 비-파괴적인 판독을 가능하게 하는 기술을 개발하기 위한 노력이 이루어져 왔다.
C.J.브렌난은 미국 특허 제 5,343,421호; 제 5,309,390호; 제 5,262,983호; 제 5,245,568호; 제 5,151,877호 및 제 5,140,548호에서 데이터 저장을 위한 강유전성 커패시터 셀 및 그와 연관된 기본 회로 모듈을 개시하고 있다. 작은-신호 커패시턴스 값을 프로빙하고 그와 동시에 강유전체가 바이어스 필드, 즉, 강유전체에서 보자력 필드를 초과하는 판독 동안 셀에 걸리는 피크 전압을 유도하지 않는 바이어스 필드를 조정함으로써, 커패시터에서의 자발적인 분극 방향 및 그로 인한 메모리 셀의 논리 상태가 결정된다. 그러나, 브렌난에 의해 설명된 바와 같은 방법 및 장치를 적용하기 위해서는 일정의 매우 특정적인 전제가 존재하는데, 즉, 전극 및 인접한 강유전체에 사용되는 물질에 명백히 의존적인 전극에서의 공간 전하 누 적에 기초한 현상을 발생시킨다. 데이터 판독은 공간 전하의 프로빙을 수반하는데, 그것은 그러한 전하 누적과 호환적인 시간 스케일로 수행되어야 한다. 게다가, 브렌난의 특허는 작은-신호 및 바이어싱 전압이 어떻게 타이밍되고 서로에 대해 상관될 지에 대한 교시를 포함하지 않는데, 그러한 사항은 특정 장치에서의 구현을 위해 최고로 중요하다. 효율적이고 신뢰적인 판독 및 기록 동작을 가능하게 하는 큰 어레이에서 해당 메모리 셀이 어떻게 배열되고 어드레싱될 수 있는지에 대한 어떠한 교시도 또한 없다.
본 출원인에게 양도된 국제 특허 출원 PCT/NO01/00472에서는, 비-파괴적인 판독 기술 및 그와 연관된 장치의 세트가 개시되어 있으며 강유전성 박막 커패시터 메모리 장치와 관련하여 논의되어 있다. 판독은, 메모리 셀이 시간-종속적인 전압의 결합을 받도록 함으로써, 즉, 각 셀의 논리 상태를 결정하기 위해서 처리되는 선형 및 비-선형 성분을 통해 작은-신호 전류 응답을 도출함으로써 실행된다. 문제의 메모리 셀 구조가 수동 매트릭스-어드레싱 방식에 훌륭하게 적응가능한 반면에, 그것이 실제로 어떻게 이루어질 지에 대한 문제는 개시되어 있지 않다. 그것은 매우 중요한 사항이고, 그에 대한 해결책은 위에 언급된 비-파괴적인 판독 방식이 궁극적으로 존재가능한지 여부를 결정할 것이다.
종래 기술의 논의를 종합하면, 그것은, 셀이 예컨대 강유전성 물질과 같이 이력현상을 나타내는 전기적으로 분극가능한 물질로 채워진 커패시터의 형태로 되는 수동 매트릭스-어드레스가능 메모리 구조에서 제공되는 메모리 셀과 관련해서, 판독에 손상을 주는 매트릭스의 비-어드레싱된 셀로부터의 기생적인 컨트리뷰션(parasitic contribution)없이도 비-파괴적으로 판독될 수 있도록 하는 장치 및 방법이 필요하다는 것을 나타낸다.
본 발명의 주요 목적은 수동 매트릭스 배열을 통해 어드레싱되는 선택된 메모리 셀의 논리 상태를 비-파괴적으로 판독하고, 동시에 예컨대 매트릭스에서 비-어드레싱된 셀로부터의 신호(전하)의 용량성 픽업이나 매트릭스에서 선택된 셀을 둘러싼 전극 및 셀의 네트워크로부터의 용량성 픽업에서 그러한 용량성 결합이 명백해질 때, 매트릭스에서의 특정 용량성 결합으로 인한 기생 신호 컨트리뷰션의 측정 손상을 회피하는 전략 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 위에서 언급된 전략 및 방법을 구현하기 위한 장치의 일반적인 절차를 설명하고 구체적인 예를 제공하는데 있다.
본 발명의 또 다른 목적은, 각각의 판독 동작 이후에 다시 기록할 필요 없이, 메모리 장치로부터 본질적으로 약하지 않은 판독을 달성하는데 있다.
위의 목적뿐만 아니라 다른 특징 및 장점이 본 발명에 따른 방법으로 구현되는데, 상기 방법은, 선택된 워드 및 비트 라인이나 워드 및 비트 라인 그룹에 시간-종속적인 전위를 인가하는 단계를 포함하고, 상기 시간-종속적인 전위는 그 크기와 시간에 있어 서로 조정되고, 그로 인해 비활성 워드 라인과 활성 비트 라인 또는 활성 비트 라인들 사이 및/또는 비활성 비트 라인과 적어도 하나의 활성 워드 라인 사이의 교차 지점에 있는 비-어드레싱된 셀들 모두 또는 그 중 일부에 걸리는 전압이 자신으로부터 유도되는 작은-신호 프로빙 전압이나 기준 전압과 시간적으로 상관있는 단지 무시가능한 전압 성분만을 포함하도록 발생된다.
일반적으로 그리고 유리하게는, 단일 워드 라인만이 본 발명에 따른 방법을 수행하는 때에 활성화될 것이다.
본 발명에 따른 방법에서는, 활성 비트 및/또는 워드 라인에 각각 인가되는 전압을 매우 정확하고 실시간적으로 다이내믹하게 추적하는 전위가 비활성 워드 및/또는 비트 라인에 걸리도록 하는 단계; 및/또는, 상기 활성 비트 라인이나 비트 라인 상의 전위를 다이내믹하게 추적하기 위해서 하나의 활성 비트 라인이나 활성 비트 라인들로부터 신호를 유도하는 전용 신호 소스를 통해서 비활성 워드 라인 상의 전위를 제어하는 단계; 및/또는, 상기 활성 워드 라인 상의 전위를 다이내믹하게 추적하기 위해서 활성 워드 라인으로부터 신호를 유도하는 전용 신호 소스를 통해서 비활성 비트 라인 상의 전위를 제어하는 단계; 및/또는, 전기적으로 스위치를 통해 전위를 래칭하고 하나의 활성 비트 라인이나 활성 비트 라인들 상의 전위에 배선함으로써 비활성 워드 라인 상의 전위를 제어하는 단계; 및/또는 전기적으로 스위치를 통해 전위를 래칭하고 활성 워드 라인 상의 전위에 배선함으로써 비활성 비트 라인 상의 전위를 제어하는 단계가 유리하게 고려된다.
본 발명에 따른 방법에서는, 활성 비트 라인 상의 전위를 미리 정해진 값으로 유지하면서 각각의 활성 비트 라인에 연결된 활성 전자 회로를 사용하는 것이 유리하게 고려되고, 상기 미리 정해진 값을 시스템 접지 전위로서 선택하는 것이 바람직하다. 또한, 모든 비트 라인이 활성 비트 라인인 것이 바람직하다. 또한 그러한 점에 있어서, 하나의 활성 비트 라인 상의 전위를 미리 정해진 값으로 유지 하는 활성 전자 회로로 한번에 하나의 활성 비트 라인을 접속시키기 위해서 멀티플렉서나 패스게이트 뱅크를 제공하는 것이 바람직하고, 또는, 대안적으로는 활성 비트 라인 상의 전위를 미리 정해진 값으로 유지하는 활성 전자 회로 세트에 한번에 선택된 활성 비트 라인 세트를 접속시키기 위해서 멀티플렉서나 패스게이트 뱅크를 제공하는 것이 바람직하다. 또한 그러한 점에 있어서, 활성 전자 회로가 활성 비트 라인으로의 전하 또는 전류 흐름에 대한 정보를 제공하는 것이 바람직하다.
본 발명에 따른 방법에 있어서, 패스게이트나 스위치 뱅크를 통해 비활성 워드 라인 및/또는 비활성 비트 라인을 시스템 접지 전위에 래칭하는 것이 유리하게 고려된다.
본 발명에 따른 방법에 있어서, 미리 정해진 프로토콜에 따라 상기 하나의 활성 워드 라인 상의 전위를 제어하는 전자 회로로 한번에 하나의 활성 워드 라인을 접속시키기 위해서 멀티플렉서나 패스게이트를 제공하는 것이 유리하게 고려되며, 이어서, 상기 하나의 활성 워드 라인 상의 전위가 작은-신호 프로빙 전압과 백그라운드 바이어싱 전압의 중첩을 포함하는 것이 바람직하다.
본 발명에 따른 방법의 제 1 실시예에 있어서, 선택된 메모리 셀로부터의 전류 응답은 박스카 방법(boxcar method)으로 분석되는데, 상기 박스카 방법은 활성 워드 라인 및/또는 활성 비트 라인이나 활성 비트 라인들 상의 전위를 제어하는 회로로부터 유도되는 타이밍 신호를 사용한다.
본 발명에 따른 방법의 제 2 실시예에 있어서, 선택된 메모리 셀로부터의 전류 응답은 록-인 방법(lock-in method)으로 분석되는데, 상기 록-인 방법은 상기 활성 워드 및/또는 상기 활성 비트 라인 상의 전위를 제어하는 회로로부터 유도되는 주파수 도메인의 하나 이상의 기준 신호를 사용한다. 그러한 점에 있어서, 상기 선택된 메모리 셀에 인가되는 전압의 프로빙 전압 성분으로부터 유도되는 기준 신호로 분석을 수행하거나; 대안적으로는 상기 선택된 메모리 셀에 인가되는 전압의 바이어싱 전압 성분으로부터 유도되는 기준 신호로 분석을 수행하거나; 이중 기준 신호, 즉, 상기 선택된 메모리 셀에 인가되는 전압의 바이어싱 전압 성분으로부터 유도되는 기준 신호와 프로빙 전압 성분으로부터 유도되는 하나의 기준 신호로 분석을 수행하거나; 상기 프로빙 전압이 단일의 기본 주파수를 포함하는 경우에 상기 프로빙 전압의 기초 또는 더 높은 고조파(2nd, 3rd...), 즉, 상기 프로빙 전압의 하나 이상의 성분의 기초 또는 더 높은 고조파(2nd, 3nd...) 중에서 적어도 하나의 기초 또는 더 높은 고조파의 기본 주파수 성분을 사용하여 전류 응답의 분석을 수행하는데, 상기 성분은 2개 이상의 별도의 기본 주파수나, 상기 2개 이상의 기본 주파수를 더하고 및/또는 감산함으로써 생성되는 합 또는 차이 주파수를 포함한다.
위의 목적과 함께 다른 특징 및 장점은 본 발명의 방법을 수행하기 위한 제 1 장치로 또한 구현되는데, 상기 장치는 각각의 비트 라인을 위해 제공되면서 상기 비트 라인에 접속되고 가상 접지로 클램핑되는 각각의 센스 증폭기 회로와; 각각의 센스 증폭기 회로의 출력단과 접속되어 있으면서 기준 신호를 위한 입력단과 판독 신호를 위한 출력단을 구비하는 각각의 록-인 증폭기와; 기준 신호를 록-인 증폭기에 제공하기 위해서 록-인 증폭기의 기준 신호 입력단과 접속되는 출력단을 구비하는 결합형 바이어스 전압 및 신호 소스와; 상기 결합형 바이어스 전압 및 신호 소스의 또 다른 출력단에 접속되며, 활성 워드 라인을 선택하기 위해 상기 워드 라 인의 한 종단에 접속가능하도록 제공되는 멀티플렉서와 접속된 출력단을 구비하는 활성 워드 라인 구동기와; 비활성 워드 라인을 접지로 클램핑함으로써 장치가 활성 워드 라인 상에 있는 모든 메모리 셀의 동시적인 판독을 가능하게 하기 위해서 워드 라인의 다른 종단에 제공되는 패스게이트 뱅크를 포함하는 것을 특징으로 한다.
위의 목적과 함께 다른 특징 및 장점은 본 발명에 따른 방법을 수행하기 위한 제 2 장치로 또한 구현되는데, 상기 장치는, 비트 라인의 한 종단에 접속되는 멀티플렉서와; 비트라인 멀티플렉서와 접속되고 가상 접지로 클램핑되는 센스 증폭기 회로와; 센스 증폭기 회로의 출력단과 접속되며 기준 신호를 위한 입력단과 판독 신호를 위한 출력단을 구비하는 록-인 증폭기를 포함하는데, 상기 비트 라인 멀티플렉서는 판독을 위한 활성 비트 라인의 선택을 제공하고; 기준 신호를 록-인 증폭기에 제공하기 위해서 상기 록-인 증폭기의 기준 신호 입력단과 접속되는 출력단을 구비하는 결합형 바이어스 전압 및 신호 소스와; 상기 결합형 바이어스 전압 및 신호 소스의 또 다른 출력단과 접속되고, 활성 워드 라인을 선택하기 위한 멀티플렉서와 접속된 출력단을 구비하며, 상기 워드 라인의 한 종단에 접속가능하도록 제공되는 활성 워드 라인 구동기와; 모든 비활성 워드 라인을 접지로 클램핑하기 위해 워드 라인의 다른 종단에 제공되는 제 1 패스게이트 뱅크와; 모든 비활성 비트 라인을 접지로 클램핑함으로써 활성 워드 라인 상의 모든 메모리 셀이 동시에 어드레싱되어 적절한 타이밍 프로토콜에 따라 센스 증폭기 회로의 순차적인 판독과 결합될 수 있도록 비트 라인의 다른 종단에 접속가능하도록 제공되는 제 2 패스게이트 뱅크를 포함하는 것을 특징으로 한다.
본 발명은 첨부 도면과 관련한 본 발명의 바람직한 실시예에 대한 다음의 상세한 논의로부터 더욱 쉽게 자명해질 것이다.
도 1은 강유전체 유형의 메모리 물질에 대한 일반적인 이력현상 곡선을 나타내는 도면.
도 2는 예컨대 본 발명에서 사용되는 강유전성 메모리와 같이 수동 매트릭스 어드레싱을 갖는 메모리에서의 전극 배열을 나타내는 도면.
도 3은 예컨대 강유전성 메모리의 통상적인 작은-신호 전류 응답 반응을 나타내는 도면.
도 4a는 본 발명에 따른 방법으로 획득되는 판독 전압 패턴의 예를 나타내는 도면.
도 4b는 판독 전압 패턴에 대응하는 전위 패턴을 나타내는 도면.
도 5는 본 발명의 따른 방법의 제 1 실시예에 대한 원리를 나타내는 도면.
도 6은 도 5의 실시예에 대한 변형을 나타내는 도면.
도 7은 도 5의 실시예에 대한 또 다른 변형을 나타내는 도면.
도 8은 본 발명에 사용되는 센스 증폭기 회로의 예를 나타내는 도면.
도 9는 본 발명에 따른 방법의 제 2 실시예에 대한 원리를 나타내는 도면.
도 10은 본 발명에 따른 방법의 제 2 실시예를 수행하기 위한 본 발명에 따른 제 1 장치의 구조를 나타내는 도면.
도 11은 본 발명에 따른 방법의 제 2 실시예를 수행하기 위한 제 2 장치의 구조를 나타내는 도면.
본 발명이 더욱 상세하게 설명되기에 앞서, 본 발명의 일반적인 배경이 간략하게 설명될 것이다.
도 1은 강유전성 물질에 대한 통상적인 이력현상 곡선(hysteresis curve)을 나타내는데, 제로의 외부 전계가 걸리는 2 개의 안정적인 분극 상태는 각각 할당된 논리 상태 "0" 및 "1"로 표시된다.
이력현상 곡선은 전기 분극(마이크로패러드/cm2) 대 전기 전위(볼트)를 제공한다. 도 1에서, 양의 분극은 논리 "0"을 나타내도록 취해지는 반면에, 음의 분극은 논리 "1"을 나타내도록 취해진다. 또한 VC는 보자력 전압(coercive voltage)을 나타내고, PR은 잔류자기의 분극을 제공하고,
Figure 112003031294646-pct00001
는 포화 전압에서의 전기 분극과 잔류자기의 분극 PR 사이의 전기 전위 차이다. 마지막으로, P*는, 메모리 셀의 파괴적인 판독에서 발생할 수 있는 바와 같이, 메모리 셀이 논리 "0"에서 논리 "1"로 스위칭되는 경우처럼, 분극의 극성이 반전될 때의 분극의 총체적인 변화를 나타낸다.
도 2는 수동 매트릭스-어드레싱가능 강유전성 메모리에 일반적으로 사용되는 전극 배열을 나타낸다. 메모리 매체 자체, 즉 강유전성 물질은 수평 전극으로 지칭되는 평행 전극(WL1-WLm)의 제 1 행과 제 1 전극 세트에 직교하도록 배향하면서 수직 전극으로 지칭되는 평행 전극(BL1-BLn)의 제 2 행 사이에 삽입되어 제공됨으로써, 직교 전극 매트릭스를 형성한다. 각각 수평 및 수직 전극에 전압을 인가하였을 때, 메모리 셀은 매트릭스에서 전극의 교차지점에서 영향을 받는다. 특정의 수평 및 특정의 수직 전극에 전압을 인가하였을 때, 전위는 해당 메모리 셀에 형성될 것이며, 그것은, 미리 결정된 프로토콜에 적용가능하거나 또는 그에 따라서, 논리 "0" 및 논리 "1"에 각각 대응하는 양 또는 음의 종류 중 어느 하나의 전기 분극을 획득할 것이다.
본 발명에 있어서, 요점은 특히 위에서 관철된 종래 기술에서 언급되어지고 본 발명과 관련해서 고려되는 유형의 일정의 특정 비-파괴적인 판독 방식에 관한 것이다. 통상적으로, 판독은 해당하는 선택된 셀에 작은-신호의 시변적인 테스트 전압을 인가함으로써 해당 메모리 셀의 작은-신호 응답을 측정하고, 동시에 작은-신호 테스트 전압의 변동 보다 더 느린 시간 변동을 갖는 중첩된 바이어스 전압을 제공함으로써 이루어진다. 논리 상태는 일반적으로 바이어스 전압에 대한 레코딩된 작은-신호 응답의 의존도를 레코딩함으로써 나타난다. 바이어스 전압은 예컨대, 동일하거나 정반대인 극성을 갖는 두 값 사이에서 스위칭되거나 두 개의 극대 값 사이에서 주기적으로 변조되는 미리 정해진 스케줄에 따라 변하도록 선택될 수 있다. 작은-신호 응답은, 예컨대, 작은-신호 테스트 전압의 주파수에서의 메모리 셀 커패시턴스일 수 있거나, 또는 더 높은 고조파 응답 신호의 진폭이나 위상일 수 있다.
일반적인 사용을 유지하고 도 2를 계속해서 참조하면, 다음의 명칭, 즉 수평 전극(WL)을 워드 라인으로서 나타내고 수직 전극(BL)을 비트 라인으로 나타내는 것 이 적용될 것이다. 기록, 판독, 소거 또는 리프레싱을 위해 선택되는 그러한 메모리 셀은 선택된 셀로서 지칭되는 반면에, 나머지는 선택되지 않은 셀로서 지칭된다. 하나 이상의 선택된 셀에 접속되는 워드 라인(WL)은 활성 워드 라인(약어로 AWL)으로 지칭되고, 하나 이상의 선택된 셀에 접속되는 비트 라인(BL)은 활성 비트 라인(ABL)으로 지칭된다. 대응적으로, 임의의 선택된 셀에 접속되지 않는 워드 라인(WL) 및 비트 라인(BL)은 비활성 워드 라인(IWL) 및 비활성 비트 라인(IBL)으로 각각 지칭된다.
수동 매트릭스-어드레스가능 메모리 어레이에서 데이터를 저장, 판독 및 소거하는데 있어서의 기본적이고 반복 발생하는 문제점은 매트릭스에서 전극 및 메모리 셀의 네트워크 내의 매우 많은 전기적인 결합이다. 따라서, 매트릭스에서 주어진 셀 또는 셀 그룹을 어드레싱하기 위해 서로 교차하는 워드 및 비트 라인 세트에 전압을 인가하는 것은, 동시에, 매트릭스의 비-어드레싱된 셀들이 그들의 논리 상태를 방해할 수 있는 전압이 걸리도록 하거나, 그러한 비-어드레싱된 셀은 어드레싱된 셀로부터 측정되는 응답을 손상시키는 전기 전하를 발생시킬 수 있다. 그것은 도 2를 참조하여 설명될 수 있다. 예컨대 도시된 바와 같이 매트릭스에서 활성 워드 라인(AWL)과 활성 비트 라인(ABL)의 겹치는 곳에 있는 메모리 셀(1)의 논리 상태를 판독하는 것이 바람직하다고 가정하자. 또한, 판독은 셀(1)에 시간-종속적인 전압을 인가하는 것과 그로 인한 전류 응답을 측정하는 것을 통해 수행될 것이라고 가정하자. 측정은 매트릭스의 가장 자리에서 활성 워드 및 비트 라인(AWL;ABL)으로의 접속을 통해 수행되기 때문에, 그러한 라인에 부과되는 전위도 또한 그러한 라인에 연결되는 비-어드레싱된 셀에서 감지된다. 따라서, 매트릭스 전체에 걸친 전위 및 임피던스의 전체적인 분포에 따라, 매우 많은 수의 비-어드레싱된 셀로부터의 기생 신호가 어드레싱된 셀(1)로부터의 측정된 응답에 더해질 수 있다. 실질적인 장치는 수백 또는 수천개의 워드 및 비트 라인을 갖는 매트릭스를 포함할 것이라는 것을 고려하면, 그러한 문제는 전자 기술분야의 당업자에 의해서 쉽게 인지될 수 있다.
수동 매트릭스 어드레싱은 높은 메모리 셀 밀도를 구조 간략성 및 융통성에 결합한다는 점에 있어 특유한다. 그러나, 발명자의 인지를 위해서, 위에 언급되는 특허에서 브렌난에 의해 교시된 유형의 비-파괴적인 판독 방식이나 위에서 언급되어진 국제 특허 출원 PCT/NO01/00472에서 교시된 유형의 비-파괴적인 판독 방식이나, 그와 유사한 방식을 사용하는 수동 매트릭스-어드레스가능 메모리에서의 기생 신호 문제를 해결하는 어떠한 관련 종래 기술도 없다. 그러한 비-파괴적인 판독 방식은, 만약 그것들이 실질적이고 효율적인 어드레싱 수단과 결합될 수 없다면, 학문적인 관심사항으로만 남을 것이다.
비록, 도입 부분에서 설명된 바와 같이, 본 발명이 오로지 특별히 용량성 결합에 의해 야기되는 것과 같은 기생 신호 컨트리뷰션을 제거하려 한다면, 본 발명에 따른 방법이 적용될 수동 매트릭스-어드레스가능 메모리 장치에서는, 매트릭스에서 선택된 셀을 둘러싸고 있는 전극 및 셀의 네트워크로부터 유도적이거나 방사적인 픽업을 야기하는 유도적이거나 방사적인 결합이 존재할 수 있다는 것을 알 것이다. 그것은 메모리 매트릭스가 주파수 성분을 갖는 시변적인 전압이나 전류가 부가적으로 매트릭스에서 흐를 수 있는 용량성, 유도성 및 저항성 소자의 네트워크로서 간주될 수 있다는 것을 고려할 때 더욱 쉽게 확인될 수 있다. 그러나, 시뮬레이션 연구가 큰 수동-어드레스가능 메모리 매트릭스에 대해 실행되었으며, 매트릭스의 간단한 모델, 즉 매트릭스의 다른 라인 사이의 결합이 용량성, 유도성 및 저항성 집중(lumped) 소자를 사용하여 설명될 수 있는 집중 회로 모델을 사용하는 것에 기초한다. 적절한 정확도를 갖는 실제 장치의 반응을 모방한 이차원 모델에 기초해서 전계의 시뮬레이션을 실행함으로써, 용량성 결합이 기생 신호 컨트리뷰션의 주된 원인인 반면에 유도성 결합은 실제로 무시될 수 있다는 것이 예상외로 밝혀지지 않았다. 또한, 방사 효과는 무시가능한 것으로 나타났다. 비록 매트릭스에서의 신호 흐름이 주파수 성분을 가질 수 있을 지라도, 그 신호는 시간에 따라 느리게 변하는 것으로 간주될 수 있으며 따라서 주파수는 낮다. 임의의 용량성 및 유도성 결합은 근방 효과(near-field effect)로서 간주될 수 있으며, 매트릭스의 실제적인 치수는 지체 효과(retardation effect)가 존재하지 않도록 또한 보장한다. 1GHz에서, 전자기파의 파장은 33cm이고, 동시에 본 발명에 따른 방법이 적용되는 장치는 표준 마이크로회로 기술의 치수를 따르는데, 즉, 대략 수 밀리미터 및 1cm까지의 선형적인 치수를 갖는다. 저장 밀도, 즉 메모리 장치의 셀 밀도를 증가시키는 것은 기생 효과가 발생하기 더욱 쉽도록 할 수 있지만, 라인폭, 피치, 및 셀 크기에 대한 임의의 축소는 전하 밀도 및 자계 강도를 변경하지 않고도 동작 전압의 그에 따른 감소를 통해서 또한 달성될 것이다. 하여튼, 결론적으로 말하면, 해당 메모리 장치는 모든 특정 목적을 위해 네트워크에서 용량성 구조나 집중 전하로 구성되는 것으로서 기본적으로 간주될 수 있는데, 상기 전하는 고정적이거나 또는 어드레싱 동작 동안에 약간만 영향을 받음으로써, 기껏해야 임의의 방사적인 결합의 발생에 이바지할 것으로 예상되는 것 보다 훨씬 낮은 주파수를 갖는 근방 결합 효과를 유도한다. 다음으로, 앞서 말한 고려사항에 비추어, 본 발명에 따른 방법 및 장치의 특정 실시예에 대한 다음의 논의는, 지나치게 유도성 결합이나 방사성 결합 중 어느 하나와 연관되지 않고, 용량성 결합만으로부터 발생하는 기생 신호 컨트리뷰션의 감소에 실질적으로 관련하는 것으로 이해되어야 한다.
본 발명은 이제 여러 바람직한 실시예에 대한 명확한 참조를 통해 더욱 상세하고 더욱 구체적인 용어로 논의될 것이다.
본 발명의 기본적인 아이디어는 전위차에 의해서 유도되면서 매트릭스에서의 셀 및 전극에 흐르는 전류로부터 기생이 유도된다는 관찰로부터 유도된다. 간단히 설명하면, 그러한 전류는 매트릭스의 모든 부분이 항상 등전위로 유지되는 경우에는 흐르지 않을 것이다. 그러나, 여기서 적절한 판독 처리는 선택된 셀에 시변적인 전압이 걸리는 것을 요구한다.
본 발명에 따르면, 그러한 문제는 매트릭스에서 전극에 시간-종속적인 전위를 인가함으로써, 적절한 바이어싱 및 프로빙 전압이 선택된 셀에 걸리는 반면 모든 선택되지 않은 셀은 다이내믹하게 어느 정도 제로의 전압이 걸리도록 하여 해결된다. 그것은 선택되지 않은 셀에서 교차하는 워드 및 비트 라인이 서로에 대해 고정된(locked) 전위들을 갖도록 하기 위해 워드 및 비트 라인 상에서 시간 및 크기에 있어 상관된 전위들을 유도함으로써 달성된다. 따라서, 선택되지 않은 정해진 셀에서의 워드 라인 전위가 그 셀에 접속하는 비트 라인에 인가되는 시간-종속적인 전위에 정확하게 실시간적으로 유사하게 되도록 변경된다면, 다이내믹한 등전위가 상기 셀에 걸린다. 아래의 바람직한 실시예와 연관하여 설명될 바와 같이, 상기 비-어드레싱된 셀에서 교차하는 워드 및 비트 라인 둘 모두는 서로에 대해 고정된 방식으로 변하는 시간-종속적인 전위를 가질 수 있거나, 그것들 모두는 동일한 준-정전위로 클램핑될 수 있다.
기본 원리가 이제 도 3 및 도 4를 통해 설명될 것이다. 도 3은 논리 "0" 및 논리 "1"에 각각 대응하는 어느 한 방향으로 분극되는 메모리 셀의 작은-신호 전류 응답 반응을 나타낸다. 도 4a는 구형파 바이어싱 전압에 중첩되는 작은-신호 사인 프로빙 전압을 갖는 선택된 메모리 셀에 의해서 인지될 때의 전압 판독 패턴을 나타낸다. 메모리 셀은 도 3에 도시된 작은-신호 커패시턴스 대 전압 반응을 나타낸다고 가정하자. 알 수 있는 바와 같이, 논리 상태 "0" 및 "1"은 바이어스 전압을 인가하고 커패시턴스의 부대적인 변화를 레코딩함으로써 결정될 수 있다. 바이어스 전압은 시간-종속적일 수 있으며, 예컨대 커패시턴스를 측정하기 위해 사용되는 작은-신호 전압의 특성 주기 보다 훨씬 더 느린 특성 주기를 갖는 사인파 또는 구형파로서 인가될 수 있다. 후자의 경우에는, 선택된 셀에서 인지되는 전압은 도 4a에 도시된 바와 같이 시간에 따라 변할 것이다. 그 전압은 선택된 셀에서 교차하는 활성 워드 라인과 활성 비트 라인 사이의 순간 전위 차이에 의해서 생성되는데(도 4b에 IWL 및 ABL로 표기된 곡선 참조), 여기서 활성 워드 라인 및 활성 비트 라인 전위는 정반대의 위상을 갖는 만곡파(sinus wave)이도록 선택된다. 만약 비활성 워드 라인 전위가 도 4b에서 IWL로 표시된 곡선으로 도시된 바와 같은 활성 비트 라인 전위와 유사하게 되도록 제어된다면, IWL과 ABL 사이의 순수 전위차(net potential difference)(활성 비트 라인 상의 모든 선택되지 않은 셀에 의해서 인지되는 전압에 대응함)는 항상 제로인 것으로 확인될 수 있다. 따라서, 활성 비트 라인에 접속된 센스 회로(sensing circuit)를 통해 전류 응답을 레코딩할 때, 선택된 셀 이외의 모든 셀에는 제로의 순수 전압이 걸릴 것이다.
많은 실제적인 상황에서는, 비-어드레싱된 셀들의 각 측면 상의 전위를 정확하게 매칭시키는 그러한 간단한 절차는 확장되고 변경될 필요가 있다. 논리 상태 구별 모드(커패시턴스 대 바이어스 전압, 제 2 또는 더 높은 차수의 고조파, 합 또는 차이 주파수)에 따라, 기생 전류로부터의 대부분의 손상된 신호 컨트리뷰션은 선택된 메모리 셀에 인가되는 전압의 통상적으로 더 낮은 주파수 바이어싱 성분에 포함된 주파수로부터 잘 제거된 주파수에서 일반적으로 발생할 것이다. 따라서, 워드 및 비트 라인의 다이내믹한 전위 균형이, 많은 경우에 있어, 선택된 메모리 셀에 인가되는 전체적인 전압으로부터 유도되는 일정한 특정 주파수에서만 적용될 필요가 있다. 그에 대한 간단한 예는 주파수(Ω)에서의 저주파수 바이어스 전압에 중첩되는, 주파수(ω)에서 인가되는 고주파수 프로빙 전압을 통해 커패시턴스 대 바이어스 전압 측정이 수행되는 경우이다. 선형적인 응답을 가정하면, 그러한 경우에는 주파수(ω)에서 선택되지 않은 셀에 걸리는 워드 및 비트 라인 전위의 균형을 수행하는 것으로 충분하다.
기본적으로, 도입부에서 설명된 바와 같이, 본 발명은 용량성 결합을 제거하거나 감소시키는데 중점을 둔다. 따라서, 판독 처리에서 용량성 픽업을 제거하는 것이 본 발명의 가장 중요한 양상이다.
고주파수에서는, 판독은 매트릭스의 다른 곳에서 워드 및 비트 라인과의 유도성 및 방사성 결합에 의해 야기되는 기생 픽업을 통해서 또한 손상될 수 있다. 비록 그러한 두 결합은, 이전 섹션에서 도시된 바와 같이, 보다 덜 중요하지만, 본 발명의 추가적이면서 매우 중요한 양상은 그러한 결합으로부터 발생하는 기생 신호 픽업을 극소화시키는 것이다. 그것은, 판독 사이클 동안에 모든 비-어드레싱된 워드 및 비트 라인이 활성 비트 라인이나 비트 라인 그룹에 인가되는 해당 신호 성분을 모방하기 위해 전위 변동을 같이 실행하도록 발생되는 것을 규정함으로써 본 발명의 일부류의 실시예에 따라 달성된다. 그것은 물론 지체 효과를 무시하지만, 대부분의 실질적인 메모리 장치에서 각각의 어드레싱 매트릭스는 그러한 해결방법이 유효할 정도로 충분히 작고 주파수도 충분히 낮을 것이다.
도 4a 및 도 4b에 주어진 단일 셀 여기(excitation)에 대한 예는, 무시할 수 없는 작은-신호 여기 전압이 어드레싱된 셀에서 발생하도록 하기 위해서 활성 비트 라인에 교차하는 비활성 워드 라인 상의 비-어드레싱된 셀로부터의 용량성 픽업이 어떻게 모든 비활성 워드 라인 상에 전압을 조정하여 인가함으로써 회피되는지를 나타내고 있다. 다음에서는, 복수의 워드 및 비트 라인을 포함하는 매트릭스에 본 발명에서 교시된 원리를 병합하는 문제가 처리될 것이고, 일부 바람직한 실시예가 설명될 것이다. 후자가 결코 본 발명의 전체 범위를 나타내는 것은 아니라는 것이 이해된다.
본 발명에 따른 방법의 제 1 실시예가 이제 도 5 내지 도 8을 참조하여 논의될 것이고, 단일 메모리 셀은 임의적으로 어드레싱될 것이다.
도 5에서는, 활성 워드 라인(AWL)과 활성 비트 라인(ABL)을 통해 수행되는 단일 메모리 셀로부터의 수동 매트릭스 판독이 도시되어 있는데, 그 두 라인은 비활성 워드 및 비트 라인으로부터 갈바닉적으로(galvanically) 분리된다.
특히 도 5는 활성 워드 및 비트 라인(AWL;BWL)에 교차하는 비-어드레싱된 셀로부터의 용량성 픽업이 어떻게 모든 비활성 워드 및 비트 라인(IWL;IBL) 상에 전압을 조정하여 인가함으로써 회피되고, 그럼으로써 무시가능하지 않은 전압만이 어드레싱된 셀(1)에서 발생하는지를 나타낸다. 도면으로부터 알 수 있는 바와 같이, 그것은 모든 비활성 워드 라인(IWL)이 활성 비트 라인(ABL) 상의 순간 전위를 반영하고 동시에 모든 비활성 비트 라인(IBL)이 활성 워드 라인(AWL) 상의 순간 전위를 반영함으로써 달성된다. 그러한 방식을 통해, 어떠한 전압도 활성 워드 라인(AWL)상의 비-어드레싱된 셀 중 어느 것에도 나타나지 않으며, 동시에 어떠한 전압도 활성 비트 라인(ABL) 상의 비-어드레싱된 셀 중 어느 것에도 나타나지 않는다.
도 5에 도시된 방식으로, 활성 및 비활성 워드 및 비트 라인은 두 개의 갈바닉적으로 분리되었지만 서로 조정되는 신호 생성기(2, 2')로부터 공급되고, 그로 인해서 어드레싱된 셀(1) 상에서의 커패시턴스 측정은 광범위한 기술 및 하드웨어를 통해 활성 워드 및 비트 라인에 대해서 단자를 직접 가로질러 수행될 수 있다.
도 6은 활성 비트 라인(ABL) 상에서 센싱 회로(3)를 통해 전류 응답이 어떻게 검출되는지를 나타내는 지와, 동시에 활성 워드 라인(AWL)이 낮은 소스 임피던 스를 갖는 신호 소스(2)에 의해서 어떻게 공급되는지를 나타낸다. 비활성 비트 라인(IBL)은 도시된 바와 같이 활성 워드 라인(AWL)에 선택적으로 접속될 수 있다. 따라서, 도 6은 도 5의 방식의 서브부류로서 보여질 수 있는 것을 나타내는데, 여기서 비활성 비트 라인(IWL)은 활성 워드 라인(AWL)에 직접적으로 전압-클램핑된다. 워드 라인 신호 소스(2)가 이제 "스티프(stiff)"인 것으로, 즉 매우 낮은 소스 임피던스를 갖는 것으로 가정되고, 전류 응답은 판독 사이클의 전압 프로토콜이 실행될 때 활성 비트 라인(ABL)으로 흐르는 전류를 레코딩하는 센스 증폭기(3)에 의해서 검출된다. 비활성 워드 라인(IWL) 상의 전위는 도 5에 도시된 슬래브 생성기(2')를 통해서 활성 비트 라인(ABL) 상의 전위를 반영하도록 발생된다. 비록 비활성 비트 라인(IBL)은 용량성 전류 컨트리뷰션을 선택되지 않은 셀을 통해서 활성 비트 라인(ABL)에 제공하지 않지만, 도 6의 방식은 예컨대 비활성 비트 라인(IBL) 상의 전위에 대한 제어를 제공함으로써 일정의 유용한 속성을 갖는다. 물론 더욱 간단한 대안은 비활성 비트 라인이 부류(float)하도록 하는 것이다.
도 7은 도 6에 도시된 것과 유사한 방식을 도시하는데, 그 방식은 선택된 셀(1)을 또한 갖지만, 이제는 전극 매트릭스의 모든 라인(WL;BL)이 슬래브 신호 소스(2')를 통해 활성 비트 라인 전위로 클램핑된다. 따라서, 도 7은 도 5의 방식의 또 다른 서브-부류를 나타낸다. 여기서, 활성 워드 라인(AWL)을 제외한 매트릭스의 모든 라인은 활성 비트 라인 전위로 클램핑된다. 그러한 방식의 장점은, 활성 비트 라인(ABL)에 교차하는 모든 비활성 워드 라인(IWL)이 기생 신호 소스로서 제거될 뿐만 아니라, 매트릭스의 다른 부분으로부터의 픽업, 특히 바로 인접하는 비 트 라인으로부터의 용량성 픽업이 제거된다는 점이다.
도 5, 6 및 7에 도시된 본 발명에 따른 제 1 실시예의 변형은, 활성 비트 라인(ABL)이 비활성 워드 라인(IWL)과 어디에서 교차하든지 간에, 그 지점에 있는 셀에는 거의 제로의 전압이 걸리고 센스 증폭기(3)를 통해 흐르는 비트 라인 전류에 대한 무시가능하지 않은 컨트리뷰션만이 어드레싱된 셀(1)로부터 발생되는 것을 보장한다. 센스 증폭기 회로(3)는 도 8에 도시된 바와 같이 구성될 수 있는데, 도 8은 활성 비트 라인(ABL)이 어떻게 가상 접지에 정해질 수 있는지를 나타낸다. 그것은 커패시턴스를 측정하기 위한 표준 셋업이지만, 본 명세서와 관련해서는 임의의 검출 모드를 위해 사용될 수 있다. 높은 이득을 갖는 연산 증폭기를 사용함으로써, 입력 단자와 그에 따른 비트 라인은 마음대로 선택될 수 있는 원하는 전위로 클램핑될 수 있지만, 많은 실제적인 경우에는, 시스템 접지와 동일할 것이다. 그러한 경우에, 활성 비트 라인(ABL)으로의 접속 지점은 이후로 가상 접지로서 정의될 것이다. 가상 접지를 갖는 검출 회로를 사용함으로써, 활성 워드 라인(AWL)을 제외한 전체 매트릭스에는 접지 전위가 남는다는 것이 도 7로부터 관측된다. 그것은 기생 신호 픽업을 차단하고 간단히 함으로써 얻어지는 명백히 유리한 결과를 갖는다. 그러한 경우에, 선택된 셀(1)에 걸리는 전압(바이어스 및 프로빙 전압)은 완전히 활성 워드 라인(AWL)로부터 오지만, 선택되지 않은 셀에 걸리는 전위의 균형을 맞추는 기본 원리는 유지된다.
본 발명에 따른 방법의 제 2 실시예(워드 라인(WL)이 동시에 어드레싱됨)가 이제 도 9를 참조하여 논의될 것이다. 또한 수동 매트릭스 어드레싱이 사용되지만, 이제는 워드 라인 상의 메모리 셀의 완전한 행을 동시에 어드레싱하는 반면에, 동시에 기생 신호는 억제된다.
그러한 제 2 실시예에서, 각각의 비트 라인은 각각의 비트 라인(BL)에 접속된 전용 회로(3)를 통해서 하나 이상의 다른 비트 라인, 잠재적으로는 모든 다른 비트 라인과 동시에 판독된다(도 9 참조). 따라서, 단일 어드레싱된 워드 라인(AWL)을 제외한 전체적인 매트릭스는 판독 사이클을 통해 공통 전위가 유지될 수 있어서, 모든 비활성 워드 라인(IWL)은 예컨대 접지와 같은 선택된 전위로 클램핑되는 반면에, 활성 워드 라인(AWL)은 작은-신호 프로빙 전압뿐만 아니라 전압 바이어스를 제공하는 신호 생성기(2)에 접속된다. 그 신호 생성기(2)는 낮은 소스 임피던스를 갖는데, 즉 그것은 교차하는 비트 라인으로의 전류 유출에 의해 영향을 받지 않으면서 접속된 활성 워드 라인(AWL) 상에 프로그래밍된 바이어스 및 테스트 신호 전압을 유지할 수 있다. 각각의 개별적인 비트 라인(BL)은 예컨대 도 7에 도시된 것과 같은 연관된 센스 증폭기 회로(3)를 구비함으로써, 각 비트 라인으로의 전류 흐름이 결정될 수 있다. 센스 증폭기 입력 및 그로 인한 비트 라인(BL)에서의 전위는 가상 접지로 유지됨으로써, 어떠한 용량성 전하 전달도 비트 라인(BL)을 비활성(비-어드레싱된) 워드 라인(IWL)에 링크시키는 셀에서 발생하지 않도록 보장한다.
그러한 실시예에서는 다음과 같은 두 가지의 중요한 장점이 획득될 수 있다:
1) 활성 비트 라인(ABL) 상의 비-어드레싱된 셀로부터 전하의 용량성 픽업을 제거하는 것 이외에도, 어드레싱 매트릭스의 다른 곳에서 워드 및 비트 라인으로의 용량성 및 경우에 따라서는 유도성 또는 방사성 결합에 의한 누화를 극소화시키는 것이 또한 바람직하다. 그러한 문제는, 신호 주파수가 증가하고 및/또는 워드 및 비트 라인 사이의 물리적인 거리가 감소함에 따라, 즉 장치 설계가 고성능을 위해 변경될 때, 심각해진다. 본 바람직한 실시예를 통해서, 판독 신호에 대한 기생 컨트리뷰션의 더욱 감소된 픽업이 달성될 수 있는데, 그 이유는 전체적인 매트릭스(활성 워드 라인 제외)가 예컨대 접지와 같은 동일한 전위로 유지될 수 있기 때문이다. 그것은 판독 신호에 대한 기생 컨트리뷰션의 상당히 감소된 픽업을 가능하게 한다.
2) 각각의 비트 라인(BL)은 활성(어드레싱된) 워드 라인(AWL)에 교차하고 별도의 센스 증폭기(3)가 제공되기 때문에, 어드레싱된 워드 라인(AWL) 상의 모든 셀로부터의 동시적인 판독이 가능하여 매트릭스로부터의 출력 데이터 속도가 적당히 증가한다.
전자 기술분야의 당업자에게는 자명한 바와 같이, 제 2 실시예는 직접적인 배선을 통해 전위 제어를 간단히 할 수 있는 가능성을 제공한다.
그것은 도 10 및 도 11과 연관해서 논의될 것인데, 그 도면들은 제 1 및 제 2 장치 각각의 배치를 나타내고, 그 두 장치 모두는 본 발명에 따른 제 2 실시예를 수행하기 위해 사용된다.
위에 설명된 완전한 워드 라인 엑세스 방식에 있어서는, 각각의 비트 라인이 그와 연관된 전용의 센스 증폭기 회로(3)를 구비한다는 것이 가정되었다. 일반적으로는, 매트릭스의 셀들을 가능한 서로 가깝게 묶는 것이 바람직한데, 이는 비트 라인 피치가 극소화되어야 한다는 것을 암시한다. 그러나, 그것은 매트릭스의 가 장자리에서 센스 증폭기 회로의 어레이를 따라 혼잡함을 유발하며, 센스 증폭기 회로의 복잡도가 증가할 수록 문제는 심각해진다.
그러한 혼잡 문제를 회피하는 한 가지 방법은 보다 덜 영역을 차지하는 스위치나 라우터를 통해 매트릭스에서 워드 및 비트 라인(WL;BL)에 워드 라인 구동기 회로와 비트 라인 센스 증폭기 회로를 접속함으로써 상기 워드 라인 구동기 회로 및 비트 라인 센스 증폭기 회로의 수를 감소시키는 것이다. 이를 위해서, 도 10은 특별히, 비트 라인을 가상 접지로 클램핑시키는 검출 회로를 구비한 비트 라인(BL)과 관련해서, 접지 전위로의 비활성 워드 라인(WL)의 스위칭된 클램핑과 동기되는 시간-다중화된 활성 워드 라인 접속을 사용하는 완전한 워드 판독 방식을 구현하기 위한 본 발명에 따른 제 1 장치를 나타낸다. 각 비트 라인(BL)의 한 종단에서는 도 8에 도시된 것과 유사한 센스 증폭기 회로(3)가 접속되어 가상 접지로 클램핑된다. 각각의 센스 증폭기 회로(3)에는 판독 신호를 위한 출력단과 기준 신호를 위한 입력단을 구비하는 록-인 증폭기(4)가 접속된다. 기준 신호는 록-인 증폭기(4)에 접속되면서 기준 출력 신호를 갖는 결합형 바이어스 전압 및 신호 소스(5)에 의해서 생성된다. 바이어스 전압 및 신호 소스(5)는 또한 판독을 위한 워드 라인(WL), 즉 활성 워드 라인(AWL)을 선택하는 멀티플렉서(7)와 접속된 출력단을 갖는 활성 워드 라인 구동기(6)로의 출력을 가지며, 그와 동시에 비활성 워드 라인(IWL)을 적절한 때 바이어싱시킨다. 워드 라인의 반대쪽 종단은 적절한 스위칭 수단(8')을 사용함으로써 비활성 워드 라인(IWL)이 접지로 클램핑되도록 허용하는 패스게이트 뱅크(8)와 접속된다. 따라서, 완전한 워드 라인이 판독될 수 있는 데, 즉, 비트 라인(BL)이 활성 워드 라인(AWL)에 교차하는 모든 메모리 셀(1)이 동시에 판독될 수 있다.
도 11은 본 발명에 따른 제 2 장치를 나타내는데, 그 장치는 도 10의 장치와 유사하지만 지금은 비트 라인(BL)을 검출 회로에 시간-다중화방식으로 연결한다. 도 11의 장치는 비트 라인(BL)의 한 종단에서 접속가능한 활성 비트 라인 멀티플렉서(9)를 통해 선택된 활성 비트 라인(ABL)과 신호 센스 증폭기 회로(3)를 접속시킨다. 이전과 같이, 센스 증폭기 회로(3)는 가상 접지로 클램핑되고, 그 출력단은 결합형 바이어스 전압 및 센스 신호 소스(5)로부터의 기준 신호를 위한 입력단과 판독 신호를 위한 제 1 출력단을 구비하는 단일 록-인 증폭기(4)의 입력단과 접속된다. 결합형 바이어스 전압 및 신호 소스(5), 활성 워드 라인 구동기(6) 및 활성 워드 라인 멀티플렉서(7)로 이루어진 배열은 도 10의 장치와 동일하며, 물론, 도 10의 장치와 동일한 기능을 수행한다. 또한, 도 11의 장치에서, 워드 라인(WL)의 다른 종단은 비활성 워드 라인(WL)이 스위칭 수단(8')을 통해 접지로 클램핑되도록 하는 패스게이트 뱅크(8)와 접속된다. 그러나, 도 11의 장치에서는, 비활성 비트 라인(BL)이 비활성 워드 라인과 동일한 접지로 클램핑되게 하는 스위칭 수단(10')을 마찬가지로 사용하는 비활성 비트 라인 패스게이트 뱅크(10)가 비트 라인(BL)의 다른 종단에 추가적으로 제공된다.
알 수 있는 바와 같이, 도 11의 장치는 본 발명에 속하는 특허 출원에 개시되어진 파괴적인 판독에 대한 완전한 행 판독 방식을 어느 정도 닮은 완전한 행 판독 방식을 구현한다. 그러나, 파괴적인 판독 방식의 경우와는 대조적으로 완전한 행 판독은 데이터의 손실없이 멀티플렉싱과 연관해서 이루어질 수 있다는 것을 주시하는 것이 중요하다. 판독은 본 경우에는 비-파괴적이기 때문에, 주어진 판독 사이클에서 스위치나 라우터에 의해 어드레싱되지 않은 비트 라인 상의 셀들은 고유의 논리 상태를 유지한다. 따라서, 완벽한 셀 행은 센스 증폭기 회로(들)에서의 순차적인 판독과 연계해서 완전한 워드 라인 여기의 반복적인 적용을 통해 판독될 수 있다.
본 발명에 따른 방법 및 장치의 실시예가 단순히 예를 통해서 제공되었고 결코 제한적인 것으로서 간주되지 않아야 한다는 것이 당업자에게는 명백해야 한다. 예컨대, 본 발명에 따른 방법을 적어도 수행하기 위해 필요한 스위칭, 구동 및 멀티플렉싱 기능을 구현하기 위한 여러 방식이 본 발명에 따른 방법에 어떠한 제약도 부과하지 않으면서 당업자에 의해 안출될 수 있고, 그로 인해, 본 발명의 주 목적, 즉 분극가능한 메모리 물질을 갖는 커패시터-유형 구조의 수동 매트릭스-어드레스가능 메모리 어레이에서 용량성 접속을 제거하고자 하는 목적이, 여하튼, 비-어드레싱된 셀들에 걸리는 전위차가 제로가 될 때 충족될 것이라는 것이 명백해야 한다.

Claims (25)

  1. 워드 및 비트 라인들을 포함하고 있는 수동 매트릭스-어드레스가능 데이터 저장 장치에서 제공되는 선택된 메모리 셀들의 논리 상태를 결정하기 위한 방법으로서,
    미리 결정된 프로토콜에 따른 고유의 논리 값이 특정 논리 상태에 할당되고;
    상기 셀들은 분극가능 물질, 특히 이력현상(hysteresis)을 나타낼 수 있는 강유전성 또는 일렉트릿(electret) 물질을 포함하는 커패시터-유형 구조에 전기 분극 상태의 형태로 데이터를 저장하고;
    상기 분극가능 물질은 상기 커패시터-유형 구조에 외부로부터 인가된 전압이 존재하지 않는 경우에는 소멸하지 않는 전기 분극을 유지할 수 있고;
    메모리 셀들의 선택은 해당 메모리 셀에서 교차하는 상기 워드 라인이나 비트 라인 또는 둘 모두를 활성화시킴으로써 이루어지고;
    상기 워드 라인이나 비트 라인의 활성화는 그 사이에 외부적으로 인가된 전위 차이에 의해 실행됨으로써, 상기 선택된 셀들에는 상기 인가된 전위 차이로 인해 발생하는 작은-신호 프로빙 전압(small-signal probing voltage)이 걸리게 되고, 그로인해 전류 응답이 상기 셀로부터 발생되고;
    상기 작은-신호 프로빙 전압은 임의적으로 선택가능한 형태로 시간-종속적이며, 상기 셀의 분극 상태에 있어 상당히 영구적인 변화를 야기하는데 필요한 것 보다 적은 전압 진폭 및/또는 지속시간을 갖고;
    상기 논리 상태는 상기 선택된 셀로부터 상기 전류 응답의 성분을 검출함으로서 결정되고;
    상기 전류 응답의 성분은 자신으로부터 유도되는 상기 작은-신호 프로빙 전압이나 기준 신호와 시간적으로 상관되며;
    선택된 셀의 논리 상태에 대한 결정이 미리 정해진 기준 세트와 상기 전류 응답을 비교하는 것에 기초해서 수행되며,
    선택된 워드 및 비트 라인이나 워드 및 비트 라인 그룹 상에 시간-종속적인 전위를 인가하는 단계를 포함하고,
    상기 시간-종속적인 전위가 크기 및 시간에 있어 상호 조정되고, 그로 인해 비활성 워드 라인과 활성 비트 라인 또는 활성 비트 라인들 사이 및/또는 비활성 비트 라인과 적어도 하나의 활성 워드 라인 사이의 교차 지점에 있는 상기 비-어드레싱된 셀들 모두 및 그 중 일부에 걸리는 최종 전압은 자신으로부터 유도되는 상기 작은-신호 프로빙 전압이나 기준 신호와 일시적으로 상관되는 무시가능한 전압 성분만을 포함하도록 발생되는 것을 특징으로 하는 논리 상태 결정 방법.
  2. 제 1항에 있어서,
    한번에 단일 워드 라인을 활성화시키는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  3. 제 1항에 있어서,
    상기 활성 비트 및/또는 워드 라인들에 각각 인가되는 전압을 매우 정확하고 실시간적으로 다이내믹하게 추적하는 전위가 비활성 워드 및/또는 비트 라인들에 걸리게 하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  4. 제 3항에 있어서,
    활성 비트 라인이나 비트 라인들 상의 전위를 다이내믹하게 추적하기 위해서 상기 활성 비트 라인이나 활성 비트 라인들로부터 신호를 유도하는 전용 신호 소스를 통해 비활성 워드 라인 상의 전위를 제어하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  5. 제 3항에 있어서,
    활성 워드 라인 상의 전위를 다이내믹하게 추적하기 위해서 상기 활성 워드 라인으로부터 신호를 유도하는 전용 신호 소스를 통해, 비활성 비트 라인 상의 전위를 제어하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  6. 제 3항에 있어서,
    전기적으로 스위치를 통해 비활성 워드 라인 상의 전위를 래칭하고(latching) 활성 비트 라인이나 활성 비트 라인들 상의 전위에 배선함으로써 상기 비활성 워드 라인 상의 전위를 제어하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  7. 제 3항에 있어서,
    전기적으로 스위치를 통해 비활성 비트 라인 상의 전위를 래칭하고 활성 워드 라인 상의 전위에 배선함으로써 상기 비활성 비트 라인 상의 전위를 제어하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  8. 제 1항에 있어서,
    활성 비트 라인 상의 전위를 미리 정해진 값으로 유지시키는 각각의 활성 비트 라인에 접속된 활성 전자 회로를 사용하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  9. 제 8항에 있어서,
    상기 미리 정해진 값을 시스템 접지 전위로서 선택하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  10. 제 8항에 있어서,
    모든 비트 라인이 활성 비트 라인들이 되는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  11. 제 8항에 있어서,
    상기 하나의 활성 비트 라인 상의 전위를 미리 정해진 값으로 유지시키는 활 성 전자 회로로 한번에 하나의 활성 비트 라인을 접속시키기 위해서 멀티플렉서나 패스게이트 뱅크(passgate bank)를 제공하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  12. 제 8항에 있어서,
    상기 활성 비트 라인 상의 전위를 미리 정해진 값으로 유지시키는 활성 전자 회로 세트로 선택된 활성 비트 라인 세트를 한번에 접속시키기 위해서 멀티플렉서나 패스게이트 뱅크를 제공하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  13. 제 8항에 있어서,
    활성 전자 회로가 상기 활성 비트 라인으로 흐르는 전하 또는 전류에 대한 정보를 제공하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  14. 제 1항에 있어서,
    패스게이트나 스위치 뱅크를 통해서 비활성 워드 라인을 시스템 접지 전위로 래칭하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  15. 제 1항에 있어서,
    패스게이트나 스위치 뱅크를 통해서 비활성 비트 라인을 시스템 접지 전위로 래칭하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  16. 제 1항에 있어서,
    미리 정해진 프로토콜에 따라 상기 하나의 활성 워드 라인 상의 전위를 제어하는 전자 회로로 한번에 하나의 활성 워드 라인을 접속시키기 위해서 멀티플렉서나 패스게이트 뱅크를 제공하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  17. 제 16항에 있어서,
    상기 하나의 활성 워드 라인 상의 상기 전위가 작은-신호 프로빙 전압과 백그라운드 바이어싱 전압의 중첩을 포함하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  18. 제 1항에 있어서,
    선택된 메모리 셀들로부터의 전류 응답을 박스카 방법(boxcar method)을 통해 분석하는 단계를 더 포함하고, 상기 박스카 방법은 활성 워드 라인 및/또는 활성 비트 라인이나 활성 비트 라인들 상의 전위를 제어하는 회로로부터 유도되는 타이밍 신호를 사용하는 논리 상태 결정 방법.
  19. 제 1항에 있어서,
    선택된 메모리 셀들로부터의 전류 응답을 록-인 방법(lock-in method)을 통해 분석하는 단계를 포함하고, 상기 록-인 방법은 상기 활성 워드 라인 및/또는 상기 활성 비트 라인 상의 전위를 제어하는 회로로부터 유도되는 주파수 도메인의 하나 이상의 기준 신호를 사용하는 논리 상태 결정 방법.
  20. 제 19항에 있어서,
    상기 선택된 메모리 셀들에 인가되는 전압의 프로빙 전압 성분으로부터 유도되는 기준 신호를 통해 상기 분석을 수행하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  21. 제 19항에 있어서,
    상기 선택된 메모리 셀들에 인가되는 상기 전압의 바이어싱 전압 성분으로부터 유도되는 기준 신호를 통해 상기 분석을 수행하는 단계를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  22. 제 19항에 있어서,
    2 개의 기준 신호를 통해 상기 분석을 수행하는 단계를 포함하고, 하나의 기준 신호는 상기 선택된 메모리 셀들에 인가되는 전압의 프로빙 전압 성분으로부터 유도되며, 다른 하나의 기준 신호는 상기 선택된 메모리 셀들에 인가되는 상기 전압의 바이어싱 전압 성분으로부터 유도되는 논리 상태 결정 방법.
  23. 제 19항에 있어서,
    프로빙 전압이 단일의 기본 주파수를 포함하는 경우에 상기 프로빙 전압의 기초 또는 더 높은 고조파(2nd, 3rd...), 즉, 상기 프로빙 전압의 하나 이상의 성분의 기초 또는 더 높은 고조파(2nd, 3rd...) 중에서 적어도 하나의 기본 주파수 성분을 사용하여 전류 응답의 분석을 수행하는 단계를 포함하고, 상기 성분은 두 개 이상의 별도의 기본 주파수나, 상기 두 개 이상의 기본 주파수를 더하고 및/또는 감산하여 생성되는 합 또는 차이 주파수를 포함하는 것을 특징으로 하는 논리 상태 결정 방법.
  24. 제 1항에 따른 방법을 수행하기 위한 장치로서,
    상기 장치는 강유전성 메모리 장치의 워드 라인(WL)을 형성하는 제 1 전극 세트 및 상기 강유전성 메모리 장치의 비트 라인(BL)을 형성하는 제 2 전극 세트를 갖는 수동 어드레스가능 매트릭스에서 메모리 셀을 구비한 상기 강유전성 메모리 장치와 접속되어 그 일부를 형성하고,
    상기 장치는,
    각각의 비트 라인(BL)을 위해 제공되어 상기 비트 라인(BL)과 접속되며 가상 접지로 클램핑되는 각각의 센스 증폭기 회로(3)와;
    각각의 센스 증폭기 회로(3)의 출력단에 접속되며, 기준 신호를 위한 입력단 과 판독 신호를 위한 출력단을 구비하는 각각의 록-인 증폭기(4)와;
    상기 록-인 증폭기(4)에 기준 신호를 제공하기 위해서 상기 록-인 증폭기(4)의 기준 신호 입력단과 접속되는 출력단을 구비하는 결합형 바이어스 전압 및 신호 소스(5)와;
    상기 결합형 바이어스 전압 및 신호 소스(5)의 또 다른 출력단과 접속되며, 활성 워드 라인을 선택하기 위해서 상기 워드 라인(WL)의 한 종단에 접속되도록 제공되는 멀티플렉서(7)와 접속되는 출력단을 구비하는 활성 워드 라인 구동기(6)와;
    모든 비활성 워드 라인(IWL)을 접지로 클램핑함으로써 상기 장치가 활성 워드 라인(AWL) 상의 모든 메모리 셀의 동시적인 판독을 할 수 있도록 하기 위해서 상기 워드 라인(WL)의 다른 종단에 제공되는 패스게이트 뱅크(8)를 포함하는 것을 특징으로 하는 방법 수행 장치.
  25. 제 1항에 따른 방법을 수행하기 위한 장치로서,
    상기 장치는 강유전성 메모리 장치의 워드 라인(WL)을 형성하는 제 1 전극 세트 및 상기 강유전성 메모리 장치의 비트 라인(BL)을 형성하는 제 2 전극 세트를 갖는 수동 어드레스가능 매트릭스에서 메모리 셀을 구비한 상기 강유전성 메모리 장치와 접속되어 그 일부를 형성하고,
    상기 장치는,
    상기 비트 라인(BL)의 한 종단에 접속되는 멀티플렉서(9);
    비트라인 멀티플렉서(9)와 접속되고 가상 접지로 클램핑되는 센스 증폭기 회로(3);
    상기 센스 증폭기 회로(3)의 출력단과 접속되며 기준 신호를 위한 입력단과 판독 신호를 위한 출력단을 구비하는 록-인 증폭기(4) - 상기 비트 라인 멀티플렉서(9)는 판독을 위한 활성 비트 라인(ABL)의 선택을 제공함 -;
    기준 신호를 상기 록-인 증폭기(4)에 제공하기 위해서 상기 록-인 증폭기(4)의 기준 신호 입력단과 접속되는 출력단을 구비하는 결합형 바이어스 전압 및 신호 소스(5);
    상기 결합형 바이어스 전압 및 신호 소스(3)의 또 다른 출력단과 접속되고, 활성 워드 라인(AWL)을 선택하기 위해서 상기 워드 라인(WL)의 한 종단에 접속가능하도록 제공되는 멀티플렉서(7)와 접속되는 출력단을 구비하는 활성 워드 라인 구동기(6);
    모든 비활성 워드 라인(IWL)을 접지로 클램핑하기 위해 상기 워드 라인(WL)의 다른 종단에 제공되는 제 1 패스게이트 뱅크(8);
    모든 비활성 비트 라인(IBL)을 접지로 클램핑함으로써 활성 워드 라인(AWL) 상의 모든 메모리 셀이 동시에 어드레싱되어 적절한 타이밍 프로토콜에 따라 상기 센스 증폭기 회로(3)의 순차적인 판독과 결합될 수 있도록 하기 위해 상기 비트 라인(BL)의 다른 종단에 접속가능하도록 제공되는 제 2 패스게이트 뱅크(10)를 포함하는 것을 특징으로 하는 방법 수행 장치.
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