KR100934159B1 - 강유전체 또는 일렉트렛 메모리 장치 - Google Patents

강유전체 또는 일렉트렛 메모리 장치 Download PDF

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이희철
김우영
이용수
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Abstract

본 발명은 강유전체 또는 일렉트렛 메모리 장치에 관한 것이다.
본 발명에 따른 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 전극라인 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부, 제1 전극라인에 접속되고, 메모리부의 데이터 판독 시 제1 전극라인으로 인가되는 입력신호를 발생시키는 신호 발생부, 제2 전극라인에 접속된 인덕턴스 소자 및 제2 전극라인과 인덕턴스 소자 간의 접속노드에 접속되고, 히스테리시스 특성을 이용하여 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 메모리부의 논리 상태를 감지하는 신호 감지부를 포함한다.
본 발명에 따르면 1/3 전압 선택 규칙에 따른 전압보다 더 작은 크기의 전압을 이용하여 데이터 읽기 동작이 수행되므로 메모리 셀 간의 전기적 간섭현상을 감소시킬 수 있다. 이에 따라, 기존의 메모리 장치보다 데이터 읽기 동작 시 에러를 줄여줌으로써, 보다 안정적으로 데이터 읽기 동작을 수행 할 수 있다. 또한, 본 발명의 데이터 읽기 방식을 능동 매트릭스 구조에 적용할 경우 메모리 장치의 집적도를 향상시킬 수 있다.
강유전체, 일렉트렛, 수동 매트릭스, 능동 매트릭스, 공진 주파수, 쉬미트-트리거(Schmitt-trigger) 회로

Description

강유전체 또는 일렉트렛 메모리 장치{FERROELECTRIC OR ELECTRET MEMORY APPARATUS}
본 발명은 메모리 장치에 관한 것이다. 더욱 구체적으로는, 강유전체 또는 일렉트렛 물질의 분극을 이용한 메모리 장치와 읽기 동작 방식에 관한 것이다.
메모리 물질로 사용되는 강유전체 또는 일렉트렛 물질은 외부에서 전압을 인가하지 않더라도 이온 또는 분자가 특정방향으로 정렬되어 있어서 분극을 가지게 된다. 강유전체 또는 일렉트렛과 같은 메모리 물질은 분극에 의해 두 가지의 안정된 상태를 유지하고, 두 가지의 안정된 상태는 논리 상태 '0'과 '1'로 간주될 수 있다. 따라서 강유전체 또는 일렉트렛 물질은 이러한 분극 특성을 이용하여 비휘발성 메모리 장치에 응용이 가능하다. 강유전체 또는 일렉트렛 물질을 유전체로 하는 전극/강유전체 또는 일렉트렛/전극 구조의 커패시터를 제작하고, 커패시터의 양쪽 전극에 보자력 전압(Coercive voltage)(Vc) 이상의 동작전압(Vs)을 인가하게 되면 도 1에 도시된 바와 같이, 이력곡선을 따라서 분극이 포화 분극(saturated polarization)(Ps) 상태가 된다. 또한, 커패시터에 전압을 인가하지 않는 경우, 잔류 분극(remanent polarization)(Pr)을 가지게 되어 '1' 또는 '0'의 논리 상태 중 하나로 간주될 수 있다. 이와 마찬가지로, 커패시터의 양쪽 전극에 반대 극성의 동작전압(-Vs)을 인가하는 경우 -Ps의 포화 분극 상태가 되고, 전압을 인가하지 않으면 -Pr의 잔류 분극 상태가 되어 이전의 논리 상태가 바뀌게 된다.
도 2는 기존의 수동 매트릭스 메모리 장치를 나타낸 도면이다.
도2에 도시된 메모리 장치는 강유전체 또는 일레트렛 물질을 포함하는 메모리부(10), 메모리층(10)의 상부에 평행하게 배열된 복수의 비트라인(21) 및 메모리층(10)의 하부에 비트라인(21)에 대하여 수직으로 나열되고, 서로 평행하게 배열된 복수의 워드라인(22)으로 구성된다. 실질적으로 비트라인(21)과 워드라인(22)들은 서로 직교하도록 형성되고, 비트라인(21)과 워드라인(22) 사이에는 강유전체 또는 일렉트렛 물질이 형성되어 있어서 비트라인(21)과 워드라인(22)들의 교차점(j,k)에는 도 3에 도시된 비트라인(21)/강유전체 또는 일렉트렛 물질(10)/워드라인(22) 구조를 하는 하나의 메모리 셀을 형성한다.
도4는 도 2의 수동 매트릭스 메모리 장치에서 데이터 쓰기 또는 읽기 동작을 수행 될 경우, (j,k)셀에 접근하기 위해 사용되는 전압인가방식을 나타낸 도면이다.
도 4에서 도시된 전압인가방식은 1/3 전압 선택 규칙을 따르며, 1/3 전압 선택 규칙은 특정 메모리 셀을 제외하고 나머지 모든 메모리 셀의 전극에 동작전압(Vs)의 1/3 크기만 인가되도록 하여 메모리 셀에 저장된 데이터에 영향을 덜 미치게 하는 방법이다.
그러나, 기존의 수동 매트릭스 메모리 장치의 1/3 전압 선택 규칙에는 읽기 동작 방식에 대한 문제점이 있다.
띤 필름 일렉트로닉스 에이에스에이(Thin Film Electronics ASA)의 공개 특허 제10-2004-0005817호 및 제10-2007-0094646호에서는 도 2에 도시된 바와 같은 수동 매트릭스 구조에서 선택된 특성 메모리 셀 또는 전극라인 단위의 메모리 셀들의 양단에 특정 방향으로 동작전압 또는 그에 상응하는 크기의 전압을 인가하고, 비트라인에 가상의 그라운드를 연결한 구조를 취하고 있다. 메모리 셀에 저장되어 있던 데이터 값은 셀 양단에 인가된 전압에 의한 분극 상태의 변화 여부에 따라서 비트라인에 흐르는 전류의 양이 변하게 된다. 비트라인에 흐르는 전류는 연산증폭기를 통해 적분되고, 적분된 전류량에 따라서 '0' 또는 '1'의 논리 상태가 판별된다. 물론, 메모리 장치에서의 읽기 동작은 파괴적이므로 읽기동작을 수행한 후, 재기입 동작(rewrite)이 수행되어야 한다.
이와 같이, 기존의 수동 매트릭스 메모리 장치에서 데이터를 읽어내는 동작은 문제가 없을 수 있으나, 읽기 동작 후 재기입 동작 시 디스터빙(disturbing)이 나타나게 된다. 1/3 전압 선택 규칙의 가장 큰 문제점은 디스터빙으로 정의한 동작전압의 1/3 크기에 해당하는 전압이 선택되지 않은 메모리 셀에 지속적으로 노출된다는 점이다. 읽기 동작 수행 시, 읽고자 하는 메모리 셀에 인가되는 전압의 크기를 줄인다면 반전되는 분극의 크기는 작을 것이고, 잡음에 대하여 심각한 영향을 받을 수 있으며, 분극의 차이를 읽어내기 위해 소요되는 시간 또한 상당할 것이다. 강유전체 또는 일렉트렛 물질을 유전체로 하는 커패시터에서 양단의 전압이 줄어듦에 따라 스위칭 시간이 지수적으로 증가하는 것은 수 많은 문헌에서 보고된 바 있 다.
논문 "Japanese Journal of Applied Physics, Vol. 36(1997), pp.1655 (H.Ishiwara)"에서는 강유전체 무기물인 SBT를 이용하여 디스터빙(이 논문에서는 '간섭'으로 정의하고 있음)에 대하여 실험적으로 증명하였다. 이 논문에서는 저장된 논리 상태를 반전시킬 수 있는 극성을 갖는 Vs/3 크기의 전압 펄스를 지속적으로 인가하는 경우, 저장된 논리 상태가 반전된다는 것을 보여주고 있다. 또한, 간섭전압이 작을수록 데이터가 더 많은 간섭전압에 노출되어도 유지된다는 것을 보여주고 있다.
이러한 문제점을 해결하기 위한 본 발명의 목적은 1/3 전압 선택 규칙에 따라 인가되는 전압보다 더 작은 크기의 전압으로 읽기 동작이 수행될 수 있는 메모리 장치를 제공하는 것이다.
본 발명에 따른 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 전극라인 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부, 제1 전극라인에 접속되고, 메모리부의 데이터 판독 시 제1 전극라인으로 인가되는 입력신호를 발생시키는 신호 발생부, 제2 전극라인에 접속된 인덕턴스 소자 및 제2 전극라인과 인덕턴스 소자 간의 접속노드 에 접속되고, 히스테리시스 특성을 이용하여 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 메모리부의 논리 상태를 감지하는 신호 감지부를 포함한다.
제1 전극라인과 신호 발생부 사이에 접속된 제1 멀티 플렉서 및 접속노드와 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서를 더 포함하는 것이 바람직하다.
메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는 것이 바람직하다.
신호 감지부는,
접속노드의 신호를 증폭하는 신호 증폭기 및 신호 증폭기에서 증폭된 신호를 두 개의 기준신호와 비교하는 히스테리시스 비교기를 포함하는 것이 바람직하다.
본 발명에 따른 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 전극라인 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부, 메모리부와 제1 전극라인 사이에 형성되어, 인가되는 전압이 소정의 범위 내에서는 일방향으로만 전류가 흐르는 방향성을 갖되, 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부, 제1 전극라인에 접속되고, 메모리부의 데이터 판독 시 제1 전극라인으로 인가되는 입력신호를 발생시키는 신호 발생부, 제2 전극라인에 접속된 인덕턴스 소자 및 제2 전극라인과 인덕턴스 소자 간의 접속노드에 접속되고, 히 스테리시스 특성을 이용하여 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 메모리부의 논리 상태를 감지하는 신호 감지부를 포함한다.
제1 전극라인과 신호 발생부 사이에 접속된 제1 멀티 플렉서 및 접속노드와 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서를 더 포함하는 것이 바람직하다.
메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는 것이 바람직하다.
신호 감지부는,
접속노드의 신호를 증폭하는 신호 증폭기 및 신호 증폭기에서 증폭된 신호를 두 개의 기준신호와 비교하는 히스테리시스 비교기를 포함하는 것이 바람직하다.
본 발명에 따른 메모리 장치는 게이트가 워드라인과 접속되고, 소오스가 비트라인과 접속된 복수의 MOS 트랜지스터, 복수의MOS 트랜지스터의 드레인과 플레이트 라인 사이에 접속되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부, 메모리부의 데이터 판독 시 플레이트 라인으로 인가되는 입력신호를 발생시키는 신호 발생부, 비트라인에 접속된 인덕턴스 소자 및 비트라인과 인덕턴스 소자 간의 접속노드에 접속되고, 히스테리시스 특성을 이용하여 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 메모리부의 논리 상태를 감지하는 신호 감지부를 포함한다.
플레이트 라인과 신호 발생부 사이에 접속된 제1 멀티 플렉서, 접속노드와 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서 및 워드라인에 접속된 제3 멀티플렉서를 포함하는 것이 바람직하다.
메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는 것이 바람직하다.
신호 감지부는,
접속노드의 신호를 증폭하는 신호 증폭기 및 신호 증폭기에서 증폭된 신호를 두 개의 기준신호와 비교하는 히스테리시스 비교기를 포함하는 것이 바람직하다.
본 발명에 따르면, 1/3 전압 선택 규칙에 따라 인가되는 전압보다 더 작은 크기의 전압을 이용하여 데이터 읽기 동작이 수행되므로 메모리 셀 간의 전기적 간섭현상을 감소시킬 수 있다. 이에 따라, 기존의 메모리 장치보다 데이터 읽기 동작 시 에러를 줄여줌으로써, 보다 안정적으로 데이터 읽기 동작을 수행 할 수 있다. 또한, 본 발명의 데이터 읽기 방식을 능동 매트릭스 구조에 적용할 경우 메모리 장치의 집적도를 향상시킬 수 있다.
본 발명의 실시예를 설명하기에 앞서, 본 발명의 기본적인 원리에 대해 간략하게 설명한다.
본 발명에 따른 메모리 장치는 강유전체 또는 일렉트렛 물질이 분자의 정렬 상태에 따라 유전율이 다르게 나타난다는 점과 이에 따라 시스템의 공진 주파수가 달라지는 원리를 이용하여, 입력신호에 대하여 출력되는 신호의 크기를 기준으로 저장된 데이터를 판독한다.
도 5는 강유전체 또는 일렉스렛 물질을 유전체로 하는 커패시터에서 양단의 전압에 따른 소신호 커패시턴스 이력곡선을 나타낸 도면이다.
커패시터의 양단에 인가되는 전압(V)에 따른 소신호 커패시턴스 값(C)은 도 5에 도시된 바와 같이, 소위 나비모양(butterfly shape)이라 불리는 그래프 모양으로 나타나며, 특정 값을 갖는 대신호(Vsr)에서 CF1과 CF0의 두 값으로 구별된다. 커패시터에 대신호(Vsr)가 인가될 경우, 소신호 커패시턴스 응답이 CF1 또는 CF0 인지에 따라서 커패시터의 논리 상태가 '0'인 상태인지 '1'의 상태인지를 알 수 있게 된다.
이하에는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 메모리 장치에 대해 상세히 설명한다.
[제1 실시예]
도 6 내지 도 9는 본 발명의 실시예에 따른 수동 매트릭스 메모리 장치를 나타낸 도면이다.
도 6 내지 도 9를 참조하면, 본 발명에 따른 수동 매트릭스 메모리 장치는 하나 이상의 평행한 제1 전극라인(310), 제1 전극라인(310)에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인(320), 제1 전극라인(310) 및 제2 전극라인(320) 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부(330), 제1 전극라인(310)에 접속되고, 메모리부(330)의 데이터 판독 시 제1 전극라인(310)으로 인가되는 입력신호를 발생시키는 신호 발생 부(100), 제2 전극라인(320)에 접속된 인덕턴스 소자(L) 및 제2 전극라인(320)과 인덕턴스 소자(L) 간의 접속노드(Vo1)에 접속되고, 히스테리시스 특성을 이용하여 접속노드(Vo1)의 신호의 크기를 두 개의 기준신호(Vtg0, Vtg1)의 크기와 비교하고, 비교결과에 따라 메모리부(330)의 논리 상태를 감지하는 신호 감지부(400)를 포함한다.
도6a는 본 발명에 따른 수동 매트릭스 메모리 장치의 구성을 개략적으로 나타낸 도면이다. 도 6b는 도6a의 (j,k)셀의 단면을 나타낸 도면이다. 도 6b에 도시된 바와 같이, 메모리 장치의 메모리 셀은 제1 전극라인(310)과 제2 전극라인(320) 사이에 강유전체 또는 일렉트렛 물질을 유전체로하는 커패시터 구조를 갖는다. 또한, 특정 메모리 셀을 선택하기 위해 신호 발생부(100)와 워드라인(310) 사이에 제1 멀티 플렉서(210), 비트라인(320)과 신호 감지부(400) 사이에 제2 멀티 플렉서(220)가 설치될 수 있다.
도7은 3행 4열의 총 12 비트를 나타낸 수동 매트릭스 장치를 예시적으로 도시한 도면이다.
이하에는 이해의 편의를 위해 제1 전극라인(310)을 워드라인, 제2 전극라인(320)을 비트라인으로 정의하여 설명한다.
신호 발생부(100)는 (2,2)셀의 데이터를 읽어야 할 경우, 도 7a에 도시된 바와 같이, 두 번째 워드라인(310)에 직류 전압(Vsr)과 교류의 소신호(Vi)를 인가한다. 이때, 신호 발생부(100)는 제1 멀티 플렉서(210)를 통하여 두 번째 워드라인(310)으로 입력신호를 인가한다. 대신호(Vsr)는 도 5에 도시된 바와 같이, 메모 리부(330)의 커패시턴스 값이 최대 값을 나타내는 전압을 의미한다. 나머지 메모리 셀에는 1/3 전압 선택 규칙에 따라 인가되는 대신호(Vsr)의 1/3 크기만큼의 전압이 인가된다.
도 7b는 도 7a의 소신호 모델을 나타낸 도면이다. 두 번째 비트라인(320)은 도 6a에 도시된 신호 감지부(400)와 연결되어 있다.
도 7c는 도 7b를 간략히 나타낸 도면이다. 즉, 대신호(Vsr)가 두 번째 워드라인(310)으로 입력되고, 두 번째 비트라인(320)으로 출력됨을 나타낸다.
도 8은 워드라인, 메모리부 및 비트라인을 지나가는 소신호의 경로를 전기적인 등가회로로 나타낸 도면이다.
도 8a를 참조하면, 워드라인(310)은 기생 저항 성분(R1)과 기생 커패시턴스 성분(CP1)에 의해 저역 통과 필터(Low Pass Filter, LPF)와 같이 모델링 될 수 있다. 메모리부(330)는 커패시턴스 성분(CF)에 의해 고역 통과 필터(High Pass Filter, HPF)와 같이 모델링 될 수 있다. 비트라인(320)은 기생 저항성분(R2)과 기생 커패시턴스 성분(C P2)에 의해 저역 통과 필터와 같이 모델링 될 수 있다.
이와 같이, 소신호(Vi)가 워드라인(310), 메모리부(330) 및 비트라인(320)을 통과하면서 모델링 된 모든 소자는 수동소자(Passive device)이므로 실제 비트라인(320)을 통해 신호 감지부(400)까지 도달되는 신호의 크기는 감소된다. 이에 따라, 본 발명의 메모리 장치에서는 소신호(Vi)가 감소되는 문제를 해결하기 위해 도 8b에 도시된 바와 같이, 비트라인(320)의 끝 부분에 접속된 인덕터 또는 인덕터와 회로적으로 동일한 기능을 하는 인덕턴스 소자(L)를 포함한다. 워드라인(310), 메모리부(330) 및 비트라인(320)의 커패시터와 비트라인(320)에 접속된 인턱턴스 소자(L)는 공진회로를 구성한다. 메모리 셀의 데이터 판독을 위해 소신호(Vi)가 인가될 경우, 메모리부(330)의 커패시턴스 값이 CF0 인지 CF1 인지에 따라 공진 주파수가 달라지게 되고, 공진 주파수의 차이에 따라 데이터를 판별할 수 있다. 즉, 공진회로의 특성상 미소 입력으로 큰 출력을 얻을 수 있기 때문에, 공진회로를 통과한 소신호(Vi)는 소신호(Vi)에 대한 메모리부(330)의 소신호 커패시턴스 응답이 CF0 또는 CF1인지에 따라서 그 크기가 달라지게 되며, 크기가 달라진 신호, 즉 접속노드 Vo1에서 감지되는 신호의 크기를 이용하여 데이터를 판별할 수 있게 된다. 그러나, 소신호(Vi)는 시간에 따라 값이 변하므로 데이터의 논리 상태를 판별하기 위해서는 접속노드 Vo1의 신호를 직류 전압으로 고정시킬 필요가 있다. 이를 위해 접속노드 Vo1과 접속된 신호 감지부(400)가 설치된다.
도 9a는 본 발명에 따른 신호 감지부를 나타낸 도면이다.
도 9a를 참조하면, 신호 감지부(400)는 신호 증폭기(410)와 히스테리시스 비교기(420)를 포함한다. 신호 증폭기(410)는 접속노드 Vo1에 감지되는 신호의 크기를 증폭한다. 증폭된 신호는 히스테리시스 비교기(420)의 입력이 된다. 히스테리시스 비교기(420)는 슈미트-트리거(Schmitt-trigger) 회로로 구성되며, 시간에 따라 그 값이 변하는 소신호 를 직류 전압으로 고정시키기 위해 두 개의 기준신호와 비교하여 안정된 상태의 출력신호를 출력한다.
도 9b는 히스테리시스 비교기의 동작방식에 대하여 나타낸 도면이다.
도 9a에 도시된 Vo는 히스테리시스 비교기(420)의 출력, Vi2는 히스테리시스 비교기(420)의 입력, VBIAS는 신호 증폭기(410)의 출력단의 바이어스 전압(VBIAS)을 의미한다. 도 9b에 도시된 Vtg0와 Vtg1은 히스테리시스 비교기(420)의 두 기준신호를 의미한다.
이하에는 히스테리시스 비교기(420)의 동작을 설명한다.
먼저, Vo의 상태가 '1'이고, Vi2의 크기가 Vtg0 이상이 아닐 경우, Vo는 '1'의 논리 상태를 유지한다. 반면, Vo의 논리 상태가 '0'이고, Vi2가Vtg1 이하가 입력되지 않을 경우, Vo의 논리 상태는 계속 '0'을 유지한다. Vo1의 논리 상태가 '1'인 상태에서, 소신호(Vi)가 공진회로(CP1, CF, CP2, L)를 통과하여 신호 증폭기(410)에 의해 증폭되고, 증폭된 신호의 진폭과 VBIAS의 합이 Vtg0을 초과할 경우, Vo에서의 논리 상태를 '0'으로 읽어 낼 수 있다. 그러나, 특정 읽기 동작 시간 동안 값이 변하지 않을 경우'1'로 읽어 낼 수 있다.
[제 2 실시예]
도 10은 공진주파수의 변환 원인을 나타낸 도면이다.
제1 실시예에서 설명한 바와 같이, 선택된 메모리 셀의 양단에는 대신호(Vsr)가 인가되고, 선택되지 않은 메모리 셀에는 1/3 Vsr이 인가된다. 여기서, 선택되지 않은 메모리 셀에는 CP0 또는 CP1의 커패시턴스 값을 갖게 된다. 여기서, 데이터 판독에 중요한 성분인 CF0와 CF1의 값에 비해서 CP0 와 CP1의 값이 상당히 클 경우, CF0와 CF1 간의 큰 차이에도 불구하고 메모리 장치의 용량이 증가함에 따라 누적되어 CF0와 CF1 에 따른 공진 주파수 차이를 이용한 데이터의 논리 상태를 판별하는 것이 어려울 수도 있다. 이를 위해 본 발명에 따른 제2 실시예에서는 스위치부가 추가된다.
이하에는 본 발명의 제2 실시예에 따른 수동 매트릭스 메모리 장치에 대해 설명한다.
도 11은 본 발명의 제2 실시예에 따른 수동 매트릭스 메모리 장치를 나타낸 도면이다.
도 11에 도시된 수동 매트릭스 메모리 장치는 제1 실시예의 메모리 장치와의 구성상 차이점이 있다. 먼저, 이해의 편의를 위해 제1 전극라인(310)을 워드라인으로, 제2 전극라인(320)을 비트라인으로 정의하여 설명한다.
도11을 참조하여 제1 실시예와 비교하면, 제2 실시예에 따른 메모리 장치는 메모리부(330)와 비트라인(320) 사이에 형성된 스위치부(340)를 더 포함한다. 도 11a 및도 11b에서는 스위치부(340)가 비트라인(320)과 메모리부(330) 사이에 형성된 것으로 도시되나, 도 11c에 도시된 바와 같이, 워드라인(310)과 메모리부(330) 사이에 형성되어도 스위치부(340)의 특성은 본질적으로 동일하다. 스위치부(340)는 필요에 따라 2층 이상의 다층 구조로 형성된 것일 수 있다.
도12는 스위치부의 전압-전류 특성 곡선을 나타낸 그래프이다.
스위치부(340)는 다음과 같은 특징을 갖는다. 첫 번째로, 도 12에 도시된 바와 같이, 스위치부(340)에 인가되는 전압이 소정의 범위 내에서 일방향으로만 전류가 흐르고, 역방향으로는 전류가 흐르지 않는 방향성을 갖는다. 두 번째로, 일방향으로 전류가 흐르도록 하는 극성의 전압을 순방향 전압이라고 정의하면, 순방향 전압에 의해 스위치부(340)로 인가되는 전압이 순방향 문턱전압(Vth_ON) 이상에서 전류 전도도가 급격히 증가되는 특성을 갖는다. 따라서 스위치부(340)는 순방향으로 인가되는 전압이 순방향 문턱전압(Vth_ON) 이하에서 커패시터와 같이 동작하고, 순방향 문턱전압(Vth_ON) 이상에서 전류 전도도가 증가되어 저항과 같이 동작하게 된다. 스위치부(340)는 순방향 문턱전압(Vth_ON) 이상에서 저항과 같이 동작하기 때문에 온(On) 상태가 되어 워드라인(310)과 비트라인(320)을 통해 인가되는 전압이 메모리부(330)에 인가될 수 있도록 한다. 한편, 스위치부(340)는 순방향 전압에 대해 역방향으로 인가되는 전압의 범위 내에서 전류가 거의 흐르지 않는 커패시터와 같이 동작한다. 온 상태의 스위치부(340)를 다시 오프 시키기 위해서는 역방향 문턱전압(Vth_Off)보다 큰 전압이 인가되어야 한다. 역방향 문턱전압(Vth_Off)보다 작은 크기의 전압이 스위치부(340)에 인가되는 경우에는 어떠한 순방향 전압이 인가되더라도 스위치부(340)는 온 상태를 그대로 유지하게 된다. 마지막으로, 스위치부(340)의 온 상태와 오프 상태의 변환 시간은 메모리부(330)에 포함된 강유전체 또는 일렉트렛 물질의 분극 반전시간 보다 짧은 특성을 갖는다.
도 13은 메모리 셀의 비트라인과 워드라인에 인가되는 전압에 따른 동작 방식을 나타낸 등가회로이다.
메모리 셀의 읽기 구동방식을 설명하기에 앞서, 도 13에 도시된 도면부호에 대하여 설명한다. 도 13을 참조하면, Vsr은 대신호, VR은 스위치부(340)에 인가되는 전압, VF는 메모리부(330)에 인가되는 전압, Vc는 메모리부(330)의 보자력 전압, VP는 Vsr에 대한 역방향 전압, CR은 스위치부(340)가 커패시터로 동작할 경우에 스위치부(340)의 커패시턴스, CF는 메모리부(330)의 커패시턴스, Vth_ON은 스위치부(340)의 순방향 문턱전압, Vth_OFF는 스위치부(340)의 역방향 문턱전압, tON은 스위치부(340)가 온 되는 시간과 메모리부(330)의 분극 반전 시간의 합, 그리고 tOFF는 스위치부(340)가 오프 되는 시간을 나타낸다.
먼저, 신호 발생부(100)는 제1 멀티 플렉서(210)를 통해 메모리 셀을 선택하고, 선택된 메모리 셀의 워드라인(310)에 1/3 전압 분배 규칙에 따른 직류 전원(Vsr)과 소신호(Vi)를 인가한다. 도 13b에 도시된 바와 같이, 스위치부(340)는 VR이 Vth_ON보다 작은 전압 범위 내에서 커패시터(CR)와 같이 동작하므로Vsr은 VR과 VF로 분배된다. 이후, VR이 증가하면서 Vth_ON와 같아지는 순간부터는 스위치부(340)가 온 상태가 되어 저항(R)과 같이 동작한다. 이때, VF는 Vsr과 같아지게 된다. 한편, 선택되지 않은 메모리 셀에는 1/3 Vsr이 인가되고, 인가된 1/3 Vsr은 Vth_ON 이하가 되어 메모리부(330)와 스위치부(340)에 분배되어 인가되기 때문에, 메모리부(330)에는 1/3 Vsr보다 작은 전압이 인가된다. 이에 따라, 워드라인(310)과 비트라인(320)의 기생 커패시턴스(CP0, CP1)들의 차이는 줄어들게 되고, 결국, 기생 커패시턴스의 변화폭이 감소하게 된다. 즉, 메모리 부에는 도 10에 도시된 바와 같이 1/3 Vsr 보다 더 작은 V*의 전압이 인가되게 되고, 그 결과 CP1과 CP0의 차이는 줄어들어 CP1*과 CP0* 의 차이로 나타나게 된다. 따라서, 기생 커페시턴스가 특정 메모리 셀 하나의 커페시턴스 보다 크더라도 충분히 데이터를 판별할 수 있게 된다.
[제3 실시예]
도 14는 본 발명의 제3 실시예에 따른 능동 매트릭스 메모리 장치의 개략적인 구성을 나타낸 도면이다.
도 14에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 메모리 장치는 신호 발생부(100), 제1 멀티 플렉서(MUXPL), 저장 부분(Memory part)(CL1~CLM), 제2 멀티 플렉서(MUXBL), 제3 멀티 플렉서(MUXWL) 및 신호 감지부(400)로 구성된다.
도 15 및 도 16은 본 발명의 제3 실시예에 따라 M번째 비트라인에 해당하는 메모리 장치의 구성을 나타낸 도면이다.
도 15및 도16을 참조하면, 본 발명에 따른 능동 매트릭스 메모리 장치는 게이트(GN)가 워드라인(WLN)과 접속되고, 소오스(SN)가 비트라인(BLM)과 접속된 복수의 MOS 트랜지스터(TRN), 복수의MOS 트랜지스터(TRN)의 드레인(DN)과 플레이트 라인(PLN) 사이에 접속되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부(CFN), 메모리부(CFN)의 데이터 판독 시 플레이트 라인(PLN)으로 인가되는 소신호 를 발생시키는 신호 발생부(100), 비트라인(BLM)에 접속된 인덕턴스 소자(L) 및 비트라인(BLM)과 인덕턴스 소자(L) 간의 접속노드(Vo1)에 접속되고, 히스테리시스 특성을 이용하여 접속노드(Vo1)의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 메모리부의 논리 상태를 감지하는 신호 감지부(400)를 포함한다. 또한, 플레이트 라인(PLN)과 신호 발생부(100) 사이에 접속된 제1 멀티 플렉서(MUXPL) 및 접속노드(Vo1)와 신호 감지부(400)의 입력단 사이에 접속된 제2 멀티 플렉서(MUXBL) 및 워드라인(WLN)에 접속된 제3 멀티 플렉서(MUXWL)를 포함한다. 메모리부(CFN)는 강유전체 또는 일렉트렛 물질을 포함한다.
본 발명의 제3 실시예에 따른 능동 매트릭스 메모리 장치의 신호 발생부(100) 및 신호 감지부(400)의 구성은 전술한 제1 및 제2 실시예에 따른 메모리 장치의 신호 발생부(100) 및 신호 감지부(400)의 구성과 동일하므로 제3 실시예에 따른 능동 매트릭스 메모리 장치의 신호 발생부(100) 및 신호 감지부(400)의 구성에 대한 설명은 제1 및 제2 실시예에 따른 메모리 장치의 신호 발생부(100) 및 신호 감지부(400)에 대한 설명으로 대체한다.
이하에는 본 발명의 제3 실시예에 따른 능동 매트릭스 메모리 장치의 읽기 구동 방식에 대해 설명한다.
먼저, 메모리 장치에 저장된 N x M개의 데이터 가운데 (1,1)셀의 데이터를 읽는 경우, 제2 멀티 플렉서(MUXBL)는 첫 번째 비트라인(BL1)과 신호 감지부(400)를 전기적으로 연결한다. 이때, 첫 번째 비트라인(BL1)에는 도 9a에서와 같이 VBIAS 전압이 인가된다. 이후, 제3 멀티 플렉서(MUXWL)를 통해 첫 번째 워드라인(WL1)으로 전압이 인가되고, 이에 따라 TR1이 턴온되어 TR1의 소오스(S1)과 드레인(D1)이 전기적으로 연결된다. 신호 발생부(100)는 교류와 직류 성분을 갖는 입력신호를 제1 멀티 플렉서(MUXPL)를 통해 첫 번째 플레이트 라인(PL1)으로 인가한다. 첫 번째 플레이트 라인(PL1)으로 인가된 입력신호는 제1 멀티 플렉서(MUXPL), CL1, 첫 번째 비트라인(BL1), 제2 멀티 플렉서(MUXBL) 및 신호 감지부(400)로 이루어진 경로를 통해 이동한다. 소신호 이동 경로는 도 16에 도시된 바와 같이 소신호 등가회로로 나타낼 수 있다. 비트라인(BLM)은 유전체를 둘러싸는 신호라인이므로 기생 커패시턴스(CBM)의 효과가 나타난다. 제3 실시예의 메모리 장치에서도 이러한 기생 커패시턴스(CBM)의 효과에 의한 영향을 줄이기 위해 제1 및 제2 실시예를 통해 전술한 바와 같이, 비트라인(BLM)과 접속된 인덕터 또는 인덕터와 회로적으로 동일한 기능을 하는 인덕턴스 소자(L)를 포함한다. 신호 감지부(400)는 접속노드 Vo1을 통해 공진 주파수 성분을 검출하고, 검출된 공진 주파수를 이용하여 데이터를 판별하며, 이러한 데이터 판별 방식은 제1 및 제2 실시예를 통해 전술한 방식과 본질적으로 동일하다. 접속노드 Vo1에서 검출되는 공진 주파수 성분은 하기의 수식과 같이 나타낼 수 있다.
Figure 112008065699861-pat00001
본 발명의 능동 매트릭스 메모리 구조는 특정 메모리 셀 이외의 메모리 셀들과는 전기적으로 분리되어 있으므로 공진 주파수가 항상 수학식 1과 같이 표현될 수 있으며, 수동 매트릭스 메모리 구조에서와 같이 공진 주파수의 변화가 없다. 따라서, 하나의 비트라인에 많은 메모리 셀이 연결될 수 있다.
본 발명에 따르면 1/3 전압 선택 규칙에 따라 인가되는 전압보다 더 작은 크기의 전압을 이용하여 데이터 읽기 동작이 수행되므로 메모리 셀 간의 전기적 간섭현상을 감소시킬 수 있다. 이에 따라, 기존의 메모리 장치보다 데이터 읽기 동작 시 에러를 줄여줌으로써, 보다 안정적으로 데이터 읽기 동작을 수행 할 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 강유전체 또는 일렉트렛 물질을 유전체로 하는 커패시터에서 양단의 전압변화에 따른 분극 이력곡선을 나타낸 도면.
도 2는 기존의 수동 매트릭스 메모리 장치를 나타낸 도면.
도 3은 도 2의(j,k)셀의 단면을 나타낸 도면.
도 4는 전압 3등분 법칙에서 특정 메모리 셀을 선택하는 전압 인가방식을 나타낸 도면.
도 5는 강유전체 또는 일렉스렛 물질을 유전체로 하는 커패시터에서 양단의 전압에 따른 커패시턴스 이력곡선을 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 메모리 장치를 나타낸 도면.
도 7은 본 발명에 따른 수동 매트릭스 메모리 장치의 전압 인가 방식을 나타낸 도면.
도 8a는 도 7의 소신호 등가회로를 나타낸 도면.
도 8b는 도 8a에서 인덕턴스 소자를 추가한 도면.
도 9는 본 발명에 따른 신호 감지부를 나타낸 도면.
도 10은 간섭전압에 따른 기생 커패시턴스 성분이 나타나는 원리를 나타낸 도면.
도 11은 본 발명의 제2 실시예에 따른 메모리 장치를 나타낸 도면.
도 12는 도 11의 메모리 장치에서 스위치부의 특성을 나타낸 도면.
도 13은 본 발명의 제2 실시예에 따른 메모리 장치의 구동방식을 나타낸 도 면.
도14 및 도 15는 본 발명의 제3 실시예에 따른 메모리 장치를 나타낸 도면.
도 16은 본 발명의 제3 실시예에 따른 메모리 장치의 소신호 등가회로를 나타낸 도면.
******** 도면의 주요부분에 대한 부호의 설명 ********
100: 신호 발생부
210: 제1 멀티 플렉서
220: 제2 멀티 플렉서
310: 제1 전극라인
320: 제2 전극라인
330: 메모리부
340: 스위치부
400: 신호 감지부

Claims (12)

  1. 하나 이상의 평행한 제1 전극라인;
    상기 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인;
    상기 제1 전극라인 및 상기 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부;
    상기 제1 전극라인에 접속되고, 상기 메모리부의 데이터 판독 시 상기 제1 전극라인으로 인가되는 입력신호를 발생시키는 신호 발생부;
    상기 제2 전극라인에 접속된 인덕턴스 소자; 및
    상기 제2 전극라인과 상기 인덕턴스 소자 간의 접속노드에 접속되고, 히스테리시스 특성을 이용하여 상기 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 상기 메모리부의 논리 상태를 감지하는 신호 감지부를 포함하는 수동 매트릭스 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 전극라인과 상기 신호 발생부 사이에 접속된 제1 멀티 플렉서; 및
    상기 접속노드와 상기 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서를 더 포함하는, 수동 매트릭스 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는, 수동 매트릭스 메모리 장치.
  4. 제1항에 있어서,
    상기 신호 감지부는,
    상기 접속노드의 신호를 증폭하는 신호 증폭기; 및
    상기 신호 증폭기에서 증폭된 신호를 상기 두 개의 기준신호와 비교하는 히스테리시스 비교기를 포함하는, 수동 매트릭스 메모리 장치.
  5. 하나 이상의 평행한 제1 전극라인;
    상기 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인;
    상기 제1 전극라인 및 상기 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부;
    상기 메모리부와 상기 제1 전극라인 사이에 형성되어, 인가되는 전압이 소정의 범위 내에서는 일방향으로만 전류가 흐르는 방향성을 갖되, 상기 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부;
    상기 제1 전극라인에 접속되고, 상기 메모리부의 데이터 판독 시 상기 제1 전극라인으로 인가되는 입력신호를 발생시키는 신호 발생부;
    상기 제2 전극라인에 접속된 인덕턴스 소자; 및
    상기 제2 전극라인과 상기 인덕턴스 소자 간의 접속노드에 접속되고, 히스테리시스 특성을 이용하여 상기 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 상기 메모리부의 논리 상태를 감지하는 신호 감지부를 포함하는 수동 매트릭스 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 전극라인과 상기 신호 발생부 사이에 접속된 제1 멀티 플렉서; 및
    상기 접속노드와 상기 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서를 더 포함하는, 수동 매트릭스 메모리 장치.
  7. 제5항에 있어서,
    상기 메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는, 수동 매트릭스 메모리 장치.
  8. 제5항에 있어서,
    상기 신호 감지부는,
    상기 접속노드의 신호를 증폭하는 신호 증폭기; 및
    상기 신호 증폭기에서 증폭된 신호를 상기 두 개의 기준신호와 비교하는 히 스테리시스 비교기를 포함하는, 수동 매트릭스 메모리 장치.
  9. 게이트가 워드라인과 접속되고, 소오스가 비트라인과 접속된 복수의 MOS 트랜지스터;
    상기 복수의MOS 트랜지스터의 드레인과 플레이트 라인 사이에 접속되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부;
    상기 메모리부의 데이터 판독 시 상기 플레이트 라인으로 인가되는 입력신호를 발생시키는 신호 발생부 ;
    상기 비트라인에 접속된 인덕턴스 소자; 및
    상기 비트라인과 상기 인덕턴스 소자 간의 접속노드에 접속되고, 히스테리시스 특성을 이용하여 상기 접속노드의 신호의 크기를 두 개의 기준신호의 크기와 비교하고, 비교결과에 따라 상기 메모리부의 논리 상태를 감지하는 신호 감지부를 포함하는 능동 매트릭스 메모리 장치.
  10. 제9항에 있어서,
    상기 플레이트 라인과 상기 신호 발생부 사이에 접속된 제1 멀티 플렉서;
    상기 접속노드와 상기 신호 감지부의 입력단 사이에 접속된 제2 멀티 플렉서; 및
    상기 워드라인에 접속된 제3 멀티 플렉서를 포함하는 능동 매트릭스 메모리 장치.
  11. 제9항에 있어서,
    상기 메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는, 능동 매트릭스 메모리 장치.
  12. 제9항에 있어서,
    상기 신호 감지부는,
    상기 접속노드의 신호를 증폭하는 신호 증폭기; 및
    상기 신호 증폭기에서 증폭된 신호를 상기 두 개의 기준신호와 비교하는 히스테리시스 비교기를 포함하는, 능동 매트릭스 메모리 장치.
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