KR100823007B1 - 넌-스위칭 사전 및 사후-방해 보상 펄스들 - Google Patents

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Abstract

수동 매트릭스-어드레싱가능한 강유전체 또는 일렉트릿 메모리 소자를 동작시키는 방법에서 상기 메모리 소자는 특히 강유전체 또는 일렉트릿 폴리머 박막과 같이 히스테리시스를 나타내는 강유전체 또는 일렉트릿 박막 분극 메모리 물질의 형태인 메모리 셀들, 상기 소자에서 워드 라인 전극들을 형성하는 제 1 세트의 평행 전극들, 및 상기 소자에서 비트 라인들을 형성하는 제 2 세트의 평행 전극들을 포함하며, 상기 워드 라인들은 상기 워드 라인들과 비트 라인들이 상기 메모리 셀들에 직접 접촉되도록 상기 비트 라인들에 직교로 배향되며, 워드 라인과 비트 라인 사이의 메모리 물질의 보자력 전압 보다 더 큰 스위칭 전압을 인가함으로써 2개의 분극 상태들 중 하나로 설정되거나 이들 사이에서 스위칭될 수 있으며, 적어도 하나의 방해 생성 동작 사이클을 갖는 전압 펄스 프로토콜이 선택되는 어드레싱된 셀들을 결정된 분극 상태로 스위칭하기 위해 제공된다. 상기 전압 펄스 프로토콜은 전압들이 기록 또는 판독 동작을 위해 인가되는 경우 동작 사이클에서 방해 전압들이 생성될 때, 어드레싱되지 않는 메모리 셀들에서 방해 전압들의 영향을 최소화하기 위해 상기 방해 생성 동작 사이클 이전 및 이후에 각각 사전-방해 사이클 및/또는 사후-방해 사이클을 추가적으로 포함한다.

Description

넌-스위칭 사전 및 사후-방해 보상 펄스들{NON-SWITCHING PRE- AND POST-DISTURB COMPENSATIONAL PULSES}
본 발명은 청구항 제1항의 전제부에 따른 수동 매트릭스 어드레싱을 이용하여 강유전체 또는 일렉트릿 메모리를 동작시키기 위한 방법에 관한 것이다.
상기 언급된 바와 같은 수동 매트릭스 어드레싱 메모리는 종래기술에 공지되어 있다. 도 1에 도시된 것처럼, 상기 매트릭스의 에지로부터 적절한 전극들의 선택적 여기에 의해 전기적으로 개별 액세스될 수 있는 교차점들의 매트릭스를 형성하기 위해, 일반적으로 직교 방식으로 평행 전극들의 두 세트들을 서로 교차하게 함으로써 통상적으로 구현된다. 이하에서, 도 1의 수평 및 수직 전극들은 "워드 라인들" 및 "비트 라인들"로서 각각 지칭될 것이다. 강유전체 또는 일렉트릿 물질의 층은 전극 세트들 사이 또는 전극 세트들에 제공되어, 메모리 셀들로서 기능하는 커패시터형 구조물들이 상기 전극들의 교차점들 또는 상기 전극들 사이의 물질에 형성된다. 메모리 물질들로서 강유전체들 또는 일렉트릿들의 사용은 메모리 소자에 인가되는 전압들 또는 전류들의 부재시에 분극 상태로 나타나는 논리 상태를 유지하는 능력으로 인해, 메모리 소자들에 비휘발성을 제공한다. 2개의 전극들 사이의 전위차들이 인가되는 경우, 셀의 강유전체 또는 일렉트릿 물질은 일반적으로 히스테리시스 곡선 또는 그 일부분을 따르는 분극 응답을 생성하는 전기장을 받는다. 관련 히스테리시스 곡선은 도 2에 도시되며, 여기서 편의상 전기장을 대신하여 해당 전압을 나타낸다. 예를 들어 메모리 셀에 대해 스위치 전압(VS)을 인가하여, 일 방향의 보자력 필드(EC) 또는 해당 보자력 전압(VC)을 초과함으로써, 메모리 셀은 스위칭되고 목표된 논리 상태로 남겨질 수 있다. 수동 어드레싱은 능동 어드레싱에 비해 제조의 간편성과 고밀도의 메모리 셀들을 유도하고, 트랜지스터들과 같은 능동 엘리먼트들은 적절할 때 매트릭스의 나머지 부분으로부터 메모리 셀을 연결해제시키는데 사용된다. 수동 매트릭스에서 관련 타입의 메모리 셀을 판독하는 통상적인 방식은 파괴성이고, 통상적으로 비트 라인에 접속된 감지 증폭기를 이용함으로써 비트 라인상에서 방출 전하들을 감지하면서 분극 상태를 스위칭하기에 충분한 미리 결정된 전압을 비트 라인당 하나의 셀에 인가하는 것을 포함한다. 재기록(write-back)은 파괴성 판독 이후에 논리 상태를 유지하는데 요구된다.
수동 매트릭스-어드레싱가능한 소자의 메모리 셀에 인가되는 자극(stimulus)의 양과 형태는 전압들이 매트릭스의 워드 라인들 및 비트 라인들상에서 어떻게 관리되는지에 의존한다. 워드 라인들과 비트 라인들상에서 전압들 또는 전위들의 시간-좌표 제어는 종종 "타이밍도" 또는 "전압 펄스 프로토콜" 또는 간단히 "펄스 프로토콜"로서 지칭되며, 이는 임의의 수동 매트릭스 어드레싱가능한 소자의 효율적인 사용을 위해 중요하다. 펄스 프로토콜은 어드레싱되는 셀들만이 스위칭 전압들을 수신할 수 있도록 특정 동작 사이클들 동안 인가되는 전극 전압들을 규정한다. 많은 펄스 프로토콜들이 종래기술에서 제안되었고, 특히 그 일부는 본 출원인의 노르웨이 등록 특허번호 제312699호 및 제314524호에 개시되어 있다.
수동 매트릭스 어드레싱에서, 임의 비트 라인 전극은 모든 워드 라인들에 공통이고 임의 워드 라인 전극은 모든 비트 라인들에 공통이다. 이것은 전압 펄스들이 그 분극 상태를 변경하기 위해 어드레싱되는 셀들에 인가될 때, 어드레싱되지 않는 셀들이 영향을 받을 수 있다는 것을 암시한다. 통상적으로 어드레싱되지 않는 셀들상에서 수동 매트릭스에 발생하는 원치않는 전압 펄스들은 "방해 전압들(disturb voltages)", "방해 전압 펄스들" 또는 간단히 "방해 펄스들"로서 일반적으로 지칭된다. 종종 "방해"로 지칭되는 현상은 일반적으로 수동 매트릭스 어드레싱에 대해 알려져 있고 많은 부정적인 측면의 효과들을 발생시킨다. 관련 타입의 수동 매트릭스의 선택된 셀들이 전극 전위들의 여기에 의해 스위칭 전압(VS)을 받을 때, 통상적으로 선택되지 않은 셀들상에 부분(fractional) 전압들이 동시에 형성될 것이다. 대부분의 상황들에서, 셀에 의해 인식되는 방해 전압에 기여하는 대부분이 이러한 부분 전압들일 것이다. 이하에서, "방해 전압"은 종종 "부분 전압"의 동의어로서 사용될 것이다. 이상적인 상황에서, 어드레싱되지 않는 셀들은 다른 셀들이 어드레싱되어 스위칭 전압을 수신하도록 선택될 때 영향을 받지 않을 것이다. 그러나, 수동 매트릭스들의 특성으로 인해 방해/부분 전압들을 방지하기가 어렵기 때문에, 수동 매트릭스 어드레싱에서 하나의 중요한 특징은 예를 들어 가능한 최저 레벨들에서 방해 전압들을 유지함으로써, 방해 전압들로 인한 부정적인 영향 들을 감소시키는 것이다. 노르웨이 특허번호 제314524호는 워드 라인을 따라 모든 셀들의 동시적인 판독 동안 어드레싱되지 않은 셀들상에서 방해 전압들을 초래하지 않는 펄스 프로토콜을 개시한다.
방해 전압들의 한가지 부정적인 효과는 어드레싱되지 않은 셀들의 부분적인 스위칭이다. 부분적인 스위칭은 메모리 셀이 보자력 필드 이하로 채워진 전기를 받을 때 잔류 분극의 손실과 관련된다. 방해 전압은 예를 들어, 방해 펄스의 극성에 의해 주어진 방향으로 메모리 셀을 부분적으로 스위칭할 수 있으므로, 셀의 네트 분극을 감소시킨다. 따라서, 보자력 필드에 해당하는 보자력 전압 이하의 전압 펄스들의 연속적인 인가는 확실한 판독이 이루어질 수 없을 때까지 메모리 셀의 분극 설정을 감소시킬 수 있다.
"임프린트(imprint)"의 현상과 연계하여 단일 방해 펄스는 특정 환경들하에서 메모리 셀의 분극 상태의 우발적인 스위칭을 초래할 수도 있다. 임프린트는 시간 주기 동안 특정 분극 상태로 남아 있는 메모리 셀들에서 발생할 수 있다. 이것은 스위칭 특성들의 변화로서 자체적으로 나타나므로, 히스테리시스 곡선은 물질이 임프린팅 주기 동안 위치하는 방향에 대향하는 분극 방향으로 스위칭될 때 감지되는 보자력 필드를 증가시키기 위해 시프트된다. 즉, 분극은 일부 시간 동안 중지되도록 허용된 방향으로 유지되는 경향이 있다. VC 펄스 크기 또는 그 이상이 임프린팅된 셀을 스위칭하도록 인가되면, 상기 셀은 시간 주기 동안 이전의 임프린트 방향의 작은 전압들, 예를 들어 방해 전압에 민감할 수 있다. 따라서, 임프린팅된 셀이 새로운 방향에서 적응(settle)할 시간을 먼저 갖지 않는다면, 방해 펄스가 임프린트 방향에서 셀을 우발적으로 다시 스위칭할 수 있다.
방해 펄스가 메모리 셀을 우발적으로 스위칭할 수 있을 뿐만 아니라, 방해 전압들은 예를 들어 어드레싱된 셀을 판독할 때 감지되는 전하들을 마스킹할 수 있는 소위 "누설(sneak)" 전류들을 초래할 수 있다. 방해의 문제, 특히 누설의 경우에 대한 문제는 어드레싱된 셀 단위로 많은 방해된 메모리 셀들을 갖는 대형 수동 매트릭스 구조물들에서 더욱 악화된다. 밀접한 다른 관련 문제는 완화(relaxiation) 전류들, 즉 전압 펄스의 인가 후에 매트릭스에 남아서 셀에 전압이 인가될 때의 직접적인 전하 방출과 비교하여 상대적으로 느리게 감소하는 전류들이다. 완화 전류들은 오래 남아서 연속적인 동작들을 간섭할 수 있으므로, 오래 남아 있는(lingering) 누설/완화 전류들의 간섭을 감소시키기 위해 동작들 사이에 정규 대기-주기들을 설정하는 것이 종종 요구되며, 이는 반대로 데이터율을 감소시킨다.
미국특허번호 제3,002,182호(John R. Anderson)에서, "저장" 동작(기록 동작에 해당함)에 후속하여 "칼럼 전극들"(비트 라인들에 해당함)에 부가되는 소위 부가적인 "양방향", "방해 보상" 펄스들을 선택적으로 가질 수 있는 펄스 프로토콜이 개시되며, 본 발명에서 어드레싱되지 않는 셀들로 규정된 것에 상응하는 곳에서 "방해 펄스들의 영향이 사실상 제거되는 것"을 청구한다. Anderson에 의해 해결되는 문제는 부분 스위칭으로 인한 잔류 분극의 손실로 이해되는 "방해 펄스들의 효과"이다. 그러나, 순수히 경험적 사실에 크게 의존하는 정도로만 나타나는 "방해 보상 펄스들"에서 관련 설명이 기재되어 있지 않다. 상기 "방해 보상 펄스들"은 Anderson의 출원에 개시된 특정 펄스 프로토콜만을 위한 것으로 목적된 것으로 보인다. 더욱이, "양방향" 펄스들의 특성에 대한 설명이 제공되지 않고, 누설/완화 전류들의 감소 또는 보상에 대해 언급되어 있지 않으며, 방해 펄스들과 연계된 임프린트 효과들에 대해 관심을 갖지 않는다.
종래기술의 펄스 프로토콜들은 방해 전압들을 감소시키는데에 주로 초점이 맞추어져 있다. 누설/완화 전류들의 영향들을 감소시키는 것에 관심을 갖지 않았다. 일부 솔루션들은 부분 스위칭으로 인한 잔류 분극 손실을 갖는 문제들을 개선하기 위해 특정 펄스 프로토콜에 대해 예시되었으나, 임프린트로 인한 우발적인 스위칭의 위험에 주의를 기울이지 않고 데이터율을 증가시키는 기회들을 추구하지 않는다. 따라서, 본 발명의 주요 목적은 전압 제어의 새로운 효율적인 방법들을 제공함으로써, 판독 값들에서 누설/완화 전류들의 영향을 감소시키고 더 높은 데이터율들을 허용하는 동시에 부분적인 스위칭과 임프린트로 인한 우발적인 스위칭의 영향들을 감소시키는 것이다.
상기한 목적 및 추가적인 장점들과 특징들은 독립 청구항 제1항의 특징부에 개시된 바와 같이 본 발명에 따른 방법으로 달성된다.
본 발명은 첨부된 도면들을 참조로 보다 잘 이해될 것이다.
도 1은 전극의 교차부들 사이 및 교차부들에 위치된 메모리 물질을 갖는 수동 매트릭스 메모리의 일 예를 도시한다.
도 2는 예를 들어 강유전체와 같은 분극성 물질에 대한 히스테리시스 곡선의 원리를 도시한다.
도 3은 수동 매트릭스의 어드레싱된 셀들을 대향하는 분극 상태들로 동시에 스위칭하는 문제에 대한 현존하는 해결책에 대한 전극 전위 레벨들을 도시한다.
도 4는 선택된 어드레싱된 셀들에 스위칭 전압의 인가 동안 수동 매트릭스의 전극 전위들간의 관계들을 도시한다.
도 5a는 워드 라인들, 비트 라인들 및 이들의 교차부들에서의 메모리 셀들의 위치 및 약어들을 포함하는 어드레싱 동작 동안 수동 매트릭스의 폐루프를 도시한다.
도 5b는 방해 생성 동작 사이클 동안 수동 매트릭스의 폐루프에 대한 전극 전위들에 관련된 셀 전압들을 도시한다.
도 6은 넌-스위칭 사전 및/또는 사후 방해 사이클 동안 전극 전위 레벨들을 도시한다.
도 7은 사전 및/또는 사후 방해 사이클 동안 수동 매트릭스의 폐루프에 대한 전극 전위들에 관련된 셀 전압들을 도시한다.
도 8은 단일 펄스 사전-방해 사이클을 갖는 펄스 프로토콜에 대한 결과 셀 전압들과 전극 전위 레벨들을 도시한다.
도 9은 어드레싱된 워드 라인들 및 어드레싱되지 않은 워드 라인들상의 동일한 전위를 이용하여 넌-스위칭 사전- 및/또는 사후-방해 사이클 동안 전극 전위 레 벨들을 도시한다.
도 10은 단일 펄스 사전-방해 사이클 및 단일 펄스 사후-방해 사이클을 갖는 펄스 프로토콜에 대한 결과적인 셀 전압들과 전극 전위 레벨들을 도시한다.
도 11은 단일 펄스 사전-방해 사이클 및 시간 분리를 갖는 단일 펄스 사후-방해 사이클을 갖는 펄스 프로토콜에 대한 결과적인 셀 전압들과 전극 전위 레벨들을 도시한다.
도 12는 교번하는 감소 펄스들을 가진 2개의 펄스 사후-방해 사이클과 단일 펄스 사전-방해 사이클을 갖는 펄스 프로토콜에 대한 결과적인 셀 전압들과 전극 전위 레벨들을 도시한다.
도 13은 단일 극성 단부-펄스를 가진 단일 펄스 사후-방해 사이클과 단일 펄스 사전-방해 사이클을 갖는 펄스 프로토콜에 대한 결과적인 셀 전압들과 전극 전위 레벨들을 도시한다.
본 발명은 포괄적인 세트의 수동 매트릭스 펄스 프로토콜들의 활용가능성을 청구한다. 따라서 본 발명의 관심사인 펄스 프로토콜들은 바람직한 실시예들의 보다 상세한 설명들 이전에 포괄적인 방식으로 먼저 기술될 것이다.
우선 몇가지 정의들과 설명들이 본 명세서에 사용되는 명칭들과 정의들에 주어질 것이다.
도 2의 히스테리시스 곡선에 도시된 바와 같이, 보자력 필드(E C ), 및 해당 보자력 전압(V C )은 상수일 필요는 없다. 히스테리시스 곡선은 예를 들어, 시간 의존성을 나타내지 않으며, 관련 물질들의 대부분은 전압 노출 및 온도의 주기에 의존하는 상이한 히스테리시스 상태를 나타내고, 즉 상기 곡선은 전압 레벨에만 의존하는 것이 아니다. 따라서, 본 출원의 관점에서, 보자력 전압(VC)은 메모리 물질에 대해 미리 결정된 주기의 시간 동안 인가 후에 쌍극자들의 절반이 인가된 전압 극성에 의해 주어진 방향으로의 분극을 초래하는 전압 레벨로서 나타나야 한다.
스위칭 전압(V S )은 미리 결정된 주기의 시간 동안 인가 후에 다수의 쌍극자들이 인가되는 전압이 더 이상 없는 이후에도 인가된 전압 극성으로 주어진 방향으로 분극되게 유지되는 것을 초래하는 전압 레벨로서 상응하게 나타나야 한다. 스위칭 전압(VS)은 항상 VC 보다 크거나 같을 것이다. 동일한 VC 및 VS는 전형적으로 이론적인 상황인 사각형 형상의 히스테리시스 곡선에 해당한다.
어드레싱 동작은 어드레싱된 셀들, 즉 예를 들어 판독 또는 기록에 의해 미리 결정된 방식으로 분극 상태를 나타내거나 변화 또는 변경시키기 위한 특정한 의도의 셀의 동작 또는 셀들의 그룹의 동작이다. 전압 펄스 프로토콜(또는 타이밍도)은 전형적으로 시간의 함수로서 비트 라인들과 워드 라인들에 인가되는 전압들에 의한 어드레싱 동작을 규정한다.
동작 사이클은 전압 펄스 프로토콜의 일부이며, 예를 들어 전극 전압들이 해당 어드레싱 동작에 대해 적절한 셀 전압들을 형성하는 특정한 미리 규정된 세트의 워드 라인 전위들 및 비트 라인 전위들과 일치하는 동안의 판독 사이클 또는 기록 사이클이다.
어드레싱된 셀들(Ax 및 Ay)은 예를 들어 판독 및 기록과 같은 어드레싱 동작을 위해 타겟된 셀들이다. 전형적으로 어드레싱된 셀들은 소위 전체 행/워드 어드레싱에서 어드레싱된 워드 라인(AWL)을 따르는 모든 셀들을 포함한다. 선택되는 어드레싱된 셀들(Ax)은 어드레싱된 셀들, 즉 Y에서 X까지 분극 상태를 스위칭하기 위한 스위칭 전압 펄스를 의도적으로 수신하는 어드레싱된 셀들의 서브-세트이다. 선택되지 않은 어드레싱된 셀들(Ay)은 어드레싱된 셀들, 즉 예를 들어 분극 상태(Y)를 유지하기 위함과 같이 분극 상태를 스위칭하지 않기 위해 전압 펄스를 의도적으로 수신하는 어드레싱된 셀들의 다른 서브-세트이다.
어드레싱되지 않는 셀들(Dx 및 Dy)은 수동 매트릭스의 어드레싱된 셀들을 제외한 모든 다른 셀들이다.
어드레싱된 워드 라인들(AWL)은 어드레싱된 셀들과 교차하는 워드 라인들이다. 소위 전체 행/워드 어드레싱에서 어드레싱 동작과 동시에 어드레싱된 워드 라인이 하나만 있다.
어드레싱되지 않은 워드 라인들(UWL)은 어드레싱되지 않은 셀들에만 교차하는 워드 라인들이다.
어드레싱된 비트 라인들(BLx 및 BLy)은 타입 Ax 및 Ay의 어드레싱된 셀들에 각각 교차하는 비트 라인들이다.
본 출원과 관련된 오늘날의 대다수의 펄스 프로토콜들에서, 셀의 분극 상태 를 판독하기 위한 포괄적인 원칙은 셀에 대해 공지된 스위칭 전압(VS)을 인가함으로써, 방출된 전하들이 검출되는 동안 셀이 공지된 분극 상태로 스위칭되는 것이다. 상대적으로 많은 양의 방출 전하들은 셀이 분극 상태를 변경했음을 나타내는 반면에, 상대적으로 적은 양의 전하들은 셀이 스위칭 전압 방향의 분극 상태로 이미 설정되었음을 나타낸다. 수동 매트릭스에서, 이것은 비트 라인에 접속된 감지 증폭기를 이용하여 전하들이 감지되는 동안 스위칭 전압(VS)을 수신하기 위해 판독되는 셀이 단지 그 비트 라인의 셀이 되도록 함으로써 전형적으로 달성된다. 전형적으로 VS 펄스에 대한 동일한 미리 규정된 극성이 모든 판독 동작들에 사용되고, 전형적으로 비트 라인당 하나의 셀이 효율성의 이유들로 병렬로 판독된다. 종종 소위 "전체 행 판독" 또는 "전체 워드 판독"으로서 워드 라인을 따라 모든 셀들이 동시에 판독된다. 판독 이후 그 결과는 모든 셀들이 결국 동일한 미리 규정된 분극 상태가 되는 것이며, 즉 상기 기술된 판독 방법은 임의의 저장 정보가 판독 셀들로부터 제거될 것이기 때문에 파괴성이다. 셀을 스위칭할 필요 없이 분극 상태가 나타나는 비파괴성 판독도 있다. 비파괴성 방법들의 단점은 적어도 오늘날의 애플리케이션들에서, 결과적인 신호가 통상적으로 너무 작고 약해서 분극 상태의 신뢰할 수 있는 검출을 제공할 수 없다는 것이다. 따라서, 파괴성 판독 방법들이 현재 우세한 방법이다. 수동 매트릭스에 저장된 파괴성 판독 정보를 유지하길 원한다면, 판독 동작 이후에 정보를 재기록하는 동작이 후속되는 것이 요구된다.
예를 들어 셀들에 대한 VS 전압의 인가에 의해 매트릭스의 특정 위치에서 셀 들을 판독 또는 기록할 때와 같은 수동 매트릭스의 어드레싱 동작 동안, 방해/부분 전압들이 어드레싱되지 않는 셀들에 대해 형성될 수 있다. 방해 전압들은 상대적으로 큰 셀 전압들이 사용될 대 파괴성 판독의 경우에 특정한 문제일 수 있다. 그러나, 전체 행 판독의 경우, 본 출원인의 등록된 노르웨이 특허번호 제312699호에 개시된 바와 같은 전체 행 판독 펄스 프로토콜을 이용함으로써 방해 전압들을 방지할 수 있으며, 여기서 모든 전극들은 VS에 의해 전위가 달라지는 어드레싱된 워드 라인을 제외하고 동일한 전위 레벨에서 유지된다.
기록에서, 전형적으로 도 2의 히스테리시스 곡선에 도시된 바와 같이 2개의 가능한 대향하는 분극 상태들 중 하나로 각각의 어드레싱된 셀들을 설정하는 것이 요구된다. 셀은 반대 극성들의 크기 VS를 갖는 펄스들의 인가에 의해 분극 상태들 사이에서 스위칭될 수 있다. 전체 행 판독의 경우와 상응하는 방식으로, +VS 펄스들 및 -VS 펄스들을 워드 라인을 따라 선택된 셀들에 동시에 인가함으로써 한번에 전체 워드 라인을 기록하도록 시도해 볼 수 있다. 그러나, 이것은 어드레싱되지 않는 셀들상에 형성되는 방해 전압들 때문에 실제로 불가능하다. 전압들과 전위들에 의한 상황은 이하의 식들(expressions)로 기술될 수 있다:
Figure 112006066053853-pct00001
여기서,
Figure 112006066053853-pct00002
및
Figure 112006066053853-pct00003
.
식 (1)-(4)를 참조하면, 분극 상태 Y로 기록되고 설정되는 어드레싱된 셀에 대한 전압은 V(Ay)로 주어지고, 분극 상태 X로 기록되고 설정되도록 요구되는 어드레싱된 셀에 대한 전압은 V(Ax)로 주어진다. 동시에, 어드레싱된 셀들에 대한 전압들이 반대 극성의 스위칭 전압들(VS)과 동일하기 때문에, 어드레싱된 셀들과 공유되는 비트 라인들을 따라 임의의 어드레싱되지 않은 셀들은 스위칭 전압을 받지 않아야 되고, 즉 Dy 및 Dx 셀들에 대한 전압들이 셀 물질의 보자력 필드에 상응하는 보자력 전압(VC) 아래에 있어야 한다.
도 3은 식 (1)-(4)를 나타내고, 상기 식들을 풀 수 없다는 것을 알게 될 것이다; 반대 극성의 VS 펄스들을 어드레싱된 셀들에 동시에 인가하고 이와 동시에 넌-스위칭 방해 펄스들(V(Dx) 및 V(Dy))을 어드레싱되지 않는 셀들에 대해 수신하는 것은 불가능하다. 도 3의 UWL 전위의 배치는 Dx 및 Dy 전압들 중 적어도 하나가 VS를 초과하여 디폴트로
Figure 112006066053853-pct00004
이상이 되는 것을 항상 초래하며, 즉 +V S 및 -V S 펄스 들을 동시에 인가할 수 없다.
상술한 이유들로 인해, 목표된 분극 상태들로 어드레싱된 셀들을 설정할 수 있는 2개의 펄스 시퀀스를 사용하는 것이 전형적으로 요구된다. 통상적인 종래기술의 방법은 통상 동일한 극성의 펄스 크기 VS를 각각의 어드레싱된 셀들에 인가함으로써, 모든 어드레싱된 셀들을 하나의 동일한 분극 상태로 먼저 설정하는 것이다. 이것은 비록 스위칭 전압을 인가하면서 전하들을 검출하는데 요구되는 것은 아니지만 상술한 바와 같이 파괴성 판독 상황과 비교될 수 있다. 모든 어드레싱된 셀들은 예를 들어 -VS 펄스의 인가 이후 분극 상태 Y와 같이, 동일한 분극 상태로 설정되기 위해 공지된 경우, 제 2 단계가 후속되어 어드레싱된 셀들 중 선택된 부분만, 즉 대향하는 분극 상태 X로 설정된 셀들만이 크기 VS의 대향 극성 전압 펄스(즉, 본 예에서 +VS 펄스)를 수신할 것이다. +VS 펄스의 인가 동안, 모드 다른 셀들, 즉 어드레싱되지 않는 셀들(Dx, Dy)은 보자력 전압(VC) 이하의 전압을 받아야 한다. 분극 상태 Y를 유지하는 선택되지 않은 어드레싱된 셀들(Ay)은 분극 상태 X의 스위칭 방향에서 보자력 전압(VC) 보다 더 큰 전압을 받지 않아야 한다. 제 2 펄스의 인가 동안 전압들에 의한 상황은 이하의 식들로 기술되며, 여기서 어드레싱된 셀들(Ax 및 Ay)은 VS 펄스의 인가에 의해 분극 상태 Y로 이전에 설정되었다고 가정한다:
Figure 112006066053853-pct00005
여기서,
Figure 112006066053853-pct00006
및
Figure 112006066053853-pct00007
.
+VS 및 -VS로 설정되는 분극 상태는 단지 정의된 사항이며 식 (5)-(8)은 그 대신 +VS에 의해 분극 상태 X로 이전에 설정된 어드레싱된 셀들을 가정하고 결과적으로 식 (6)이 -VS를 초래해야 하는 상황에 적용할 수 있다는 것은 명백할 것이다.
도 4는 식 (5)-(8)을 도시한다. 도면으로부터 지지되는 몇가지 결론들이 이제 설명될 것이다:
식들에 의해 기술되는 상황은 어드레싱되지 않는 셀들에서 불가피하게 방해 전압들을 유도할 것이다. 방해 전압들이 없다면 Φ(UWL)=Φ(BLx)=Φ(BLy)로 설정되는 것이 요구되며, 이는 선택된 셀들 뿐만 아니라 모든 어드레싱된 셀들이 인가되는 VS 스위칭 전압을 받도록 유도하기 때문에 불가능하고, 즉 그 상황은 전체 행 판독에 해당할 것이다. 도 4에서 이것은 Φ(BLy)가 Φ(AWL)로부터
Figure 112006066053853-pct00008
내에서 유지될 수 없다는 것으로 나타나며, 즉, Φ(AWL) 주위의 중심에 하부의 짙은 회색 박스내에 유지될 수 없다는 것으로 나타나고, 동시에 Φ(AWL)로부터 거리 VS에 위치될 수 없다는 것으로 나타난다.
상기 식들을 풀기 위해 V S 가 3*V C 미만인 것이 요구된다. Φ(BLx) 및 Φ(AWL) 사이의 거리는 항상 크기 VS일 것이다. Φ(BLy)는 Φ(AWL)로부터
Figure 112006066053853-pct00009
내에 위치되어야 하고 Φ(UWL)로부터
Figure 112006066053853-pct00010
내에 위치되어야 하며, 즉 Φ(AWL) 주위에 중심을 둔 하부의 짙은 회색 박스와 Φ(UWL) 주위에 중심을 둔 상부의 옅은 회색 박스내에 Φ(BLy)를 위치시킬 수 있어야 한다. 도 4를 살펴보면, 제 1 솔루션은 Φ(BLx)가 Φ(BLmax)에 위치될 때 및 Φ(BLy)가 동시적인 Φ(BLymax2) 및 Φ(BLymin)에 위치될 때 발생하는 것이 발견되며, 즉 Φ(AWL) 주위의 하부 짙은 회색 박스가 Φ(UWL) 주위에 중심을 둔 상부의 옅은 회색 박스와 중첩되기 시작할 때까지 가능한 솔루션이 존재하지 않는다는 것을 알 수 있다. 이러한 상황에서 VS는 3*VC와 같다. VS < 3*VC인 상황들에서, 더 많은 중첩을 형성할 수 있고, 결과적으로 더 많은 가능한 솔루션들이 존재할 것이다.
노르웨이 특허번호 제312699호에서, 셀들에 대해 유지가능한 최소 전압(Ay, Dx, Dy)은 식 (5)-(8)에 해당하는 상황에서 VS/3이다. 공통 전극들은 관심 셀들에 대한 폐루프 주위에서 전압들(Ax, Ay, Dx, Dy)을 합산하도록 할 수 있다. 도 5a는 이러한 폐루프를 도시한다. 결론은 Ay, Dx 및 Dy에 대한 3개의 넌-스위칭 전압들 의 합이
Figure 112006066053853-pct00011
를 초래한다는 것이고, 이는 수학적으로 3개의 넌-스위칭 셀 전압들의 각각이 값
Figure 112006066053853-pct00012
에 도달하는데 기여해야 한다는 것을 의미한다. 그러한 3개의 전압들 각각의 크기를 최소화함으로써 각 셀에 대해 VS/3을 제공하게 한다.
도 5b는 상기 상황을 도시하고 식 (5)-(8)에 따라 규정되는, 즉 (비트 라인 전위 - 워드 라인 전위)에 의해 규정되는 셀 전압들을 나타낸다. 셀 전압은 (+) 또는 (-) 전압에 의해 주어진 크기 및 방향을 가지며, 즉 셀 전압은 본 범주에서 도 5b의 화살표들로 지시된 바와 같이, (비트 라인 전위 - 워드 라인 전위)에 의해 규정되는 2차원 벡터량이다. 식 (6)에 따라 Ax에 대한 전압은 +VS와 동일하고, 이는 BLy 및 UWL의 전위들이 자유롭게 선택될 수 있으며, 즉 Φ 축을 따라 자유롭게 이동되는 상황을 유도한다. BLy 및 UWL의 전위들을 이동시킴으로써, 최소 전압이 VS/3이라는 것을 용이하게 알 수 있고, 셀 전압들 중 하나에 대해 VS/3으로부터 벗어남으로 인해 일부 다른 셀 전압을 증가시키게 된다는 것을 용이하게 알 수 있다. 예를 들어, 도 5b의 상부로 Φ(UWL) 및 Φ(BLy)를 이동시키고 이들의 상대적 거리를 감소킴으로써 V(Dx) 및 V(Dy)를 감소시키는 시도는 V(Ay)가 V(Dx) 및 V(Dy)의 감소의 합으로 증가시킬 것이다. 도 5b로부터 V(Ay)는 동일한 방향에 있고, 즉
Figure 112006066053853-pct00013
인 모든 상황들에 대해 V(Ax)와 동일한 극성이다고 결론내릴 수 있다. 개별적인 전압 레벨들을 갖는 전압 펄스 프로토콜들이 사 용될 때, 이들은 셀들에 대한 최소 도달 전압 강하를 나타내기 때문에 VS/3 단계들을 기반으로 한 전압 레벨들을 사용하는 것이 바람직할 수 있다.
도 5b로부터, sign(V(Dx))= -sign(V(Dy)), 즉 Dx 및 Dy 셀들에 대한 전압이
Figure 112006066053853-pct00014
및
Figure 112006066053853-pct00015
를 V S /2 이하로 유지시키는 것이 요구되는 모든 경우들에 대해 반대 극성을 가진다고 결론내릴 수 있다. 비록 방해 전압들이 워드 라인을 따라 셀들의 선택된 부분에만 스위칭 전압들을 인가하는 것이 요구될 때 불가피하게 나타나지만, 방해 전압 펄스들을 가능한 작게 유지하는 것은 여전히 관심사이다. 어드레싱되지 않는 워드 라인들(Dx 및 Dy 셀들)을 따라 셀들의 방해 전압 펄스들에 대해, 어드레싱된 셀들에서 어떤 분극 상태들이 설정되는지에 의존하고 어떤 데이터가 기록될 것인지, 즉 메모리 셀들에 어떤 논리 상태들이 나타나는지에 의존하기 때문에, 하나 또는 다른 방해 전압들이 보다 자주 발생하거나 악화될 것이라고 말할 수는 없다. 전형적으로 논리 '0'과 논리 '1'을 기록할 것이므로,
Figure 112006066053853-pct00016
인 경우들을 살펴보는 것이 관심사이다.
Dx 및 Dy 전압 펄스들은 이러한 방해 전압들이 많은 양의 셀들, 즉 비트 라인을 따라 모든 어드레싱되지 않는 셀들에서 발생하기 때문에 문제가 된다. 이것은 비트 라인당 단지 하나의 셀에서 발생할 수 있는, 즉 극성이 스위칭되지 않아야 하는 어드레싱된 워드 라인을 따르는 셀들, 즉 선택되지 않은 어드레싱된 셀들에 대해 발생할 수 있는 V(Ay) 방해 전압 펄스와 비교되어야 한다. 그러나, 어드레싱 된 셀은 분극 상태 Y이고 전형적으로 이전에 나타낸 바와 같은 V(Ay)는 대향하는 분극 상태로 스위칭하기 위해 스위칭 펄스와 동일한 방향에 있기 때문에, Ay 방해 전압은 분극 상태 X의 방향에서 셀의 부분 스위칭을 제공할 수 있거나, 임프린트 현상과 연계되어 오류 스위칭을 초래할 수 있다. 이러한 위험을 감소시키기 위해, 전형적으로 셀들이 분극 상태 Y로 설정된 이후 일부 지속 시간(dwell time)을 가져서, Ax 셀들에 대한 스위칭 전압들을 인가하기 이전에 분극 상태 Y가 설정되도록 하는 것이 요구된다. 지속 시간은 예를 들어 판독/소거 사이클 및 방해 생성 기록/재기록 사이클 사이에서 모든 전극 전위들이 동일하게 유지되는 소위 휴지(quiescent) 상태로서 펄스 프로토콜에서 전형적으로 구현된다.
방해 펄스들의 극성은 어드레싱된 셀들의 분극 상태가 스위칭 또는 유지되는지에 의존하는 것으로서, 즉 상기 극성은 데이터 의존적이다. 비록 긴 시간 주기에 대해 셀들에서 논리 1과 논리 0이 동일하게 분포될 것이지만, 이것은 더 짧은 시간 주기 동안 개별 셀들 또는 셀들의 그룹에 대해 반드시 필요한 것은 아니다. 이것은 많은 데이터 의존 방해 전압들이 존재한 이후 임의의 순간에, 방해 펄스들을 수신하는 셀들이 상이한 방향들과 상이한 정도들로 부분적으로 스위칭될 수 있다는 것을 의미한다. 이것은 방해되는 어드레싱되지 않은 셀들 Dx 및 Dy가 펄스 프로토콜에서 임의의 방해 생성 동작 사이클과 연계된 두 극성들의 실체적으로 동일한 양의 전압들을 항상 수신하는 경우 방지되거나 적어도 감소될 것이며, 예를 들어 동작 사이클 동안 Dx 방해 전압이 +VS/3이면, 반대 극성의 동일한 크기의 펄 스, 즉 본 예에서 실질적으로 동일한 시간주기의 -VS/3를 생성하는 사후-방해 사이클 또는 사전-방해 사이클이 존재할 것이다. 스위칭 용량들에 의해 특정 진폭의 전압이 더 긴 주기에 대해 더 낮은 전압에 의해 어느 정도 보상될 수 있기 때문에, 특정 펄스 형상의 하나의 진폭이 동일한 크기이지만 반대 극성의 유사한 펄스에 의해 항상 조정(balance)되어야 하는 것이 항상 요구되지 않는다. 그 대신, 펄스의 영역은 스위칭 효과, 즉 특정 극성 및 펄스 영역의 (-) 전압 펄스(단위 볼트 초)를 측정하는데 사용될 수 있으며, 실질적으로 동일한 펄스 영역을 가진 반대 극성의 펄스에 의해 조정될 수 있다.
사전-방해 사이클 또는 사후-방해 사이클에서 전압들의 인가 동안 매트릭스의 셀들의 스위칭을 방지하기 위해, 일반적인 규칙은 셀이 위치된 반대 방향으로 스위칭되게 하는 셀에 인가되는 전압이 결코 존재하지 않는 것이다. 그 상황은 일반적으로 전압들에 의해 이하의 식들로 기술될 수 있다:
Figure 112006066053853-pct00017
식 (9)-(12)와 식 (5)-(8)의 비교는 V(Ax)가 VS와 동일한 대신 -VC 이상으로 유지된다는 차이점을 나타낸다. 이것은 제약조건들이 더 적기 때문에 식 (5)-(8)에 대한 것보다 식 (9)-(12)의 시스템에 대한 솔루션들을 찾는 것이 전형적으로 보 다 더 용이하다는 것을 의미한다.
도 6은 식 (5)-(8)을 도시하는 도 4에 상응하는 방식으로 식 (9)-(12)를 도시하며, 도 6은 이에 상응하게 솔루션들이 조사될 때 참조로 사용될 것이다. Φ(BLx) 및 Φ(BLy) 모두가 Φ(UWL)로부터
Figure 112006066053853-pct00018
이내에 위치되어야 하고, Φ(BLy)는 Φ(UWL) 이상의 최대
Figure 112006066053853-pct00019
에서 유지되어야 하며, Φ(BLx)는 Φ(AWL) 이하의 최소
Figure 112006066053853-pct00020
에서 유지되어야 하기 때문에,
Figure 112006066053853-pct00021
를 초과하는 Φ(UWL)과 Φ(AWL) 사이의 거리들에 대해 가능한 솔루션은 없을 것이다. 이것은 Φ(AWL) 주위에 중심을 둔 하부의 짙은 회색 박스가 임의의 솔루션들이 존재하기 이전에 Φ(UWL) 주위에 중심을 둔 상부의 옅은 회색 박스와 중첩되기 시작하는 것으로서 도 6에 도시된다.
바람직하게는, 방해 생성 동작 사이클 동안 V(Dy)=-V(Dx)=V(D)가 관심사이고, 결과적으로 이들이 반대 극성을 이용하는 방해 펄스들에 관련되거나 방해 펄스들을 도식화하기 때문에 사전-방해 사이클 또는 사후 방해 사이클에 대한 관심사라는 것을 보여준다. 2개의 상황들, 즉 Φ(UWL)=Φ(AWL)인 상황 및 Φ(UWL)<>Φ(AWL)인 상황을 구별하는 것이 추가적인 관심사이다. 후자의 경우 어드레싱되지 않는 셀들에 인가되는 전압들과 분리되게 어드레싱된 워드 라인을 따라 셀들에 인가된 전압들을 처리할 수 있는 반면에, 전자의 경우 모든 워드 라인들이 사후-방해 펄스들 또는 사전-방해 펄스들의 인가 동안 동일하게 처리될 것이다.
도 7은 도 6의 변형된 버전이고 Φ(UWL)<>Φ(AWL)을 갖는 V(Dy)= -V(Dx)= V(D)인 상황을 나타낸다. 셀 전압은 (비트 라인 전압 - 워드 라인 전압)으로서 규정된다. 도 7로부터
Figure 112006066053853-pct00022
라는 것을 이해할 수 있고, BLx 및 BLy를 따라 셀 전압들에 대해 반대 극성들을 달성하기 위해 단지 Φ(BLy) 및 Φ(BLx)에 대한 위치들을 상호 교환하는 사항이라는 것을 이해할 것이다. 셀 전압들 V(Ax) 및 V(Ay)를 2V(D) 이하로 유지하는 것이 바람직한 경우들에서, 어드레싱된 워드 라인(AWL)의 전위는 비트 라인들(BLx 및 BLy)의 전위들 사이에 유지되어야 할 것이다. 결과적으로, 특정 비트 라인을 따라 셀 전압들의 극성이 전형적으로 동일하지만 그 극성들은 비트 라인들(BLx 및 BLy)을 따라 위치된 셀들 사이에서 반대가 될 것이다. 선택적으로, 2V(D) 보다 더 큰 어드레싱된 워드 라인을 따르는 셀들상의 전압들이 허용된다면, 어드레싱된 워드 라인 셀 전압들(V(Ax) 및 V(Ay))은 동일한 극성일 수 있다.
방해 생성 동작 사이클이 Dx 셀들에 대해 +V(D)를 형성하고 Dy 셀들에 대해 -V(D)를 형성한다고 가정한다. (물론 반대 극성도 가능할 수 있으며 이하에서 독자에게 명백한 작은 변화들만을 요구할 것이다.) 이전의 논의에 따라, 동일한 크기이지만 방해 펄스들과 반대 극성인, 즉 이 경우 V(Dx)= -V(D) 및 V(Dy)= V(D)인 사전-방해 펄스들 및/또는 사후-방해 펄스들을 사용하는 것이 바람직하다. 도 7을 참조로 설명된 바에 따라, 이것은 V(Ax)가 분극 상태 Y로 스위칭하기 위한 방향이 되고 V(Ay)가 분극 상태 X로 스위칭하기 위한 방향이 되도록 한다. 이것은 스위칭 전압과 반대 방향의 전압 펄스를 수신하도록 새롭게 스위칭된 셀을 수반하기 때문에 특히 사후-방해 펄스의 경우에 바람직하지 않는다. 분극 상태 Y의 스위칭 방향에서 사후 방해 펄스 V(Ax)는 분극 상태 X로의 스위칭이 정시간에 가장 근접하기 때문에 악화되어야 한다. 그러나, 특히 방해 생성 동작 사이클의 인가 직전에, 어드레싱된 셀들이 방금 분극 상태 Y로 스위칭되었기 때문에, 분극 상태 Y의 스위칭 방향에서 사후 방해 펄스 V(Ay)이 갖는 문제들일 수도 있다. 따라서, 기술된 상황에서, 비록 한가지 타입의 어드레싱된 셀들, 예를 들어 Ax 셀들에 대해 바람직하지 않은 방향의 셀 전압을 Ay 셀들에 대한 바람직하지 않은 방향의 증가된 전압에 의해 감소시킬 수 있지만, 사후 방해 펄스들에 대해 잘못된 방향으로 우발적으로 스위칭되는 위험을 완전히 방지할 수는 없다는 것이 명백하다. 그러나, 그 대신 사전-방해 펄스를 이용함으로써, 모든 어드레싱된 셀들이 분극 상태 Y이라는 사실이 이용될 수 있고, 이는 어드레싱된 셀들이 분극 상태 Y 방향의 전압들에 대해 감지될 수 없다는 것을 의미한다. 이것은 사실상 Ax 셀들상에 제약조건들이 없기 때문에 사전-방해 펄스의 경우 식 (10)이 제거될 수 있다는 것을 의미한다. 식 (10)의 제거는 Φ(AWL) 주위에 중심을 둔 하부의 짙은 회색 박스의 전위 하한값 Φ(BLxmin2)을 제거함으로써 도 6에 나타날 것이다. 따라서 어드레싱되지 않는 워드 라인 셀들(Dx 및 Dy)을 따라 셀 전압들이 사전-방해 펄스들로서 형성되도록 방해 전압들을 조정하기 위해 전극 전위들을 선택하는 것이 바람직할 것이며, 여기서 어드레싱된 셀들(Ax 및 Ay)에 대한 전압들은 분극 상태 Y의 스위칭 방향으로만 유지되고, 즉 어드레싱된 셀들이 이미 스위칭되었다고 알려진 분극 상태의 방향으로만 유지된다. 이것은 어드레싱된 워드 라인(AWL) 전위를 비트 라인(BLy) 전위와 동일하게 설정함으로써 전형적으로 달성된다. 예를 들어 도 7에서 Φ(AWL)=Φ(BLy)를 선택함으로써, V(Ax)= -2V(D) 및 V(Ay)=0를 초래하고, 즉 어드레싱된 셀들상의 전압 펄스들이 단지 분극 상태 Y의 스위칭 방향에 있다.
사후-방해 펄스 대신에 사전-방해 펄스를 이용하는 다른 장점은 이전에 언급된 스위칭 펄스들간의 지속 시간(dwell time)이 분극 상태 Y로 결정되는 어드레싱된 셀들을 대기하는 것을 제외하고 효율적으로 사용될 수 있다는 것이다.
도 8은 사전-방해 사이클을 갖는 펄스 프로토콜을 기반으로 한 VS/3을 이용함으로서 전술한 바에 따른 바람직한 실시예를 도시하며, 전극 전위들(Φ(AWL), Φ(UWL), Φ(BLx) 및 Φ(BLy)) 및 그 결과 셀 전압들(V(Dx), V(Dy), V(Ax), V(Ay))을 모두 나타낸다. 동일한 크기이지만 직후에 후속되는 VS/3 방해 펄스와 비교하여 반대 극성인 어드레싱되지 않는 워드 라인들(Dx 및 Dy)상의 사전-방해 펄스를 특별히 유의해야 한다. 또한, 이미 분극된 방향의 어드레싱된 셀들상에 나타나는 사전-방해 전압들만이 있다는 것을 유의한다; Ax 셀들에 대한 -2VS/3 펄스 및 Ay 셀들에 대한 전압 없음.
도 8 및 펄스 프로토콜들의 도면들에서, 전압 전이들이 매우 급격하게 나타나고, 특정 전위들이 변경되는 시기의 시퀀스에 주의를 기울이지 않으면서 전압 레벨들이 완전히 동기화되도록 변경되는 것처럼 보인다. 실제 상황에서 전압 펄스들 은 물론 타겟된 레벨에 도달하기 이전에 특정 시간을 요구하며, 상이한 위치들에서, 예를 들어 워드 라인 및 비트 라인에서, 전압 레벨들의 동시적인 변경은 항상 가능할 수 없다. 그러나, 본 발명에서 청구되는 것의 범주에서, 이러한 상세한 사항들은 중요하지 않고 편의상 표현의 이유들 때문에 생략되었다. 도면들에 사용된 시간 크기는 실제적인 상대 비율들을 따를 필요가 없다. 이것은 또한 편의상 표현의 이유들 때문이다. 다른 펄스보다 더 짧은 시간주기를 갖는 펄스는 전형적으로 이에 상응하게 더 작게 나타내지만, 펄스가 다른 펄스보다 어느 정도 더 작고/더 큰 도면들에 나타낸 것을 기반으로 해서는 안되며, 그 대신 펄스들의 크기상의 정보는 첨부된 상세한 설명에서 발견할 수 있다.
도 8의 실시예는 특정 방향들의 불균형한 개수의 방해 전압들의 위험, 부분 스위칭의 위험 및 임프린트로 인한 잘못된 방향의 우발적인 스위칭의 위험을 주로 해결하지만, 누설/완화 전류들이 갖는 문제들에 초점을 맞추지 않는다. 누설/완화 전류들은 방해 생성 동작 사이클에서 또는 직후에 후속될 수 있는 임의의 가능한 판독 동작에서 판독을 허용하기에 충분하게 낮은 정도이어야 할 것이다. 누설/완화 전류들이 감소되도록 대기할 수 있지만, 이는 달성가능한 동작 데이터율을 감소시키기 때문에, 상기 감소를 증가시키는 것이 관심사이다. 누설/완화 전류들의 주요 부분은 전형적으로 어드레싱되지 않는 셀들상에 전압들의 인가로부터 기인한다. 방해 전압들의 극성은 이전에 나타낸 바와 같이, 어드레싱되지 않는 셀들과 동일한 비트 라인을 따라 어드레싱된 셀(들)에 인가되는 전압에 의존할 것이다. 결과적으로, 누설/완화 전류들의 방향은 어드레싱된 셀들에 인가된 전압들의 극성에 의해 영향을 받으며, 기록/판독되는 데이터에 전형적으로 의존한다. 반대 극성들의 전압들은 전형적으로 반대 방향들의 누설/완화 전류들을 발생시키기 때문에, 예를 들어 도 8에 도시된 실시예에서처럼, (+) 전압과 (-)를 균형을 맞춤으로써 방해 생성 동작 사이클의 인가 이후에 나타나는 누설/완화 전류들의 양을 감소시켜야 한다. 그러나, 실제로 누설/완화 전류들에 기여하는 대부분은 전형적으로 마지막으로 인가된 전압 펄스일 것이다. 이러한 이유 때문에, 어드레싱되지 않는 셀들상의 선행하는 전압 펄스와 비교하여 반대 극성이지만 시간주기가 더 짧은 전압 펄스를 초래하는 사후-방해 펄스를 인가함에 의해서만 대기(waiting)와 비교하여 누설/완화 전류들의 보다 급속한 감소를 달성할 수 있다. 일반적으로, 동일한 진폭과 더 짧은 시간주기를 가질 필요가 없을 뿐만 아니라, 반대 극성을 갖고 선행하는 전압 펄스보다 훨씬 더 적은 펄스 영역의 사후-방해 펄스를 이용함으로써 동일한 효과가 달성될 수 있다. 예를 들어, 더 짧은 시간주기와 더 작은 크기의 펄스들을 가질 수 있다. 도 8의 실시예에서 3가지 레벨의 VS/3 펄스 프로토콜로서 개별 단계 전압 프로토콜을 이용할 때, 어드레싱되지 않는 셀들에 대한 사후-방해 펄스들의 진폭은 동일한 셀들상의 선행하는 방해 펄스와 동일한 크기 및 반대 극성일 것이다.
사후-방해 펄스의 인가 동안 해결할 문제는 식 (9)-(12)에 의해 다시 기술될 수 있고, 결과적으로 특히 임프린트로 인해 플립-백(flip-back)되기 쉬운 어드레싱된 셀들에 대해 잘못된 방향으로 우발적인 스위칭의 위험이 있을 것이다. 그러나, 이번에는 펄스가 더 작고, 방해 생성 동작 사이클에서 인가된 전압 펄스와 비교하 여 5-20배 더 작은 영역에 있다. 이것은 많은 애플리케이션들에서 잘못된 방향의 우발적인 스위칭의 위험을 허용가능한 레벨로 감소시킨다. 그러나, 작지만 여전히 우발적인 스위칭의 위험이 있다고 판단되면, 가장 최근의 스위칭에 대한 시간에 가장 근접한 방향으로 어드레싱된 셀들상의 사후 방해 전압을 감소시키는, 즉 전형적으로 Ax 셀들에 대한 y-방향의 전압을 Ay 셀들에 대한 x-방향의 상응하는 다소 더 큰 크기 값으로 감소시키는 한가지 솔루션이 있을 수 있다. 방해 펄스들과 비교하여 사후-방해 펄스들의 더 짧은 시간주기와 가능한 더 작은 크기가 임프린트로 인한 우발적인 스위칭 및/또는 부분 스위칭의 문제들을 야기하지 않는다면, 사후-방해 펄스들에 대해 Φ(UWL)로부터 분리된 Φ(AWL)을 처리하는 것으로부터 얻는 것이 그리 많치 않다. 대신, Φ(AWL)=Φ(UWL)로 설정하면 더 간단하고 덜 복잡한 전극 전압 제어를 유도하고, 이러한 상황은 솔루션들에서 보다 더 자유롭게 식 (11)-(12)만으로 기술될 수 있도록 할 것이다.
도 9는 Φ(AWL)=Φ(UWL)일 때 식 (11)-(12)를 나타낸다. 실제로 셀들상에 임의의 형태의 전압들을 생성할 수 있지만 임의의 비트 라인들(BL 및 BLx)의 전위는 워드 라인 전위와 단지
Figure 112006066053853-pct00023
만큼 상이해야 한다.
도 10은 도 8에서 이전에 나타낸 바와 같이 사전-방해 사이클을 가지며 방해 펄스보다 더 짧은 시간주기의 사후-방해 펄스를 갖는 펄스 프로토콜 기반의 VS/3을 이용함으로써 상술한 바에 따른 바람직한 실시예를 도시한다. 상기 도면은 전극 전위들(Φ(AWL), Φ(UWL), Φ(BLx) 및 Φ(BLy)) 및 결과적인 셀 전압들(V(Dx), V(Dy), V(Ax), V(Ay))을 모두 도시한다. 사후 방해 펄스는 이전에 설명된 바와 같이, 비록 어드레싱되지 않는 셀 전압들과 상이한 어드레싱된 셀들의 전압들을 가질 수 있지만, 즉 사전-방해 펄스에 대해서와 유사한 상황을 가질 수 있지만, 비트 라인을 따라 모든 셀들에 대해 동일하다는 것을 유의한다. 설명된 바와 견주어, 비록 도 10에는 명확히 도시되진 않지만, 사후-방해 펄스들이 비대칭일 수 있고, 즉 예를 들어 사후-방해 펄스가 (+) 방향 또는 (-) 방향으로 더 큰 상대적 크기를 갖도록 형성될 수 있다는 것을 인식할 것이다. 도 10에서 사후-방해 펄스들을 부가함으로써, 어드레싱되지 않는 셀들에 인가된 (+) 및 (-) 펄스들의 균형은 더 이상 존재하지 않으며, 이는 이전에 나타낸 사전-방해 펄스와 뒤떨어진 주요 사상들 중 하나라는 것을 관찰할 수 있다. 그러나, 사후 방해 펄스가 전형적으로 짧은 시간주기를 갖기 때문에, 그 효과는 덜하고 일부 상황들에서 허용가능할 수 있다. 도 10에서 사후-방해 펄스들 및 사전-방해 펄스들의 극성이 동일하기 때문에 사전-방해 펄스의 시간주기를 감소시킴으로써 불균형한 상황을 보상하기 용이하다. 결과적으로, 어드레싱되지 않는 셀들 상에서 균형을 이룬 (+) 및 (-) 전압 펄스들의 양을 재달성하기 위해 사후-방해 펄스의 시간주기로 사전-방해 펄스의 시간주기를 감소시키는 것이다.
Φ(AWL)=Φ(UWL)인 도 10의 상황은 몇몇 경우들에서 허용될 수 없고, 예를 들어 어드레싱된 셀들상의 스위칭 펄스 직후 반대 방향의 짧은 시간주기의 펄스 조차도 허용될 수 없는 경우들에서 허용될 수 없다. 사후-방해 사이클이 어드레싱된 셀들에 대해 특정 방향, 전형적으로 Ax 셀들에 대한 y-방향의 임의의 전압을 허용하지 않는 것이 바람직하고 동시에 다른 타입의 셀들, 예를 들어 Ay 셀들에 대한 x-방향의 더 높은 전압을 허용하지 않는 것이 바람직하다면, 도 7에 따라 솔루션을 구하는 것이 불가능할 수 있다. 적어도 전압 펄스들이 상호 반대 극성들 및 방해 생성 동작 사이클 동안 동일한 셀들에 인가되는 방해 전압과 반대 극성들을 갖는 Dx 및 Dy 셀들상에 동시에 인가되지 않는 한 가능할 수 없다. 그러나, 예를 들어 사후-방해 펄스가 먼저 Dx 셀들에 인가된 다음 Dy 셀들에 인가되도록, 어드레싱된 셀들(Dx 및 Dy)상의 전압 펄스들을 제시간에 분리시킴으로써, 어드레싱된 셀들(Ax 및 Ay 셀들)상에서 특정 방향의 원치 않는 사후-방해 전압들을 방지할 수 있고 단지 다른 방향에서만 일반적인 방해 전압 크기들을 달성할 수 있다. 이전에 사용된 식에 의해 식 (11) 또는 (12)가 제로가 되게 함으로써, 즉 비트 라인 전위들 중 하나를 어드레싱되지 않는 워드 라인 전위와 동일하게 설정함으로써 달성될 수 있으며, 상기 식들 중 다른 하나는 해당하는 어드레싱되지 않는 셀의 목표된 전압으로 설정된다. 이와 동시에, 어드레싱된 워드 라인 전위는 그 스위칭 방향에 대향하는 임의의 전압을 수신하지 않는 어드레싱된 셀들의 비트 라인과 동일한 전위로 설정된다. 따라서, 하나의 극성의 사후-방해 펄스들을 한번에 형성함으로써, 하나의 극성 상태만의 어드레싱된 셀들, 예를 들어 Ay 셀들에 대한 스위칭 방향과 대향하는 2개의 일반적인 크기의 단일 극성 사후-방해 펄스들을 달성할 수 있으며, 이와 동시에 다른 극성 상태 셀들, 예를 들어 Ax 셀들은 실질적으로 제로 사후-방해 전압을 수신한다. Ax 셀들이 가장 최근 스위칭되었기 때문에, 전형적으로 사후-방해 전압을 수신하지 않도록 선택되는 셀들이다.
도 11은 Dx 및 Dy 셀들상의 사후-방해 펄스들이 분극 상태 Y의 방향에서 Ax 셀들상에 사후-방해 펄스들을 방지하기 위해 제시간에 분리된 실시예의 도면을 제공한다. 상기 실시예는 도 8에서 이전에 도시된 바와 같이 사전-방해 사이클을 갖는 펄스 프로토콜을 기반으로 VS/3을 추가적으로 이용한다. Ax 셀들상에 사후-방해 전압들이 전혀 없지만, Ay 셀들은 Dx 및 Dy 셀들상의 사후-방해 펄스들과 동일한 크기와 시간주기의 x-방향의 2개의 사후-방해 펄스들을 받는다는 것을 유의한다. 전형적인 상황에서, 적어도 Ax 셀들의 스위칭과 비교하여, Ay 셀들이 분극 상태 Y로 스위칭되었기 때문에 이것은 상대적으로 긴 시간이 경과된 이후에는 중요하지 않을 것이다. 도 10의 실시예와 연계하여 이전에 나타낸 정보에 따라, 사전-방해 펄스 시간주기는 두 스위칭 방향들의 어드레싱되지 않는 셀들상에 균형을 이룬 양의 전압 펄스들을 달성하도록 감소된다.
누설/완화 전류들의 보다 급속한 감소를 위한 사후 방해 펄스는 단일 전압 펄스일 수 있을 뿐만 아니라 사후 방해 전압 펄스들의 시퀀스들을 가질 수 있으며, 예를 들어 전압 레벨들, 시간주기들, 극성들, 형상들 등이 가변되는 펄스 트레인을 가질 수 있다. 상기에서 강조되고 도 7 및 도 9를 참조로 나타낸 것에 견주어, 원칙적으로 임의의 형태의 넌-스위칭 사후-방해 전압 펄스들 및 사전-방해 전압 펄스들이 생성될 수 있다는 것을 인식할 것이다. 특히 관심사는 감소되는 진폭 및/또는 시간주기를 갖는 펄스들이다. 관심있는 다른 펄스 형상들은 예를 들어 톱니 형상의 펄스들이며, 예를 들어 미리 결정된 시간 주기 동안 제로를 향해 감소되는 특 정 크기로 매번 펄스가 개시된다.
도 12는 도 10과 비교하여, 다른 사후-방해 펄스를 갖는 펄스 프로토콜을 기반으로 VS/6을 이용하는 상기한 바에 따른 바람직한 실시예를 도시하며, 여기서 각 펄스는 오래 지속되는 누설/완화 전류들의 보다 급속한 감소를 위해 선행하는 펄스와 비교하여 더 짧은 시간주기, 더 작은 크기 및 반대 극성이다. 본 도면은 전극 전위들(Φ(AWL), Φ(UWL), Φ(BLx) 및 Φ(BLy))과 결과적인 셀 전압들(V(Dx), V(Dy), V(Ax), V(Ay))을 모두 나타낸다. 셀들에 대해 더 작은 전압 크기 VS/6을 제공하는 것은 마지막의 사후 방해 펄스들 뿐이라는 것을 유의한다. 이 경우 2개의 사후 방해 펄스들이 서로 어느 정도 균형을 이루기 때문에, 전형적으로 사전-방해 펄스의 시간주기 변화를 보상할 필요가 없고, 적어도 예를 들어 도 11에서 보다 더 작은 조정이 필요하다. 다른 실시예는 정확한 VS/3 프로토콜을 이용함으로써, 즉 모든 사후-방해 펄스들에 대해 VS/3의 크기를 이용함으로써 제공되며, 매번 사후-방해 펄스가 선행하는 펄스보다 더 짧은 시간주기로 형성되도록 상기 펄스들의 시간주기를 감소시킨다.
사전-방해 펄스들 및/또는 사후 방해 펄스들의 시간주기들은 미리 결정될 수 있으며, 예를 들어 메모리가 동작되기 이전에 소자에 구성될 수 있지만, 예를 들어 입력 변수들로서 환경적 메트릭들(environmental metrics)을 갖는 결정 알고리즘을 이용함으로써 환경적 메트릭들을 기반으로 하는 동작 동안 제어될 수도 있다. 예를 들어, 상승된 온도들에서 펄스 시간주기들은 실온에서와 동일한 효과를 제공하 도록 증가되어야 한다는 것이 발견되었다. 예를 들어, 실험들에서 60℃에서 펄스 시간주기들은 동일한 효과를 제공하기 위해 실온에서보다 더 커야할 수 있는 것이 발견되었다. 전형적으로, 더 긴 시간주기들은 실온에서의 시간주기의 1-2배의 주기이다. 효율적인 실행-시간 조절가능한 펄스 시간주기들은 온도 센서 또는 관련 수동 매트릭스에 대한 근사 온도에서 메트릭들을 제공하는 등가물을 이용함으로써 달성될 수 있다.
모든 누설/완화 전류들의 정확한 원인을 찾는 것은 어렵고 전류들은 수동 매트릭스를 포함하는 소자의 물질 등의 선택, 설계, 아키텍쳐에 의해 영향을 받는다. 종종 수동 매트릭스는 메모리 물질, 전극들 및 서브-매트릭스들로서 지칭되는 인접하는 수동 매트릭스들의 몇몇 층들을 갖는 적층된 방식으로 형성된다. 종종 세그먼트로 불리는 서브-매트릭스는 현재 어드레싱된 셀들을 포함하는 수동 매트릭스로부터 실제적인 전기적 절연부를 갖는 수동 매트릭스로서 정의되고, 즉 이는 동일한 소자내에 있고 상기 소자내의 다른 서브-매트릭스가 방해 생성 동작 사이클에 노출될 때 이상적인 상황에서 실질적으로 방해 전압들을 받지 않는 수동 매트릭스이다. 그러나, 대부분의 실제 소자들의 결함들로 인해, 누설/완화 전류들은 현재 어드레싱된 수동 매트릭스내의 어드레싱되지 않는 셀들로부터 기인될 수 있을 뿐만 아니라, 층간 커플링으로부터 기인하는, 예를 들어 인접한 수동 매트릭스의 어드레싱되지 않는 워드 라인 및 어드레싱된 수동 매트릭스의 비트 라인 사이, 및 현재 어드레싱된 세그먼트의 비트 라인들 사이로부터 기인하는 무시할 수 없는 누설/완화 전류들의 기여들이 있을 수도 있다.
비트 라인 대 비트 라인 누설/완화 전류들은 매우 데이터 의존적이고 주로 비트 라인과 인접한 비트 라인들 사이의 전압차, 즉 전형적으로 비트 라인당 2개의 인접한 비트 라인들(즉, 각 측면에 하나씩) 사이의 전압차로부터의 결과이다. 인접한 비트 라인들을 따라 어드레싱된 셀들의 상이한 값은 전압차 및 이에 다라 누설 전류들을 초래한다. 상기 전압차는 이전의 예들에서 나타낸 바와 같은 선택 규칙을 기반으로 VS/3을 이용하는 방해 생성 동작 사이클에서 전형적으로 2VS/3이다. 비트 라인 대 비트 라인 누설/완화 전류들은 비트 라인들 사이의 거리, 인접한 비트 라인에 대향하는 비트 라인의 영역 및 비트 라인들 사이의 물질에 추가적으로 의존할 것이다. 이들은 많은 다른 요구조건들, 예를 들어 집적 밀도, 칩 면적, 전극 두께 등에 대한 요구조건들에 의해 전형적으로 규정되고 설정되며, 결과적으로 비트 라인 대 비트 라인 누설 및 완화 전류들의 영향을 완전히 제거하는 수동 매트릭스 설계를 달성하기가 어렵다. 따라서, 사전-방해 펄스들 및 사후-방해 펄스들이 설계될 때 많은 비트 라인 대 비트 라인 누설/완화 전류의 가능한 위험이 고려된다.
층간 커플링된 누설/완화 전류들은 동일한 칩상에서 서브-매트릭스들로서 지칭되는 분리된 수동 매트릭스들간의 불완전한 절연과 주로 연관된다. 수동 매트릭스-기반 메모리를 서보-매트릭스들로 분할하거나 세그먼팅하기 위한 다양한 방법들과 이유가 종래기술에 존재한다. 종종 수동 매트릭스 소자는 절연층, 예를 들어 유전체층에 의해 분리된, 상부 및/또는 하부의 평행한 층들에서 적어도 하나 또는 두 개의 인접한 수동 매트릭스들로 구성된다. 그러나, 불완전한 절연층은 예를 들어 상이한 매트릭스들의 전극들간의 전위차의 결과로서, 인접한 비활성 수동 매트릭스 전극으로부터의 누설 전류들이 현재 활성인 수동 매트릭스의 어드레싱된 비트 라인 전극에 도달하게 할 것이다. 전형적으로, 인접한 수동 매트릭스들로부터의 누설 전류들의 주된 기여는 현재 어드레싱된 수동 매트릭스의 상부 및 하부에 가장 근접하게 적층된 수동 매트릭스들로부터, 즉 현재 어드레싱된 수동 매트릭스에 대해 인접한 평행한 평면들에 있는 수동 매트릭스들로부터 기인한다. 비활성 수동 매트릭스에서, 전형적으로 모든 전극들은 소위 휴지 상태의 공통 전위에서 유지된다. 인접한 비활성 매트릭스들에서 휴지 전위 레벨의 적절한 선택에 의해, 현재 활성인 수동 매트릭스에서 사전-방해 펄스들 및 사후-방해 펄스들로 감소 및/또는 제어될 수 있는 누설/완화 전류들을 유도하는 제어되는 층간 전위차들을 달성할 수 있다. 비트 라인들 및 어드레싱되지 않는 워드 라인들 사이의 "일반적인" 누설/완화 전류들과 유사하게, 층간 누설/완화 전류들은 방해 생성 전압 사이클 동안 전류들을 생성하는 전압 펄스/전압차 이후에 더 작은 영역의 반대 극성 전압 펄스/전압차가 후속된다면 보다 급속히 감소될 것이다. 이것은 인접한 비활성 수동 매트릭스의 전극들의 전극 전위 레벨, 즉 휴지 전압 레벨이 현재 어드레싱된(활성인) 수동 매트릭스의 어드레싱되지 않는 워드 라인과 동일한 전위 레벨로 설정되는 경우 달성될 것이다.
판독 값에서 누설/완화 전류 기여를 보상하기 위해 종래기술의 다양한 방법들이 있다. 몇몇 현존하는 방법들은 연속적인 판독들에서 누설/완화 전류들의 일 정한 상태를 갖는 장점과, 동일한 데이터 값을 나타내는 상이한 개별 비트 라인들이 동일한 상태로 실질적으로 동일한 특징들을 갖는다는 장점을 가진다. 기준 비트 라인들은 미리 결정된 데이터 값을 나타내는데 전형적으로 사용된다. 그러나, 방해 펄스들의 극성은 데이터 의존적이고 누설 전류들은 비트 라인들내, 비트 라인들 사이, 심지어 층들 사이에서 복잡하게 존재하기 때문에, 누설/완화 전류들의 변동 또한 데이터 의존적일 것이다. 모든 비트 라인들(BLx 및 BLy)에 대해 결국 단일 극성 사후-방해 펄스가 되는 사후-방해 펄스 또는 사후 방해 펄스들의 펄스 트렌인을 도입함으로써 데이터 값에 독립적으로, 더욱 일정하고 보다 데이터 독립적인 상태가 달성될 수 있다. 이전의 실시예들에서, 어드레싱되지 않는 셀들의 사전-방해 펄스들 및/또는 사후-방해 펄스들의 극성들은 방해 전압들이 전형적으로 비트 라인들(BLx 및 BLy)상에서 반대 극성들인 결과로서 비트 라인들(BLx 및 BLy)상에서 항상 반대 극성들이었다. 도 9와 연계하여 나타낸 것에 견주어, 단일 극성을 가진 펄스들을 생성하기 위해 비트 라인 전극들을 단지 동일한 전위로 설정한다는 것을 인식할 수 있다. 이와 동시에, 이러한 상황에서 어드레싱된 워드 라인 전위가 두 비트 라인 전위들과 동일하게 설정될 수 있기 때문에 어드레싱된 셀들에 대해 제로 전압의 가능성을 열어둔다. 단일 극성 종료 펄스의 사용은 전형적으로 BLx 및 BLy를 따라 어드레싱되지 않는 셀들에 대해 전체 사후-방해 펄스 영역들을 상이하게 할 것이고, 이는 Dx 및 Dy 셀들에 대해 사전-방해 펄스를 위한 상이한 시간주기들을 갖는 것이 바람직하도록 한다. 사전-방해 펄스에 대해 이를 달성하기 위해, 어드레싱된 워드 라인 전위는 Ay 셀들이 제로 전압, 또는 분극 상태 Y의 방 향의 전압만을 받도록 선택되어야 하는 반면에, 어드레싱되지 않는 워드 라인 전위는 하나의 타입의 비트 라인 전위들, 예를 들어 BLy 전위들과 동일하게 설정되고, 다른 타입의 비트 라인들의 전위, 예를 들어 BLx 전위는 해당하는 어드레싱되지 않는 셀들의 바람직한 사전-방해 전압을 형성하도록 선택된다.
도 13은 2개의 사후 방해 펄스들을 가진 펄스 프로토콜을 기반으로 VS/3을 이용하는 바람직한 실시예를 도시하고, 여기서 마지막의 사후 방해 펄스들은 오래 지속되는 누설/완화 전류들의 보다 양호한 제어 및 일정한 상태를 위해 모든 비트 라인들에 대해 동일한 극성을 갖는다. 상기 도면은 전극 전위들(Φ(AWL), Φ(UWL), Φ(BLx) 및 Φ(BLy))과 결과적인 셀 전압들(V(Dx), V(Dy), V(Ax), V(Ay))을 모두 나타낸다. 도 11의 실시예와 유사하게, 사후-방해 사이클에서 Ax 셀들에 대한 스위칭 방향에 대향하는 전압들이 없음을 유의한다. 또한, 단일 극성 종료 펄스로 인해 사후-방해 사이클의 전체 펄스 영역이 BLx 및 BLy 비트 라인들을 따라 어드레싱되지 않는 셀들에 대해 동일하지 않지만, 이는 Dy 셀들에 대해서만 사전-방해 펄스 시간주기를 감소시킴으로써 보상되어, 어드레싱되지 않는 셀들상에서 (+) 및 (-) 펄스들의 양이 균형을 이루게 될 것라는 것을 유의한다.
도 13에서 도시된 바와 같은 단일 극성이 되는 사후-방해 펄스들은 전체적으로 양호한 결과를 항상 제공하는 것은 아니다. 모든 비트 라인들상의 동일한 극성의 사후-방해 종료 펄스들은 일부 셀들이 누설/완화 전류들의 급속한 감소를 위해 전형적으로 최상의 상황이 아닌 동일한 극성을 가진 2개의 인접 펄스들을 항상 받 도록 할 것이다. 즉 단일 극성 종료 펄스들을 사용함으로써 데이터 독립적인 효과를 제공할 수 있지만, 사후-방해 종료 펄스들의 극성이 데이터 의존적이고 비트 라인들 사이에 상이할 수 있는 상황과 비교하여, 누설/완화 전류들의 보다 급속한 감소 효과는 더 적을 수 있다.
본 발명에 따른 방법의 장점들은 예를 들어 데이터율의 증가를 허용하는 보다 신뢰할 수 있는 판독들을 가능하게 하는 것을 포함한다. 추가로, 메모리 셀들은 동작 동안 임프린트로 인한 우발적인 스위칭 및 부분 스위칭이 거의 발생하지 않을 것이다.
통상의 당업자는 본 발명의 사상과 원리들을 벗어남이 없이, 전압 레벨들, 시간주기들, 펄스 프로토콜 등과 같은 세부사항들 및 본 발명의 특성을 설명하기 위해 기술되고 도시된 방법들과 부품들의 배치들에서 변형들, 변화들이 이루어질 수 있다는 것을 이해할 것이다.

Claims (21)

  1. 수동 매트릭스 어드레싱을 사용하는 강유전체 또는 일렉트릿 메모리 소자를 동작시키기 위한 방법으로서,
    상기 메모리 소자는 강유전체 또는 일렉트릿 폴리머 박막과 같은 히스테리시스를 나타내는 강유전체 또는 일렉트릿 박막 분극 물질의 형태의 셀들, 및 각각 평행 전극들의 제 1 세트 및 제 2 세트를 포함하고, 워드 라인들(WL)로 지칭되는 상기 제 1 세트의 전극들은 비트 라인들(BL)로 지칭되는 상기 제 2 세트의 전극들에 대해 실질적으로 직교 관계로 제공되며, 상기 제 1 및 제 2 세트의 전극(WL, BL)들은 메모리 셀들의 박막 물질과 직접 또는 간접적으로 접촉되게 제공되고, 상기 메모리 소자의 셀은 셀을 어드레싱하는 워드 라인(WL) 및 비트 라인(BL) 사이의 분극 물질의 보자력 필드(EC)에 상응하는 보자력 전압(VC) 보다 더 큰 스위칭 전압(Vs)을 인가함으로써, 분극 상태 X 또는 Y로 설정되거나 이들 사이에서 스위칭될 수 있으며,
    상기 방법은 선택되는 어드레싱된 셀들(Ax)을 분극 상태 X로 스위칭하기 위한 하나 이상의 방해-생성(disturb-generating) 동작 사이클을 갖는 전압 펄스 프로토콜을 포함하고, 상기 방해-생성 동작 사이클은 어드레싱된 워드 라인들(AWL)과 선택된 비트 라인들(BLx)의 교차부에 위치된 선택되는 어드레싱된 셀들(Ax), 상기 어드레싱된 워드 라인들(AWL)과 선택되지 않은 비트 라인들(BLy)의 교차부에 위치된 선택되지 않은 어드레싱된 셀들(Ay), 어드레싱되지 않는 워드 라인들(UWL)과 상기 선택된 비트 라인들(BLx)의 교차부에 위치된 어드레싱되지 않는 셀들(Dx), 및 상기 어드레싱되지 않는 워드 라인들(UWL)과 상기 선택되지 않은 비트 라인들(BLy)의 교차부에 위치된 어드레싱되지 않는 셀들(Dy)과 연관되며, 상기 방해-생성 동작 사이클 동안 상기 어드레싱된 워드 라인들(AWL)과 상기 선택된 비트 라인들(BLx) 사이의 전위차는 상기 스위칭 전압(Vs)과 동일하고, 상기 어드레싱된 워드 라인들(AWL)과 상기 선택되지 않은 비트 라인(BLy)들 사이의 전위차는 상기 보자력 전압(Vc)의 크기 보다 작으며, 상기 방법은,
    상기 어드레싱되지 않는 워드 라인들(UWL)을 따라 셀들이 넌-스위칭(non-switching) 전압들 및 하나 이상의 넌-제로(non-zero) 전압들을 수신하는 동안, 상기 방해-생성 동작 사이클 이전 및 이후 중 적어도 하나에 각각 사전-방해(pre-disturb) 사이클 및 사후-방해(post-disturb) 사이클 중 적어도 하나를 도입하는 단계; 및
    상기 어드레싱되지 않는 워드 라인들(UWL)과 상기 어드레싱된 워드 라인(AWL) 사이의 전위차를 상기 보자력 전압(Vc)의 크기의 2배 보다 작거나 같게 유지함으로써, 상기 각각의 사전-방해 사이클 및 사후-방해 사이클 중 적어도 하나에서, 사전-방해 셀 전압 펄스들 및 사후-방해 셀 전압 펄스들 중 적어도 하나를 형성하는 단계를 포함하며,
    상기 선택된 비트 라인(BLx)에 인가된 전위들과 상기 선택되지 않은 비트 라인(BLy)에 인가된 전위들은, 상기 어드레싱되지 않는 워드 라인(UWL) 전위와의 차이가 상기 보자력 전압(Vc)의 크기 미만이 되며;
    상기 어드레싱된 워드 라인(AWL)에 인가된 전위는, 사전-방해 사이클 및 사후-방해 사이클 중 적어도 하나 동안, 상기 어드레싱된 셀들(Ax, Ay)만이 상기 어드레싱된 셀들(Ax, Ay)에서 이미 설정된 분극 상태의 방향으로 상기 보자력 전압(Vc) 보다 더 큰 크기들을 가진 전압들을 수신할 수 있도록 설정되는 것을 특징으로 하는,
    메모리 소자의 동작 방법.
  2. 제 1 항에 있어서,
    상기 전압 펄스 프로토콜은 워드 라인들(WL)과 비트 라인들(BL)상의 전위들에 대해 1/3 (VS/3) 선택 규칙을 이용하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서,
    상기 사전-방해 펄스들 또는 사후-방해 펄스들을 생성하면서, 상기 어드레싱된 워드 라인들(AWL)로부터 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위들을 분리시키는 것을 특징으로 하는 메모리 소자의 동작 방법.
  4. 제 1 항에 있어서,
    상응하는 비트 라인들(BLx, BLy)의 전위가 상기 방해-생성 동작 사이클 동안 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위 보다 더 높은 경우, 상기 선택된 비트 라인들(BLx)의 전위 및 상기 선택되지 않은 비트 라인들(BLy)의 전위 중 적어도 하나를 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위보다 더 낮게 설정하거나, 상응하는 비트 라인들(BLx, BLy)의 전위가 상기 방해-생성 동작 사이클 동안 상기 어드레싱되지 않는 워드 라인(UWL)의 전위보다 더 낮은 경우, 상기 선택된 비트 라인들(BLx)의 전위 및 상기 선택되지 않은 비트 라인들(BLy)의 전위 중 적어도 하나를 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위보다 더 높게 설정함으로써, 상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 상기 방해 펄스들과 반대 극성을 갖도록 상기 어드레싱되지 않는 셀들(Dx, Dy)상에 사전-방해 펄스 및 사후-방해 펄스 중 적어도 하나를 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  5. 제 4 항에 있어서,
    어드레싱되지 않는 셀들(Dx, Dy)에 형성되는 상기 사전-방해 펄스들 또는 사후-방해 펄스들에 대한 시간주기들 및 진폭들은, 상기 방해-생성 동작 사이클과 상기 사전-방해 사이클 또는 사후-방해 사이클에서 어드레싱되지 않는 셀들(Dx, Dy)에 인가되는 모든 펄스들에 대해, (+) 극성을 갖는 펄스들의 면적들의 합이 (-) 극성을 갖는 펄스들의 면적들의 합과 실질적으로 동일하도록 설정되는 것을 특징으로 하는 메모리 소자의 동작 방법.
  6. 제 1 항에 있어서,
    상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 상기 방해 펄스와 실질적으로 동일한 펄스 면적을 갖지만 반대 극성을 갖도록 각각의 어드레싱되지 않는 셀(Dx, Dy)에 하나의 사전-방해 펄스 또는 사후-방해 펄스를 형성하거나, 상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 상기 방해 펄스와 실질적으로 동일한 크기 및 시간주기를 갖지만 반대 극성을 갖도록 각각의 어드레싱되지 않는 셀에 하나의 사전-방해 펄스를 형성하며, 이에 의해 상기 어드레싱된 워드 라인 전위를 최저 비트 라인 전위 보다 작거나 같게 설정하거나 상기 사전-방해 펄스의 인가 동안 최고 비트 라인 전위 보다 크거나 같게 설정함으로써, 상기 어드레싱된 셀들(Ax, Ay)에 이미 설정된 분극 상태의 방향으로 상기 어드레싱된 셀들에 대한 단일 극성 전압 펄스들이 형성되는 것을 특징으로 하는 메모리 소자의 동작 방법.
  7. 제 1 항에 있어서,
    가장 짧은 시간주기를 갖는 상기 어드레싱되지 않는 셀들(Dx, Dy)의 비트 라인 전위를 상기 사전-방해 사이클의 일부 또는 전부에 대해 상기 어드레싱되지 않는 워드 라인 전위와 동일하게 설정함으로써, 비트 라인의 타입(BLx 또는 BLy)에 따라 상기 어드레싱되지 않는 셀들상에 상기 사전-방해 펄스들 또는 사후-방해 펄스들에 대한 상이한 시간주기들을 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  8. 제 1 항에 있어서,
    상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 상기 방해 펄스와 실질적으로 동일한 크기와 시간주기를 갖지만 반대 극성을 갖도록, 각각의 어드레싱되지 않는 셀(Dx, Dy)에 하나의 사후-방해 펄스를 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  9. 제 1 항에 있어서,
    어드레싱되지 않는 셀들(Dx, Dy)에 하나 이상의 사후-방해 펄스들을 형성하고, 각각의 상기 펄스들은 상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 임의의 펄스 보다 실질적으로 더 작은 펄스 면적을 가지며, 하나 이상의 상기 펄스들은 상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 마지막 펄스와 반대 극성을 갖는 것을 특징으로 하는 메모리 소자의 동작 방법.
  10. 제 9 항에 있어서,
    상기 방해-생성 동작 사이클 동안 상기 동일한 셀들에 형성되는 펄스 보다 더 짧은 시간주기를 갖지만 실질적으로 동일한 크기를 가진 상기 하나 이상의 사후-방해 펄스들을 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  11. 제 9 항에 있어서,
    상기 하나 이상의 사후-방해 펄스들은 각각 상기 방해-생성 동작 사이클 동안 동일한 셀들에 형성되는 임의의 펄스 보다 5-20배 더 작거나, 어드레싱되지 않는 셀들(Dx, Dy)에 교번하는 (+) 및 (-) 사후-방해 펄스들을 형성하거나, 동일한 사후-방해 사이클에서 동일한 셀들상에 임의의 선행하는 사후-방해 펄스 보다 더 작은 펄스 면적을 갖는 상기 사후-방해 펄스들을 형성하거나, 어드레싱되지 않는 셀들(Dx, Dy)상의 마지막의 사후-방해 펄스들은 모든 비트 라인들(BL)에 대해 동일한 극성을 가지며, 이에 의해 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위, 상기 어드레싱된 워드 라인(AWL)의 전위, 및 상기 비트 라인들(BLx, BLy) 중 하나의 전위가 상기 마지막의 사후-방해 펄스들을 형성할 때 동일하게 설정되는 것을 특징으로 하는 메모리 소자의 동작 방법.
  12. 제 1 항에 있어서,
    상기 선택되지 않은 비트 라인들(BLy)의 전위만 또는 상기 선택된 비트 라인들(BLx)의 전위만을 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위와 동일하게 설정하고, 다른 시점에서 다른 타입의 비트 라인들(BLx 또는 BLy)의 전위만을 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위와 동일하게 설정함으로써, 하나의 극성을 갖도록 어드레싱되지 않은 셀들(Dx, Dy)에 시간 분리된 사전-방해 펄스들 또는 사후-방해 펄스들을 한번에 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  13. 제 12 항에 있어서,
    시간 분리된 전압 펄스들을 형성하면서 상기 어드레싱된 워드 라인들의 전위를 상기 선택된 비트 라인들(BLx)의 전위와 동일하게 설정함으로써, 분극 상태 Y의 방향에서만 어드레싱된 셀들(Ax, Ay)에 전압 펄스들을 형성하거나, 시간 분리된 전압 펄스들을 형성하면서 상기 어드레싱된 워드 라인들(AWL)의 전위를 상기 선택되지 않은 비트 라인들(BLy)의 전위와 동일하게 설정함으로써, 분극 상태 X의 방향에서만 어드레싱된 셀들(Ax, Ay)에 전압 펄스들을 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  14. 제 1 항에 있어서,
    사후-방해 펄스들을 형성하면서 상기 사후-방해 사이클의 일부 또는 전부 동안 상기 어드레싱되지 않는 워드 라인들의 전위와 동일하게 상기 어드레싱된 워드 라인들의 전위를 유지하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  15. 제 1 항에 있어서,
    사후-방해 펄스들을 형성하면서 상기 사후-방해 사이클의 일부 또는 전부 동안 상기 어드레싱되지 않는 워드 라인들(UWL)의 전위와 상이하게 상기 어드레싱된 워드 라인들(AWL)의 전위를 유지하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  16. 제 15 항에 있어서,
    상기 사후-방해 사이클에서 사후-방해 펄스들을 형성하면서 상기 비트 라인들(BLx, BLy)의 최고 전위에 보다 근접하게 상기 어드레싱된 워드 라인(AWL)의 전위를 설정하거나, 상기 사후-방해 사이클에서 사후-방해 펄스들을 형성하면서 상기 비트 라인들의 최저 전위에 보다 근접하게 상기 어드레싱된 워드 라인들(AWL)의 전위를 설정함으로써, 일 방향에서 항상 더 큰 크기를 갖는, 어드레싱된 셀들(Ax, Ay)의 펄스들을 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  17. 제 1 항에 있어서,
    사각형 형상이 아니며 각각의 펄스의 시작 및 종료 사이에서 시간-가변하는 크기를 갖는, 하나 이상의 사전-방해 펄스들 또는 사후-방해 펄스들을 형성하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서,
    상기 펄스들은 상기 크기가 감소되어 제로에 근접하는 톱니 형상을 갖는 것을 특징으로 하는 메모리 소자의 동작 방법.
  19. 제 1 항에 있어서,
    근접 온도에 따라 상기 사전-방해 펄스들 또는 사후-방해 펄스들의 형상을 조절하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서,
    증가되는 온도에 따라 상기 펄스들의 시간주기를 증가시키는 것을 특징으로 하는 메모리 소자의 동작 방법.
  21. 제 1 항에 있어서,
    현재 어드레싱된 수동 매트릭스에 인접한 하나 이상의 수동 매트릭스들의 비활성 비트 라인들 및 비활성 워드 라인들을 상기 현재 어드레싱된 수동 매트릭스의 어드레싱되지 않는 워드 라인(UWL)과 동일한 전위로 설정하는 것을 특징으로 하는 메모리 소자의 동작 방법.
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