JP5743987B2 - 受動マトリクス・アドレス指定可能素子の読み取り方法並びにその方法を実施するための素子 - Google Patents
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Description
a)読み取りサイクル中に全てのアドレス指定されていないセルはゼロ電位となり、データ内容(論理値)を失う結果となりうる多数の外乱信号を幾ばくか削減し、同様に読み取り操作中に背景電流を引き起こす可能性のある全ての外乱を除去する。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
特に1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法であって、前記素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で前記素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の1つのセルは2つの分極状態の1つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧V c よりも大きな電圧V s を、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり、此処で各々のビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記方法であって;
全てのワードおよびビット・ライン上の電位を電圧パルス・プロトコルに基づく時間調整方式で制御し、前記電圧パルス・プロトコルは全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、これによって1本のワード・ラインが読み取りサイクル中の少なくとも一部の間に供給された電位でアクティブとされ、この供給された電位は少なくとも電圧V s に相当する全ての交差するビット・ラインの電位に比例し、アクティブなワード・ラインに接続されている個々のセル内に格納されている論理値は電荷電流を検出装置で検出することにより決定されることを特徴とする、前記方法。
Claims (5)
- 1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法であって、
前記素子は強誘電性材の様なヒステリシスを示す電気的分極性材料を含み、此処で前記素子は、複数の並列の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の1つのセルは2つの分極状態の1つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり、此処で各々のビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込みサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出し、
前記方法は、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、
読み取りサイクル中に、選択されたワード・ラインのアクティブ化を、当該選択されたワード・ラインに少なくともVsに等しい電圧レベルを供給し、全ての交差しているビット・ライン上の電圧レベルをゼロに、またはその逆に制御することによって行い、これによってアクティブ・ワード・ラインに接続された各セル内に格納されている論理値が、それぞれのビット・ライン上の電荷値をそれに関連する検出装置で検出する一方で全ての非アクティブ・ワード・ラインを適用可能な電圧レベル0またはVsに維持することにより決定されることが可能であり、
前記方法は、読み取りサイクル中に失われた情報の再書き込みを行うリフレッシュ・サイクルを含み、
前記方法は、全てのワードおよびビット・ライン上の電位を三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電圧を基準とする4つの電圧レベル0,Vs/3,2Vs/3およびVsを具備した電圧パルス・プロトコルを実現し、
前記リフレッシュ・サイクルは、
前記選択されたワード・ラインに少なくともVsに等しい電圧レベルを供給し、再書き込みされるセルに接続された全てのビット・ラインの電圧レベルをゼロに保持し、全ての非アクティブ・ワード・ラインを1/3Vsにして、全ての非アクティブ・ビット・ラインを2/3Vsにすることによって、または、
前記選択されたワード・ラインにゼロに等しい電圧レベルを供給し、再書き込みされるセルに接続された全てのビット・ラインの電圧レベルをVsに保持し、全ての非アクティブ・ワード・ラインを2/3Vsにして、全ての非アクティブ・ビット・ラインを1/3Vsにすることによって、
前記選択されたワード・ラインを前記リフレッシュ・サイクルで再度アクティブ化することによって、読み取りサイクル中にその分極状態が変更された全てのセルに情報の再書き込みを行うことを特徴とする、前記方法。 - 請求項1記載の方法であって、
検出装置としてセンス増幅器を使用することを特徴とする、前記方法。 - 1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、
前記素子は強誘電性材の様なヒステリシスを示す電気的分極性材料を含み、此処で前記素子は、複数の並列の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の1つのセルは2つの分極状態の1にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり、此処で各々のビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込みサイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン(BL)と此のビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって、
前記素子は、制御手段を備え、読み取りサイクル中に、選択されたワード・ラインのアクティブ化を、当該選択されたワード・ラインに少なくともVsに等しい電圧レベルを供給し、全ての交差しているビット・ライン上の電圧レベルをゼロにまたはその逆に制御することによって行い、これによってアクティブ・ワード・ラインに接続された各セル内に格納されている論理値が、それぞれのビット・ライン上の電荷値をそれに関連する検出装置で検出する一方で全ての非アクティブ・ワード・ラインを適用可能な電圧レベル0またはVsに維持することにより決定されることが可能であり、
前記制御手段は、読み取りサイクル中に失われた情報をリフレッシュ・サイクル中に再書き込みを行い、
全てのワードおよびビット・ライン上の電位を三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする4つの電圧レベル0,Vs/3,2Vs/3およびVsを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置にワード・ラインとビット・ラインとが接続され、
前記制御手段は、
前記選択されたワード・ラインに少なくともVsに等しい電圧レベルを供給し、再書き込みされるセルに接続された全てのビット・ラインの電圧レベルをゼロに保持し、全ての非アクティブ・ワード・ラインを1/3Vsにして、全ての非アクティブ・ビット・ラインを2/3Vsにすることによって、または、
前記選択されたワード・ラインにゼロに等しい電圧レベルを供給し、再書き込みされるセルに接続された全てのビット・ラインの電圧レベルをVsに保持し、全ての非アクティブ・ワード・ラインを2/3Vsにして、全ての非アクティブ・ビット・ラインを1/3Vsにすることによって、
前記選択されたワード・ラインを前記リフレッシュ・サイクルで再度アクティブ化することによって、読み取りサイクル中にその分極状態が変更された全てのセルに情報の再書き込みを行い、
前記読み取り及び前記書き込みが行われていない場合、全てのワード・ライン及びビット・ラインは、1/3Vsに保持される、ことを特徴とする前記素子。 - 請求項3記載の素子であって、
分極性材料が強誘電ポリマであることを特徴とする前記素子。 - 請求項3記載の素子であって、
検出装置(SA)がセンス増幅器であることを特徴とする前記素子。
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