FR2792459A1 - Dispositif a semiconducteur ayant un transistor mis - Google Patents
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Abstract
Un dispositif à semiconducteur comprend un transistor MIS pour le traitement de signal (Q2) formé dans une couche de silicium sur isolant et ayant une région de corps; et un moyen de changement de potentiel de la région de corps (1, 03) qui fait passer d'une première opération consistant à amener la région de corps du transistor MIS dans un état flottant, à une seconde opération consistant à déplacer le potentiel de la région de corps vers le potentiel d'une borne d'entrée du transistor MIS, dans des conditions temporelles définies par le retard d'un inverseur (1). Cette configuration permet d'améliorer les caractéristiques de commutation et de courant de sortie du transistor MIS.
Description
DISPOSITIF A SEMICONDUCTEUR AYANT UN TRANSISTOR MIS
La présente invention concerne un dispositif à semiconducteur ayant une structure silicium sur isolant, ou SOI, avec une configuration
de circuit comprenant un transistor MOS.
La figure 11 est une coupe illustrant la structure d'un transistor NMOS ayant une structure SOI classique. Sur la figure, la structure SOI
comprend un substrat semiconducteur 21, une pellicule d'oxyde de sili-
cium 22 et une couche SOI 23, et un transistor-NMOS est formé dans la
couche SOI 23.
Plus précisément, une région de source de type N 24 et une région de drain de type N 25 sont formées sélectivement dans la couche SOI 23, la région entre la région de source 24 et la région de drain 25 dans la couche SOI 23 devient une région de corps de type P 26, une pellicule d'oxyde de grille 27 est formée sur la surface de la région de corps 26 remplissant la fonction d'une région de canal, et une électrode
28 est formée sur la pellicule d'oxyde de grille 27.
Dans le transistor NMOS ayant la structure SOI comme décrit,
lorsque la région de corps 26 est placée dans un état flottant, la possibi-
lité d'attaque en courant est augmentée par un fonctionnement bipolaire
parasite. La raison de ceci est la suivante.
En se référant à la figure 11, on note que des paires électron-
trou sont générées par ionisation par choc. A ce moment, dans le tran-
sistor NMOS, les électrons sont extraits par le drain, et les trous restent dans la région de corps 26, ce qui augmente le potentiel de la région de
corps 26. Ceci occasionne une diminution de la tension de seuil du tran-
sistor NMOS ayant une caractéristique de tension de seuil qui est repré-
sentée sur la figure 12, augmentant ainsi la possibilité d'attaque en cou-
rant du transistor NMOS.
La même chose est vraie pour des transistors PMOS. Ainsi, lorsque des paires électron-trou sont générées par ionisation par choc
dans un transistor PMOS, les trous sont extraits par le drain, et les élec-
trons restent dans une région de corps, ce qui diminue le potentiel de la région de corps. Ceci occasionne une diminution de la valeur absolue de
la tension de seuil du transistor PMOS ayant une caractéristique de ten-
sion de seuil qui est représentée sur la figure 12, ce qui a pour effet
d'augmenter la possibilité d'attaque en courant du transistor PMOS.
Ainsi, le transistor MOS ayant la structure SOI a l'avantage consistant en ce que sa possibilité d'attaque en courant est augmentée
en faisant passer la région de corps dans un état flottant.
Le transistor MOS ayant la structure SOI dans lequel la région
de corps est dans un état flottant, est cependant susceptible d'être in-
fluencé par une erreur passagère. Par exemple, si dans la région de corps 26 d'un transistor MOS, de grands nombres de paires électron-trou sont générées à cause de l'arrivée de rayons a dans la région de corps
26, de grands nombres de trous sont stockés dans la région de corps 26.
Le transistor NMOS avec un grand nombre de trous stockés ne présente aucun problème dans son état conducteur, mais donne lieu à un courant de fuite dans son état bloqué, ce qui conduit à un fonctionnement avec
un courant instable.
Par conséquent, il apparaît à la fois des avantages et des in-
convénients lorsque la région de corps du transistor MOS ayant la struc-
ture SOI est placée dans un état flottant. La région de corps du transistor MOS qui reste dans un état flottant occasionne le problème consistant
dans l'apparition d'un courant de fuite dans son état bloqué.
Selon un premier aspect de l'invention, un dispositif à semicon-
ducteur comprend: un transistor MIS pour le traitement de signal formé dans une couche SOI d'une structure SOI, le transistor MIS ayant (i) une grille qui reçoit un premier signal d'entrée exprimant un premier/second
état logique, (ii) une première borne à partir de laquelle est émis un si-
gnal de sortie basé sur le premier signal d'entrée, (iii) une seconde borne établissant un état passant/bloqué entre la première borne et ellemême, en réponse au premier/second état logique exprimé par le premier signal d'entrée, respectivement, et (iv) une région de corps; et un moyen de
changement de potentiel de la région de corps, faisant passer d'une pre-
mière opération consistant à amener la région de corps du transistor MIS dans un état flottant, à une seconde opération consistant à changer le potentiel de la région de corps en direction du potentiel de la seconde borne, entre une première transition dans laquelle le premier signal d'en-
tree passe du second état logique au premier état logique, et une se-
conde transition dans laquelle le premier signal d'entrée passe du pre-
mier état logique exprimé par le premier signal d'entrée dans la première
transition, au second état logique.
Selon un second aspect, le dispositif à semiconducteur du pre-
mier aspect est caractérisé en ce que le moyen de changement de po-
tentiel de la région de corps comprend un moyen de retard recevant un
second signal d'entrée et retardant le second signal d'entrée, pour géné-
rer le premier signal d'entrée; et un élément de commutation faisant pas-
ser de la première opération à la seconde opération sur la base de la
transition du second signal d'entrée.
Selon un troisième aspect, le dispositif à semiconducteur du
second aspect est caractérisé en ce que l'élément de commutation com-
porte un transistor de commutation. Le transistor de commutation com-
prend une première borne connectée à la région de corps du transistor
MIS pour le traitement de signal, une seconde borne connectée à la se-
conde borne du transistor MIS, et une borne de commande recevant le
second signal d'entrée.
Selon un quatrième aspect, le dispositif à semiconducteur du
premier aspect comprend en outre: un autre transistor MIS pour le trai-
tement de signal formé dans une couche SOI d'une structure SOI, I'autre transistor MIS ayant (i) une grille qui reçoit le premier signal d'entrée, (ii) une première borne connectée à la première borne du transistor MIS, (iii) une seconde borne établissant un état passant/bloqué entre la première borne et elle-même en réponse au second/premier état logique exprimé par le premier signal d'entrée, et (iv) une région de corps; et un autre moyen de changement de potentiel de la région de corps, faisant passer
d'une première opération consistant à amener dans un état flottant la ré-
gion de corps de l'autre transistor MIS pour le traitement de signal, à une seconde opération dans laquelle le potentiel de la région de corps est changé en direction du potentiel de la seconde borne, entre la seconde transition du premier signal d'entrée et la première transition dans laquelle le second état logique exprimé par le premier signal d'entrée
dans la seconde transition passe au premier état logique.
Selon un cinquième aspect, le dispositif à semiconducteur du
troisième aspect est caractérisé en ce que le transistor MIS pour le trai-
tement de signal et le transistor de commutation sont d'un type de con-
ductivité identique; et le moyen de retard comprend un seul inverseur re-
cevant le second signal d'entrée pour émettre le premier signal d'entrée.
Selon un sixième aspect, le dispositif à semiconducteur du troi-
sième aspect est caractérisé en ce que le transistor MIS pour le traite-
ment de signal et le transistor de commutation sont d'un type de conduc-
tivité identique; et le moyen de retard comprend des inverseurs connec-
tés en série, dont le nombre est impair et n'est pas inférieur à trois, les inverseurs impairs recevant le second signal d'entrée qui est appliqué à l'inverseur du premier étage, pour émettre le premier signal d'entrée par
l'inverseur de l'étage final.
Dans le dispositif à semiconducteur du premier aspect, lors-
qu'un transistor MIS pour le traitement de signal est dans un état con-
ducteur sous l'effet de la première transition d'un premier signal d'entrée, sa région de corps est maintenue dans un état flottant, ce qui permet
d'augmenter la possibilité d'attaque en courant par l'effet bipolaire para-
site. D'autre part, avant que le transistor MIS n'effectue une transition vers l'état bloqué sous l'effet de la seconde transition du premier signal d'entrée, le potentiel de la région de corps se déplace vers le potentiel
de la seconde borne, ce qui évite un courant de fuite.
Dans le dispositif à semiconducteur du second aspect, du fait qu'un premier signal d'entrée est obtenu en retardant un second signal d'entrée, la transition du premier signal d'entrée est générée avec un
temps de retard, sur la base de la transition d'un second signal d'entrée.
Ainsi, avant qu'un transistor MIS pour le traitement de signal n'effectue une transition vers l'état bloqué, le potentiel de corps se déplace vers le potentiel de la seconde borne sous l'effet du passage d'une première
opération à une seconde opération, sur la base de la transition du se-
cond signal d 'entrée.
Dans le dispositif à semiconducteur du troisième aspect, la se-
conde borne d'un transistor MIS pour le traitement de signal a le même
potentiel que sa région de corps, ce qui permet le déplacement du poten-
tiel de la région de corps vers le potentiel de la seconde borne.
Dans le dispositif à semiconducteur du quatrième aspect, lors- qu'un autre transistor MIS pour le traitement de signal est dans l'état
conducteur sous l'effet de la seconde transition d'un premier signal d'en-
tree, sa région de corps est maintenue dans un état flottant, ce qui per-
met d'augmenter la possibilité d'attaque en courant par l'effet bipolaire parasite. D'autre part, avant que le transistor MIS précité ne passe à
l'état bloqué sous l'effet de la première transition du premier signal d'en-
trée, le potentiel de la région de corps se déplace vers le potentiel de la
seconde borne, ce qui évite un courant de fuite.
Dans le dispositif à semiconducteur du cinquième aspect, un second signal d'entrée peut recevoir un retard d'une valeur égale à un retard de propagation de signal prédéterminé d'un seul inverseur, pour
émettre un premier signal d'entrée ayant l'état logique inverse.
Cependant, sur presque toute la période au cours de laquelle un transistor MIS pour le traitement de signal est amené à l'état passant par le premier signal d'entrée, un transistor de commutation est amené dans l'état bloqué par un second signal d'entrée, de façon que la région de corps soit maintenue dans un état flottant. Ainsi, le transistor de commutation prend l'état passant pour permettre au potentiel de la région de corps d'être déplacé vers le potentiel de la seconde borne, avant que le transistor MIS n'effectue une transition vers l'état bloqué sous l'effet
du premier signal d'entrée.
Dans le dispositif à semiconducteur du sixième aspect, un pre-
mier signal d'entrée est émis par l'inverseur de l'étage final. Il est donc possible d'émettre le premier signal d'entrée ayant l'état logique inverse,
avec un retard égal à la valeur d'une durée de propagation de signal pré-
déterminée de l'ensemble des inverseurs impairs.
Cependant, sur presque toute la période pendant laquelle un transistor MIS pour le traitement de signal est amené dans l'état passant par le premier signal d'entrée, un transistor de commutation est amené dans l'état bloqué par un second signal d'entrée, de façon que la région de corps soit maintenue dans un état flottant. Ainsi, le transistor de commutation prend l'état passant pour permettre au potentiel de la région de corps d'être déplacé vers le potentiel de la seconde borne, avant que le transistor MIS n'effectue une transition vers l'état bloqué sous l'effet du premier signal d'entrée. De plus, le nombre des inverseurs impairs n'est pas inférieur à trois, ce qui permet de communiquer aisément un retard élevé au second
signal d'entrée.
Un but de la présente invention est donc de procurer un dispo-
sitif à semiconducteur ayant un transistor MIS de structure SOI, dans le-
quel la possibilité d'attaque en courant soit améliorée sans occasionner
un courant de fuite.
D'autres buts, caractéristiques et avantages de l'invention se-
ront mieux compris à la lecture de la description qui va suivre de modes
de réalisation, donnés à titre d'exemples non limitatifs. La suite de la
description se réfère aux dessins annexés, dans lesquels
La figure 1 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de la présente invention;
La figure 2 est un diagramme temporel illustrant le fonctionne-
ment du premier mode de réalisation préféré; La figure 3 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré;
La figure 4 est un diagramme temporel illustrant le fonctionne-
ment du second mode de réalisation préféré; La figure 5 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un troisième mode de réalisation préféré;
La figure 6 est un diagramme temporel illustrant le fonctionne-
ment du troisième mode de réalisation préféré; La figure 7 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un quatrième mode de réalisation préféré;
La figure 8 est un diagramme temporel illustrant le fonctionne-
ment du quatrième mode de réalisation préféré;
La figure 9 est un schéma de circuit d'une configuration de cir-
cuit d'un dispositif à semiconducteur basé sur le principe de la présente invention; La figure 10 est un diagramme temporel illustrant le fonctionnement du circuit de la figure 9; La figure 11 est une coupe illustrant un transistor NMOS de structure SOI dans l'art antérieur; et
La figure 12 est une représentation graphique montrant la rela-
tion entre le potentiel de la région de corps d'un transistor MOS et la ten-
sion de seuil, dans l'art antérieur.
Principe de l'invention
On considère qu'il est idéal que dans l'état bloqué d'un tran-
sistor MOS de structure SOI occasionnant un courant de fuite, la région
de corps ait un potentiel fixe, dans une condition dans laquelle le poten-
tiel de corps se déplace vers un potentiel de source, au lieu d'être dans
un état flottant, et que la région de corps soit amenée dans un état flot-
tant dans son état passant.
La figure 9 montre une configuration de circuit d'un dispositif à semiconducteur basé sur la considération ci-dessus. Sur la figure 9, un inverseur CMOS 10 comprend un transistor PMOS Qll et un transistor
NMOS Q12 qui sont disposés en série entre une alimentation et un ni-
veau de masse. L'inverseur CMOS 10 reçoit un signal d'entrée IN10 sur une borne d'entrée N21 (les grilles des transistors Q1 et Q12), et il émet un signal de sortie OUT10 par une borne de sortie N22 (les drains des
transistors Q ll et Q12).
Un transistor NMOS Q13 et un transistor PMOS Q14 sont ajou-
tés et ils établissent un potentiel fixe et établissent et commandent un
flottement de chaque région de corps du transistor PMOS Q1 et du tran-
sistor NMOS Q12 de l'inverseur CMOS 10, comme décrit.
La source du transistor NMOS Q13 est mise à la masse, sa grille est connectée à la borne de sortie N22, et son drain est connecté à la région de corps du transistor NMOS Q12. D'autre part, la source du
transistor PMOS Q14 est connectée à l'alimentation, sa grille est con-
nectée à la borne de sortie N22, et son drain est connecté à la région de corps du transistor PMOS Ql 1. Ainsi, le potentiel de drain du transistor PMOS Q14 devient un potentiel de corps Vll qui est le potentiel de la
région de corps du transistor PMOS Q1, et le potentiel de drain du tran-
sistor NMOS Q13 est un potentiel de corps V12 qui est le potentiel de la région de corps du transistor NMOS Q12.
Le transistor PMOS Qll et le transistor NMOS Q12 sont res-
pectivement formés de façon à avoir la structure qui est représentée sur la figure 11, dans des régions de formation de semiconducteur de type N
et de type P, isolées dans une couche SOI.
La figure 10 est un diagramme temporel illustrant le fonction-
nement du circuit de la figure 9. Comme représenté sur la figure 10, lors-
qu'un signal d'entrée IN10 de niveau "H" (tension d'alimentation) ou "B" (niveau de masse) est généré à une fréquence prédéterminée, un signal
de sortie OUT10 est également généré sur la base de l'état logique in-
verse du signal d'entrée IN10, à la fréquence prédéterminée.
Du fait que le transistor PMOS Q14 est débloqué ou bloqué, sur la base du signal de sortie OUT10, le potentiel de corps Vll du transistor PMOS Qll devient "H" lorsque le signal d'entrée IN10 est "H" (le signal de sortie OUT10 est "B"), et il est amené dans un état flottant lorsque le
signal d'entrée IN10 est "B" (le signal de sortie OUT10 est "H").
La région de corps n'est pas affectée par une erreur passagère, du fait que son potentiel est fixé au potentiel d'alimentation lorsque le
transistor PMOS Qll est dans l'état bloqué. Dans l'état passant, la ré-
gion de corps est placée dans un état flottant, de façon que la valeur ab-
solue de la tension de seuil soit diminuée, comme décrit précédemment,
pour augmenter ainsi la possibilité d'attaque en courant.
Du fait que le transistor NMOS Q13 est débloqué ou bloqué, sur la base du signal de sortie OUT10, le potentiel de corps V12 du transistor NMOS Q12 est amené dans un état flottant lorsque le signal d'entrée IN10 est "H" (le signal de sortie OUT10 est "B"), et il devient "B" lorsque
le signal d'entrée IN10 est "B" (le signal de sortie OUT10 est "H").
La région de corps n'est pas affectée par une erreur passagère
du fait que son potentiel est fixé au niveau de la masse lorsque le tran-
sistor NMOS Q12 est dans l'état bloqué. Dans l'état passant, la région de corps est placée dans un état flottant, de façon que la valeur absolue de la tension de seuil soit diminuée comme décrit précédemment, ce qui a
pour effet d'augmenter la possibilité d'attaque en courant.
Par conséquent, la configuration de circuit de la figure 9 résout effectivement le problème de l'art antérieur, mais cette configuration de circuit a les problèmes suivants. Dans le circuit de la figure 9, lorsque le transistor NMOS Q12 est dans l'état passant, le potentiel de corps V12 est dans un état flottant et des trous sont stockés dans la région de corps, ce qui occasionne une chute de la tension de seuil du transistor NMOS Q12. Par conséquent, un
courant de fuite traverse le transistor NMOS Q12 lorsque le signal d'en-
trée IN10 est changé de "H" à "B", c'est-à-dire lorsqu'il tombe à "B". Le courant de fuite continue à circuler jusqu'à ce que les trous qui sont
stockés dans la région de corps du transistor NMOS Q12 soient suffi-
samment extraits par le niveau de la masse, après que le signal d'entrée
IN10 est devenu "B", le signal de sortie OUT10 est devenu "H", et le po-
tentiel de corps V12 est devenu "B".
La même chose est vraie pour le transistor PMOS Q1. Ainsi, dans le circuit de la figure 9, lorsque le transistor PMOS Qll est dans l'état passant, le potentiel de corps Vll est dans un état flottant et des électrons sont stockes dans la région de corps, ce qui occasionne une chute de la valeur absolue de la tension de seuil du transistor PMOS Qll1. Par conséquent, un courant de fuite traverse le transistor PMOS
Qll lorsque le signal d'entrée IN10 passe de "B" à "H", c'est-à-dire lors-
qu'il monte en "H". Le courant de fuite continue à circuler jusqu'à ce que les électrons stockes dans la région de corps du transistor PMOS Qll
soient suffisamment extraits par l'alimentation, après que le signal d'en-
trée IN10 est devenu "H", le signal de sortie OUT10 est devenu "B", et le
potentiel de corps Vl1 est devenu "H".
Même dans le circuit de la figure 9, lorsque le transistor PMOS
Qll et le transistor NMOS Q13 s'élèvent à "H" et tombent à "B", respecti-
vement, une opération de blocage ne peut pas être effectuée rapidement, ce qui conduit à une mauvaise caractéristique de réponse de l'inverseur
CMOS 10.
Les modes de réalisation préférés suivants visent à améliorer la possibilité d'attaque en courant sans effet nuisible d'erreur passagère, et
ils améliorent également la caractéristique de réponse du circuit.
Premier mode de réalisation préféré La figure 1 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de l'invention. Sur la figure 1, un inverseur CMOS 2
comprend un transistor PMOS Q1 et un transistor NMOS Q2 qui sont dis-
posés en série entre une alimentation et le niveau de la masse. L'inver-
seur CMOS 2 reçoit un signal d'entrée IN2 sur une borne d'entrée N1 (les grilles des transistors Q1 et Q2), et il émet un signal de sortie OUT1 par une borne de sortie N2 (les drains des transistors Q1 et Q2). Le signal d'entrée IN2 est émis par un inverseur 1 qui reçoit un signal d'entrée IN1
par l'intermédiaire d'une borne d'entrée N10.
Un transistor NMOS Q3 établit un potentiel fixe et de plus, il établit et commande le flottement de la région de corps du transistor
NMOS Q2 dans l'inverseur CMOS 2, comme décrit.
La source du transistor NMOS Q3 est mise à la masse, sa grille
est connectée à la borne d'entrée N10 et son drain est connecté à la ré-
gion de corps du transistor NMOS Q2. De cette manière, le potentiel de
drain du transistor NMOS Q3 est un potentiel de corps V2 qui est le po-
tentiel de la région de corps du transistor NMOS Q2.
Ici, une durée de retard de propagation de signal qui est l'inter-
valle de temps entre l'entrée et la sortie de l'inverseur 1 (c'est-à- dire les signaux d'entrée IN1 et IN2) est fixée à AT1, et une durée de retard de propagation qui est l'intervalle de temps entre le signal d'entrée IN2 et le signal de sortie OUT1 de l'inverseur CMOS 2, est fixée à AT2. La durée de retard de propagation de signal AT1 est fixée de façon à ne pas être inférieure au temps de rétablissement de la tension de seuil, qui est la durée au cours de laquelle les trous stockés dans la région de corps du transistor NMOS Q2 lorsque la région de corps est dans un état flottant, sont extraits vers le niveau de la masse par le transistor NMOS Q3, et la
tension de seuil du transistor NMOS Q2 est suffisamment rétablie au ni-
veau de l'état bloqué stationnaire.
Dans la structure ci-dessus, au moins les transistors MOS Q1 et Q2 sont des transistors MOS de structure SOI, et le transistor PMOS Q1 et le transistor NMOS Q2 sont respectivement formés dans les régions de
formation de semiconducteur de type N et de type P, mutuellement iso-
lees dans une couche SOI, de façon à avoir la structure représentée sur
la figure 11.
La figure 2 est un diagramme temporel illustrant le fonctionne-
ment du circuit de la figure 1 dans le premier mode de réalisation préféré. Comme représenté sur la figure 2, lorsqu'un signal d'entree IN1 de
niveau "H" ou "B" est généré avec une fréquence prédéterminée, un si-
gnal d'entrée IN2 est généré sur la base de l'état logique inverse de celui
du signal d'entrée IN1, avec une durée de retard de propagation de si-
gnal AT1 de l'inverseur 1. Avec une duree de retard de propagation de signal AT2 à partir de la génération du signal d'entrée IN2, un signal de sortie OUT1 est généré sur la base de l'état logique inverse de celui du
signal d'entrée IN2.
Un transistor NMOS Q3 est debloqué/bloqué sur la base des niveaux "H"/"B" du signal d'entrée IN1. Un potentiel de corps V2 d'un transistor NMOS Q2 est amené dans un état flottant lorsque le signal IN1
est "B", et il devient "B" lorsque le signal d'entrée IN1 est "H".
En fixant la durée de retard de propagation de signal AT1 de
façon qu'elle ne soit pas inférieure au temps de rétablissement de la ten-
sion de seuil, et suffisamment inférieure à la durée de transmission du signal d'entrée IN1 (par exemple environ un dixième de la durée de transmission), le potentiel de la région de corps est fixé sur presque la totalité de la durée de l'état bloqué du transistor NMOS Q2, grâce à quoi la région de corps n'est pas affectée par l'erreur passagère. De plus, du fait que la région de corps est amenée dans un état flottant sur presque
toute la durée de l'état passant, la tension de seuil est abaissée et per-
met donc d'augmenter la possibilité d'attaque en courant.
De plus, le transistor NMOS Q3 est bloqué ou débloqué, sur la base du signal d'entrée IN1 dont un front ou une transition apparaît
plus tôt que celui du signal d'entrée IN2, avec un écart égal à l'inter-
valle de temps AT1. Par conséquent, il a déjà commencé à fixer le potentiel du niveau de masse de la région de corps dans le transistor NMOS Q2, avant l'intervalle de temps AT1 à partir de l'instant tl auquel le signal d'entrée IN2 est changé de "H" à "B", c'est-à-dire qu'il tombe à "B". De ce fait, le potentiel de corps se déplace vers le potentiel de
source avant que le signal d'entrée IN2 ne tombe à "B", et par consé-
quent la tension de seuil du transistor NMOS Q2 est suffisamment réta-
blie à l'état bloqué stationnaire lorsque le signal d'entrée IN2 tombe à
le B 1!.
Il en résulte qu'aucun courant de fuite ne circule lorsque le transistor NMOS Q2 est bloqué. Ceci permet une opération de blocage
rapide du transistor Q2.
Ainsi, dans le dispositif à semiconducteur du premier mode de réalisation préféré, on obtient une amélioration de la caractéristique de réponse de l'inverseur CMOS 2, en tirant parti du fait que les opérations de blocage du transistor NMOS Q2 constituant l'inverseur CMOS 2, sont améliorées en incorporant le transistor NMOS Q3 qui devient passant ou
bloqué, sur la base du signal d'entrée IN1 qui effectue le transfert d'in-
formation plus tôt que le signal d'entrée IN2 de l'inverseur CMOS 2, afin
de commander le potentiel de la région de corps du transistor NMOS Q2.
Second mode de réalisation préféré La figure 3 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré. Comme représenté sur la figure 3, un inverseur CMOS 2 ayant la même configuration que le premier mode de réalisation préféré reçoit un signal d'entrée IN3 sur une borned'entrée N1 et émet un signal de sortie OUT2 par une borne de sortie N2. Le signal d'entrée
IN3 est émis par trois inverseurs 11 à 13 connectés en série, qui reçoi-
vent un signal d'entrée IN1 par l'intermédiaire d'une borne d'entrée N10.
Comme dans le cas du premier mode de réalisation préfére, un transistor
NMOS Q3 dont la grille est connectée à la borne d'entrée N10 est incor-
poré pour commander le potentiel de la région de corps d'un transistor
*NMOS Q2.
Ici, une durée de retard de propagation de signal, qui est l'in-
tervalle de temps entre l'entrée et la sortie des trois inverseurs 11 à 13
connectés en série, est fixée à AT3, et une durée de retard de propaga-
tion de signal qui est l'intervalle de temps entre l'entrée et la sortie de l'inverseur CMOS 2 est fixée à AT2. Une durée de retard de propagation de signal AT2 est fixée de façon à ne pas être inférieure au temps de rétablissement de la tension de seuil, comme dans le premier mode de
réalisation préféré.
La figure 4 est un diagramme temporel illustrant le fonctionne-
ment du circuit de la figure 3 dans le second mode de réalisation préféré.
Comme représenté sur la figure 4, lorsqu'un signal d'entrée IN1 est géné-
ré à une fréquence prédéterminée, un signal d'entrée IN3 est généré sur la base de l'état logique inverse de celui du signal d'entrée IN1, avec une durée de retard de propagation de signal AT3 de l'inverseur 1. Avec une durée de retard de propagation de signal AT2 à partir de la génération du signal d'entrée IN3, un signal de sortie OUT2 est généré sur la base de
l'état logique inverse de celui du signal d'entrée IN3.
Le transistor NMOS Q3 est débloqué/bloqué sur la base de
l'état "H"/"B" du signal d'entrée IN1. Un potentiel de corps V2 du transis-
tor NMOS Q2 est amené dans un état flottant lorsque le signal d'entrée
IN1 est "B", et il devient "B" lorsque le signal d'entrée IN1 est "H".
Comme dans le premier mode de réalisation préfére, en fixant la durée de retard de propagation de signal AT3 de façon qu'elle ne soit
pas inférieure au temps de récupération de la tension de seuil et suffi-
samment inférieure à la période de transmission du signal d'entrée IN1, le potentiel de la région de corps est fixé sur presque toute la période de
l'état bloqué du transistor NMOS Q2, et par conséquent il n'est pas af-
fecté par une erreur passagère. De plus, du fait que la région de corps est amenée dans un état flottant sur presque toute la période de l'état
passant, la tension de seuil est abaissée, ce qui permet une augmenta-
tion de la possibilité d'attaque en courant.
De plus, le transistor NMOS Q3 est débloque ou bloqué, sur la base du signal d'entrée IN1 dont un front ou une transition apparaît plus tôt que celui du signal d'entrée IN3, avec un écart égal à l'intervalle de temps AT3. Par conséquent, il a déjà commencé à fixer le potentiel de la région de corps du transistor NMOS Q2, avant l'intervalle de temps AT3 à partir de l'instant t3 auquel le signal d'entrée IN3 tombe à "B". Il en résulte que le potentiel de corps se déplace vers le potentiel de
source avant que le signal d'entrée IN3 ne tombe à "B", et par consé-
quent la tension de seuil du transistor NMOS Q2 est suffisamment ré-
tablie à l'état stationnaire bloqué lorsque le signal d'entrée IN3 tombe
à "B".
A ce moment, du fait que la somme de la durée de retard de propagation de signal des trois inverseurs 11 à 13 devient la durée de retard AT3, il est aisé de fixer une durée de retard supérieure à la durée de retard AT1 dans le premier mode de réalisation préféré, et de fixer la durée de retard AT3 de façon qu'elle soit supérieure au temps de réta-
blissement de la tension de seuil.
Il en résulte qu'aucun courant de fuite ne circule lorsque le transistor NMOS Q2 est bloqué. Ceci permet une opération de blocage
rapide du transistor Q2.
Par conséquent, dans le dispositif à semiconducteur du second
mode de réalisation préféré, on obtient une amélioration de la caractéris-
tique de réponse de l'inverseur CMOS 2, en tirant parti du fait que l'opé-
ration de blocage du transistor NMOS Q2 constituant l'inverseur CMOS 2 est améliorée de façon fiable en incorporant le transistor NMOS Q3 qui commute à l'état passant/bloqué sur la base du signal d'entrée IN1 qui effectue le transfert d'information plus tôt que le signal d'entrée IN3 de l'inverseur CMOS 2, afin de commander le potentiel de la région de corps
du transistor NMOS Q2.
Troisième mode de réalisation préféré La figure 5 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un troisième mode de réalisation préféré. Sur la figure 5, un inverseur CMOS 2 ayant la même structure que dans le premier mode de réalisation préféré, reçoit un signal d'entrée IN2 sur une borne d'entrée N1 et il émet un signal de sortie OUT2 par une borne de sortie N2. Le signal d'entrée IN2 est émis par un inverseur 1 qui reçoit un signal d'entrée IN1 par l'intermédiaire
d'une borne d'entrée N10.
Un transistor PMOS Q4 établit un potentiel fixe et, de plus, il établit et commande le flottement de la région de corps du transistor
PMOS Q1 dans l'inverseur CMOS 2, comme décrit.
La source du transistor PMOS Q4 est connectée à l'alimenta-
tion, sa grille est connectée à la borne d'entrée N10, et son drain est connecté à la région de corps du transistor PMOS Q1. De cette manière, le potentiel de drain du transistor PMOS Q4 est un potentiel de corps VI
qui est le potentiel de la région de corps du transistor PMOS Q1.
Ici, une durée de retard de propagation de signal qui est l'inter-
valle de temps entre l'entrée et la sortie de l'inverseur 1, est fixée à AT1, et une durée de retard de propagation de signal qui est l'intervalle de
temps entre l'entrée et la sortie de l'inverseur CMOS 2, est fixée à AT2.
La durée de retard de propagation de signal AT1 est fixée de façon à ne pas être inférieure au temps de rétablissement de la tension de seuil,
comme dans le cas du premier mode de réalisation préféré.
La figure 6 est un diagramme temporel illustrant le fonctionne-
ment du circuit de la figure 5 dans le troisième mode de réalisation préfé-
ré. Comme représenté sur la figure 6, lorsqu'un signal d'entrée IN1 est généré à une fréquence prédéterminée, un signal d'entrée IN2 est généré
sur la base de l'état logique inverse du signal d'entrée IN1, avec une du-
rée de retard de propagation de signal AT1 de l'inverseur 1. Avec une durée de retard de propagation de signal AT2 à partir de la génération du signal d'entrée IN2, un signal de sortie OUT2 est généré sur la base de
l'état logique inverse de celui du signal d'entrée IN2.
Le transistor PMOS Q4 est bloqué/débloqué sur la base de
l'état "H"/"B" du signal d'entrée IN1. Un potentiel de corps V1 du transis-
tor PMOS Q1 devient "H" lorsque le signal d'entrée IN1 est "B", et il est
amené dans un état flottant lorsque le signal d'entrée IN1 est "H".
Comme dans le premier mode de réalisation préféré, en fixant la durée de retard de propagation de signal AT1 de façon qu'elle ne soit pas inférieure au temps de rétablissement de la tension de seuil et soit suffisamment inférieure à la période de transmission du signal d'entrée
IN1, le potentiel de la région de corps est fixé sur presque toute la pé-
riode de l'état bloqué du transistor PMOS Q1, et il n'est donc pas affecté par une erreur passagère. De plus, du fait que la région de corps est
amenée dans un état flottant sur presque toute la période de l'état pas-
sant, la valeur absolue de la tension de seuil est abaissée, ce qui permet
une augmentation de la possibilité d'attaque en courant.
De plus, le transistor PMOS Q4 est débloqué ou bloqué, sur la base du signal d'entrée IN1 dont un front ou une transition apparaît plus tôt que celui du signal d'entrée IN2, avec un écart égal à l'intervalle de temps AT1. Il a donc déjà commencé à fixer le potentiel de la région de corps du transistor PMOS Q1, avant l'intervalle de temps AT1 à partir de l'instant t2 auquel le signal d'entrée IN2 est changé de "B" à "H";
c'est-à-dire qu'il s'élève à "H". De ce fait, le potentiel de corps se dé-
place vers le potentiel de source avant que le signal d'entrée IN2 ne s'élève à "H", et par conséquent la valeur absolue de la tension de seuil est suffisamment rétablie à l'état stationnaire bloqué du transistor PMOS
Q1, lorsque le signal d'entrée IN2 s'élève à "H".
Il en résulte qu'aucun courant de fuite ne circule lorsque le transistor PMOS Q1 est bloqué. Ceci permet une opération de blocage
rapide du transistor Q1.
Ainsi, dans le dispositif à semiconducteur du troisième mode de réalisation préféré, on obtient une amélioration de la caractéristique de réponse de l'inverseur CMOS 2, en tirant parti du fait que l'opération de
blocage du transistor PMOS Q1 constituant l'inverseur CMOS 2 est amé-
liorée en incorporant le transistor PMOS Q4 qui passe à l'état conducteur ou bloqué sur la base du signal d'entrée IN1 qui effectue le transfert d'information plus tôt que le signal d'entrée IN2 de l'inverseur CMOS 2, afin de commander le potentiel de la région de corps du transistor PMOS QI. Bien que dans le premier mode de réalisation préféré, on utilise un seul inverseur 1 à titre de moyen de retard, trois inverseurs 11 à 13 connectés en série, comme dans le second mode de réalisation préféré, peuvent être utilisés à la place de l'inverseur 1, de façon à appliquer un
signal d'entrée IN3 à la borne d'entrée de l'inverseur CMOS 2.
Quatrième mode de réalisation Dréféré La figure 7 est un schéma de circuit illustrant une configuration de circuit d'un dispositif à semiconducteur conforme à un quatrième mode de réalisation préféré. Comme représenté sur la figure 7, un inverseur CMOS 2 ayant la même configuration que le premier mode de réalisation préféré reçoit un signal d'entrée IN2 sur une borne d'entrée N1, et il émet un signal de sortie OUT4 par une borne de sortie N2. Le signal d'entrée
IN2 est émis par un inverseur 1 qui reçoit un signal d'entrée IN1 par l'in-
termédiaire d'une borne d'entrée N10.
Le même transistor NMOS Q3 que dans les premier et second modes de réalisation préférés, et le même transistor PMOS Q4 que dans le troisième mode de réalisation préfére, sont incorporés dans le but de commander le potentiel de la région de corps d'un transistor PMOS Q1, et d'un transistor NMOS Q2 de l'inverseur CMOS 2, comme décrit. Par conséquent, le potentiel de drain du transistor PMOS Q4 est un potentiel de corps V1 du transistor PMOS Q1, et le potentiel de drain du transistor NMOS Q3 devient un potentiel de corps 2 du transistor MNOS Q2.
Ici, un temps de retard de propagation de signal qui est l'inter-
valle de temps entre l'entrée et la sortie de l'inverseur 1 est fixé à AT1, et une duree de retard de propagation de signal qui est l'intervalle de temps entre l'entrée et la sortie de l'inverseur CMOS 2 est fixée à AT2. La durée de retard de propagation de signal AT1 est fixée de façon à ne pas être inférieure au temps de rétablissement de la tension de seuil, qui est le temps pendant lequel le potentiel de corps lorsque les régions de corps
du transistor PMOS Q1 et du transistor NMOS Q2 sont dans un état flot-
tant, se déplace vers le potentiel de source et le niveau de la masse par
I'intermédiaire du transistor PMOS Q4 et du transistor NMOS Q3, respec-
tivement, et la valeur absolue de la tension de seuil du transistor PMOS Q1 et du transistor NMOS Q2 peuvent être rétablies suffisamment dans
un état stationnaire bloqué.
La figure 8 est un diagramme temporel illustrant le fonctionne-
ment d'un dispositif à semiconducteur du quatrième mode de réalisation préféré. Comme représenté sur la figure 8, lorsqu'un signal d'entrée IN1 est généré avec une fréquence prédéterminée, un signal d'entrée IN2 est généré sur la base de l'état logique inverse de celui du signal d'entrée
IN1, avec une durée de retard de propagation de signal AT1 de l'inver-
seur 1. Avec une durée de retard de propagation de signal AT2 à partir de la génération du signal d'entrée IN2, un signal de sortie OUT4 est généré sur la base de l'état logique inverse de celui du signal d'entrée IN2. Le transistor NMOS Q3 est placé à l'état conducteur/bloqué sur la base des états "H"/"B" du signal d'entrée IN1. Un potentiel de corps V2 du transistor NMOS Q2 est amené dans un état flottant lorsque le signal d'entrée IN1 est "B", et il devient "B" lorsque le signal d'entrée IN1 est H". Comme dans le premier mode de réalisation préféré, en fixant
la durée de propagation de signal AT1 à une valeur qui n'est pas infé-
rieure au temps de rétablissement de tension de seuil, et est suffisam-
ment inférieure à la période de transmission du signal d'entrée IN1, le potentiel de la région de corps est fixé sur presque toute la période de
l'état bloqué du transistor NMOS Q2, et par conséquent il n'est pas af-
fecté par une erreur passagère. De plus, du fait que la région de corps est amenée dans un état flottant sur presque toute la période de l'état
conducteur, la tension de seuil est abaissée, ce qui permet une aug-
mentation de la possibilité d'attaque en courant.
De plus, comme dans le premier mode de réalisation préféré, il a déjà commencé à fixer le potentiel de la région de corps du transistor NMOS Q2, avant l'intervalle de temps AT1 à partir de l'instant t2 auquel le signal d'entrée IN2 tombe à "B". De cette manière, la tension de seuil du transistor NMOS Q2 est suffisamment rétablie à l'état stationnaire
bloqué lorsque le signal d'entrée IN2 tombe à "B".
Il en résulte qu'aucun courant de fuite ne circule lorsque le transistor NMOS Q2 est bloqué. Ceci permet une opération de blocage
rapide du transistor Q2.
Du fait que le transistor PMOS Q4 est débloqué/bloqué sur la base de l'état "B"/"H" du signal d'entrée IN1, un potentiel de corps V1 du transistor PMOS Q1 devient "H" lorsque le signal d'entrée IN1 est "B", et
il est amené dans un état flottant lorsque le signal d'entrée IN1 est "H".
Par conséquent, le potentiel de la région de corps est fixé sur presque toute la période de l'état bloqué du transistor PMOS Q1, et il n'est donc pas affecté par une erreur passagère. Du fait que la région de corps est amenée dans un état flottant sur presque toute la période de l'état conducteur, la valeur absolue de la tension de seuil est abaissée,
ce qui permet une augmentation de la possibilité d'attaque en courant.
De plus, comme dans le troisième mode de réalisation préféré, il a déjà commencé à fixer le potentiel de la région de corps du transistor PMOS Q1 avant l'intervalle de temps AT1 à partir de l'instant t2 auquel le signal d'entrée IN2 s'élève à "H". De cette manière, la valeur absolue de la tension de seuil du transistor PMOS QI1 est suffisamment rétablie à
l'état stationnaire bloqué lorsque le signal d'entrée IN2 s'élève à "H".
Il en résulte qu'aucun courant de fuite ne circule lorsque le
transistor PMOS Q1 est bloqué.
Par conséquent, dans le dispositif à semiconducteur du qua-
trième mode de réalisation préféré, on obtient une amélioration de la ca-
ractéristique de réponse de l'inverseur CMOS 2, en tirant parti du fait que chaque opération de blocage du transistor PMOS Q1 et du transistor NMOS Q2 constituant l'inverseur CMOS 2, est améliorée en incorporant les transistors MOS Q3 et Q4 qui sont débloqués ou bloqués, sur la base du signal d'entrée IN1 qui effectue le transfert d'information plus tôt que
le signal d'entrée IN2 de l'inverseur CMOS 2, afin de commander le po-
tentiel des régions de corps des transistors MOS respectifs, Q1 et Q2.
Bien que dans le quatrième mode de réalisation préféré, on uti-
lise un seul inverseur 1 à titre de moyen de retard, on peut utiliser à la place de l'inverseur 1 trois inverseurs 11 à 13 connectés en série, comme
dans le second mode de réalisation préféré, de façon à appliquer un si-
gnal d'entrée IN3 à la borne d'entrée de l'inverseur CMOS 2.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif décrit et représenté, sans sortir du cadre de l'inven-
tion.
Claims (12)
1. Dispositif à semiconducteur, caractérisé en ce qu'il com-
prend: un transistor MIS (métal-isolant-semiconducteur) (Q2) pour le traitement de signal formé dans une couche SOI (silicium sur isolant) d'une structure SOI, ce transistor MIS ayant (i) une grille qui reçoit un premier signal d'entrée (IN2) exprimant un premier/second état logique, (ii) une première borne (N2) à partir de laquelle est émis un signal de sortie (OUT1) basé sur le premier signal d'entrée (IN2), (iii) une seconde
borne (N1) établissant une condition de conduction/blocage entre la pre-
mière borne (N2) et elle-même, en réponse au premier/second état logi-
que exprimé par le premier signal d'entrée (IN2), respectivement, et (iv)
une région de corps; et un moyen de changement de potentiel de la ré-
gion de corps (1, 11, 12, 13, Q3) faisant passer d'une première opération consistant à placer la région de corps du transistor MIS (Q2) dans un état flottant, à une seconde opération dans laquelle le potentiel de la région de corps est déplacé vers le potentiel de la seconde borne (N1), entre une première transition dans laquelle le premier signal d'entrée (IN2) passe du second état logique au premier état logique, et une seconde transition dans laquelle le premier signal d'entrée (IN2) passe du premier état logique exprimé par le premier signal d'entrée (IN2) dans la première
transition, au second état logique.
2. Dispositif à semiconducteur selon la revendication 1, carac-
térisé en ce que le moyen de changement de potentiel de la région de corps comprend: un moyen de retard (1; 11, 12, 13) recevant un second signal d'entrée (IN1) et retardant ce second signal d'entrée pour produire
le premier signal d'entrée (IN2); et un élément de commutation (Q3) fai-
sant passer de la première opération à la seconde opération sur la base
de la transition du second signal d'entrée (IN1).
3. Dispositif à semiconducteur selon la revendication 2, carac-
térisé en ce que l'élément de commutation comporte un transistor de
commutation (Q3), ce transistor de commutation comprenant: une pre-
mière borne connectée à la région de corps du transistor MIS (Q2) pour le traitement de signal; une seconde borne connectée à la seconde borne du transistor MIS (Q2); et une borne de commande recevant le second
signal d'entrée (IN1).
4. Dispositif a semiconducteur selon la revendication 3, carac-
térisé en ce que le type de conductivité du transistor MIS (Q2) pour le traitement de signal et du transistor de commutation (Q3), comprend le type N.
5. Dispositif à semiconducteur selon la revendication 3, caractérisé en ce que le type de conductivité du transistor MIS (Q2) pour le traitement de signal et du transistor de commutation (Q3), comprend le type P.
6. Dispositif à semiconducteur selon la revendication 1, carac-
térisé en ce qu'il comprend en outre: un autre transistor MIS (Q1) pour le traitement de signal, formé dans une couche SOI d'une structure SOI, cet autre transistor MIS (Q1) ayant (i) une grille qui reçoit le premier signal d'entrée (IN2), (ii) une première borne (N2) connectée à la première borne du transistor MIS, (iii) une seconde borne (N1) établissant une
condition de conduction/blocage entre la première borne (N2) et elle-
même en réponse au second/premier état logique exprimé par le premier signal d'entrée (IN2), et (iv) une région de corps; et un autre moyen de
changement de potentiel de la région de corps (1, 11, 12, 13, Q4), fai-
sant passer d'une première opération pour amener la région de corps de
I'autre transistor MIS (Q1) pour le traitement de signal dans un état flot-
tant, à une seconde opération consistant à déplacer le potentiel de la ré-
gion de corps vers le potentiel de la seconde borne (N1), entre la se-
conde transition du premier signal d'entrée (IN2) et la première transition
dans laquelle le second état logique exprimé par le premier signal d'en-
trée (IN2) dans la seconde transition passe au premier état logique.
7. Dispositif à semiconducteur selon la revendication 6, carac-
térisé en ce que le moyen de changement de potentiel de la région de
corps (1, 11, 12, 13, Q3) comprend: un moyen de retard (1,11,12,13) re-
cevant un second signal d'entrée (IN1) et retardant le second signal d'entrée pour produire le premier signal d'entrée (IN2); et un élément de commutation (Q3) faisant passer de la première opération à la seconde opération sur la base de la transition du second signal d'entrée (IN1); et en ce que l'autre moyen de changement de potentiel de la région de corps
(1, 11, 12, 13, Q4) comprend un moyen de retard (1, 11, 12, 13) en com-
mun avec le moyen de changement de potentiel de la région de corps; et un
autre élément de commutation (Q4) faisant passer de la première opéra-
tion à la seconde opération sur la base de la transition du second signal
d'entrée (IN1).
8. Dispositif à semiconducteur selon la revendication 7, carac-
térisé en ce que l'élément de commutation comporte un transistor de
commutation (Q3), ce transistor de commutation comprenant: une pre-
mière borne connectée à la région de corps du transistor MIS (Q2) pour le traitement de signal; une seconde borne connectée à la seconde borne (source) du transistor MIS (Q2); et une borne de commande recevant le
second signal d'entrée (IN1); et en ce que l'autre élément de commuta-
tion comporte un transistor de commutation (Q4), ce transistor de com-
mutation comprenant: une première borne connectée à la région de
corps de l'autre transistor MIS (Q1) pour le traitement de signal, une se-
conde borne connectée à la seconde borne de l'autre transistor MIS (QI);
et une borne de commande recevant le second signal d'entrée (IN1).
9. Dispositif à semiconducteur selon la revendication 8, carac-
térisé en ce que le transistor MIS pour le traitement de signal comprend un premier transistor MOS (Q2) d'un premier type de conductivité; l'autre transistor MIS pour le traitement de signal comprend un second transistor MOS (Q1) d'un second type de conductivité; le transistor de commutation
comprend un troisième transistor MOS (Q3) du premier type de conducti-
vité; et l'autre transistor de commutation comprend un quatrième tran-
sistor MOS (Q4) du second type de conductivité.
10. Dispositif à semiconducteur selon la revendication 9, ca-
ractérisé en ce que le premier type de conductivité est le type N, et le second type de conductivité est le type P.
11. Dispositif à semiconducteur selon la revendication 3, ca-
ractérisé en ce que le transistor MIS (Q2) pour le traitement de signal et
le transistor de commutation (Q3) sont d'un type de conductivité identi-
que; et le moyen de retard comprend un seul inverseur (1) recevant le
second signal d'entrée (IN1) pour fournir en sortie le premier signal d'en-
trée (IN2).
12. Dispositif à semiconducteur selon la revendication 3, ca-
ractérisé en ce que le transistor MIS (Q2) pour le traitement de signal et
le transistor de commutation (Q3) sont d'un type de conductivité identi-
que; et le moyen de retard comprend des inverseurs (11, 12, 13) con-
nectés en série, dont le nombre est impair et n'est pas inférieur à trois, les inverseurs impairs (11, 13) recevant le second signal d'entrée (IN2) qui est appliqué à l'inverseur du premier étage, pour fournir le premier signal d'entrée (IN2) en sortie de l'inverseur de l'étage final.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10769599A JP4439031B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2792459A1 true FR2792459A1 (fr) | 2000-10-20 |
| FR2792459B1 FR2792459B1 (fr) | 2002-02-15 |
Family
ID=14465619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9915541A Expired - Fee Related FR2792459B1 (fr) | 1999-04-15 | 1999-12-09 | Dispositif a semiconducteur ayant un transistor mis |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6291857B1 (fr) |
| JP (1) | JP4439031B2 (fr) |
| KR (1) | KR100458739B1 (fr) |
| DE (1) | DE19961061C2 (fr) |
| FR (1) | FR2792459B1 (fr) |
| TW (1) | TW457716B (fr) |
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- 1999-09-24 US US09/405,051 patent/US6291857B1/en not_active Expired - Lifetime
- 1999-11-06 TW TW088119404A patent/TW457716B/zh not_active IP Right Cessation
- 1999-12-09 FR FR9915541A patent/FR2792459B1/fr not_active Expired - Fee Related
- 1999-12-17 DE DE19961061A patent/DE19961061C2/de not_active Expired - Fee Related
- 1999-12-23 KR KR10-1999-0060726A patent/KR100458739B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4439031B2 (ja) | 2010-03-24 |
| DE19961061C2 (de) | 2003-06-12 |
| KR20000067836A (ko) | 2000-11-25 |
| DE19961061A1 (de) | 2000-10-26 |
| KR100458739B1 (ko) | 2004-12-03 |
| TW457716B (en) | 2001-10-01 |
| US6291857B1 (en) | 2001-09-18 |
| FR2792459B1 (fr) | 2002-02-15 |
| JP2000299466A (ja) | 2000-10-24 |
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