DE19961061A1

DE19961061A1 - Halbleitervorrichtung

Info

Publication number: DE19961061A1
Application number: DE19961061A
Authority: DE
Inventors: Yuuichi Hirano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-15
Filing date: 1999-12-17
Publication date: 2000-10-26
Anticipated expiration: 2019-12-18
Also published as: FR2792459A1; KR20000067836A; US6291857B1; FR2792459B1; DE19961061C2; KR100458739B1; TW457716B; JP2000299466A; JP4439031B2

Abstract

Eine Halbleitervorrichtung mit einem MIS-Transistor der SOI-Struktur, in dem die Stromsteuerungsfähigkeit verbessert ist, ohne einen Leckstrom zu verursachen, wird erhalten durch Vorsehen eines NMOS-Transistors (Q3) zum Setzen des Potentials des Substratbereichs eines NMOS-Transistors (Q2) eines CMOS-Inverters (2), der ein Eingabesignal (IN2) empfängt, welches von einem Inverter (1) ausgegeben wird, der ein Eingabesignal (IN1) über einen Eingabeanschluß (N10) empfängt, wobei die Source des NMOS-Transistors (Q3) auf Masse liegt, sein Gate mit dem Eingabeanschluß (N10) verbunden ist und sein Drain mit dem Substratbereich des NMOS-Transistors (Q2) verbunden ist, und das Drainpotential des NMOS-Transistors (Q3) ein Substratpotential (V2) ist, welches das Potential des Substratbereichs des NMOS-Transistors (2) ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor richtung einer SOI-Struktur mit einer Schaltungskonfiguration, welche einen MOS-Transistor aufweist.

Fig. 11 ist ein Querschnitt, der die Struktur eines NMOS- Transistors mit einer der Anmelderin bekannten SOI-Struktur dar stellt. In der Figur weist die SOI-Struktur ein Halbleitersub strat 21, eine Siliziumoxidschicht 22 und eine SOI-Schicht 23 auf, und ein NMOS-Transistor ist in der SOI-Schicht 23 gebildet.

Insbesondere sind ein N-Sourcebereich 24 und ein N-Drainbereich 25 selektiv in der SOI-Schicht 23 gebildet, wobei der Bereich zwischen dem Sourcebereich 24 und dem Drainbereich 25 in der SOI-Schicht 23 ein P-Substratbereich 26 wird, eine Gateoxid schicht 27 auf der Oberfläche des Substratbereichs 26, der als ein Kanalbereich dient, gebildet ist, und eine Gateelektrode 28 auf der Gateoxidschicht 27 gebildet ist.

In dem NMOS-Transistor der beschriebenen SOI-Struktur wird, wenn der Substratbereich 26 in einen schwebenden (potentialfreien) Zustand gebracht wird, die Stromsteuerungsfähigkeit durch einen parasitären bipolaren Betrieb vergrößert. Der Grund dafür ist folgender.

Es wird auf Fig. 11 Bezug genommen; Loch-Elektronen-Paare werden durch Stoßionisation erzeugt. Zu dieser Zeit werden in dem NMOS- Transistor die Elektronen von dem Drain herausgezogen (extrahiert), und die Löcher verbleiben in dem Substratbereich 26, wodurch das Potential des Substratbereichs 26 vergrößert wird. Dies verursacht einen Abfall in der Schwellenspannung des NMOS-Transistors mit einer Schwellenspannungskennlinie wie in Fig. 12 gezeigt, wodurch die Stromsteuerungsfähigkeit des NMOS- Transistors vergrößert wird.

Dasselbe gilt für PMOS-Transistoren. Das heißt, wenn Loch- Elektronenpaare durch Stoßionisation in einem PMOS-Transistor erzeugt werden, werden die Löcher durch das Drain herausgezogen, und die Elektronen verbleiben in einem Substratbereich, wodurch das Potential des Substratbereichs verringert wird. Dies verur sacht einen Abfall im Absolutwert der Schwellenspannung des PMOS-Transistors mit einer Schwellenspannungskennlinie wie in Fig. 12 gezeigt, wodurch die Stromsteuerungsfähigkeit des PMOS- Transistors vergrößert wird.

Daher hat der MOS-Transistor der SOI-Struktur den Vorteil, daß seine Stromsteuerungsfähigkeit durch Bringen des Substratbe reichs in einen schwebenden Zustand vergrößert wird.

Der MOS-Transistor der SOI-Struktur, in dem der Substratbereich sich in einem schwebenden Zustand befindet, ist jedoch für den Einfluß eines Soft-Errors anfällig. Beispielsweise wird, falls sie sich in dem Substratbereich 26 eines MOS-Transistors befin den, eine große Anzahl von Loch-Elektronenpaaren aufgrund des Einfallens von α-Strahlen in den Substratbereich 26 erzeugt und eine große Anzahl von Löchern müssen in dem Substratbereich 26 gespeichert werden. Der NMOS-Transistor mit einer großen Anzahl von gespeicherten Löchern hat keine Probleme in seinem einge schalteten Zustand, verursacht jedoch einen Leckstrom in seinem ausgeschalteten Zustand, was einen instabilen Strombetrieb zur Folge hat.

Demzufolge ergeben sich sowohl Vorzüge als auch Nachteile, wenn der Substratbereich des MOS-Transistors der SOI-Struktur in ei nen schwebenden Zustand gebracht wird. Der Substratbereich des MOS-Transistors, der in einem schwebenden Zustand verbleibt, verursacht das Problem, daß der Leckstrom in seinem ausgeschal teten Zustand verursacht wird.

Es ist deshalb eine Aufgabe der Erfindung, einen Halbleitervor richtung anzugeben, welche einen MIS-Transistor der SOI-Struktur aufweist, in dem die Stromsteuerungsfähigkeit verbessert ist, ohne einen Leckstrom zu verursachen.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Gemäß eines ersten Aspektes weist die Halbleitervorrichtung fol gendes auf: einen MIS- bzw. MOS-Transistor zum Signalverarbei ten, der in einer SOI-Schicht einer SOI-Struktur gebildet ist, wobei der MIS- bzw. MOS-Transistor folgendes besitzt: (i) ein Gate, das ein erstes Eingabesignal, das eine erste/zweite Logik ausdrückt, empfängt, (ii) einen ersten Anschluß, von dem ein Ausgabesignal auf der Basis des ersten Eingabesignals ausgegeben wird, (iii) einen zweiten Anschluß, der zwischen dem ersten An schluß und sich selbst d. h. in dem Bereich zwischen dem ersten Anschluß und dem zweiten Anschluß, als Reaktion auf die durch das erste Eingabesignal ausgedrückte erste/zweite Logik ein- bzw. ausgeschaltet wird und (iv) einen Substratbereich; und eine Substratbereich-Potentialverschiebungseinrichtung, welche einen ersten Betrieb des Bringens des Substratbereichs des MIS- bzw. MOS-Transistors in einen schwebenden Zustand, in einen zweiten Betrieb, in dem das Substratbereichspotential zu dem zweiten Anschlußpotential verschoben wird, ändert zwischen einem ersten Übergang, in dem das erste Eingabesignal von der zweiten Logik in die erste Logik übergeht, und einem zweiten Übergang, in dem das erste Eingabesignal von der ersten Logik, die von dem ersten Eingabesignal im ersten Übergang ausgedrückt wird, in die zweite Logik übergeht.

Gemäß eines zweiten Aspektes ist die Halbleitervorrichtung gemäß des ersten Aspektes dadurch modifiziert, daß die Substratbe reichs-Potentialverschiebungseinrichtung eine Verzögerungsein richtung aufweist, welche ein zweites Eingabesignal empfängt und das zweite Eingabesignal derart verzögert, daß das erste Einga besignal erzeugt wird, und ein Schaltelement aufweist, das den ersten Betrieb in den zweiten Betrieb auf der Basis des Über gangs des zweiten Eingabesignals schaltet.

Gemäß eines dritten Aspektes ist die Halbleitervorrichtung des zweiten Aspektes dadurch modifiziert, daß das Schaltelement ei nen Schalttransistor aufweist. Der Schalttransistor weist einen ersten Anschluß, der mit dem Substratbereich des MIS-Transistors zum Signalverarbeiten verbunden ist, einen zweiten Anschluß, der mit dem zweiten Anschluß bzw. mit der Source des MIS-Transistors verbunden ist und einen Steueranschluß, der das zweite Eingabe signal empfängt, auf.

Gemäß eines vierten Aspektes weist die Halbleitervorrichtung des ersten Aspektes weiter folgendes auf: einen anderen MIS- bzw. MOS-Transistor zum Signalverarbeiten, der in einer SOI-Schicht einer SOI-Struktur gebildet ist, wobei der andere MIS- bzw. MOS- Transistor folgendes aufweist: (i) ein Gate, das das erste Ein gabesignal empfängt, (ii) einen ersten Anschluß, der mit dem er sten Anschluß des MIS- bzw. MOS-Transistors verbunden ist, (iii) einen zweiten Anschluß, der zwischen dem ersten Anschluß und sich selbst, d. h. in einem Bereich zwischen dem ersten Anschluß und dem zweiten Anschluß, als Reaktion auf die durch das Einga besignal ausgedrückte zweite/erste Logik ein-/ausgeschaltet wird und (iv) einen Substratbereich; und eine andere Substratbereich- Potentialverschiebungseinrichtung, die einen ersten Bereich des Bringens des Substratbereichs des anderen MIS-Transistors zum Signalverarbeiten in einen schwebenden Zustand in einen zweiten Betrieb des Verschiebens des Substratbereichspotentials zu dem zweiten Anschlußpotential, ändert zwischen dem zweiten Übergang des ersten Eingabesignals und dem ersten Übergang, in dem die durch das erste Eingabesignal in dem zweiten Übergang ausge drückte zweite Logik zu der ersten Logik übergeht.

Gemäß eines fünften Aspektes ist die Halbleitervorrichtung des dritten Aspektes dadurch modifiziert, daß der MIS- bzw. MOS- Transistor zum Signalverarbeiten und der Schalttransistor vom identischen Leitungstyp sind, und die Verzögerungseinrichtung einen einzelnen Inverter enthält, der das zweite Eingabesignal empfängt, um das erste Eingabesignal auszugeben.

Gemäß eines sechsten Aspektes ist die Halbleitervorrichtung des dritten Aspektes dadurch modifiziert, daß der MIS- bzw. MOS- Transistor zum Signalverarbeiten und der Schalttransistor vom identischen Leitungstyp sind, und das Verzögerungsmittel in Rei he verbundene Inverter aufweist, deren Anzahl ungerade ist und nicht weniger als drei beträgt, wobei die Inverter ungerader An zahl das zweite Eingabesignal im Inverter des ersten Schritts empfangen, um das erste Eingabesignal von dem Inverter des letz ten Schritts auszugeben.

In der Halbleitervorrichtung des ersten Aspektes wird, wenn der MIS- bzw. MOS-Transistor zum Signalverarbeiten sich im einge schalteten Zustand durch den ersten Übergang des ersten Eingabe signal befindet, sein Substratbereich in einem schwebenden Zu stand gehalten, was ermöglicht, daß die Stromsteuerungsfähigkeit durch einen parasitären bipolaren Effekt vergrößert wird. Ande rerseits verschiebt sich, bevor der MIS- bzw. MOS-Transistor in den ausgeschalteten Zustand durch den zweiten Übergang des er sten Eingabesignals übergeht, das Substratbereichspotential zu dem zweiten Anschlußpotential, wodurch ein Leckstrom vermieden wird.

In der Halbleitervorrichtung des zweiten Aspekts wird, da das erste Eingabesignal durch Verzögern des zweiten Eingabesignals erhalten wird, der Übergang des ersten Eingabesignals mit einer Verzögerungszeit erzeugt, auf der Basis des Übergangs des zwei ten Eingabesignals. Dadurch verschiebt sich, bevor der MIS- bzw. MOS-Transistor zum Signalverarbeiten zum ausgeschalteten Zustand übergeht, das Substratpotential zu dem zweiten Anschlußpotential durch Schalten des ersten Betriebs in den zweiten Betrieb auf der Basis des Übergangs des zweiten Eingabesignals.

In der Halbleitervorrichtung des dritten Aspekts besitzt der zweite Anschluß des MIS- bzw. MOS-Transistors zum Signalverar beiten dasselbe Potential wie sein Substratbereich, was ermög licht, daß sich das Substratbereichspotential zu dem zweiten An schlußpotential verschiebt.

In der Halbleitervorrichtung des vierten Aspekts wird, wenn der andere MIS- bzw. MOS-Transistor zum Signalverarbeiten sich im eingeschalteten Zustand durch den zweiten Übergang des ersten Eingabesignals befindet, sein Substratbereich in einem schweben den Zustand gehalten, was ermöglicht, daß die Stromsteuerungsfä higkeit durch einen parasitären bipolaren Effekt vergrößert wird. Andererseits verschiebt sich, bevor der oben genannte MIS- bzw. MOS-Transistor zum ausgeschalteten Zustand durch den ersten Übergang des ersten Eingabesignals übergeht, das Substratbe reichspotential zu dem zweiten Anschlußpotential, wodurch ein Leckstrom vermieden wird.

In der Halbleitervorrichtung des fünften Aspekts kann das zweite Eingabesignal mit einer Verzögerung durch die Größe (Betrag) ei ner vorbestimmten Signalausbreitungsverzögerungszeit des einzel nen Inverters versehen werden, um das erste Eingabesignal der umgekehrten Logik auszugeben.

Daher wird über fast die gesamte Periodendauer, in der ein MIS- bzw. MOS-Transistor zum Signalverarbeiten in seinem eingeschal teten Zustand durch das erste Eingabesignal gebracht wird, ein Schalttransistor in den ausgeschalteten Zustand durch ein zwei tes Eingabesignal derart gebracht, daß der Substratbereich im schwebenden Zustand gehalten wird. Dadurch wird der Schalttran sistor eingeschaltet, um zu ermöglichen, daß das Substratbe reichspotential zu dem zweiten Anschlußpotential verschoben wird, bevor der MIS- bzw. MOS-Transistor zum ausgeschalteten Zustand durch das erste Eingabesignal übergeht.

In der Halbleitervorrichtung des sechsten Aspektes wird das er ste Eingabesignal von dem Inverter des letzten Schrittes ausge geben. Es ist daher möglich, das erste Eingabesignal der umge kehrten Logik auszugeben, mit einer Verzögerung um die Größe (Betrag) einer vorbestimmten Signalausbreitungszeit der gesamten Inverter bzw. Inverter mit der ungeraden Anzahl.

Daher wird über fast die gesamte Periodendauer, in der der MIS- bzw. MOS-Transistor zum Signalverarbeiten in den eingeschalteten Zustand durch das erste Eingabesignal gebracht wird, ein Schalt transistor in den ausgeschalteten Zustand durch ein zweites Ein gabesignal derart gebracht, daß der Substratbereich in einem schwebenden (potentialfreien) Zustand gehalten wird. Dadurch wird der Schalttransistor eingeschaltet, um zu ermöglichen, daß das Substratbereichspotential zu dem zweiten Anschlußpotential verschoben wird, bevor der MIS- bzw. MOS-Transistor zum ausge schalteten Zustand durch das erste Eingabesignal übergeht.

Zusätzlich ist die Anzahl der Inverter ungerader Anzahl nicht geringer als drei, wodurch es einfach gemacht wird, dem zweiten Eingabesignal eine große Verzögerungszeit zu geben.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der fol genden Beschreibung von Ausführungsformen der Erfindung anhand der beiliegenden Figuren. Von diesen zeigen:

Fig. 1 eine Schaltungsdarstellung einer Schaltungs konfiguration einer Halbleitervorrichtung ge mäß einer ersten Ausführungsform der vorlie genden Erfindung;

Fig. 2 eine Impulsdarstellung des Betriebs der ersten Ausführungsform;

Fig. 3 eine Schaltungsdarstellung einer Schaltungs konfiguration einer Halbleitervorrichtung ge mäß einer zweiten Ausführungsform;

Fig. 4 eine Impulsdarstellung eines Betriebs der zweiten Ausführungsform;

Fig. 5 eine Schaltungsdarstellung einer Schaltungs konfiguration einer Halbleitervorrichtung ge mäß einer dritten Ausführungsform;

Fig. 6 eine Impulsdarstellung eines Betriebes der dritten Ausführungsform;

Fig. 7 eine Schaltungsdarstellung einer Schaltungs konfiguration einer Halbleitervorrichtung ge mäß einer vierten Ausführungsform;

Fig. 8 eine Impulsdarstellung eines Betriebs der vierten Ausführungsform;

Fig. 9 eine Schaltungsdarstellung einer Schaltungs konfiguration einer Halbleitervorrichtung, die auf dem Prinzip der vorliegenden Erfindung ba siert;

Fig. 10 eine Impulsdarstellung eines Betriebs der Schaltung der Fig. 9;

Fig. 11 einen Querschnitt eines der Anmelderin bekann ten NMOS-Transistors der SOI-Struktur; und

Fig. 12 ein Diagramm, das die Beziehung zwischen dem Potential des Substratbereichs des der Anmel derin bekannten MOS-Transistors und der Schwellenspannung zeigt.

Prinzip der Erfindung

Es wird als ideal betrachtet, daß im ausgeschalteten Zustand ei nes MOS(MIS)-Transistors der SOI-Struktur, der einen Leckstrom verursacht, der Substratbereich ein festes Potential besitzt, an dem sich das Substratpotential zu einem Sourcepotential ver schiebt, anstatt im schwebenden Zustand zu sein, und der Sub stratbereich in einen schwebenden Zustand in seinem eingeschal teten Zustand gebracht wird.

Fig. 9 zeigt eine Schaltungskonfiguration einer Halbleitervor richtung, die auf der oben erwähnten Betrachtung basiert. In Fig. 9 weist ein CMOS-Inverter 10 einen PMOS-Transistor Q11 und einen NMOS-Transistor Q12 auf, welcher in Reihe zwischen einer Stromversorgung und einem Massenpegel geschaltet sind. Der CMOS- Inverter 10 empfängt ein Eingabesignal IN10 an einem Eingabean schluß N21 (die Gates der Transistoren Q11 und Q12), und gibt ein Ausgabesignal OUT10 von einem Ausgabeanschluß N22 (die Drains der Transistoren Q11 und Q12) aus.

Ein NMOS-Transistor Q13 und ein PMOS-Transistor Q14 sind hinzu gefügt, welche ein festes Potential setzen und ein Schweben je den Substratbereiches des PMOS-Transistors Q11 und des NMOS- Transistors Q12 des beschriebenen CMOS-Inverters 10 setzen und steuern.

Die Source des NMOS-Transistors Q13 liegt auf Masse, sein Gate ist mit dem Ausgangsanschluß N22 verbunden, und sein Drain ist mit dem Substratbereich des NMOS-Transistors Q12 verbunden. An dererseits ist die Source des PMOS-Transistors Q14 mit der Stromversorgung verbunden, sein Gate ist mit dem Ausgabeanschluß N22 verbunden, und sein Drain ist mit dem Substratbereich des PMOS-Transistors Q14 verbunden. Dadurch wird das Drainpotential des PMOS-Transistors Q14 ein Substratpotential V11, welches das Potential des Substratbereichs des PMOS-Transistors Q11 ist, und das Drainpotential des NMOS-Transistors Q13 ist ein Substratpo tential V12, welches das Potential des Substratbereichs des NMOS-Transistors Q12 ist.

Der PMOS-Transistor Q11 und der NMOS-Transistor Q12 sind ent sprechend derart gebildet, daß sie die in Fig. 11 gezeigte Struktur aufweisen, in N- und P-Halbleiterbildungsbereichen, die in einer SOI-Schicht isoliert sind.

Fig. 10 ist eine Impulsdarstellung (Zeitablaufdarstellung) eines Betriebs der Schaltung der Fig. 9. Wie in Fig. 10 gezeigt ist, wird, wenn ein Eingabesignal IN10 von "H" (Stromversorgungsspannung) oder "L" (Massenpegel) auf bzw. mit einer vorbestimmten Frequenz erzeugt wird, ein Ausgabesignal OUT10 auch erzeugt auf der Basis der zu dem Eingabesignal IN10 umgekehrten Logik, mit der vorbestimmten Frequenz.

Da der PMOS-Transistor Q14 auf der Basis des Ausgabesignals OUT10 ein- oder ausgeschaltet wird, wird das Substratpotential V11 des PMOS-Transistors Q11 "H", wenn das Eingabesignal IN10 "H" ist (das Ausgabesignal OUT10 ist "L"), und wird in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN10 "L" ist (das Ausgabesignal OUT10 ist "H").

Der Substratbereich wird nicht durch einen Soft-Error beein flußt, weil sein Potential auf das Stromversorgungspotential festgelegt ist, wenn der PMOS-Transistor Q11 sich in dem ausge schalteten Zustand befindet. Im eingeschalteten Zustand wird der Substratbereich in einen schwebenden Zustand derart versetzt, daß der Absolutwert der Schwellenspannung verringert wird, wie oben beschrieben, wodurch die Stromsteuerungsfähigkeit vergrö ßert wird.

Da der NMOS-Transistor Q13 eingeschaltet oder ausgeschaltet wird auf der Basis des Ausgabesignals OUT10, wird das Substratpoten tial V12 des NMOS-Transistors Q12 in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN10 "H" ist (das Ausgabesignal OUT10 ist "L"), und es wird "L", wenn das Eingabesignal IN10 "L" ist (das Ausgabesignal OUT10 ist "H").

Der Substratbereich wird nicht durch einen Soft-Error beein flußt, weil sein Potential auf den Massenpegel festgelegt ist, wenn der NMOS-Transistor Q12 sich im ausgeschalteten Zustand be findet. Im eingeschalteten Zustand ist der Substratbereich auf einen schwebenden Zustand derart gesetzt, daß der Absolutwert der Schwellenspannung wie oben beschrieben verringert wird, wo durch die Stromsteuerungsfähigkeit vergrößert wird.

Demgemäß ist die Schaltungskonfiguration der Fig. 9 im Lösen der Eingangs beschriebenen Probleme effektiv, jedoch weist diese Schaltungskonfiguration die folgenden Probleme auf.

In der Schaltung der Fig. 9 befindet sich, wenn der NMOS- Transistor Q12 sich in seinem eingeschalteten Zustand befindet, daß Substratpotential V12 in einem schwebenden Zustand, und Lö cher werden in dem Substratbereich gespeichert, was einen Abfall in der Schwellenspannung des NMOS-Transistors Q12 zu Folge hat. Deshalb läuft ein Leckstrom durch den NMOS-Transistor Q12, wenn das Eingabesignal IN10 von "H" zu "L" geändert wird, nämlich wenn es auf "L" fällt. Der Leckstrom fährt fort zu fließen, bis die Löcher in dem Substratbereich des NMOS-Transistors Q12 genü gend durch den Massenpegel herausgezogen (d. h. abgeleitet) sind, nachdem das Eingabesignal IN10 "L" wird, das Ausgabesignal OUT10 "H" wird und das Substratpotential V12 "L" wird.

Dasselbe gilt für den PMOS-Transistor Q11. Das heißt, daß sich in der Schaltung der Fig. 9, wenn der PMOS-Transistor Q11 sich im ausgeschalteten Zustand befindet, daß Substratpotential V11 in einem schwebenden Zustand befindet und Elektronen in dem Sub strat gespeichert werden, was einen Abfall in dem Absolutwert der Schwellenspannung des PMOS-Transistors Q11 zur Folge hat. Deshalb läuft ein Leckstrom durch den PMOS-Transistor Q11, wenn das Eingabesignal IN10 von "L" auf "H" geändert wird, nämlich wenn es auf "H" ansteigt. Der Leckstrom fährt fort zu fließen, bis die Elektronen, die in dem Substratbereich des PMOS- Transistors Q11 gespeichert sind, durch die Stromversorgung ge nügend herausgezogen sind, nachdem das Eingabesignal IN10 "H" wird, das Ausgabesignal OUT10 "L" wird und das Substratpotential V11 "H" wird.

Sogar in der Schaltung der Fig. 9 kann, wenn der PMOS-Transistor Q11 und der NMOS-Transistor Q13 auf "H" steigen bzw. auf "L" fallen, ein Ausschaltbetrieb nicht schnell ausgeführt werden, was eine schlechte Ansprechcharakteristik des CMOS-Inverters 10 zur Folge hat.

Die folgenden Ausführungsformen zielen darauf ab, die Stromsteuerungsfähigkeit ohne gegenteilige Effekte des Soft- Errors zu verbessern, und auch die Schaltungs- Ansprechcharakteristik zu verbessern.

Erste Ausführungsform

Fig. 1 ist eine Schaltungsdarstellung einer Schaltungskonfigura tion einer Halbleitervorrichtung gemäß einer ersten Ausführungs form. In Fig. 1 weist ein CMOS-Inverter 2 einen PMOS-Transistor Q1 und einen NMOS-Transistor Q2 auf, welche in Reihe zwischen einer Stromversorgung und einem Massenpegel geschaltet sind. Der CMOS-Inverter 2 empfängt ein Eingabesignal IN2 an einem Eingabe anschluß N1 (die Gates der Transistoren Q1 und Q2) und gibt ein Ausgabesignal OUT1 von einem Ausgabeanschluß N2 (die Drains der Transistoren Q1 und Q2) aus. Das Eingabesignal IN2 wird von ei nem Inverter 1 ausgegeben, der ein Eingabesignal IN1 über einen Eingabeanschluß N10 empfängt.

Ein NMOS-Transistor Q3 setzt ein festes Potential und setzt und steuert auch das Schweben des Substratbereichs des NMOS- Transistors Q2 in dem beschriebenen CMOS-Inverter 2.

Die Source des NMOS-Transistors Q3 liegt auf Masse, sein Gate ist mit dem Eingabeanschluß N10 verbunden und sein Drain ist mit dem Substratbereich des NMOS-Transistors Q2 verbunden. Dadurch ist das Drainpotential des NMOS-Transistors Q3 ein Substratpo tential V2, welches das Potential des Substratbereichs des NMOS- Transistors Q2 ist.

Hier ist die Signalausbreitungsverzögerungszeit, welche das Zeitintervall zwischen der Eingabe und der Ausgabe des Inverters 1 (d. h. zwischen den Eingabesignalen IN1 und IN2) ist auf ΔT1 gesetzt, und eine Signalausbreitungsverzögerungszeit, welche das Zeitintervall zwischen dem Eingabesignal IN2 und dem Ausgabesi gnal OUT1 des CMOS-Inverters 2 ist, ist auf ΔT2 gesetzt. Die Si gnalausbreitungsverzögerungszeit ΔT1 ist auf nicht weniger als die Schwellenspannung-Wiederherstellungszeit gesetzt, in deren Verlauf die Löcher, die in dem Substratbereich des NMOS- Transistors Q2 gespeichert sind, wenn das Substratbereich sich in einem schwebenden Zustand befindet, in den Massenpegel bzw. Massenanschluß durch den NMOS-Transistor Q3 abgeleitet bzw. her ausgezogen werden, und die Schwellenspannung des NMOS- Transistors Q2 wird ausreichend auf dem Pegel des stationären ausgeschalteten Zustandes wiederhergestellt.

In der oben beschriebenen Konstruktion sind mindestens die MOS- Transistoren Q1 und Q2 ein MOS-Transistor der SOI-Struktur und der PMOS-Transistor Q1 und der NMOS-Transistor Q2 sind entspre chend im N- und P-Halbleiterbildungsbereichen, welche miteinan der in einer SOI-Schicht isoliert sind, derart gebildet, daß sie die in Fig. 11 gezeigte Struktur besitzen.

Fig. 2 ist eine Impulsdarstellung (Zeitablaufdarstellung), die den Betrieb der Schaltung der Fig. 1 in der ersten Ausführungs form darstellt. Wie in Fig. 2 gezeigt ist, wird, wenn ein Einga besignal IN1 von "H" oder "L" auf einer vorbestimmten Frequenz erzeugt wird, ein Eingabesignal IN2 auf der Basis der zu dem Eingabesignal IN1 umgekehrten Logik erzeugt, mit einer Signal ausbreitungsverzögerungszeit ΔT1 des Inverters 1. Mit einer Si gnalausbreitungsverzögerungszeit ΔT2 von der Erzeugung des Ein gabesignals IN2 wird ein Ausgabesignal OUT1 auf der Basis der zu dem Eingabesignal IN2 umgekehrten Logik erzeugt.

Ein NMOS-Transistor Q3 wird ein-/ausgeschaltet auf der Basis "H"/"L" des Eingabesignals IN1. Ein Substratpotential V2 eines NMOS-Transistors Q2 wird in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN1 "L" ist, und wird "L" wenn das Einga besignal IN1 "H" ist.

Durch Setzen der Signalausbreitungsverzögerungszeit ΔT1 derart, daß sie nicht geringer ist als die Schwellenspannungswiederher stellungszeit und ausreichend kleiner ist als die Übertragungs periodendauer des Eingabesignals IN1 (z. B. ungefähr 1/10 der Übertragungsperiodendauer), wird das Potential des Substratbe reichs über fast alle Periodendauern des ausgeschalteten Zu stands des NMOS-Transistors Q2 festgelegt, wodurch der Substrat bereich nicht durch einen Soft-Error beeinflußt wird. Auch wird, da der Substratbereich in einen schwebenden Zustand über fast die gesamte Periodendauer des eingeschalteten Zustands gebracht wird, die Schwellenspannung verringert, und ermöglicht daher, die Stromsteuerungsfähigkeit zu vergrößern.

Zusätzlich wird der NMOS-Transistor Q3 ein- oder ausgeschaltet, auf der Basis des Eingabesignals IN1, dessen Flankenänderung um den Zeitbetrag ΔT1 eher geändert wird als derjenige des Eingabe signals IN2. Deshalb hat er schon begonnen, das Potential des Massenpegels des Substratbereichs in dem NMOS-Transistor Q2 festzulegen vor der Zeit ΔT1 von dem Zeitpunkt t1, an dem das Eingabesignal IN2 von "H" auf "L" geändert wird, nämlich an dem es auf "L" fällt. Dadurch verschiebt sich das Substratpotential zu dem Sourcepotential, bevor das Eingabesignal IN2 auf "L" fällt, und auf diese Weise wird die Schwellenspannung des NMOS- Transistors Q2 ausreichend auf dem stationären ausgeschalteten Zustand wiederhergestellt, wenn das Eingabesignal IN2 auf "L" fällt.

Als eine Folge fließt kein Leckstrom, wenn der NMOS-Transistor Q2 ausgeschaltet wird. Dies erlaubt einen schnellen Ausschaltbe trieb des Transistors Q2.

Auf diese Weise wird in der Halbleitervorrichtung der ersten Ausführungsform eine Verbesserung in der Ansprechcharakteristik des CMOS-Inverters 2 erreicht, wobei ein Vorteil daraus erhalten wird, daß der Ausschaltbetrieb des NMOS-Transistors Q2, der den CMOS-Inverter 2 bildet, durch Anordnen des NMOS-Transistors Q3 verbessert wird, der sich ein- oder ausschaltet auf der Basis des Eingabesignals IN1, welches die Übertragung von Information eher ausführt als das Eingabesignal IN2 des CMOS-Inverters 2, um das Potential des Substratbereichs des NMOS-Transistors Q2 zu steuern.

Zweite Ausführungsform

Fig. 3 ist eine Schaltungsdarstellung einer Schaltungskonfigura tion einer Halbleitervorrichtung gemäß einer zweiten Ausfüh rungsform. Wie in Fig. 3 gezeigt ist empfängt ein CMOS-Inverter 2 mit derselben Konfiguration der ersten Ausführungsform ein Eingabesignal IN3 an einem Eingabeanschluß N1 und gibt ein Aus gabesignal OUT2 von einem Ausgabeanschluß N2 aus. Das Eingabesi gnal IN3 wird von den in Reihe geschalteten Invertern 11 bis 13 ausgegeben, welche ein Eingabesignal IN1 über einen Eingabean schluß N10 empfangen. Wie in dem Fall der ersten Ausführungsform ist ein NMOS-Transistor Q3, dessen Gate mit dem Eingabeanschluß N10 verbunden ist, zum Steuern des Potentials des Substratbe reichs eines NMOS-Transistors Q2 vorgesehen.

Hier ist eine Signalausbreitungsverzögerungszeit, welche das Zeitintervall zwischen der Eingabe und der Ausgabe der drei in Reihe geschalteten Inverter 11 bis 13 ist, auf ΔT3 gesetzt, und eine Signalausbreitungsverzögerungszeit, welche das Zeitinter vall zwischen der Eingabe und Ausgabe des CMOS-Inverters 2 ist, ist auf ΔT2 gesetzt. Eine Signalausbreitungsverzögerungszeit ΔT3 ist auf nicht weniger als die Schwellenspannungswiederherstel lungszeit gesetzt, wie in der ersten Ausführungsform.

Fig. 4 ist eine Impulsdarstellung des Betriebs der Schaltung der Fig. 3 in der zweiten Ausführungsform. Wie in Fig. 4 gezeigt ist, wird, wenn ein Eingabesignal IN1 auf einer vorbestimmten Frequenz erzeugt wird, ein Eingabesignal IN3 auf der Basis der zu dem Eingabesignal IN1 umgekehrten Logik erzeugt, mit einer Signalausbreitungsverzögerungszeit ΔT3 des Inverters 1. Mit ei ner Signalausbreitungsverzögerungszeit ΔT2 von der Erzeugung des Eingabesignals IN3 wird ein Ausgabesignal OUT2 auf der Basis der zu dem Eingabesignal IN3 umgekehrten Logik erzeugt.

Der NMOS-Transistor Q3 wird ein-/ausgeschaltet auf der Basis "H"/"L" des Eingabesignals IN1. Ein Substratpotential V2 des NMOS-Transistors Q2 wird in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN1 "L" ist, und es wird "L", wenn das Eingabesignal IN1 "H" ist.

Wie in der ersten Ausführungsform wird durch Setzen der Signal ausbreitungsverzögerungszeit ΔT3 auf nicht weniger als die Schwellenspannungswiederherstellungszeit und ausreichend kleiner als die Übertragungsperiodendauer des Eingabesignals IN1, das Potential des Substratbereichs über fast die gesamte Perioden dauer des ausgeschalteten Zustands des NMOS-Transistors Q2 fest gelegt, und daher wird er nicht durch einen Soft-Error beein flußt. Auch wird, da der Substratbereich in einen schwebenden Zustand über fast die ganze Periodendauer des eingeschalteten Zustands gebracht wird, die Schwellenspannung verringert, was einen Anstieg der Stromsteuerungsfähigkeit ermöglicht.

Zusätzlich wird der NMOS-Transistor Q3 ein- oder ausgeschaltet auf der Basis des Eingabesignals IN1, dessen Flankenänderung um den Zeitbetrag ΔT3 eher verursacht wird, als diejenige des Ein gabesignals IN3. Auf diese Weise hat er schon begonnen, das Po tential des Substratbereichs des NMOS-Transistors Q2 festzule gen, vor der Zeit ΔT3 vom Zeitpunkt t3, an dem das Eingabesignal IN3 auf "L" fällt. Dadurch verschiebt sich das Substratpotential zu dem Sourcepotential, bevor das Eingabesignal IN3 auf "L" fällt, und daher wird die Schwellenspannung des NMOS-Transistors Q2 ausreichend auf dem stationären ausgeschalteten Zustand wie derhergestellt, wenn das Eingabesignal IN3 auf "L" fällt.

Zu diesem Zeitpunkt ist es, weil die Summe der Signalausbrei tungsverzögerungszeit der drei Inverter 11 bis 13 die Verzöge rungszeit ΔT3 wird, einfach, eine Verzögerungszeit größer als die Verzögerungszeit ΔT1 in der ersten Ausführungsform zu set zen, und die Verzögerungszeit ΔT3 derart zu setzen, daß sie grö ßer ist als die Schwellenspannungswiederherstellungszeit.

Als eine Folge fließt kein Leckstrom, wenn der NMOS-Transistor Q2 ausgeschaltet wird. Dies ermöglicht einen schnellen Aus schaltbetrieb des Transistors Q2.

Auf diese Weise wird in der Halbleitervorrichtung der zweiten Ausführungsform eine Verbesserung in der Ansprechcharakteristik des CMOS-Inverters 2 erreicht, wobei ein Vorteil daraus erhalten wird, daß der Ausschaltbetrieb des NMOS-Transistors Q2, der den CMOS-Inverter 2 bildet, zuverlässig durch Anordnen des NMOS- Transistors Q3 verbessert wird, welcher ein-/ausgeschaltet wird auf der Basis des Eingabesignals IN1, welches die Übertragung der Information eher ausführt als das Eingabesignal IN3 des CMOS-Inverters 2, um das Potential des Substratbereichs des NMOS-Transistors Q2 zu steuern.

Dritte Ausführungsform

Fig. 5 ist eine Schaltungsdarstellung einer Schaltungskonfigura tion einer Halbleitervorrichtung gemäß einer dritten Ausfüh rungsform. In Fig. 5 erhält ein CMOS-Inverter 2 mit derselben Konstruktion wie in der ersten Ausführungsform ein Eingabesignal IN2 an einem Eingabeanschluß N1 und gibt ein Ausgabesignal OUT2 von einem Ausgabeanschluß N2 aus. Das Eingabesignal IN2 wird von einem Inverter 1 ausgegeben, daß das Eingabesignal IN1 über ei nen Eingabeanschluß N10 empfängt.

Ein PMOS-Transistor Q4 setzt ein festes Potential und setzt und steuert auch das Schweben des Substratbereichs des PMOS- Transistors Q1 in dem beschriebenen CMOS-Inverter 2.

Die Source des PMOS-Transistors Q4 ist mit der Stromversorgung verbunden, sein Gate ist mit dem Eingabeanschluß N10 verbunden und sein Drain ist mit dem Substratbereich des PMOS-Transistors Q1 verbunden. Deshalb ist das Drainpotential des PMOS- Transistors Q4 ein Substratpotential V1, welches das Potential des Substratbereichs des PMOS-Transistors Q1 ist.

Hier ist eine Signalausbreitungsverzögerungszeit, welche das Zeitintervall zwischen der Eingabe und der Ausgabe des Inverters 1 ist, auf ΔT1 gesetzt, und eine Signalausbreitungsverzögerungs zeit, welche das Zeitintervall zwischen der Eingabe und der Aus gabe des CMOS-Inverters 2 ist, auf ΔT2 gesetzt. Die Signalaus breitungsverzögerungszeit ΔT1 ist auf nicht weniger als die Schwellenspannungswiederherstellungszeit gesetzt, wie in dem Fall der ersten Ausführungsform.

Fig. 6 ist eine Impulsdarstellung, die den Betrieb der Schaltung der Fig. 5 in der dritten Ausführungsform darstellt. Wie in Fig. 6 gezeigt ist, wird, wenn ein Eingabesignal IN1 auf bzw. mit ei ner vorbestimmten Frequenz erzeugt wird, ein Eingabesignal IN2 auf der Basis der zu dem Eingabesignal IN1 umgekehrten Logik er zeugt, mit einer Signalausbreitungsverzögerungszeit ΔT1 des In verters 1. Mit einer Signalausbreitungsverzögerungszeit ΔT2 von der Erzeugung des Eingabesignals IN2 wird ein Ausgabesignal OUT2 auf der Basis der zu dem Eingabesignal IN2 umgekehrten Logik er zeugt.

Der PMOS-Transistor Q4 wird ein-/ausgeschaltet auf der Basis "H"/"L" des Eingabesignals IN1. Ein Substratpotential V1 des PMOS-Transistors Q1 wird "H", wenn das Eingabesignal IN1 "L" ist, und wird in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN1 "H" ist.

Wie in der ersten Ausführungsform wird durch Setzen der Signal ausbreitungsverzögerungszeit ΔT1 auf nicht weniger als die Schwellenspannungswiederherstellungszeit und ausreichend kleiner als die Übertragungsperiodendauer des Eingabesignals IN1, das Potential des Substratbereichs über fast die gesamte Perioden dauer des ausgeschalteten Zustands des PMOS-Transistors Q1 fest gelegt, und daher wird er nicht durch einen Soft-Error beein flußt. Auch wird, da der Substratbereich in einen schwebenden Zustand über fast die gesamte Periodendauer des eingeschalteten Zustands gebracht wird, der Absolutwert der Schwellenspannung verringert, was eine Vergrößerung der Stromsteuerungsfähigkeit ermöglicht.

Zusätzlich wird der PMOS-Transistor Q4 ein- oder ausgeschaltet auf der Basis des Eingabesignals IN1, dessen Flankenänderung um den Zeitbetrag ΔT1 eher verursacht wird als diejenige des Einga besignals IN2. Auf diese Weise hat er schon vor der Zeit ΔT1 von dem Zeitpunkt t2, an dem das Eingabesignal IN2 von "L" auf "H" geändert wird, nämlich auf "H" ansteigt, begonnen, das Potential des Substratbereichs des PMOS-Transistors Q1 festzulegen. Da durch verschiebt sich das Substratpotential zu dem Sourcepoten tial, bevor das Eingabesignal IN2 auf "H" ansteigt, und daher wird der Absolutwert der Schwellenspannung ausreichend auf dem stationären ausgeschalteten Zustand des PMOS-Transistors Q1 wie derhergestellt, wenn das Eingabesignal IN2 auf "H" ansteigt.

Als eine Folge fließt kein Leckstrom, wenn der PMOS-Transistor Q1 ausgeschaltet wird. Dies ermöglicht einen schnellen Aus schaltbetrieb des Transistors Q1.

Auf diese Weise wird in der Halbleitervorrichtung der dritten Ausführungsform eine Verbesserung in der Ansprechcharakteristik des CMOS-Inverters 2 erreicht, wobei einen Vorteil daraus erhal ten wird, daß der Ausschaltbetrieb des PMOS-Transistors Q1, der im CMOS-Inverter 2 enthalten ist, durch Anordnen des PMOS- Transistors Q4 verbessert wird, welcher sich ein- oder ausschal tet auf der Basis des Eingabesignals IN1, welches die Übertra gung von Information eher ausführt als das Eingabesignal IN2 des CMOS-Inverters 2, um das Potential des Substratbereichs des PMOS-Transistors Q1 zu steuern.

Obwohl in der ersten Ausführungsform ein einzelner Inverter 1 als eine Verzögerungseinrichtung benutzt wird, können in Reihe verbundene Inverter 11 bis 13 wie in der zweiten Ausführungsform anstelle des Inverters 1 benutzt werden, um ein Eingabesignal IN3 an den Eingabeanschluß des CMOS-Inverters 2 zu liefern.

Vierte Ausführungsform

Fig. 7 ist eine Schaltungsdarstellung einer Schaltungskonfigura tion einer Halbleitervorrichtung gemäß einer vierten Ausfüh rungsform. Wie in Fig. 7 gezeigt ist, empfängt ein CMOS-Inverter 2 mit derselben Konfiguration der ersten Ausführungsform ein Eingabesignal IN2 an dem Eingabeanschluß N1 und gibt ein Ausga besignal OUT4 von einem Ausgabeanschluß N2 aus. Das Eingabesi gnal IN2 wird von einem Inverter 1 ausgegeben, welches ein Ein gabesignal IN1 über einen Eingabeanschluß N10 empfängt.

Derselbe NMOS-Transistor Q3 wie in der ersten und zweiten Aus führungsform und derselbe PMOS-Transistor Q4 wie in der dritten Ausführungsform sind vorgesehen, um das Potential des Substrat bereichs eines PMOS-Transistors Q1 und eines NMOS-Transistors Q2 des beschriebenen CMOS-Inverters 2 zu steuern. Deshalb ist das Drainpotential des PMOS-Transistors Q4 ein Substratpotential V1 des PMOS-Transistors Q1, und das Drainpotential des NMOS- Transistors Q3 wird ein Substratpotential V2 des NMOS- Transistors Q2.

Hier ist eine Signalausbreitungsverzögerungszeit, welcher das Zeitintervall zwischen der Eingabe und der Ausgabe des Inverters 1 ist, auf ΔT1 gesetzt, und eine Signalausbreitungsverzögerungs zeit, welche das Zeitintervall zwischen der Eingabe und der Aus gabe des CMOS-Inverters 2 ist, ist auf ΔT2 gesetzt. Die Signal ausbreitungsverzögerungszeit ΔT1 ist auf nicht weniger als die Schwellenspannungswiederherstellungszeit gesetzt, in deren Peri odendauer sich das Substratpotential, wenn die Substratbereiche des PMOS-Transistors Q1 und des NMOS-Transistors Q2 sich in ei nem schwebenden Zustand befinden, zu dem Sourcepotential und dem Massenpegel über den PMOS-Transistor Q4 bzw. den NMOS-Transistor Q3 verschiebt, und der Absolutwert der Schwellenspannung des PMOS-Transistors Q1 und des NMOS-Transistors Q2 kann ausreichend in einem stationären ausgeschalteten Zustand wiederhergestellt werden.

Fig. 8 ist eine Impulsdarstellung (Zeitablaufdarstellung), die den Betrieb einer Halbleitervorrichtung der vierten Ausführungs form darstellt. Wie in Fig. 8 gezeigt ist, wird, wenn ein Einga besignal IN1 auf einer vorbestimmten Frequenz erzeugt wird, ein Eingabesignal IN2 auf der Basis der zu dem Eingabesignal IN1 um gekehrten Logik erzeugt, mit einer Signalausbreitungsverzöge rungszeit ΔT1 des Inverters 1. Mit einer Signalausbreitungsver zögerungszeit ΔT2 von der Erzeugung des Eingabesignals IN2 wird ein Ausgabesignal OUT4 auf der Basis der zu dem Eingabesignal IN2 umgekehrten Logik erzeugt.

Wie in der ersten Ausführungsform wird durch Setzen der Signal ausbreitungsverzögerungszeit ΔT1 auf nicht weniger als die Schwellenspannungswiederherstellungszeit und ausreichend kleiner als die Übertragungsperiodendauer des Eingabesignals IN1, das Potential des Substratbereichs über fast die gesamte Perioden dauer des ausgeschalteten Zustands des NMOS-Transistors Q2 fest gelegt, und daher wird er nicht durch einen Soft-Error beein flußt. Auch wird, da der Substratbereich in einen schwebenden Zustand über fast die gesamte Periodendauer des eingeschalteten Zustands gebracht wird, die Schwellenspannung verringert, was eine vergrößerte Stromsteuerungsfähigkeit ermöglicht.

Zusätzlich hat er wie in der ersten Ausführungsform schon vor der Zeit ΔT1 von dem Zeitpunkt t2, an dem das Eingabesignal IN2 auf "L" fällt, begonnen, das Potential des Substratbereichs des NMOS-Transistors Q2 festzulegen. Dadurch wird die Schwellenspan nung des NMOS-Transistors Q2 ausreichend auf dem stationären ausgeschalteten Zustand wiederhergestellt, wenn das Eingabesi gnal IN2 auf "L" fällt.

Da der PMOS-Transistor Q4 ein-/ausgeschaltet wird auf der Basis "L"/"H" des Eingabesignals IN1, wird ein Substratpotential V1 des PMOS-Transistors Q1 "H", wenn das Eingabesignal IN1 "L" be trägt, und es wird in einen schwebenden Zustand gebracht, wenn das Eingabesignal IN1 "H" beträgt.

Demgemäß wird das Potential des Substratbereichs über fast die gesamte Periodendauer des ausgeschalteten Zustands des PMOS- Transistors Q1 festgelegt, und daher wird er nicht durch einen Soft-Error beeinflußt. Da der Substratbereich in einen schweben den Zustand über fast die gesamte Periodendauer des eingeschal teten Zustands gebracht wird, wird der Absolutwert der Schwel lenspannung verringert, was eine vergrößerte Stromsteuerungsfä higkeit ermöglicht.

Zusätzlich hat er wie in der dritten Ausführungsform schon vor der Zeit ΔT1 vom Zeitpunkt t2, an dem das Eingabesignal IN2 auf "H" steigt, begonnen, das Potential des Substratbereichs des PMOS-Transistor Q1 festzulegen. Dadurch wird der Absolutwert der Schwellenspannung des PMOS-Transistors Q1 ausreichend auf dem stationären ausgeschalteten Zustand wiederhergestellt, wenn das Eingabesignal IN2 auf "H" ansteigt.

Auf diese Weise wird in der Halbleitervorrichtung der vierten Ausführungsform eine Verbesserung in der Ansprechcharakteristik des CMOS-Inverters 2 erreicht, wobei ein Vorteil daraus erhalten wird, daß jeder Ausschaltbetrieb des PMOS-Transistors Q1 und des NMOS-Transistors Q2, die im CMOS-Inverter 2 enthalten sind, durch Anordnen der MOS-Transistoren Q3 und Q4 verbessert wird, welche sich ein- oder ausschalten auf der Basis des Eingabesi gnals IN1, welches die Übertragung von Informationen eher aus führt als das Eingabesignal IN2 des CMOS-Inverters 2, um das Po tential der Substratbereiche der MOS-Transistoren Q1 bzw. Q2 zu steuern.

Obwohl in der vierten Ausführungsform ein einzelner Inverter 1 als eine Verzögerungseinrichtung benutzt wird, können in Reihe geschaltete Inverter 11 bis 13 wie in der zweiten Ausführungs form anstelle des Inverters 1 benutzt werden, so daß ein Einga besignal IN3 zu dem Eingabeanschluß des CMOS-Inverters 2 gelie fert wird.

Claims

1. Halbleitervorrichtung mit
einem MIS-Transistor (Q2, Q1) zum Signalverarbeiten, der in ei ner SOI-Schicht einer SOI-Struktur gebildet ist, wobei der MIS- Transistor

a) ein Gate, das ein erstes Eingabesignal (IN2) empfängt, wel ches eine erste/zweite Logik (H, L) ausdrückt,
b) einen ersten Anschluß (N2), von dem ein auf dem ersten Ein gabesignal basierendes Ausgabesignal (OUT1) ausgegeben wird,
c) einen zweiten Anschluß, der zwischen dem ersten Anschluß und sich selbst als Reaktion auf die durch das erste Eingabesi gnal ausgedrückte erste/zweite Logik ein-/ausgeschaltet wird, und
d) einen Substratbereich aufweist; und
einer Substratbereich-Potentialverschiebungseinrichtung (1, Q3, Q4), die einen ersten Betrieb des Bringens des Substratbereichs des MIS-Transistors in einen schwebenden Zustand, in einen zwei ten Betrieb, in dem das Substratbereichpotential zu dem Potenti al des zweiten Anschlusses verschoben wird, ändert zwischen ei nem ersten Übergang, in dem das erste Eingabesignal (IN2) von der zweiten Logik (L) in die erste Logik (H) übergeht, und einem zweiten Übergang, in dem das erste Eingabesignal von der ersten Logik (H), die von dem ersten Eingabesignal (IN2) in dem ersten Übergang ausgedrückt wird, zu der zweiten Logik (L) übergeht.

2. Halbleitervorrichtung nach Anspruch 1, in der die Sub stratbereich-Potentialverschiebungseinrichtung
eine Verzögerungseinrichtung (1), die ein zweites Eingabesignal (IN1) empfängt und das zweite Eingabesignal verzögert, um das erste Eingabesignal zu erzeugen, und
ein Schaltelement (Q3, Q4), das den ersten Betrieb zu dem zwei ten Betrieb auf der Basis des Übergangs des zweiten Eingabesi gnals (IN1) schaltet,
aufweist.

3. Halbleitervorrichtung nach Anspruch 2, in der das Schalt element einen Schalttransistor (Q3, Q4) aufweist, wobei der Schalttransistor
einen ersten Anschluß, der mit dem Substratbereich des MIS- Transistors (Q2, Q1) zum Signalverarbeiten verbunden ist,
einen zweiten Anschluß, der mit dem zweiten Anschluß des MIS- Transistors (Q2, Q1) verbunden ist, und
einen Steueranschluß, der das zweite Eingabesignal empfängt,
aufweist.

4. Halbleitervorrichtung nach Anspruch 2 oder 3, in der der Leitungstyp des MIS-Transistors (Q2) zum Signalverarbeiten und des Schalttransistors (Q3) den N-Typ aufweist.

5. Halbleitervorrichtung nach Anspruch 2 oder 3, in der der Leitungstyp des MIS-Transistors (Q1) zum Signalverarbeiten und des Schalttransistors (Q4) den P-Typ aufweist.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5 mit
einem anderen MIS-Transistor (Q1) zum Signalverarbeiten, der in einer SOI-Schicht der SOI-Struktur gebildet ist, wobei der ande re MIS-Transistor

a) ein Gate, das das erste Eingabesignal (IN2),
b) einen ersten Anschluß, der mit dem ersten Anschluß des MIS- Transistors verbunden ist,
c) einen zweiten Anschluß, der zwischen dem ersten Anschluß und sich selbst als Reaktion auf die durch das erste Eingabesi gnal (IN2) ausgedrückte erste/zweite Logik (L, H)
ein-/ausgeschaltet wird, und
d) einen Substratbereich aufweist; und
einer anderen Substratbereich-Potentialverschiebungseinrichtung (1, Q4) die einen ersten Betrieb des Bringens des Substratbe reichs des anderen MIS-Transistors für die Signalverarbeitung in einen schwebenden Zustand, in einen zweiten Betrieb, in dem das Substratbereichspotential zu dem zweiten Anschlußpotential ver schoben wird, ändert zwischen dem zweiten Übergang des ersten Eingabesignals (IN2) und dem ersten Übergang, in dem die durch das erste Eingabesignal (IN2) in dem zweiten Übergang ausge drückte zweite Logik (L) zu der ersten Logik (H) übergeht.

7. Halbleitervorrichtung nach Anspruch 6, in der
die Substratbereich-Potentialverschiebungseinrichtung (1, Q3) eine Verzögerungseinrichtung (1), welche ein zweites Eingabesi gnal (IN1) empfängt und das zweite Eingabesignal (IN1) zum Er zeugen des ersten Eingabesignals (IN2) verzögert, und
ein Schaltelement (Q3), das den ersten Betrieb in den zweiten Betrieb auf der Basis des Übergangs des zweiten Eingabesignals (IN1) schaltet, aufweist und
in der die andere Substratbereich- Potentialverschiebungseinrichtung (1, Q4) das Verzögerungsmittel (1) gemeinsam mit der Substratbereich- Potentialverschiebungseinrichtung, und
ein anderes Schaltelement (Q4), das den ersten Betrieb in den zweiten Betrieb auf der Basis des Übergangs des zweiten Eingabe signals (IN1) schaltet, aufweist.

8. Halbleitervorrichtung nach Anspruch 7,
in der das Schaltelement einen Schalttransistor (Q3) aufweist,
wobei der Schalttransistor
einen ersten Anschluß, der mit dem Substratbereich des MIS- Transistors zum Signalverarbeiten verbunden ist,
einen zweiten Anschluß, der mit dem zweiten Anschluß des MIS- Transistors verbunden ist, und
einen Steueranschluß, der das zweite Eingabesignal (IN1) emp fängt, aufweist; und
in der das andere Schaltelement einen anderen Schalttransistor (Q4) aufweist, wobei der andere Schalttransistor
einen ersten Anschluß, der mit dem Substratbereich des anderen MIS-Transistors zum Signalverarbeiten verbunden ist,
einen zweiten Anschluß, der mit dem zweiten Anschluß des anderen MIS-Transistors verbunden ist, und
einen anderen Steueranschluß, der das zweite Eingabesignal (IN1) empfängt, aufweist.

9. Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, in der
der MIS-Transistor zum Signalverarbeiten einen ersten MOS- Transistor (Q2) eines ersten Leitungstyps aufweist,
der andere MIS-Transistor zum Signalverarbeiten einen zweiten MOS-Transistor (Q1) eines zweiten Leitungstyps aufweist,
der Schalttransistor einen dritten MOS-Transistor (Q3) des er sten Leitungstyps aufweist, und
der andere Schalttransistor einen vierten MOS-Transistor (Q4) des zweiten Leitungstyps aufweist.

10. Halbleitervorrichtung nach Anspruch 9, in der der erste Leitungstyp der N-Typ und der zweite Leitungstyp der P-Typ ist.

11. Halbleitervorrichtung nach einem der Ansprüche 3 bis 10,
in der der, MIS-Transistor zum Signalverarbeiten und der Schalt transistor vom identischen Leitungstyp sind, und
die Verzögerungseinrichtung einen einzelnen Inverter (1), der das zweite Eingabesignal (IN1) empfängt, um das erste Eingabesi gnal (IN2) auszugeben, aufweist.

12. Halbleitervorrichtung nach einem der Ansprüche 3 bis 10,
in der
der MIS-Transistor zum Signalverarbeiten und der Schalttransi stor vom identischen Leitungstyp sind, und
die Verzögerungseinrichtung in Reihe geschaltete Inverter (11 bis 13) aufweist, deren Anzahl ungerade ist und nicht weniger als drei beträgt, wobei die Inverter das zweite Eingabesignal (IN1) in dem Inverter (11) der ersten Stufe empfangen, um das erste Eingabesignal (IN3) von dem Inverter (13) der letzten Stu fe auszugeben.