JP2000299466A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000299466A JP2000299466A JP11107695A JP10769599A JP2000299466A JP 2000299466 A JP2000299466 A JP 2000299466A JP 11107695 A JP11107695 A JP 11107695A JP 10769599 A JP10769599 A JP 10769599A JP 2000299466 A JP2000299466 A JP 2000299466A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- transistor
- body region
- transition
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
- H03K19/00338—In field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 リーク電流を流すことなく電流駆動能力の向
上が図られたＳＯＩ構造のＭＩＳトランジスタを有する
半導体装置を得る。 【解決手段】 入力端Ｎ１０を介して入力信号ＩＮ１を
受けるインバータ１の出力である入力信号ＩＮ２を受け
るＣＭＯＳインバータ２のＮＭＯＳトランジスタＱ２の
ボディ領域の電位設定用にＮＭＯＳトランジスタＱ３が
設けられる。ＮＭＯＳトランジスタＱ３のソースが接地
され、ゲートが入力端Ｎ１０に接続され、ドレインがＮ
ＭＯＳトランジスタＱ２のボディ領域に接続される。Ｎ
ＭＯＳトランジスタＱ３のドレイン電位がＮＭＯＳトラ
ンジスタＱ２のボディ領域の電位であるボディ電位Ｖ２
となる。
上が図られたＳＯＩ構造のＭＩＳトランジスタを有する
半導体装置を得る。 【解決手段】 入力端Ｎ１０を介して入力信号ＩＮ１を
受けるインバータ１の出力である入力信号ＩＮ２を受け
るＣＭＯＳインバータ２のＮＭＯＳトランジスタＱ２の
ボディ領域の電位設定用にＮＭＯＳトランジスタＱ３が
設けられる。ＮＭＯＳトランジスタＱ３のソースが接地
され、ゲートが入力端Ｎ１０に接続され、ドレインがＮ
ＭＯＳトランジスタＱ２のボディ領域に接続される。Ｎ
ＭＯＳトランジスタＱ３のドレイン電位がＮＭＯＳトラ
ンジスタＱ２のボディ領域の電位であるボディ電位Ｖ２
となる。
Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳトランジス
タからなる回路構成を呈し、ＳＯＩ構造の半導体装置に
関する。
タからなる回路構成を呈し、ＳＯＩ構造の半導体装置に
関する。
【０００２】
【従来の技術】図１１は従来のＳＯＩ構造のＮＭＯＳト
ランジスタの構造を示す断面図である。同図に示すよう
に、半導体基板２１、シリコン酸化膜２２及びＳＯＩ層
２３からなるＳＯＩ構造を呈しており、ＳＯＩ層２３に
ＮＭＯＳトランジスタが形成される。
ランジスタの構造を示す断面図である。同図に示すよう
に、半導体基板２１、シリコン酸化膜２２及びＳＯＩ層
２３からなるＳＯＩ構造を呈しており、ＳＯＩ層２３に
ＮＭＯＳトランジスタが形成される。
【０００３】すなわち、ＳＯＩ層２３にＮ型のソース領
域２４及びＮ型のドレイン領域２５が選択的に形成さ
れ、ソース領域２４，ドレイン領域２５間のＳＯＩ層２
３の領域がＰ型のボディ領域２６となり、チャネル領域
となるボディ領域２６の表面上にゲート酸化膜２７が形
成され、ゲート酸化膜２７上にゲート電極２８が形成さ
れる。
域２４及びＮ型のドレイン領域２５が選択的に形成さ
れ、ソース領域２４，ドレイン領域２５間のＳＯＩ層２
３の領域がＰ型のボディ領域２６となり、チャネル領域
となるボディ領域２６の表面上にゲート酸化膜２７が形
成され、ゲート酸化膜２７上にゲート電極２８が形成さ
れる。
【０００４】このようなＳＯＩ構造のＮＭＯＳトランジ
スタは、ボディ領域２６をフローティングにすると寄生
バイポーラ動作により電流駆動能力が増加する。以下、
その理由を説明する。
スタは、ボディ領域２６をフローティングにすると寄生
バイポーラ動作により電流駆動能力が増加する。以下、
その理由を説明する。
【０００５】図１１に示すように、インパクトイオン化
により電子、正孔（ホール）対が生成される。この際、
ＮＭＯＳトランジスタでは多数キャリアである電子はド
レインに引き抜かれ少数キャリアであるホールはボディ
領域２６に取り残されるため、ボディ領域２６のポテン
シャルが上昇する。その結果、図１２に示す閾値電圧特
性を有するＮＭＯＳトランジスタの閾値電圧が低下する
ため、ＮＭＯＳトランジスタの電流駆動能力が向上す
る。
により電子、正孔（ホール）対が生成される。この際、
ＮＭＯＳトランジスタでは多数キャリアである電子はド
レインに引き抜かれ少数キャリアであるホールはボディ
領域２６に取り残されるため、ボディ領域２６のポテン
シャルが上昇する。その結果、図１２に示す閾値電圧特
性を有するＮＭＯＳトランジスタの閾値電圧が低下する
ため、ＮＭＯＳトランジスタの電流駆動能力が向上す
る。
【０００６】同様なことは、ＰＭＯＳトランジスタでも
起こる。すなわち、インパクトイオン化により電子，正
孔対が生成される際、ＰＭＯＳトランジスタでは多数キ
ャリアであるホールはドレインに引き抜かれ少数キャリ
アである電子はボディ領域に取り残されるため、ボディ
領域のポテンシャルが下降する。その結果、図１２に示
す閾値電圧特性を有するＰＭＯＳトランジスタの閾値電
圧の絶対値が低下するため、ＰＭＯＳトランジスタの電
流駆動能力が向上する。
起こる。すなわち、インパクトイオン化により電子，正
孔対が生成される際、ＰＭＯＳトランジスタでは多数キ
ャリアであるホールはドレインに引き抜かれ少数キャリ
アである電子はボディ領域に取り残されるため、ボディ
領域のポテンシャルが下降する。その結果、図１２に示
す閾値電圧特性を有するＰＭＯＳトランジスタの閾値電
圧の絶対値が低下するため、ＰＭＯＳトランジスタの電
流駆動能力が向上する。
【０００７】このように、ＳＯＩ構造のＭＯＳトランジ
スタではボディ領域をフローティングにすると電流駆動
能力が向上するという長所がある。
スタではボディ領域をフローティングにすると電流駆動
能力が向上するという長所がある。
【０００８】しかしながら、ＳＯＩ構造のＭＯＳトラン
ジスタではボディ領域をフローティングにするとソフト
エラー影響を受けやすくなるという短所も有している。
例えば、α線等のボディ領域への入射によってボディ領
域に電子，正孔対が大量に発生した場合、ＮＭＯＳトラ
ンジスタではホールがボディ領域２６に大量に蓄積され
ることになる。このようなホールの大量蓄積状態のＮＭ
ＯＳトランジスタはオン状態時には問題はないが、オフ
状態ではリーク電流を引き起こし回路動作を不安定にし
てしまう。
ジスタではボディ領域をフローティングにするとソフト
エラー影響を受けやすくなるという短所も有している。
例えば、α線等のボディ領域への入射によってボディ領
域に電子，正孔対が大量に発生した場合、ＮＭＯＳトラ
ンジスタではホールがボディ領域２６に大量に蓄積され
ることになる。このようなホールの大量蓄積状態のＮＭ
ＯＳトランジスタはオン状態時には問題はないが、オフ
状態ではリーク電流を引き起こし回路動作を不安定にし
てしまう。
【０００９】
【発明が解決しようとする課題】このように、ＳＯＩ構
造のＭＯＳトランジスタのボディ領域をフローティング
にすることには一長一短があり、ＭＯＳトランジスタの
ボディ領域を常にフローティング状態にすることは、オ
フ状態時にリーク電流を引き起こしてしまうという問題
点があった。
造のＭＯＳトランジスタのボディ領域をフローティング
にすることには一長一短があり、ＭＯＳトランジスタの
ボディ領域を常にフローティング状態にすることは、オ
フ状態時にリーク電流を引き起こしてしまうという問題
点があった。
【００１０】この発明は上記問題点を解決するためにな
されたもので、リーク電流を流すことなく電流駆動能力
の向上が図られた、ＳＯＩ構造のＭＩＳトランジスタを
有する半導体装置を得ることを目的とする。
されたもので、リーク電流を流すことなく電流駆動能力
の向上が図られた、ＳＯＩ構造のＭＩＳトランジスタを
有する半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、ＳＯＩ構造のＳＯＩ層に形成さ
れ、第１及び第２の論理を採る第１の入力信号を受ける
ゲートと、前記第１の入力信号に基づく出力信号が出力
される第１端と、第１の入力信号が前記第１及び第２の
論理を採るのに対応して前記第１端との間がそれぞれオ
ン／オフする第２端と、ボディ領域とを有する信号処理
用ＭＩＳトランジスタと、前記第１の入力信号が前記第
２の論理から前記第１の論理へと遷移する第１の遷移
と、前記第１の遷移によって前記第１の入力信号が採る
前記第１の論理から、前記第１の入力信号が前記第２の
論理へと遷移する第２の遷移との間において、前記信号
処理用ＭＩＳトランジスタの前記ボディ領域をフローテ
ィング状態にする第１動作から、前記ボディ領域から少
数キャリアを引き抜く第２動作へと動作が切り替わる、
少数キャリア引き抜き手段とを備えている。
１記載の半導体装置は、ＳＯＩ構造のＳＯＩ層に形成さ
れ、第１及び第２の論理を採る第１の入力信号を受ける
ゲートと、前記第１の入力信号に基づく出力信号が出力
される第１端と、第１の入力信号が前記第１及び第２の
論理を採るのに対応して前記第１端との間がそれぞれオ
ン／オフする第２端と、ボディ領域とを有する信号処理
用ＭＩＳトランジスタと、前記第１の入力信号が前記第
２の論理から前記第１の論理へと遷移する第１の遷移
と、前記第１の遷移によって前記第１の入力信号が採る
前記第１の論理から、前記第１の入力信号が前記第２の
論理へと遷移する第２の遷移との間において、前記信号
処理用ＭＩＳトランジスタの前記ボディ領域をフローテ
ィング状態にする第１動作から、前記ボディ領域から少
数キャリアを引き抜く第２動作へと動作が切り替わる、
少数キャリア引き抜き手段とを備えている。
【００１２】請求項２記載の半導体装置において、前記
少数キャリア引き抜き手段は、第２の入力信号を入力
し、これを遅延させて前記第１の入力信号を生成する遅
延手段と、前記第２の入力信号の遷移に基づいて前記第
１動作から前記第２動作への切り替えを行うスイッチン
グ素子とを有している。
少数キャリア引き抜き手段は、第２の入力信号を入力
し、これを遅延させて前記第１の入力信号を生成する遅
延手段と、前記第２の入力信号の遷移に基づいて前記第
１動作から前記第２動作への切り替えを行うスイッチン
グ素子とを有している。
【００１３】請求項３記載の半導体装置において、前記
スイッチング素子は、前記信号処理用ＭＩＳトランジス
タの前記ボディ領域に接続された第１端と、前記信号処
理用ＭＩＳトランジスタの前記第２端に接続された第２
端と、前記第２の入力信号を入力する制御端とを含んで
いる。
スイッチング素子は、前記信号処理用ＭＩＳトランジス
タの前記ボディ領域に接続された第１端と、前記信号処
理用ＭＩＳトランジスタの前記第２端に接続された第２
端と、前記第２の入力信号を入力する制御端とを含んで
いる。
【００１４】請求項４記載の半導体装置は、ＳＯＩ構造
のＳＯＩ層に形成され、前記第１の入力信号を受けるゲ
ートと、前記信号処理用ＭＩＳトランジスタの前記第１
端に接続された第１端と、前記第１の入力信号が前記第
２及び第１の論理を採るのに対応して前記第１端との間
がそれぞれオン／オフする第２端と、ボディ領域とを有
する他の信号処理用ＭＩＳトランジスタと、前記第１の
入力信号の前記第２の遷移と、前記第２の遷移によって
前記第１の入力信号が採る前記第２の論理から前記第１
遷移が行われる間において、前記他の信号処理用ＭＩＳ
トランジスタの前記ボディ領域をフローティング状態に
する第１動作から、前記ボディ領域から少数キャリアを
引き抜く第２動作へと動作が切り替わる、他の少数キャ
リア引き抜き手段とをさらに備えている。
のＳＯＩ層に形成され、前記第１の入力信号を受けるゲ
ートと、前記信号処理用ＭＩＳトランジスタの前記第１
端に接続された第１端と、前記第１の入力信号が前記第
２及び第１の論理を採るのに対応して前記第１端との間
がそれぞれオン／オフする第２端と、ボディ領域とを有
する他の信号処理用ＭＩＳトランジスタと、前記第１の
入力信号の前記第２の遷移と、前記第２の遷移によって
前記第１の入力信号が採る前記第２の論理から前記第１
遷移が行われる間において、前記他の信号処理用ＭＩＳ
トランジスタの前記ボディ領域をフローティング状態に
する第１動作から、前記ボディ領域から少数キャリアを
引き抜く第２動作へと動作が切り替わる、他の少数キャ
リア引き抜き手段とをさらに備えている。
【００１５】請求項５記載の半導体装置において、前記
信号処理用ＭＩＳトランジスタ及び前記スイッチングト
ランジスタは同一導電形式であり、前記遅延手段は、前
記第２の入力信号を入力し前記第１の入力信号を出力す
る１単位のインバータを含んでいる。
信号処理用ＭＩＳトランジスタ及び前記スイッチングト
ランジスタは同一導電形式であり、前記遅延手段は、前
記第２の入力信号を入力し前記第１の入力信号を出力す
る１単位のインバータを含んでいる。
【００１６】請求項６記載の半導体装置において、前記
信号処理用ＭＩＳトランジスタ及び前記スイッチングト
ランジスタは同一導電形式であり、前記遅延手段は、直
列に接続された３個以上で奇数個のインバータを含み、
前記奇数個のインバータは、初段のインバータに前記第
２の入力信号を入力し、最終段のインバータから前記第
１の入力信号を出力している。
信号処理用ＭＩＳトランジスタ及び前記スイッチングト
ランジスタは同一導電形式であり、前記遅延手段は、直
列に接続された３個以上で奇数個のインバータを含み、
前記奇数個のインバータは、初段のインバータに前記第
２の入力信号を入力し、最終段のインバータから前記第
１の入力信号を出力している。
【００１７】
【発明の実施の形態】＜発明の原理＞リーク電流が問題
となるＳＯＩ構造のＭＯＳトランジスタのオフ状態時は
ボディ領域をフローティング状態ではなく、少数キャリ
アが引き抜き可能な電位に固定し、オン状態時にボディ
領域をフローティングにするのが理想的であると考察さ
れる。
となるＳＯＩ構造のＭＯＳトランジスタのオフ状態時は
ボディ領域をフローティング状態ではなく、少数キャリ
アが引き抜き可能な電位に固定し、オン状態時にボディ
領域をフローティングにするのが理想的であると考察さ
れる。
【００１８】以上の考察結果に基づき考えられた半導体
装置の回路構成を図９に示す。同図に示すように、電
源，接地レベル間に直列に設けられたＰＭＯＳトランジ
スタＱ１１，ＮＭＯＳトランジスタＱ１２よりなるＣＭ
ＯＳインバータ１０は、入力端Ｎ２１（Ｑ１１，Ｑ１２
のゲート）に入力信号ＩＮ１０を受け、出力端Ｎ２２
（Ｑ１１，Ｑ１２のドレイン）から出力信号ＯＵＴ１０
を出力する。
装置の回路構成を図９に示す。同図に示すように、電
源，接地レベル間に直列に設けられたＰＭＯＳトランジ
スタＱ１１，ＮＭＯＳトランジスタＱ１２よりなるＣＭ
ＯＳインバータ１０は、入力端Ｎ２１（Ｑ１１，Ｑ１２
のゲート）に入力信号ＩＮ１０を受け、出力端Ｎ２２
（Ｑ１１，Ｑ１２のドレイン）から出力信号ＯＵＴ１０
を出力する。
【００１９】そして、上記構成のＣＭＯＳインバータ１
０のＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジス
タＱ１２それぞれのボディ領域の固定電位設定・フロー
ティング設定制御を行うためのＮＭＯＳトランジスタＱ
１３及びＰＭＯＳトランジスタＱ１４を新たに設ける。
０のＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジス
タＱ１２それぞれのボディ領域の固定電位設定・フロー
ティング設定制御を行うためのＮＭＯＳトランジスタＱ
１３及びＰＭＯＳトランジスタＱ１４を新たに設ける。
【００２０】ＮＭＯＳトランジスタＱ１３のソースが接
地され、ゲートが出力端Ｎ２２に接続され、ドレインが
ＮＭＯＳトランジスタＱ１２のボディ領域に接続され
る。一方、ＰＭＯＳトランジスタＱ１４のソースは電源
に接続され、ゲートが出力端Ｎ２２に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ１１のボディ領域に接続さ
れる。したがって、ＰＭＯＳトランジスタＱ１４のドレ
イン電位が、ＰＭＯＳトランジスタＱ１１のボディ領域
の電位であるボディ電位Ｖ１１となり、ＮＭＯＳトラン
ジスタＱ１３のドレイン電位がＮＭＯＳトランジスタＱ
１２のボディ領域の電位であるボディ電位Ｖ１２とな
る。
地され、ゲートが出力端Ｎ２２に接続され、ドレインが
ＮＭＯＳトランジスタＱ１２のボディ領域に接続され
る。一方、ＰＭＯＳトランジスタＱ１４のソースは電源
に接続され、ゲートが出力端Ｎ２２に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ１１のボディ領域に接続さ
れる。したがって、ＰＭＯＳトランジスタＱ１４のドレ
イン電位が、ＰＭＯＳトランジスタＱ１１のボディ領域
の電位であるボディ電位Ｖ１１となり、ＮＭＯＳトラン
ジスタＱ１３のドレイン電位がＮＭＯＳトランジスタＱ
１２のボディ領域の電位であるボディ電位Ｖ１２とな
る。
【００２１】なお、ＰＭＯＳトランジスタＱ１１及びＮ
ＭＯＳトランジスタＱ１２は、ＳＯＩ層内で絶縁分離さ
れたＮ型及びＰ型の半導体形成領域に図１１に示すよう
な構造でそれぞれ形成される。
ＭＯＳトランジスタＱ１２は、ＳＯＩ層内で絶縁分離さ
れたＮ型及びＰ型の半導体形成領域に図１１に示すよう
な構造でそれぞれ形成される。
【００２２】図１０は図９で示した回路の動作を示すタ
イミング図である。同図に示すように、入力信号ＩＮ１
０が所定の周波数で“Ｈ”（電源電圧），“Ｌ”（接地
レベル）で発振すると、出力信号ＯＵＴ１０も上記所定
の周波数で入力信号ＩＮ１０と逆の論理で発振する。
イミング図である。同図に示すように、入力信号ＩＮ１
０が所定の周波数で“Ｈ”（電源電圧），“Ｌ”（接地
レベル）で発振すると、出力信号ＯＵＴ１０も上記所定
の周波数で入力信号ＩＮ１０と逆の論理で発振する。
【００２３】ＰＭＯＳトランジスタＱ１４は出力信号Ｏ
ＵＴ１０に基づきオン，オフするため、ＰＭＯＳトラン
ジスタＱ１１のボディ電位Ｖ１１は、入力信号ＩＮ１０
が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のとき“Ｈ”
となり、入力信号ＩＮ１０が“Ｌ”（出力信号ＯＵＴ１
０が“Ｈ”）のときフローティング状態となる。
ＵＴ１０に基づきオン，オフするため、ＰＭＯＳトラン
ジスタＱ１１のボディ電位Ｖ１１は、入力信号ＩＮ１０
が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のとき“Ｈ”
となり、入力信号ＩＮ１０が“Ｌ”（出力信号ＯＵＴ１
０が“Ｈ”）のときフローティング状態となる。
【００２４】したがって、ＰＭＯＳトランジスタＱ１１
のオフ状態時はボディ領域は電源電位に電位が固定され
ているためソフトエラーの影響は受けず、オン状態時は
フローティング状態に設定されており、前述したように
閾値電圧の絶対値が低下するため電流駆動能力が向上す
る。
のオフ状態時はボディ領域は電源電位に電位が固定され
ているためソフトエラーの影響は受けず、オン状態時は
フローティング状態に設定されており、前述したように
閾値電圧の絶対値が低下するため電流駆動能力が向上す
る。
【００２５】ＮＭＯＳトランジスタＱ１３は出力信号Ｏ
ＵＴ１０に基づきオン，オフするため、ＮＭＯＳトラン
ジスタＱ１２のボディ電位Ｖ１２は、入力信号ＩＮ１０
が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のときフロー
ティング状態となり、入力信号ＩＮ１０が“Ｌ”（出力
信号ＯＵＴ１０が“Ｈ”）のとき“Ｌ”となる。
ＵＴ１０に基づきオン，オフするため、ＮＭＯＳトラン
ジスタＱ１２のボディ電位Ｖ１２は、入力信号ＩＮ１０
が“Ｈ”（出力信号ＯＵＴ１０が“Ｌ”）のときフロー
ティング状態となり、入力信号ＩＮ１０が“Ｌ”（出力
信号ＯＵＴ１０が“Ｈ”）のとき“Ｌ”となる。
【００２６】したがって、ＮＭＯＳトランジスタＱ１２
のオフ状態時はボディ領域は接地レベルに電位が固定さ
れているためソフトエラーの影響は受けず、オン状態時
はフローティング状態に設定されており、前述したよう
に閾値電圧が低下しており電流駆動能力が向上する。
のオフ状態時はボディ領域は接地レベルに電位が固定さ
れているためソフトエラーの影響は受けず、オン状態時
はフローティング状態に設定されており、前述したよう
に閾値電圧が低下しており電流駆動能力が向上する。
【００２７】このように、図９で示した回路構成は、従
来の問題点を解決策として有効である。しかしながら、
図９で示した回路構成でも以下に示す問題点を内包して
いる。
来の問題点を解決策として有効である。しかしながら、
図９で示した回路構成でも以下に示す問題点を内包して
いる。
【００２８】図９で示した回路において、ＮＭＯＳトラ
ンジスタＱ１２のオン状態時にはボディ電位Ｖ１２がフ
ローティング状態であり、ボディ領域にはホールが蓄積
されため、ＮＭＯＳトランジスタＱ１２の閾値電圧が低
下している。このため、入力信号ＩＮ１０が“Ｈ”から
“Ｌ”に変化する“Ｌ”立ち下がり時のＮＭＯＳトラン
ジスタＱ１２にはリーク電流が流れてしまう。このリー
ク電流は、入力信号ＩＮ１０が“Ｌ”、出力信号ＯＵＴ
１０が“Ｈ”になり、ボディ電位Ｖ１２が“Ｌ”になっ
た後に、ＮＭＯＳトランジスタＱ１２のボディ領域に蓄
積されたホールが十分に接地レベルに引き抜かれるまで
流れ続ける。
ンジスタＱ１２のオン状態時にはボディ電位Ｖ１２がフ
ローティング状態であり、ボディ領域にはホールが蓄積
されため、ＮＭＯＳトランジスタＱ１２の閾値電圧が低
下している。このため、入力信号ＩＮ１０が“Ｈ”から
“Ｌ”に変化する“Ｌ”立ち下がり時のＮＭＯＳトラン
ジスタＱ１２にはリーク電流が流れてしまう。このリー
ク電流は、入力信号ＩＮ１０が“Ｌ”、出力信号ＯＵＴ
１０が“Ｈ”になり、ボディ電位Ｖ１２が“Ｌ”になっ
た後に、ＮＭＯＳトランジスタＱ１２のボディ領域に蓄
積されたホールが十分に接地レベルに引き抜かれるまで
流れ続ける。
【００２９】同様なことがＰＭＯＳトランジスタＱ１１
にも起こる。すなわち、図９で示した回路において、Ｐ
ＭＯＳトランジスタＱ１１のオン状態時にはボディ電位
Ｖ１１がフローティング状態であるため、ボディ領域に
は電子が蓄積されているため、ＰＭＯＳトランジスタＱ
１１の閾値電圧の絶対値が低下している。このため、入
力信号ＩＮ１０が“Ｌ”から“Ｈ”に変化する“Ｈ”立
ち上がり時のＰＭＯＳトランジスタＱ１１にはリーク電
流が流れてしまう。このリーク電流は、入力信号ＩＮ１
０が“Ｈ”、出力信号ＯＵＴ１０が“Ｌ”になり、ボデ
ィ電位Ｖ１１が“Ｈ”になった後に、ＰＭＯＳトランジ
スタＱ１１の電子が十分に電源に引き抜かれるまで流れ
続ける。
にも起こる。すなわち、図９で示した回路において、Ｐ
ＭＯＳトランジスタＱ１１のオン状態時にはボディ電位
Ｖ１１がフローティング状態であるため、ボディ領域に
は電子が蓄積されているため、ＰＭＯＳトランジスタＱ
１１の閾値電圧の絶対値が低下している。このため、入
力信号ＩＮ１０が“Ｌ”から“Ｈ”に変化する“Ｈ”立
ち上がり時のＰＭＯＳトランジスタＱ１１にはリーク電
流が流れてしまう。このリーク電流は、入力信号ＩＮ１
０が“Ｈ”、出力信号ＯＵＴ１０が“Ｌ”になり、ボデ
ィ電位Ｖ１１が“Ｈ”になった後に、ＰＭＯＳトランジ
スタＱ１１の電子が十分に電源に引き抜かれるまで流れ
続ける。
【００３０】このように、図９で示した回路において
も、ＣＭＯＳインバータ１０を構成するＰＭＯＳトラン
ジスタＱ１１及びＮＭＯＳトランジスタＱ１３それぞれ
“Ｈ”立ち上がり時及び“Ｌ”立ち下がり時におけるタ
ーンオフ動作を速やかに行うことができず、ＣＭＯＳイ
ンバータ１０の応答性が悪くなるという問題点がある。
も、ＣＭＯＳインバータ１０を構成するＰＭＯＳトラン
ジスタＱ１１及びＮＭＯＳトランジスタＱ１３それぞれ
“Ｈ”立ち上がり時及び“Ｌ”立ち下がり時におけるタ
ーンオフ動作を速やかに行うことができず、ＣＭＯＳイ
ンバータ１０の応答性が悪くなるという問題点がある。
【００３１】以下に述べる実施の形態は、ソフトエラー
の影響を受けることなく電流駆動能力の向上を図り、さ
らに回路の応答性の向上も図っている。
の影響を受けることなく電流駆動能力の向上を図り、さ
らに回路の応答性の向上も図っている。
【００３２】＜実施の形態１＞図１はこの発明の実施の
形態１である半導体装置における回路構成を示す回路図
である。同図に示すように、電源，接地レベル間に直列
に設けられたＰＭＯＳトランジスタＱ１，ＮＭＯＳトラ
ンジスタＱ２よりなる信号処理用のＣＭＯＳインバータ
２は、入力端Ｎ１（Ｑ１，Ｑ２のゲート）に入力信号Ｉ
Ｎ２を受け、出力端Ｎ２（Ｑ１，Ｑ２のドレイン）から
出力信号ＯＵＴ１を出力する。なお、入力端Ｎ１０を介
して入力信号ＩＮ１を受けるインバータ１の出力が入力
信号ＩＮ２となる。
形態１である半導体装置における回路構成を示す回路図
である。同図に示すように、電源，接地レベル間に直列
に設けられたＰＭＯＳトランジスタＱ１，ＮＭＯＳトラ
ンジスタＱ２よりなる信号処理用のＣＭＯＳインバータ
２は、入力端Ｎ１（Ｑ１，Ｑ２のゲート）に入力信号Ｉ
Ｎ２を受け、出力端Ｎ２（Ｑ１，Ｑ２のドレイン）から
出力信号ＯＵＴ１を出力する。なお、入力端Ｎ１０を介
して入力信号ＩＮ１を受けるインバータ１の出力が入力
信号ＩＮ２となる。
【００３３】上記構成のＣＭＯＳインバータ２のＮＭＯ
ＳトランジスタＱ２のボディ領域の固定電位設定・フロ
ーティング設定制御を行うためのＮＭＯＳトランジスタ
Ｑ３が設けられる。
ＳトランジスタＱ２のボディ領域の固定電位設定・フロ
ーティング設定制御を行うためのＮＭＯＳトランジスタ
Ｑ３が設けられる。
【００３４】ＮＭＯＳトランジスタＱ３のソースが接地
され、ゲートが入力端Ｎ１０に接続され、ドレインがＮ
ＭＯＳトランジスタＱ２のボディ領域に接続される。し
たがって、ＮＭＯＳトランジスタＱ３のドレイン電位が
ＮＭＯＳトランジスタＱ２のボディ領域の電位であるボ
ディ電位Ｖ２となる。
され、ゲートが入力端Ｎ１０に接続され、ドレインがＮ
ＭＯＳトランジスタＱ２のボディ領域に接続される。し
たがって、ＮＭＯＳトランジスタＱ３のドレイン電位が
ＮＭＯＳトランジスタＱ２のボディ領域の電位であるボ
ディ電位Ｖ２となる。
【００３５】ここで、インバータ１の入出力時間である
入力信号ＩＮ１，ＩＮ２の信号伝播遅延時間はΔＴ１、
ＣＭＯＳインバータ２の入出力間である入力信号ＩＮ
２、出力信号ＯＵＴ１間の信号伝播遅延時間はΔＴ２に
それぞれ設定されている。信号伝播遅延時間ΔＴ１は、
ＮＭＯＳトランジスタＱ２のボディ領域のフローティン
グ状態時にボディ領域に蓄積されたホールがＮＭＯＳト
ランジスタＱ３によって接地レベルに引き抜かれ、ＮＭ
ＯＳトランジスタＱ２の閾値電圧がオフ定常状態時のレ
ベルに十分回復できるのに必要な長さ、つまり閾値電圧
回復時間以上に設定される。
入力信号ＩＮ１，ＩＮ２の信号伝播遅延時間はΔＴ１、
ＣＭＯＳインバータ２の入出力間である入力信号ＩＮ
２、出力信号ＯＵＴ１間の信号伝播遅延時間はΔＴ２に
それぞれ設定されている。信号伝播遅延時間ΔＴ１は、
ＮＭＯＳトランジスタＱ２のボディ領域のフローティン
グ状態時にボディ領域に蓄積されたホールがＮＭＯＳト
ランジスタＱ３によって接地レベルに引き抜かれ、ＮＭ
ＯＳトランジスタＱ２の閾値電圧がオフ定常状態時のレ
ベルに十分回復できるのに必要な長さ、つまり閾値電圧
回復時間以上に設定される。
【００３６】なお、上記構成において、少なくともＭＯ
ＳトランジスタＱ１，Ｑ２はＳＯＩ構造のＭＯＳトラン
ジスタであり、ＰＭＯＳトランジスタＱ１及びＮＭＯＳ
トランジスタＱ２は、ＳＯＩ層内で互いに絶縁分離され
たＮ型及びＰ型の半導体形成領域に図１１に示すような
構造でそれぞれ形成される。
ＳトランジスタＱ１，Ｑ２はＳＯＩ構造のＭＯＳトラン
ジスタであり、ＰＭＯＳトランジスタＱ１及びＮＭＯＳ
トランジスタＱ２は、ＳＯＩ層内で互いに絶縁分離され
たＮ型及びＰ型の半導体形成領域に図１１に示すような
構造でそれぞれ形成される。
【００３７】図２は実施の形態１の半導体装置における
図１で示した回路の回路動作を示すタイミング図であ
る。同図に示すように、入力信号ＩＮ１が所定の周波数
で“Ｈ”，“Ｌ”で発振すると、インバータ１の信号伝
播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信号Ｉ
Ｎ１と逆の論理で発振する。この入力信号ＩＮ２から信
号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ１が入力
信号ＩＮ２の逆の論理で発振する。
図１で示した回路の回路動作を示すタイミング図であ
る。同図に示すように、入力信号ＩＮ１が所定の周波数
で“Ｈ”，“Ｌ”で発振すると、インバータ１の信号伝
播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信号Ｉ
Ｎ１と逆の論理で発振する。この入力信号ＩＮ２から信
号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ１が入力
信号ＩＮ２の逆の論理で発振する。
【００３８】ＮＭＯＳトランジスタＱ３は、入力信号Ｉ
Ｎ１の“Ｈ”／“Ｌ”に基づきオン／オフしており、Ｎ
ＭＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号
ＩＮ１が“Ｌ”のときフローティング状態となり、入力
信号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
Ｎ１の“Ｈ”／“Ｌ”に基づきオン／オフしており、Ｎ
ＭＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号
ＩＮ１が“Ｌ”のときフローティング状態となり、入力
信号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００３９】したがって、信号伝播遅延時間ΔＴ１を上
記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期よ
り十分小さくなるように設定する（例えば発振周期の１
／１０程度に設定する）ことにより、ＮＭＯＳトランジ
スタＱ２のオフ状態時の大部分の期間においてボディ領
域は電位固定されているためソフトエラーの影響は受け
ず、オン状態時の大部分の期間においてボディ領域はフ
ローティング状態に設定されているため、閾値電圧が低
下しており電流駆動能力が向上する。
記閾値電圧回復時間以上で入力信号ＩＮ１の発振周期よ
り十分小さくなるように設定する（例えば発振周期の１
／１０程度に設定する）ことにより、ＮＭＯＳトランジ
スタＱ２のオフ状態時の大部分の期間においてボディ領
域は電位固定されているためソフトエラーの影響は受け
ず、オン状態時の大部分の期間においてボディ領域はフ
ローティング状態に設定されているため、閾値電圧が低
下しており電流駆動能力が向上する。
【００４０】加えて、入力信号ＩＮ２より時間ΔＴ１
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮ
ＭＯＳトランジスタＱ３はオン，オフしており、入力信
号ＩＮ２が“Ｈ”から“Ｌ”に変化する“Ｌ”立ち下が
り時点ｔ１より時間ΔＴ１前に、ＮＭＯＳトランジスタ
Ｑ２のボディ領域の接地レベルの電位固定は既に開始さ
れているため、入力信号ＩＮ２の“Ｌ”立ち下がり時ま
でにホールが接地レベルに引き抜かれることにより、入
力信号ＩＮ２の“Ｌ”立ち下がり時にはＮＭＯＳトラン
ジスタＱ２の閾値電圧はオフ定常状態にまで十分回復さ
れている。
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮ
ＭＯＳトランジスタＱ３はオン，オフしており、入力信
号ＩＮ２が“Ｈ”から“Ｌ”に変化する“Ｌ”立ち下が
り時点ｔ１より時間ΔＴ１前に、ＮＭＯＳトランジスタ
Ｑ２のボディ領域の接地レベルの電位固定は既に開始さ
れているため、入力信号ＩＮ２の“Ｌ”立ち下がり時ま
でにホールが接地レベルに引き抜かれることにより、入
力信号ＩＮ２の“Ｌ”立ち下がり時にはＮＭＯＳトラン
ジスタＱ２の閾値電圧はオフ定常状態にまで十分回復さ
れている。
【００４１】その結果、ＮＭＯＳトランジスタＱ２のタ
ーンオフ時にリーク電流が流れることはないため、ＮＭ
ＯＳトランジスタＱ２のターンオフ動作を速やかに行う
ことができる。
ーンオフ時にリーク電流が流れることはないため、ＮＭ
ＯＳトランジスタＱ２のターンオフ動作を速やかに行う
ことができる。
【００４２】このように、実施の形態１の半導体装置
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ
２のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＮＭＯＳトランジスタＱ２のターンオフ
動作の向上を図ることにより、ＣＭＯＳインバータ２の
応答性を良好なものに改善することができる。
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ
２のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＮＭＯＳトランジスタＱ２のターンオフ
動作の向上を図ることにより、ＣＭＯＳインバータ２の
応答性を良好なものに改善することができる。
【００４３】＜実施の形態２＞図３はこの発明の実施の
形態２である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ３を
受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受ける３段
直列接続のインバータ１１〜１３の出力が入力信号ＩＮ
３となる。そして、実施の形態１と同様に、ＮＭＯＳト
ランジスタＱ２のボディ領域の電位制御用に、ゲートが
入力端Ｎ１０に接続されるＮＭＯＳトランジスタＱ３が
設けられる。
形態２である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ３を
受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受ける３段
直列接続のインバータ１１〜１３の出力が入力信号ＩＮ
３となる。そして、実施の形態１と同様に、ＮＭＯＳト
ランジスタＱ２のボディ領域の電位制御用に、ゲートが
入力端Ｎ１０に接続されるＮＭＯＳトランジスタＱ３が
設けられる。
【００４４】ここで、３段直列接続のインバータ１１〜
１３の入出力間の信号伝播遅延時間はΔＴ３、ＣＭＯＳ
インバータ２の入出力間の信号伝播遅延時間はΔＴ２に
それぞれ設定されている。信号伝播遅延時間ΔＴ３は実
施の形態１同様の閾値電圧回復時間以上の時間に設定さ
れる。
１３の入出力間の信号伝播遅延時間はΔＴ３、ＣＭＯＳ
インバータ２の入出力間の信号伝播遅延時間はΔＴ２に
それぞれ設定されている。信号伝播遅延時間ΔＴ３は実
施の形態１同様の閾値電圧回復時間以上の時間に設定さ
れる。
【００４５】図４は実施の形態２の半導体装置における
図３で示した回路の動作を示すタイミング図である。同
図に示すように、入力信号ＩＮ１が所定の周波数で発振
すると、インバータ１の信号伝播遅延時間ΔＴ３遅れ
て、入力信号ＩＮ３が入力信号ＩＮ１と逆の論理で発振
する。この入力信号ＩＮ３から信号伝播遅延時間ΔＴ２
遅れて、出力信号ＯＵＴ２が入力信号ＩＮ３の逆の論理
で発振する。
図３で示した回路の動作を示すタイミング図である。同
図に示すように、入力信号ＩＮ１が所定の周波数で発振
すると、インバータ１の信号伝播遅延時間ΔＴ３遅れ
て、入力信号ＩＮ３が入力信号ＩＮ１と逆の論理で発振
する。この入力信号ＩＮ３から信号伝播遅延時間ΔＴ２
遅れて、出力信号ＯＵＴ２が入力信号ＩＮ３の逆の論理
で発振する。
【００４６】ＮＭＯＳトランジスタＱ３は入力信号ＩＮ
１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭ
ＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号Ｉ
Ｎ１が“Ｌ”のときフローティング状態となり、入力信
号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭ
ＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号Ｉ
Ｎ１が“Ｌ”のときフローティング状態となり、入力信
号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００４７】したがって、実施の形態１同様、信号伝播
遅延時間ΔＴ３を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大
部分の期間においてボディ領域は接地レベルに電位固定
されているためソフトエラーの影響は受けず、オン状態
時の大部分の期間においてボディ領域はフローティング
状態に設定されているため、閾値電圧が低下しており電
流駆動能力が向上する。
遅延時間ΔＴ３を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大
部分の期間においてボディ領域は接地レベルに電位固定
されているためソフトエラーの影響は受けず、オン状態
時の大部分の期間においてボディ領域はフローティング
状態に設定されているため、閾値電圧が低下しており電
流駆動能力が向上する。
【００４８】加えて、入力信号ＩＮ３より時間ΔＴ３
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮ
ＭＯＳトランジスタＱ３はオン，オフしており、入力信
号ＩＮ３の“Ｌ”立ち下がり時点ｔ３より時間ΔＴ３前
に、ＮＭＯＳトランジスタＱ２のボディ領域の電位固定
は開始されているため、入力信号ＩＮ３の“Ｌ”立ち下
がり時までにホールが接地レベルに引き抜かれることに
より、入力信号ＩＮ３の“Ｌ”立ち下がり時にはＮＭＯ
ＳトランジスタＱ２の閾値電圧はオフ定常状態にまで十
分回復されている。
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＮ
ＭＯＳトランジスタＱ３はオン，オフしており、入力信
号ＩＮ３の“Ｌ”立ち下がり時点ｔ３より時間ΔＴ３前
に、ＮＭＯＳトランジスタＱ２のボディ領域の電位固定
は開始されているため、入力信号ＩＮ３の“Ｌ”立ち下
がり時までにホールが接地レベルに引き抜かれることに
より、入力信号ＩＮ３の“Ｌ”立ち下がり時にはＮＭＯ
ＳトランジスタＱ２の閾値電圧はオフ定常状態にまで十
分回復されている。
【００４９】この際、３個のインバータ１１〜１３の信
号伝播遅延時間の総計が遅延時間ΔＴ３となるため、実
施の形態１の遅延時間ΔＴ１より大きく設定することが
簡単にでき上記閾値電圧回復時間以上の遅延時間ΔＴ３
を容易に設定することができる。
号伝播遅延時間の総計が遅延時間ΔＴ３となるため、実
施の形態１の遅延時間ΔＴ１より大きく設定することが
簡単にでき上記閾値電圧回復時間以上の遅延時間ΔＴ３
を容易に設定することができる。
【００５０】その結果、ＮＭＯＳトランジスタＱ２のタ
ーンオフ時にリーク電流が流れることは全くなくなるた
め、ＮＭＯＳトランジスタＱ２のターンオフ動作を速や
かに行うことができる。
ーンオフ時にリーク電流が流れることは全くなくなるた
め、ＮＭＯＳトランジスタＱ２のターンオフ動作を速や
かに行うことができる。
【００５１】このように、実施の形態２の半導体装置
は、ＣＭＯＳインバータ２の入力信号ＩＮ３より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ
２のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＮＭＯＳトランジスタＱ２のターンオフ
動作の向上を確実に図ることにより、ＣＭＯＳインバー
タ２の応答性をより良好なものに改善することができ
る。
は、ＣＭＯＳインバータ２の入力信号ＩＮ３より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＮＭＯＳトランジスタＱ３をＮＭＯＳトランジスタＱ
２のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＮＭＯＳトランジスタＱ２のターンオフ
動作の向上を確実に図ることにより、ＣＭＯＳインバー
タ２の応答性をより良好なものに改善することができ
る。
【００５２】＜実施の形態３＞図５はこの発明の実施の
形態３である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を
受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受けるイン
バータ１の出力が入力信号ＩＮ２となる。
形態３である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を
受け、出力端Ｎ２から出力信号ＯＵＴ２を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受けるイン
バータ１の出力が入力信号ＩＮ２となる。
【００５３】上記構成のＣＭＯＳインバータ２のＰＭＯ
ＳトランジスタＱ１のボディ領域の固定電位設定・フロ
ーティング設定制御を行うためのＰＭＯＳトランジスタ
Ｑ４が設けられる。
ＳトランジスタＱ１のボディ領域の固定電位設定・フロ
ーティング設定制御を行うためのＰＭＯＳトランジスタ
Ｑ４が設けられる。
【００５４】ＰＭＯＳトランジスタＱ４のソースは電源
に接続され、ゲートが入力端Ｎ１０に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ１のボディ領域に接続され
る。したがって、ＰＭＯＳトランジスタＱ４のドレイン
電位が、ＰＭＯＳトランジスタＱ１のボディ領域の電位
であるボディ電位Ｖ１となる。
に接続され、ゲートが入力端Ｎ１０に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ１のボディ領域に接続され
る。したがって、ＰＭＯＳトランジスタＱ４のドレイン
電位が、ＰＭＯＳトランジスタＱ１のボディ領域の電位
であるボディ電位Ｖ１となる。
【００５５】ここで、インバータ１の入出力間の信号伝
播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間
の信号伝播遅延時間はΔＴ２にそれぞれ設定されてい
る。信号伝播遅延時間ΔＴ１は、実施の形態１同様に閾
値電圧回復時間以上に設定される。
播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間
の信号伝播遅延時間はΔＴ２にそれぞれ設定されてい
る。信号伝播遅延時間ΔＴ１は、実施の形態１同様に閾
値電圧回復時間以上に設定される。
【００５６】図６は実施の形態３の半導体装置における
図５で示した回路の動作を示すタイミング図である。同
図に示すように、入力信号ＩＮ１が所定の周波数で発振
すると、インバータ１の信号伝播遅延時間ΔＴ１遅れ
て、入力信号ＩＮ２が入力信号ＩＮ１と逆の論理で発振
する。この入力信号ＩＮ２から信号伝播遅延時間ΔＴ２
遅れて、出力信号ＯＵＴ２が入力信号ＩＮ２の逆の論理
で発振する。
図５で示した回路の動作を示すタイミング図である。同
図に示すように、入力信号ＩＮ１が所定の周波数で発振
すると、インバータ１の信号伝播遅延時間ΔＴ１遅れ
て、入力信号ＩＮ２が入力信号ＩＮ１と逆の論理で発振
する。この入力信号ＩＮ２から信号伝播遅延時間ΔＴ２
遅れて、出力信号ＯＵＴ２が入力信号ＩＮ２の逆の論理
で発振する。
【００５７】ＰＭＯＳトランジスタＱ４は入力信号ＩＮ
１の“Ｌ”／“Ｈ”に基づきオン／オフしており、ＰＭ
ＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号Ｉ
Ｎ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が
“Ｈ”のときフローティング状態となる。
１の“Ｌ”／“Ｈ”に基づきオン／オフしており、ＰＭ
ＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号Ｉ
Ｎ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が
“Ｈ”のときフローティング状態となる。
【００５８】したがって、実施の形態１同様、信号伝播
遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＰＭＯＳトランジスタＱ１１のオフ状態時の
大部分の期間においてボディ領域は電位固定されている
ため、ソフトエラーの影響は受けず、オン状態時の大部
分の期間においてはボディ領域フローティング状態に設
定されているため、閾値電圧の絶対値が低下しており電
流駆動能力が向上する。
遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＰＭＯＳトランジスタＱ１１のオフ状態時の
大部分の期間においてボディ領域は電位固定されている
ため、ソフトエラーの影響は受けず、オン状態時の大部
分の期間においてはボディ領域フローティング状態に設
定されているため、閾値電圧の絶対値が低下しており電
流駆動能力が向上する。
【００５９】加えて、入力信号ＩＮ２より時間ΔＴ１
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＰ
ＭＯＳトランジスタＱ４はオン，オフしており、入力信
号ＩＮ２が“Ｌ”から“Ｈ”に変化する“Ｈ”立ち上が
り時点ｔ２より時間ΔＴ１前に、ＰＭＯＳトランジスタ
Ｑ１のボディ領域の電源電位固定は既に開始されている
ため、入力信号ＩＮ２の“Ｈ”立ち上がり時までに電子
が電源に引き抜かれることにより、入力信号ＩＮ２の
“Ｈ”立ち上がり時には閾値電圧の絶対値はＰＭＯＳト
ランジスタＱ１のオフ定常状態にまで十分回復されてい
る。
分、エッジ変化が早く生じる入力信号ＩＮ１に基づきＰ
ＭＯＳトランジスタＱ４はオン，オフしており、入力信
号ＩＮ２が“Ｌ”から“Ｈ”に変化する“Ｈ”立ち上が
り時点ｔ２より時間ΔＴ１前に、ＰＭＯＳトランジスタ
Ｑ１のボディ領域の電源電位固定は既に開始されている
ため、入力信号ＩＮ２の“Ｈ”立ち上がり時までに電子
が電源に引き抜かれることにより、入力信号ＩＮ２の
“Ｈ”立ち上がり時には閾値電圧の絶対値はＰＭＯＳト
ランジスタＱ１のオフ定常状態にまで十分回復されてい
る。
【００６０】その結果、ＰＭＯＳトランジスタＱ１のタ
ーンオフ時にリーク電流が流れることはないため、ＰＭ
ＯＳトランジスタＱ１のターンオフ動作をリーク電流を
流すことなく速やかに行うことができる。
ーンオフ時にリーク電流が流れることはないため、ＰＭ
ＯＳトランジスタＱ１のターンオフ動作をリーク電流を
流すことなく速やかに行うことができる。
【００６１】このように、実施の形態３の半導体装置
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＰＭＯＳトランジスタＱ４をＰＭＯＳトランジスタＱ
１のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＰＭＯＳトランジスタＱ１のターンオフ
動作の向上を図ることにより、ＣＭＯＳインバータ２の
応答性を良好なものに改善することができる。
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＰＭＯＳトランジスタＱ４をＰＭＯＳトランジスタＱ
１のボディ領域の電位制御用に設け、ＣＭＯＳインバー
タ２を構成するＰＭＯＳトランジスタＱ１のターンオフ
動作の向上を図ることにより、ＣＭＯＳインバータ２の
応答性を良好なものに改善することができる。
【００６２】なお、実施の形態２では、遅延手段として
１単位のインバータ１を用いたが、インバータ１の代わ
りに実施の形態２で示した３個の直列接続インバータ１
１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ
２の入力端に与えるように構成しても良い。
１単位のインバータ１を用いたが、インバータ１の代わ
りに実施の形態２で示した３個の直列接続インバータ１
１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ
２の入力端に与えるように構成しても良い。
【００６３】＜実施の形態４＞図７はこの発明の実施の
形態４である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を
受け、出力端Ｎ２から出力信号ＯＵＴ４を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受けるイン
バータ１の出力が入力信号ＩＮ２となる。
形態４である半導体装置における回路構成を示す回路図
である。同図に示すように、実施の形態１と同構成のＣ
ＭＯＳインバータ２は、入力端Ｎ１に入力信号ＩＮ２を
受け、出力端Ｎ２から出力信号ＯＵＴ４を出力する。な
お、入力端Ｎ１０を介して入力信号ＩＮ１を受けるイン
バータ１の出力が入力信号ＩＮ２となる。
【００６４】上記構成のＣＭＯＳインバータ２のＰＭＯ
ＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２それぞ
れのボディ領域の電位制御用に、実施の形態１，２同様
のＮＭＯＳトランジスタＱ３と実施の形態３同様のＰＭ
ＯＳトランジスタＱ４が設けられる。したがって、ＰＭ
ＯＳトランジスタＱ４のドレイン電位が、ＰＭＯＳトラ
ンジスタＱ１のボディ電位Ｖ１となり、ＮＭＯＳトラン
ジスタＱ３のドレイン電位がＮＭＯＳトランジスタＱ２
のボディ電位Ｖ２となる。
ＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２それぞ
れのボディ領域の電位制御用に、実施の形態１，２同様
のＮＭＯＳトランジスタＱ３と実施の形態３同様のＰＭ
ＯＳトランジスタＱ４が設けられる。したがって、ＰＭ
ＯＳトランジスタＱ４のドレイン電位が、ＰＭＯＳトラ
ンジスタＱ１のボディ電位Ｖ１となり、ＮＭＯＳトラン
ジスタＱ３のドレイン電位がＮＭＯＳトランジスタＱ２
のボディ電位Ｖ２となる。
【００６５】ここで、インバータ１の入出力間の信号伝
播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間
の信号伝播遅延時間はΔＴ２にそれぞれ設定されてい
る。信号伝播遅延時間ΔＴ１は、ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２のボディ領域のフロ
ーティング状態時にボディ領域に蓄積された電子及びホ
ールがそれぞれＰＭＯＳトランジスタＱ４及びＮＭＯＳ
トランジスタＱ３を介して電源及び接地レベルに引き抜
かれ、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジ
スタＱ２の閾値電圧の絶対値がオフの定常状態時に十分
回復できる長さ、つまり閾値電圧回復時間以上に設定さ
れる。
播遅延時間はΔＴ１、ＣＭＯＳインバータ２の入出力間
の信号伝播遅延時間はΔＴ２にそれぞれ設定されてい
る。信号伝播遅延時間ΔＴ１は、ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２のボディ領域のフロ
ーティング状態時にボディ領域に蓄積された電子及びホ
ールがそれぞれＰＭＯＳトランジスタＱ４及びＮＭＯＳ
トランジスタＱ３を介して電源及び接地レベルに引き抜
かれ、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジ
スタＱ２の閾値電圧の絶対値がオフの定常状態時に十分
回復できる長さ、つまり閾値電圧回復時間以上に設定さ
れる。
【００６６】図８は実施の形態４の半導体装置の動作を
示すタイミング図である。同図に示すように、入力信号
ＩＮ１が所定の周波数で発振すると、インバータ１の信
号伝播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信
号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ２か
ら信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ４が
入力信号ＩＮ２の逆の論理で発振する。
示すタイミング図である。同図に示すように、入力信号
ＩＮ１が所定の周波数で発振すると、インバータ１の信
号伝播遅延時間ΔＴ１遅れて、入力信号ＩＮ２が入力信
号ＩＮ１と逆の論理で発振する。この入力信号ＩＮ２か
ら信号伝播遅延時間ΔＴ２遅れて、出力信号ＯＵＴ４が
入力信号ＩＮ２の逆の論理で発振する。
【００６７】ＮＭＯＳトランジスタＱ３は入力信号ＩＮ
１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭ
ＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号Ｉ
Ｎ１が“Ｌ”のときフローティング状態となり、入力信
号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
１の“Ｈ”／“Ｌ”に基づきオン／オフしており、ＮＭ
ＯＳトランジスタＱ２のボディ電位Ｖ２は、入力信号Ｉ
Ｎ１が“Ｌ”のときフローティング状態となり、入力信
号ＩＮ１が“Ｈ”のとき“Ｌ”となる。
【００６８】したがって、実施の形態１同様、信号伝播
遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大
部分の期間においてボディ領域は電位固定されているた
め、ソフトエラーの影響は受けず、オン状態時の大部分
の期間においてボディ領域はフローティング状態に設定
されているため、閾値電圧が低下しており電流駆動能力
が向上する。
遅延時間ΔＴ１を上記閾値電圧回復時間以上で入力信号
ＩＮ１の発振周期より十分小さくなるように設定するこ
とにより、ＮＭＯＳトランジスタＱ２のオフ状態時の大
部分の期間においてボディ領域は電位固定されているた
め、ソフトエラーの影響は受けず、オン状態時の大部分
の期間においてボディ領域はフローティング状態に設定
されているため、閾値電圧が低下しており電流駆動能力
が向上する。
【００６９】加えて、実施の形態１同様、入力信号ＩＮ
２の“Ｌ”立ち下がり時点ｔ２より時間ΔＴ１前に、Ｎ
ＭＯＳトランジスタＱ２のボディ領域の電位固定は既に
開始されているため、入力信号ＩＮ２の“Ｌ”立ち下が
り時には閾値電圧はＮＭＯＳトランジスタＱ２のオフ定
常状態にまで十分回復されている。
２の“Ｌ”立ち下がり時点ｔ２より時間ΔＴ１前に、Ｎ
ＭＯＳトランジスタＱ２のボディ領域の電位固定は既に
開始されているため、入力信号ＩＮ２の“Ｌ”立ち下が
り時には閾値電圧はＮＭＯＳトランジスタＱ２のオフ定
常状態にまで十分回復されている。
【００７０】その結果、ＮＭＯＳトランジスタＱ２のタ
ーンオフ時にリーク電流が流れることはないため、ＮＭ
ＯＳトランジスタＱ２のターンオフ動作を速やかに行う
ことができる。
ーンオフ時にリーク電流が流れることはないため、ＮＭ
ＯＳトランジスタＱ２のターンオフ動作を速やかに行う
ことができる。
【００７１】ＰＭＯＳトランジスタＱ４は入力信号ＩＮ
１の“Ｌ”／“Ｈ”に基づきオン／オフするため、ＰＭ
ＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号Ｉ
Ｎ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が
“Ｈ”のときフローティング状態となる。
１の“Ｌ”／“Ｈ”に基づきオン／オフするため、ＰＭ
ＯＳトランジスタＱ１のボディ電位Ｖ１は、入力信号Ｉ
Ｎ１が“Ｌ”のとき“Ｈ”となり、入力信号ＩＮ１が
“Ｈ”のときフローティング状態となる。
【００７２】したがって、ＰＭＯＳトランジスタＱ１１
のオフ状態時の大部分の期間においてボディ領域は電位
固定されているため、ソフトエラーの影響は受けず、オ
ン状態時の大部分の期間においてボディ領域はフローテ
ィング状態に設定されているため、閾値電圧の絶対値が
低下しており電流駆動能力が向上する。
のオフ状態時の大部分の期間においてボディ領域は電位
固定されているため、ソフトエラーの影響は受けず、オ
ン状態時の大部分の期間においてボディ領域はフローテ
ィング状態に設定されているため、閾値電圧の絶対値が
低下しており電流駆動能力が向上する。
【００７３】加えて、実施の形態３同様、入力信号ＩＮ
２の“Ｈ”立ち上がり時点ｔ２より時間ΔＴ１前に、Ｐ
ＭＯＳトランジスタＱ１のボディ領域の電位固定は既に
開始されているため、入力信号ＩＮ２の“Ｈ”立ち上が
り時には閾値電圧の絶対値はＰＭＯＳトランジスタＱ１
のオフ定常状態にまで十分回復されている。
２の“Ｈ”立ち上がり時点ｔ２より時間ΔＴ１前に、Ｐ
ＭＯＳトランジスタＱ１のボディ領域の電位固定は既に
開始されているため、入力信号ＩＮ２の“Ｈ”立ち上が
り時には閾値電圧の絶対値はＰＭＯＳトランジスタＱ１
のオフ定常状態にまで十分回復されている。
【００７４】その結果、ＰＭＯＳトランジスタＱ１のタ
ーンオフ時にリーク電流が流れることはないため、ＰＭ
ＯＳトランジスタＱ１のターンオフ動作をリーク電流を
流すことなく速やかに行うことができる。
ーンオフ時にリーク電流が流れることはないため、ＰＭ
ＯＳトランジスタＱ１のターンオフ動作をリーク電流を
流すことなく速やかに行うことができる。
【００７５】このように、実施の形態４の半導体装置
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＭＯＳトランジスタＱ３及びＱ４をそれぞれＭＯＳト
ランジスタＱ１及びＱ２のボディ領域の電位制御用に設
け、ＣＭＯＳインバータ２を構成するＰＭＯＳトランジ
スタＱ１及びＮＭＯＳトランジスタＱ２それぞれのター
ンオフ動作の向上を図ることにより、ＣＭＯＳインバー
タ２の応答性をより一層良好なものに改善することがで
きる。
は、ＣＭＯＳインバータ２の入力信号ＩＮ２より情報伝
達が早く行われる入力信号ＩＮ１に基づきオン，オフす
るＭＯＳトランジスタＱ３及びＱ４をそれぞれＭＯＳト
ランジスタＱ１及びＱ２のボディ領域の電位制御用に設
け、ＣＭＯＳインバータ２を構成するＰＭＯＳトランジ
スタＱ１及びＮＭＯＳトランジスタＱ２それぞれのター
ンオフ動作の向上を図ることにより、ＣＭＯＳインバー
タ２の応答性をより一層良好なものに改善することがで
きる。
【００７６】なお、実施の形態４では、遅延手段として
１単位のインバータ１を用いたが、インバータ１の代わ
りに実施の形態２で示した３個の直列接続インバータ１
１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ
２の入力端に与えるように構成しても良い。
１単位のインバータ１を用いたが、インバータ１の代わ
りに実施の形態２で示した３個の直列接続インバータ１
１〜１３を用いて入力信号ＩＮ３をＣＭＯＳインバータ
２の入力端に与えるように構成しても良い。
【００７７】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置は、第１の入力信号の第１の
遷移によって信号処理用ＭＩＳトランジスタがオン状態
になっている際には、そのボディ領域がフローティング
状態に維持されるので、寄生バイポーラ効果によって電
流駆動能力が高められる。その一方、第１の入力信号の
第２の遷移によって信号処理用ＭＩＳトランジスタがオ
フ状態へと遷移するのに先だって、そのボディ領域から
少数キャリアが引き抜かれるので、リーク電流を抑制す
ることができる。
請求項１記載の半導体装置は、第１の入力信号の第１の
遷移によって信号処理用ＭＩＳトランジスタがオン状態
になっている際には、そのボディ領域がフローティング
状態に維持されるので、寄生バイポーラ効果によって電
流駆動能力が高められる。その一方、第１の入力信号の
第２の遷移によって信号処理用ＭＩＳトランジスタがオ
フ状態へと遷移するのに先だって、そのボディ領域から
少数キャリアが引き抜かれるので、リーク電流を抑制す
ることができる。
【００７８】請求項２記載の半導体装置において、第１
の入力信号は第２の入力信号を遅延させて得られるの
で、第１の入力信号の遷移は第２の入力信号の遷移に基
づいて遅延して発生する。したがって、第２の入力信号
の遷移に基づいて第１の動作から第２の動作へと切り替
えることにより、第１の入力信号の第２の遷移によって
信号処理用ＭＩＳトランジスタがオフ状態へと遷移する
のに先だって、そのボディ領域から少数キャリアが引き
抜かれる。
の入力信号は第２の入力信号を遅延させて得られるの
で、第１の入力信号の遷移は第２の入力信号の遷移に基
づいて遅延して発生する。したがって、第２の入力信号
の遷移に基づいて第１の動作から第２の動作へと切り替
えることにより、第１の入力信号の第２の遷移によって
信号処理用ＭＩＳトランジスタがオフ状態へと遷移する
のに先だって、そのボディ領域から少数キャリアが引き
抜かれる。
【００７９】請求項３記載の半導体装置のスイッチング
トランジスタは、信号処理用ＭＩＳトランジスタの第２
端とボディ領域とを同電位にするので、ボディ領域から
少数キャリアが引き抜かれる。
トランジスタは、信号処理用ＭＩＳトランジスタの第２
端とボディ領域とを同電位にするので、ボディ領域から
少数キャリアが引き抜かれる。
【００８０】請求項４記載の半導体装置は、第１の入力
信号の第２の遷移によって他の信号処理用ＭＩＳトラン
ジスタがオン状態になっている際には、そのボディ領域
がフローティング状態に維持されるので、寄生バイポー
ラ効果によって他の信号処理用ＭＩＳトランジスタの電
流駆動能力が高められる。その一方、第１の入力信号の
第１の遷移によって他の信号処理用ＭＩＳトランジスタ
がオフ状態へと遷移するのに先だって、そのボディ領域
から少数キャリアが引き抜かれるので、リーク電流を抑
制することができる。
信号の第２の遷移によって他の信号処理用ＭＩＳトラン
ジスタがオン状態になっている際には、そのボディ領域
がフローティング状態に維持されるので、寄生バイポー
ラ効果によって他の信号処理用ＭＩＳトランジスタの電
流駆動能力が高められる。その一方、第１の入力信号の
第１の遷移によって他の信号処理用ＭＩＳトランジスタ
がオフ状態へと遷移するのに先だって、そのボディ領域
から少数キャリアが引き抜かれるので、リーク電流を抑
制することができる。
【００８１】請求項５記載の半導体装置は、１単位のイ
ンバータの信号伝播所遅延時間分、第２の入力信号を遅
延させて論理関係が反対の第１の入力信号を出力するこ
とができる。
ンバータの信号伝播所遅延時間分、第２の入力信号を遅
延させて論理関係が反対の第１の入力信号を出力するこ
とができる。
【００８２】したがって、第１の入力信号によって信号
処理用ＭＩＳトランジスタがオン状態になっている大部
分の期間は、第２の入力信号によってスイッチングトラ
ンジスタがオフ状態となりボディ領域がフローティング
状態に維持され、第１の入力信号によって信号処理用Ｍ
ＩＳトランジスタがオフ状態へと遷移するのに先だっ
て、スイッチングトランジスタがオン状態となりボディ
領域から少数キャリアが引き抜かれる。
処理用ＭＩＳトランジスタがオン状態になっている大部
分の期間は、第２の入力信号によってスイッチングトラ
ンジスタがオフ状態となりボディ領域がフローティング
状態に維持され、第１の入力信号によって信号処理用Ｍ
ＩＳトランジスタがオフ状態へと遷移するのに先だっ
て、スイッチングトランジスタがオン状態となりボディ
領域から少数キャリアが引き抜かれる。
【００８３】請求項６記載の半導体装置は、最終段のイ
ンバータから第１の入力信号を出力するため、奇数個の
インバータ全体の信号伝播所定時間分遅延させて、論理
関係が反対の第１の入力信号を出力することができる。
ンバータから第１の入力信号を出力するため、奇数個の
インバータ全体の信号伝播所定時間分遅延させて、論理
関係が反対の第１の入力信号を出力することができる。
【００８４】したがって、第１の入力信号によって信号
処理用ＭＩＳトランジスタがオン状態になっている大部
分の期間は、第２の入力信号によってスイッチングトラ
ンジスタがオフ状態となりボディ領域がフローティング
状態に維持され、第１の入力信号によって信号処理用Ｍ
ＩＳトランジスタがオフ状態へと遷移するのに先だっ
て、スイッチングトランジスタがオン状態となりボディ
領域から少数キャリアが引き抜かれる。
処理用ＭＩＳトランジスタがオン状態になっている大部
分の期間は、第２の入力信号によってスイッチングトラ
ンジスタがオフ状態となりボディ領域がフローティング
状態に維持され、第１の入力信号によって信号処理用Ｍ
ＩＳトランジスタがオフ状態へと遷移するのに先だっ
て、スイッチングトランジスタがオン状態となりボディ
領域から少数キャリアが引き抜かれる。
【００８５】加えて、奇数個のインバータは３個以上の
インバータよりなるため、第２の入力信号の遅延時間を
大きく設定することが容易に行える。
インバータよりなるため、第２の入力信号の遅延時間を
大きく設定することが容易に行える。
【図１】 この発明の実施の形態１の半導体装置の回路
構成を示す回路図である。
構成を示す回路図である。
【図２】 実施の形態１の動作を示すタイミング図であ
る。
る。
【図３】 実施の形態２の半導体装置の回路構成を示す
回路図である。
回路図である。
【図４】 実施の形態２の動作を示すタイミング図であ
る。
る。
【図５】 実施の形態３の半導体装置の回路構成を示す
回路図である。
回路図である。
【図６】 実施の形態３の動作を示すタイミング図であ
る。
る。
【図７】 実施の形態４の半導体装置の回路構成を示す
回路図である。
回路図である。
【図８】 実施の形態４の動作を示すタイミング図であ
る。
る。
【図９】 発明の原理となる半導体装置の回路構成を示
す回路図である。
す回路図である。
【図１０】 図９の回路の動作を示すタイミング図であ
る。
る。
【図１１】 ＳＯＩ構造のＮＭＯＳトランジスタを示す
断面図である。
断面図である。
【図１２】 ＭＯＳトランジスタのボディ領域の電位と
閾値電圧との関係を示すグラフである。
閾値電圧との関係を示すグラフである。
１，１１〜１３ インバータ、２ ＣＭＯＳインバー
タ、Ｑ１，Ｑ４ ＰＭＯＳトランジスタ、Ｑ３，Ｑ４
ＮＭＯＳトランジスタ。
タ、Ｑ１，Ｑ４ ＰＭＯＳトランジスタ、Ｑ３，Ｑ４
ＮＭＯＳトランジスタ。
Claims (6)
- 【請求項１】 ＳＯＩ構造のＳＯＩ層に形成され、第１
及び第２の論理を採る第１の入力信号を受けるゲート
と、前記第１の入力信号に基づく出力信号が出力される
第１端と、第１の入力信号が前記第１及び第２の論理を
採るのに対応して前記第１端との間がそれぞれオン／オ
フする第２端と、ボディ領域とを有する信号処理用ＭＩ
Ｓトランジスタと、 前記第１の入力信号が前記第２の論理から前記第１の論
理へと遷移する第１の遷移と、前記第１の遷移によって
前記第１の入力信号が採る前記第１の論理から、前記第
１の入力信号が前記第２の論理へと遷移する第２の遷移
との間において、前記信号処理用ＭＩＳトランジスタの
前記ボディ領域をフローティング状態にする第１動作か
ら、前記ボディ領域から少数キャリアを引き抜く第２動
作へと動作が切り替わる、少数キャリア引き抜き手段と
を備える、半導体装置。 - 【請求項２】 前記少数キャリア引き抜き手段は、 第２の入力信号を入力し、これを遅延させて前記第１の
入力信号を生成する遅延手段と、 前記第２の入力信号の遷移に基づいて前記第１動作から
前記第２動作への切り替えを行うスイッチング素子とを
有する、請求項１記載の半導体装置。 - 【請求項３】前記スイッチング素子は、 前記信号処理用ＭＩＳトランジスタの前記ボディ領域に
接続された第１端と、 前記信号処理用ＭＩＳトランジスタの前記第２端に接続
された第２端と、 前記第２の入力信号を入力する制御端とを含むスイッチ
ングトランジスタを有する、請求項２記載の半導体装
置。 - 【請求項４】 ＳＯＩ構造のＳＯＩ層に形成され、前記
第１の入力信号を受けるゲートと、前記信号処理用ＭＩ
Ｓトランジスタの前記第１端に接続された第１端と、前
記第１の入力信号が前記第２及び第１の論理を採るのに
対応して前記第１端との間がそれぞれオン／オフする第
２端と、ボディ領域とを有する他の信号処理用ＭＩＳト
ランジスタと、 前記第１の入力信号の前記第２の遷移と、前記第２の遷
移によって前記第１の入力信号が採る前記第２の論理か
ら前記第１遷移が行われる間において、前記他の信号処
理用ＭＩＳトランジスタの前記ボディ領域をフローティ
ング状態にする第１動作から、前記ボディ領域から少数
キャリアを引き抜く第２動作へと動作が切り替わる、他
の少数キャリア引き抜き手段とを更に備える、請求項１
記載の半導体装置。 - 【請求項５】 前記信号処理用ＭＩＳトランジスタ及び
前記スイッチングトランジスタは同一導電形式であり、 前記遅延手段は、 前記第２の入力信号を入力し前記第１の入力信号を出力
する１単位のインバータを含む、請求項３記載の半導体
装置。 - 【請求項６】 前記信号処理用ＭＩＳトランジスタ及び
前記スイッチングトランジスタは同一導電形式であり、 前記遅延手段は、 直列に接続された３個以上で奇数個のインバータを含
み、 前記奇数個のインバータは、初段のインバータに前記第
２の入力信号を入力し、最終段のインバータから前記第
１の入力信号を出力する、請求項３記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10769599A JP4439031B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
| US09/405,051 US6291857B1 (en) | 1999-04-15 | 1999-09-24 | Semiconductor device of SOI structure with floating body region |
| TW088119404A TW457716B (en) | 1999-04-15 | 1999-11-06 | Semiconductor device |
| FR9915541A FR2792459B1 (fr) | 1999-04-15 | 1999-12-09 | Dispositif a semiconducteur ayant un transistor mis |
| DE19961061A DE19961061C2 (de) | 1999-04-15 | 1999-12-17 | Halbleitervorrichtung |
| KR10-1999-0060726A KR100458739B1 (ko) | 1999-04-15 | 1999-12-23 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10769599A JP4439031B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000299466A true JP2000299466A (ja) | 2000-10-24 |
| JP2000299466A5 JP2000299466A5 (ja) | 2006-03-16 |
| JP4439031B2 JP4439031B2 (ja) | 2010-03-24 |
Family
ID=14465619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10769599A Expired - Fee Related JP4439031B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6291857B1 (ja) |
| JP (1) | JP4439031B2 (ja) |
| KR (1) | KR100458739B1 (ja) |
| DE (1) | DE19961061C2 (ja) |
| FR (1) | FR2792459B1 (ja) |
| TW (1) | TW457716B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713804B2 (en) | 2001-08-28 | 2004-03-30 | Renesas Technology Corp. | TFT with a negative substrate bias that decreases in time |
| JP2006287309A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | レベルコンバート回路および半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404243B1 (en) * | 2001-01-12 | 2002-06-11 | Hewlett-Packard Company | System and method for controlling delay times in floating-body CMOSFET inverters |
| US7205825B2 (en) * | 2002-12-09 | 2007-04-17 | Advanced Micro Devices, Inc. | Emulation of long delay chain by ring oscillator with floating body-tied body devices |
| JP4967264B2 (ja) * | 2005-07-11 | 2012-07-04 | 株式会社日立製作所 | 半導体装置 |
| US20070210380A1 (en) * | 2006-03-10 | 2007-09-13 | Jin-Yuan Lee | Body connection structure for soi mos transistor |
| US9654108B2 (en) * | 2008-01-11 | 2017-05-16 | Intel Mobile Communications GmbH | Apparatus and method having reduced flicker noise |
| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
| JP5338387B2 (ja) * | 2009-03-05 | 2013-11-13 | ミツミ電機株式会社 | 電源切換え装置 |
| FR2970611B1 (fr) * | 2011-01-14 | 2013-08-30 | St Microelectronics Sa | Étage de sortie forme dans et sur un substrat de type soi |
| CN106921349B (zh) * | 2017-03-02 | 2020-10-09 | 中国电子科技集团公司第二十四研究所 | 基于反相器结构的放大器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201526A (ja) | 1983-04-30 | 1984-11-15 | Toshiba Corp | Ｃｍｏｓ論理回路 |
| JPH0786917A (ja) * | 1993-09-14 | 1995-03-31 | Sanyo Electric Co Ltd | インバータ回路 |
| JPH0795032A (ja) * | 1993-09-20 | 1995-04-07 | Sanyo Electric Co Ltd | Ｃｍｏｓ型インバータ回路 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JPH08274613A (ja) * | 1995-03-30 | 1996-10-18 | Toshiba Corp | 半導体集積回路及び保護回路 |
| US5644266A (en) | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
| JPH09162709A (ja) * | 1995-12-04 | 1997-06-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP3614546B2 (ja) * | 1995-12-27 | 2005-01-26 | 富士通株式会社 | 半導体集積回路 |
| JP3195256B2 (ja) * | 1996-10-24 | 2001-08-06 | 株式会社東芝 | 半導体集積回路 |
| KR100214280B1 (ko) * | 1996-11-06 | 1999-08-02 | 김영환 | 누설 전류 감소형 반도체 회로 |
| JPH10190435A (ja) | 1996-12-24 | 1998-07-21 | Toshiba Microelectron Corp | 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 |
| JPH10209854A (ja) * | 1997-01-23 | 1998-08-07 | Mitsubishi Electric Corp | ボディ電圧制御型半導体集積回路 |
| JP4253052B2 (ja) * | 1997-04-08 | 2009-04-08 | 株式会社東芝 | 半導体装置 |
-
1999
- 1999-04-15 JP JP10769599A patent/JP4439031B2/ja not_active Expired - Fee Related
- 1999-09-24 US US09/405,051 patent/US6291857B1/en not_active Expired - Lifetime
- 1999-11-06 TW TW088119404A patent/TW457716B/zh not_active IP Right Cessation
- 1999-12-09 FR FR9915541A patent/FR2792459B1/fr not_active Expired - Fee Related
- 1999-12-17 DE DE19961061A patent/DE19961061C2/de not_active Expired - Fee Related
- 1999-12-23 KR KR10-1999-0060726A patent/KR100458739B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713804B2 (en) | 2001-08-28 | 2004-03-30 | Renesas Technology Corp. | TFT with a negative substrate bias that decreases in time |
| JP2006287309A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | レベルコンバート回路および半導体装置 |
| JP4667928B2 (ja) * | 2005-03-31 | 2011-04-13 | 富士通セミコンダクター株式会社 | レベルコンバート回路および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6291857B1 (en) | 2001-09-18 |
| FR2792459A1 (fr) | 2000-10-20 |
| DE19961061A1 (de) | 2000-10-26 |
| JP4439031B2 (ja) | 2010-03-24 |
| KR100458739B1 (ko) | 2004-12-03 |
| TW457716B (en) | 2001-10-01 |
| DE19961061C2 (de) | 2003-06-12 |
| KR20000067836A (ko) | 2000-11-25 |
| FR2792459B1 (fr) | 2002-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6304110B1 (en) | Buffer using dynamic threshold-voltage MOS transistor | |
| JP3504172B2 (ja) | 交差型電圧レベルシフト回路 | |
| US6985022B2 (en) | Semiconductor device | |
| EP0279943B1 (en) | Gate circuit of combined field-effect and bipolar transistors | |
| US4980583A (en) | CMOS level shift circuit with active pull-up and pull-down | |
| US6504212B1 (en) | Method and apparatus for enhanced SOI passgate operations | |
| JP3149759B2 (ja) | ラッチ回路 | |
| JPH06260906A (ja) | 電圧変換器 | |
| JP2002124858A (ja) | 遅延回路および方法 | |
| JP3872733B2 (ja) | 絶縁体上シリコン（ｓｏｉ）ベースの回路における履歴効果を緩和するための方法及び装置 | |
| JP4439031B2 (ja) | 半導体装置 | |
| KR100432941B1 (ko) | 절연층상의 실리콘(soi) 도미노 회로 내의 바이폴라 제거 방법 및 장치 | |
| JPH02162824A (ja) | 半導体集積回路装置 | |
| JP3730963B2 (ja) | 半導体集積回路 | |
| JPH09148918A (ja) | 雑音余裕度を備えたダイナミックｃｍｏｓ回路 | |
| JPH0690163A (ja) | Ｃｍｏｓオフチップ・ドライバ回路 | |
| JP2557147B2 (ja) | 多重入力ｍｏｓ論理回路及びｃｍｏｓ論理回路 | |
| US5239212A (en) | Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement | |
| US20060181313A1 (en) | Transistor logic circuit | |
| JP2001023376A (ja) | Ｓｏｉトランジスタを用いた回路およびｓｏｉトランジスタの応答時間を減少させる方法 | |
| US10735000B1 (en) | Pre-driver circuits for an output driver | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| KR970004057B1 (ko) | 입력버퍼 | |
| JP2002536820A (ja) | 相補型酸化膜半導体（ｃｍｏｓ）シリコン・オン・インシュレータ（ｓｏｉ）回路における寄生バイポーラの作用をなくすための方法および装置 | |
| US5122681A (en) | Synchronous BiCMOS logic gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060130 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060130 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091204 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |