B7 經濟部智慧財產局員工消費合^^^_〜 五、發明說明（1 ) [發明所屬技術領域] 本發明提供MOS(金屬氧化半導體簡稱為MOS)電 體所構成之電路配置，係有關s01 (絕緣體上單晶的）構造 之半導體裝置。[習知技術] 第11圖係顯示習知SOI構造之NM〇S(N型通道金屬 氧化半導體）電晶體構造之剖視圖°如該圖所示，由半導 體基板2卜氧化矽膜22及SOI層23所構成之SOI構造， 於SOI層23上形成NMOS電晶體3 亦即，於SOI層23上選擇性形成N型源極領域24 及N型汲極領域25，於SOI層23的源極領域24與沒極 領域25間的領域形成p型本體（body)領域26 ,於形成通 道領域之本體領域26表面上形成氧化矽膜27，於氧化石夕 膜2 7上形成閘極2 8。 此種SOI構造之NMOS電晶體若使本體領域26浮動 (f丨eating)即藉由寄生雙極性（parasitic bip〇Ur)動作增加電 流驅動能力。以下說明其理由。 如第丨1圖所示，藉由撞擊離子化umpaci tonizau〇n) 產生電子，電洞（110丨6)對3此時，NM0S電晶體中由於 電子被拉至汲極，電洞殘留於本體領域‘故本體領域26 之電位上昇：結果.由於具有第丨2圖所示臨限值電壓 v〇Uagel特性之NM〇s電晶體之臨限值電壓低 Γ故N M u S電晶體之電流驅動能力提高 即使型通道金屬氧化丰導體；雷晶 ae 發：έ <請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線---- % :U)似) 45771 6 經濟部智慧財產局員工消費合作社印製 A7 ____B7__ 五、發明說明（2 ) 相同情形》亦即’在藉由撞擊離子化產生電子、電洞之際， 於PMOS電晶體中，由於電洞被引導至汲極，電子乃殘 留於本體領域，故本體領域之電位下降，結果，由於具有 第12圖所示臨限值電壓特性之PMOS電晶體之臨限值電 摩絕對值低下’故PMOS電晶髋之電流驅動能力提高。 如此’ SOI構造之MOS電晶體，若使本趙領域浮動， 即有電流驅動能力提高之優點。 惟’ SOI構造之MOS電晶體若使本體領域浮動，即 有易於受到軟誤差（sobt error)影響的缺點。例如，在因α 射線等射入本體領域以致於在本體領域產生大量電子、電 洞對時’ NMOS電晶體會在本體領域26大量蓄積電洞。 此種電洞大量蓄積狀態之NMOS電晶體固然在通電狀態 時沒問題，惟在斷電狀態下，則會引起漏電流，而使電路 動作不穩定。 [發明所欲解決之問題] 如此’使SOI構造之MOS電晶體之本體領域浮動有 好處也有壞處，經常保持MOS電晶體之本體領域於浮動 狀態’會有在斷電狀態時引起漏電流的問題。 本發明係為解決上述問題點而作成者，其目的在於提 供一種提高電流驅動能力而不會產生漏電流之具有SOI 構造之MIS(金屬絕緣）電晶體之半導體裝置。 與本發明有關之申請專利範圍第1項之半導體裝置具 備：
信號處理用MIS電晶體，此電晶體具有形成於SOI .'成--------訂---------線β > (請先閱讀背面之注意^項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐〉 2 310949 Λ7 Λ7 經濟^智慧財產局員工消費^";1-·,·'·^: —^ 五、發明說明（3 ) 構造之SOI層，接收採用第1及第2邏輯之第1輸入信 號之閘極；根據前述第1輸入信號時輸出信號輸出之第^ 端；對應於前述第1輪入信號採用第1及第2邏輯而於其 與前述第1端之間分別通/斷（on/off)之第2端；具有本體 領域之信號處理用MIS電晶體；以及 本體領域電位移位裝置，其在前述第1輸入信號自斯 述第2邏輯向前述第1邏輯遷移之第1遷移，與藉由前迷 遷移使前述第丨輸入信號自前述第1輸入信號採用 前述第 1 1 g i 避輯向前述第2邏輯遷移之第2遷移之間，進行 自使前述作·缺+ ^現處理用MIS電晶體之前述本體領域成浮動 狀態之第1 从 助作’切換成使前述本體領域之電位移至 第2端電位之第2動作之動作者。 ^ 據42:明之申請專利範圍第2項之半導體裝置係概 電位移位裝：圍第1項之半導體裝置，其中前述本體領蜮 衣夏異有： 輪入苐：》於 述第1耠入號，將該第2輸入信號延遲而產生前 ^ h號之延遲裝置：以及 根據前述第 切換成前述窜 入信號之遷移，進行自前述第1動作 卑2動作之開關 有關本蝥明 Λ 據申請專利Hi之申請專利範圍第3項之半導體裝置係根 具有開關電a圍第2項之丰導體裝置其，前逑開關元件 3曰體，該開關電晶體包含： 逆钱於前述技 之第丨端 &赛理用Μ丨s電晶體之前述本體領域 --------------裝--------訂---------線 {請先閱讀背面之注意事項再填寫本頁) 457716
五、發明說明（4 ) 連接於前述信號處理用MIS電晶體之前述第2端之 第2端；以及 輸入前述第2輸入信號之控制端。 有關本發明之申請專利範圍第4項之半導體裝置係根 據申請專利範圍第3項之半導體裝置，其中前述信號處理 用MIS電晶體及前述開關電晶體之導電型包含N型。 有關本發明之申請專利範圍第5項之半導體裝置係根 據申請專利範圍第3項之半導體裝置。其中前述信號處理 用MIS電晶體及前述開關電晶體之導電型包含p型。 有關本發明之申請專利範圍第6項之半導體裝置係根 據申請專利範圍第1項之半導體裝置，該半導體裝置進一 步具備： 另一信號處理用MIS電晶體，具有形成於s〇I構造 之SOI層，接收前述第〗輸入信號之閘極，連接於前述 信號處理用MIS電晶體之前述第i端之第]端，對應於 前述第1輸入信號採用前述第2及第1邏輯而分別於其與 前述第1端之間通/斷之第2端，以及本體領域；以及 另一本體領域電位移位裝置，在進行前述第1輸入信 號之前述第2遷移，與藉由前述第2遷移自採用前述第1 輸入信號之前述第2邏輯向前述第丨邏輯遷移之前述第丄 遷移之間’進行自使前述另一信號處理用MIS電晶體之 前述本趙領域成浮動狀態之第丨動作切換成將前述本體領 域之電位移位成前述第2端電位之第2動作之動作。 有關本發明之申請專利範圍第7項半導體裝置係根據 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公爱 (請先閱讀背面之注意事項再填寫本頁) '妓--------訂---------線Λ- 經濟部智慧財產局員工消費合作社印製 310949 經濟"'智慧財產局3工"'費-.5..:^. Λ7 _B7_ 五、發明說明（5 ) 申請專利範圍第6項之半導體裝置，其中前述本體領域電 位移位裝置具有： 輸入第2輸入信號1將該第2輸入信號延遲而產生前 述第1輸入信號之延遲裝置，及 根據前述第2輸入信號之遷移·進行自前述第1動作 至前述第2動作之切換之開關元件； 前述另一本體領域電位移位裝置具有： 與前述芯體領域電位移位裝置共有之前述延遲裝置， 及 根據前述第2輸入信號之遷移，進行自前述第丨動作 至前述第2動作之切換之另一開關元件。 有關申請專利範圍第8項之半導體裝置係根據申請專 利範圍第7項之半導體裝置，其中前述開關元件具有開關 電晶體，該開關電晶體包含： 連接於前述信號處理用MIS電晶體之前述本體領域 之第1端； 連接於前述信號處理用MIS電晶體之前述第2端之 第2端；及 輸入前述第2輸入信號之控制部； 前述另一開關元件具有開關電晶體 '該開關電晶體包 含： 連接於前述另一信號處理用Μ丨S電晶體之前述本體 領域之苐丨端' 連接护前述另信號處理用Μ ί S電晶體之前述第2
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五、發明說明（6 ) 端之第2端，以及 經 濟 部 智 慧 財 產 員 工 消 费 合 作 社 印 製 輸入前述第2輸入信號之控制端。 有關本發明之申請專利範圍第9項之半導體裝置係根 據申請專利範圍第8項之半導體裝置，其中前述信號處理 用MIS電晶體包含第i導電型之第1M〇s電晶體； 别述另一信號處理用MIS電晶體包含第2導電型之 第2M0S電晶體； 前述開關電晶體包含第1導電型之第3M〇s電晶體； 前述另一開關電晶體包含第2導電型之第4M〇s電 晶體。 有關本發明中之申請專利範圍第10項之半導體裝置 係根據申請專利範圍第9項之半導體裝置’其中前述第i 導電型為N型，前述第2導電型為p型。 有關本發明之申請專利範圍第Π項之半導體裝置根 據申請專利範圍第3項之半導體裝置，其中前述信號處理 用MIS電晶體及前述開關電晶體係同一導電形式； 刖述延遲裝置包含輪入前述第2輸入信號，輸出前述 第1輸入信號之1單位之反相器。 有關本發明之申請專利範圍第12項之半導體裝置係 根據申請專利範圍第3項所載半導體裝置’其中前述信號 處理用MIS電晶體及前述開關電晶體係同一導電形式； 前述延遲裝置包含串聯連接之3個以上之單數（奇數） 個反相器； 刖述單數個反相器將前述第2輸入信號輸入至初段之 本紙張尺度適用家標準（CNS)A4規格⑵心挪公爱） 6 310949 請 先 閱 讀 背 s 意 事 項 再 填 寫 本 頁 、裝 訂 線 -濟^'智慧^邊^_-:^費‘，':''|;'";;^.^ Λ； ' ---------Β7 __ 五、發明說明（7 ) 反相’而自悬錄_路+ ’*、 之反相器輸出前述第1輸入信號。 [發明之實施形態] 發明之廣理 * · —
At經察，造成漏電流之so[構造之MOS電晶體於通電 f怒時亚非成本體領域浮動狀態，理想的是將本體電位固 疋於可移位至源極電位之電纟’於通電狀態時使本體領域 浮動。 第9圖顯示根據以上之觀察結果而構思之半導體裝置 之電路構成。如該圖所示，串聯設於電源、接地位準之間， 由PMOS電晶體Qn、NM〇s電晶體叫構成之 反相器1G於輸人端N2i(Qn、QU之閘極）接收輸入信號 卬1〇,自輪出端22(QU、Q12之汲極）將輪出信號〇υτ】〇 輪出Ώ 然後，重新設置用來對上述構成之CM〇s反相器1〇 之PMOS電晶體QU、NM0S電晶體u之個別本體領域 進行固定電位設定、浮動設定控制之NMOS電晶體Q! 3 及PMOS電晶體Q〗4。 NMO S電晶體Q 1 3之源極接地，閘極則連接於輸出 端N22，將汲極連接於NMOS電晶體qi2之本體領域。 另一方面’ PMOS電晶體Q 1 4之源極連接於電源，閘極連 接於輸出端N2?.汲極連接於PMOS電晶體qh之表體 領域因此' P Μ 0 S電晶體（〕丨4之；及極電位變成ρ μ〇$ 電晶體Q丨！之本禮領域之電位g"本體電位ν π rfn N fvl 〇 3 t晶體0 Π之及極電垃變成N iViOs電晶體〇丨2之衣體領 ::-- __________—：—r——，一 ___ | 裝--------訂---------線 <請先閱讀背面之注急事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 45771 β Α7 _ ___ Β7 五、發明說明（8 ) 域之電位，即本體電位VI 2。 並且’ PMOS電晶體Q11及NMOS電晶體Q12為如 第11圖所示構造*分別形成於SOI層内絕緣分離之n型 與P型半導體形成領域》 第10圖係顯示第9圖所示電路動作之時序圖。如該 圖所示’若輸入信號IN10以預定之頻率成“η”（電源電 壓）、“ L”（接地位準）振盪’則輸出信號out丨〇即亦以 上述預定頻率按與輸入信號IN 10相反之邏輯振盡。 由於PMOS電晶體Q14係根據輸出信號ουτίο通、 斷’故PMOS電晶體11之本體電位vu成輸入信號IN1〇 為“Η”（輸出信號OUT10為“L”）時變成“η” ，輪入 信號ΙΝ10為“L”（輸出信號OUT10為“η”）時成浮動狀 態。 由於PMOS電晶體Q11成斷電狀態時，本體領域電 位固定於電源電位’故不受軟誤差影響，由於其設定成在 通電狀態時成浮動狀態，如前述，臨限值電壓之絕對值降 低，故提高電流驅動能力。 由於NMOS電晶體Q13係根據輸出信號ουτίΟ通、 斷’故NMOS電晶體Q12之本體電位V12在輸入信號IN10 為“H”（輸出信號OUT10為“L”）時成浮動狀態，在輸 入信號IN10為“L”（輸出信號OUT10為“H”）時成 L 。 由於NMOS電晶體Q1 2成斷電狀態時，本體領域電 位固定於接地位準’故不受軟誤差影響，其設定成於遂電 <請先閱讀背面之注音〖事項再填寫本頁) 裝----I---訂----I----線： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 8 310949 Λ7 Λ7 經濟部智慧財產局|工消費合'-"'---一 五、發明説明（9 ) 狀態時成；子動狀態，如前述，臨限值電壓降低，電流驅動 能力提高° 如此，第9圖所示電路構成作為解決習知問題之方案 有效，惟’即便是第9圖所示電路構成，亦包藏以下所示 之問題點。 於第9圊所示電路中，在NM〇s電晶豸叫為通電 狀態時’本體電位VU成浮動狀態，由於電洞蓄積於本 體領域，故NMOS電晶體φ2之臨限值電壓降低。因此， 在輸入信號IN10自“M”變成“「降為“ l，，時，會於 NMOS電晶冑Q12流出漏電流。此漏電流持續流出，直 至輸入信號_成為“L” ，輸出信號OUT10成為 “H” ，本體電位V12成為“L”之後，將蓄積於 電晶體Q1 2之本體領迠夕帝 域'之電洞尤伤柚降到接地位準為止。 P Μ 0 S電晶體q pi亦發 货生相同情形。亦即’於第9圖 所示電路中，由於PM〇s雷曰科η丨丨达βj ύ % aB體Q 11為通電狀態時，本 體電位V 1 1成浮動狀綠，违11过士 復由於電子蓄積於本體領域， 故PMOS電晶體Qii之碎 V 1之臨限值電壓絕對值降低。因 在輸入信號INIO自“1，， 曰 變成 H昇成“Η”時，舍於 PMOS電晶體Q1]流屮、、昆帝― 出馮電流》此漏電流持續流出’ 輸入信號ΙΝ10成為“^ 且王 两 Η ’輸出信號0 U Τ 1 0成為，厂 本.體電位V 1丨成為、 μ 1.〜 ’ "Η 嗖使PMOS電晶體Qn之 充份提昇至電源為止： ' 如此：即使於第g甚〗 第9圖呷示電路中 '亦分別在搆 X相器！υ疋雷a域 . ‘. I阳體gn及NMUS電晶體々m. •Π .¾ ..r .... -ν> , S· ·<.. '.、〜〜·〜，，·„„i-^·-
V 裝--------訂---------線 {請先閱讀背面之注意事項再填寫本頁) :1094^ 45771 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（10) ^ 昇至“ Η 時及降至 L”時，無法快速進行斷開動作（turn off)，而有CMOS反相器1〇之響應性惡化之問題點。 以下所述之實施形態係用以謀求電流驅動能力之提高 而不受軟誤差之影響，亦進一步謀求電路之響應性之提 高。 實施形態1 第1圖係顯示本發明實施形態1之半導體裝置中電路 構成之電路圖。如該圖所示，串聯設於電源、接地位準間 之PM0S電晶體Ql、NM0S電晶體Q2所構成之信號處 理用CMOS反相器2於輸入端N1(Q1、Q2之閘極）接收輸 入信號IN2，自輸出端N2(Q卜Q2之汲極）將輸出信號ουτί 輸出。且’經由輸入端N10接收輸入信號IN 1之反相器1 之輸出成為輸入信號IN2。 設有用來對上述構成之CMOS反相器2之NM0S電 晶體Q2之本體領域進行固定電位設定與浮動設定控制之 NMOS電晶體Q3。 NM0S電晶體Q3之源極接地，閘極連接於輸入端 N10，而汲極連接於NMOS電晶體Q2之本體領域。惟， NMOS電晶體Q3之汲極電位變成NMOS電晶體Q2之本 體領域電位，即本體電位V2。 於此，分別設定反相器1之輸入輸出時間，即輸入信 號INI、IN2之信號傳播延遲時間為△ Tl，CMOS反相器 2之輸入輸出時間，即輸入信號IN 1、輸出信號OUT 1間 之信號傳播延遲時間為△ T2。信號傳播延遲時間△ τ 1設 -------------'破--------訂---------線、Y (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 10 310949 Β曰 Λ/ Β7 五、發明說明（u ) ' " ^為當NM〇S電晶體Q2之本體領域成浮動狀態時，將 於本祖項域之空穴藉NM〇s電晶體柚降至接地位 '而NMOS電晶體Q2之臨限值電壓為斷開之怪定狀態 時’可充份回復位準所 持問具 + W必要的時間長度，亦即大於臨限值 電壓回復時間3 並且，於上述構成中，至少M〇S電晶體Qi、q2為 SOI搆造之MOS電晶體，PM〇s電晶體Q1及nm〇s電 體Q2分別於SOI層内相互絕緣分離之N型及p型半導 體形成領域形成如第n圖所示之構造3 苐2圖係顯示實施形態1之半導體裝置中如第1圖月 示電路之電路動作之時序圖，如該圖所示，輸入信號ίΝ: 若以預疋頻率成、 “L”振盪，即延遲反相器^之 is號傳播延遲時間△ Ή，而輸入信號ϊ ν 2即按與輸入信 號INI相反之邏輯振盪。自此輸入信號ΙΝ2，延遲信號傳 播延遲時間△ Τ2，輸出信號0UT丨按與輸入信號ίΝ2相 反之邏輯振盪。 NMOS電晶體Q3根據輸入信號in]之“ Η” / ‘‘ L” 通、斷、NMOS電晶體Q2之本體電位V2於輸入信號m 為‘· L”時成浮動狀態，於輸入信號IN!為“ η”時變成 L ° 因此.，將馆號傳播廷遲時間設定成遠較上述臨限值謂 壓®復時間更長之時間.比輸入信號IΝ丨之振盪周期j、（侠 如汶定為振盪周期之丨.K)程度！.則因n Μ 0 S電晶體Q 2 岛勤閣狀態時的大部份期間叫本體領域電ί立.固定，因此不 :，1 Λ.:ΐ ·Μ .18 寶 乂:..- 乂 ..-t· '™~' . —·~ --------------裝·-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 咭濟部智慧財產咼m工消費今. U0物 經濟部智慧財產局員工消費合作社印*''< 4 5 7 7 1 t A7 ----- B7 五、發明說明（i2 ) 受軟誤差影響’由於設定成在通電狀態時的大部份期間内 本體領域成浮動狀態，臨限值電壓降低，電流驅動能力提 南， 此外’ NMOS電晶體Q3根據邊緣變化較輸入信號IN2 快時間ΛΤ分發生之輸入信號IN1通、斷，由於在相較於 輸入信號IN2自“H”變成“L·”之電位下降至“L”時刻 tl的時間ΔΤ之前，NMOS電晶體Q2之本體領域之接地 位準之電位固定業已開始，故藉由本體由位移位成源極電 位迄輸入信號IN2降至“L”時為止’在輸入信號2降至 “ L”時’ NMOS電晶體Q2之臨限值電壓充份回復至斷 開恆定狀態。 結果，由於NMOS電晶體Q2斷開時不會流出漏電流， 故可快速進行NMOS電晶體Q2之斷開動作》 如此’實施形態1之半導體裝置係將根據CMOS反 相器2之資訊傳遞較輸入信號IN2快之輸入信號ΙΝι通 斷之NMOS電晶體Q3設作用以NMOS電晶體之本體領 域電位控制之用’俾謀求構成CMOS電晶體2之NMOS 電晶體Q2之斷開動作之提高，藉此可將CMOS反相器2 之響應改善成良好者。 實施形態2 第3圖係顯示本發明實施形態2之半導體裝置中電路 構成之電路圖。如該圖所示，與實施形態1相同構成之 CMOS反相器2於輸入端N1接收輸入信號IN3，自輸出 端N2將輸出信號OUT2輸出。且，經由輸入端N10接收 -1 ^--------訂-------！線、T (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 κ 297公髮） 12 310949 短濟部智慧財產局,二4費-、：'"^」''' Λ7 ^^ __ B7—___ 五、發明說明（η ) 輪入信號丨Ν 1之3段串聯連接之反相器11至1 3之輸出 成為輸出信號ΙΝ3。然後，與實施形態1 一樣，設置將閘 極連接於輪入端Ν10之NMOS電晶體Q3，供NMOS電晶 體Q2之本體領域電位控制用。 於此’分別設定3段串聯連接之反相器11至1 3之輸 入輪出間之信號傳播延遲時間為△ Τ3，CMOS反相器2之 輸入輸出間之信號傳播延遲時間為A T2 3信號傳播延遲 時間△ T3設定成與實施形態丨相同的臨限值電壓回復時 間以上的時間。 第4圖係顯示實施形態2之半導體裝置之第3圖所示 電路動作之時序圖。如該圖所示，若輸入信號IN1以預 定頻率振盪，測延遲反相器1之信號傳播延遲時間△ T 3， 輸入信號IN3即按與輸入信號INI相反之邏輯振盪。自 此輸入信號IN3延遲信號傳播延遲時間△丁2，而輸出信 號0UT2即按與輸入信號IN3相反之邏輯振盈。 NMOS電晶體Q3根據輸入信號INI之“ H” / “ Lr 通/斷，NMOS電晶體Q2之本體電位V2於輸入信號INI 為“ L ’’時成為浮動狀態，於輸入信號I n 1為“ FT時成 為 “ L” = 因此，與實施形態丨一樣，藉由將信號傳播延遲時間 丨；設定成遠較上.述臨限值電壓13復時間以上輸入信號 ίΝ ]之振盪周期小、使NMOS電晶體Q2為斷電狀態時之 久部份期間内本體領域電位固定於接地位準.因此.不受 軟誤差.影響由r設定成在通電狀態時.之九部份期間；q本體 ^1 In Ϊ - --1— I ^^1 ^^1 I i n I— HI n t n ^^1 - I ^^1 ^^1 ^^1 I <請先闇讀背面之注意事項再填寫本頁) 45771 6 A7 ----- B7 五、發明說明（ι〇 領域為浮動狀態，故臨限值電壓降低，電流驅動能力提高。 (請先閲讀背面之注意事項再填寫本頁) 此外，NMOS電晶體Q3乃根據邊緣變化較輸入信號 號IN3快時間ΔΤ3發生之輸入信號IN1而通、斷，並且 由於在較輸入信號3降至“ L”時刻t3早時間A T3之前， NMOS電晶體Q2之本體領域之電位固定業已開始，故藉 由使本體電位移位成源極電位迄輸入信號IN3降至 “ L” ’在輸入信號IN3降至“ L”時，NMOS電晶體Q2 之臨限值電壓即充份回復至斷開恆定狀態。 此時’由於3個反相器11至13之信號傳播延遲時間 總計成為延遲時間△ T3，故可簡單設定成較實施形態1 之延遲時間ΔΤ1大，可容易設定大於上述臨限值電壓回 復時間之延遲時間△ T3 » 結果，由於NMOS電晶體Q2斷開時完全無漏電流流 出，故可快速進行NMOS電晶體Q2之斷開動作。 經濟部智慧財產局員工消費合作社印製 如此，實施形態2之半導體裝置將根據CMOS反相 器2中資訊傳遞進行較輸入信號IN3快之輪入信號IN1 通斷之NMOS電晶體Q3設成供NMOS電晶體Q2之本體 領域電位控制用，確實使構成CMOS反相器2之NMOS 電晶體Q2之斷開動作增進，而將CMOS反相器2之響應 性作較佳改善》 實施形態3 第5圖係顯示本發明實施形態3之半導體裝置中電路 構成之電路囷。如該圖所示，與實施形態1相同構成之 CMOS反相器2於輸入端N1接收輸入信號IN2，自輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 14 310949 Λ7 Λ7 :·齊 智 .¾ 財 產 局 f 4t' ϊτ 由於與實拖形態 五、發明說明（15 ) 端N2將輸出信號〇UT2輸出，且，經由輸入端1〇接收 輸入信號IN1之反相器1之輸出成為輸入信號IN2。 設置用來對上述構成之CMOS反相器2中PM〇s電 晶體Q〗之本體領域進行固定電位設定、浮動設定控制之 PMOS電晶體Q4。 PMOS電晶體Q4之源極連接於電源，閘極連接於輸 入端N10，汲極連接於pM0S電晶體Q1之本體領域。因 此，PMOS電晶體Q2之汲極電位成為pM〇s電晶體卩ι 之本體領域電位，即本體電位VI。 於此，分別地設定反相器1之輸入輸出間之信號傳指 延遲時間為ΛΤΙ，CMOS反相器2之輪入輸出間之信號谓 播延遲時間為信號傳播延遲時間與實施形態 ]一樣設定成大於臨限值電壓回復時間。 第6圖係顯示實施形態3之半導體裝置中如第5圖 2示電路之動作之時序圖。如該圖所示，輸入信號洲 若此預定頻率振盈，即延读苻相哭 i丨、遲反相益1之信號傳播延遲時間 △T1’輸=信號IN2按與輸入信號im相反之邏輯振盈。 自’輸入號ΙΝ2，延遲信號薄播延遲時間△ ^，輸出信 號OUT2按與輸入信號ίΝ2相反之邏輯振盪。 PM〇S電晶體Q2根據輸入信號ΙΝ1之L,. η” 通斷广)S電晶體⑴之本體電位v)於輪 ' 馆號⑻ 岛l a寺成為‘T '於輸八信號iNi m成為泮 動狀態 樣藉©将號傳播延遲時間 •一_ 〜---------------- 裳--------訂---------線 (靖先閱讀背面之注意事項再填寫本頁) U0949 4 S 7 7 1 6 A7 B7 五、發明說明（16 ) - T1，設定成遠較上述臨限值電壓回復時間以上輸入信號 IN1之振盪周期小，使PMOS電晶體Q1為斷電狀態之大 部份期間内本體領域電位固定，故不受軟誤差影響，由於 設定成在通電狀態時之大部份期間内本髖領域成浮動狀 態，故臨限值電壓絕對值降低，使電流驅動能力提高。 此外，PMOS電晶體Q4根據邊緣變化較輸入信號IN2 快時間△ T分發生之輸入信號IN1通、斷，由於在較輸入 信號IN2自“L”變成“H”而昇成之時刻t2早時 間△ T1之前，PMOS電晶體Q1之本體領域之電源電位固 定業已開始。故由使本體電位移位成源極電位迄輸入信號 上昇至“ H”為止，於輪信號IN2上昇至“ H”時，臨限 值電壓絕對值充份回復至PMOS電晶體之斷開恆定狀態。 結果，由於PMOS電晶體Q1斷開時無漏電流流出， 故可無漏電流流出，快速進行PMOS電晶體Q1之斷開動 作。 如此，實施形態3之半導體裝置係將根據CMOS反 相器2令資訊傳遞進行較輸入信號快之輸入信號IN1通、 斷之PMOS電晶體Q2設作供PMOS電晶體Q1之本體領 域之電位控制用，而使構成CMOS反相器2之PMOS電 晶體Q1之斷開動作增進，可對CMOS反相器2之響應性 作更佳改善》 且，實施形態1固然使用1單反相器1來作為延遲裝 置，惟亦可替代反相器1，使用實施形態2所示3個串聯 連接之反相器11至13而將輸入信號IN3輸入CMOS反 (請先閱讀背面之注意事項再填寫本頁) d^--------訂·--------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 310949 經濟^智慧財產局員二璘費^.'" A7 ________ B：____ ----^ ----- 五、發明說明（17 ) 相器2之輸入端來配置。 實施形 第7圖係顯示本發明實施形態4之半導體裝置中電路 構成之電路圖。如該圖所示*與實施形態1相同構成之 CMOS反相器2於輸入端N1接收輸入信號IN2，自輪出 端2將輸出信號OUT4輸出。且，經由輸入端10接收輪 入信號IN 1之反相器1之輸出成為輸入信號ΪΝ2。 將與實施形態1、2相同之NMOS電晶體Q3以及與 實施形態3相同之PMOS電晶體Q4設成分別供上述構成 之CMOS反相器2之PMOS電晶體1、NMOS電晶體q2 之本體領域電位控制用。因此，PMOS電晶體Q4之沒極 電位成為PMOS電晶體Q1之本體電位V〗，NMOS電晶 體Q3之汲極電位成為NMOS電晶體Q2之本體電位V2 , 於此，分別地將反相器1之輸入輸出間之信號傳播延 遲時間設定為△ T1，將CMOS反相器2之輸入輸出間之 信號傳播延遲時間設定為△ T 2。信號傳播延遲時間△τ 1 設定成為PMOS電晶體Q1及NMOS電晶體Q2之本體領 域成浮動狀態時’本體電位分別經由PMOS電晶體Q4及 NMOS電晶體Q3移位成源極電位，易pm〇s電晶體Q1 及NMOS電晶體Q2之臨限值電壓絕對值可充分回復至斷 知：亙疋狀態％之時卩aj長度.亦卽大於臨艰值雷聲回復時 間。 第S圊係顯示實施形態4之丰導體裝置之動作之時序 圈知該圖年干：若輸入愔號i. N以預足頻车振虽；即 〜..一 - „ . .. __一- ^ #；</? ί* ：.;V . ... - . ------—---' 裝--------訂---------線 (琦先閱讀背面之注t事項再填寫本頁} 310949 經濟部智慧財產局員工消費合作社印製 7 1 6 A7 ____B7 ___ 五、發明說明（ι〇 延遲反相器1之信號傳播延遲時間ΛΤ1，輸入信號IN2 按與輸入信號IN 1相反之邏輯振盪。自此輸入信號IN2， 延遲信號傳播延遲時間△ T2，輸出信號0UT4按與輪入 信號相反之邏輯振盪。 NMOS電晶體Q3根據輸入信號IN1之“H” / “L” 通/斷，NMOS電晶體Q2之本體電位V2於輸入信號IN1 為“ L”時成為浮動狀態，於輸入信號IN1為“ L”時成 為 “L” 。 由於與實施形態1 一樣，藉由將信號傳播延遲時間△ T1設定成遠較上述閾值電壓回復時間以上輸入信號I]sn 之振盪周期小’使NMOS電晶體為通電狀態時之大部份 期間内本體領域電位固定，故不受軟誤差影響，由於設定 成通電狀態時大部份期間内本體領域成浮動狀態，故臨限 值電壓降低，電流驅動能力提高β 此外’與實施形態1 一樣，由於在較輸入信號ΙΝ2 降至‘‘ L”時刻t2早時間△ Τ1之前，NMOS電晶體ΙΝ2 之本體領域之電位固定業已開始，故在輪入信號ΪΝ2降 至‘‘ L”時’臨限值電壓充份回復至NMOS電晶體Q2之 斷開怪定狀態。 結果’由於NMOS電晶體Q2斷開時無漏電流流出， 故可快速進行NMOS電晶體Q2之斷開動作。 由於PMOS電晶體Q4根據輸入信號之“ L” / Η 通/斷’故PMOS電晶體Q1之本館電位νι於輸入 信號IN1為“L”時成為“Hrt ，於輸入信號！N1為“H” ;¥衣--------訂---------線、~|· {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用t國國家標準（cns)A4規格（210 X 297公釐） 18 310949 甩罟部智.«討產局,工,ά·:®ϊ'-;ί·ί·ΐη..._ν"' A7 ,_______B7_______ 五、發明說明（19) 時成浮動狀態。 由於在PMOS電晶體Qi為斷開狀態時大部份期間内 本體領域電位固定，故不受軟誤差影響，復由於設定戒通 電狀態時大部份期間内本體領域成浮動狀態，故臨限值電 壓絕對值降低，而使電流驅動能力提高。 此外，與實施形態3 —樣，由於在較輸入信號IN2 上昇至“ H”時刻ί2早時間△ T1之前，PMOS電晶體Q1 之本體領域電位固定業已開始，故在輸入信號上昇至 ‘· Η”時’臨限值電壓絕對值充份回復至PM〇s電晶體Q1 之斷開恆定狀態。 結果，由於PMOS電晶體Q1斷開時無漏電流流出， 故可無漏電流流出’快速進行PMOS電晶體Q1之斷開動 作3 如此，實施形態4之半導體裝置分別將根據cM〇S 反相态2中資说傳遞進行較輸入信I n 2快之輸入信號ί N 1 通、斷之MOS電晶禮Q3及Q4設作供m〇S電晶體Q1 及Q2之本體領域電位控制用’而使構成CMOS反相器2 之PM〇S電晶體Q 1及NMOS電晶體Q2之斷開動作增進， 可對CMOS反相器2之響應性作更佳改善。 且1實施形態4固然使用1單位反相器丨，惟亦可替 R反相器！'配置成使用實施形態2所示3洇串聯連接之 反相器丨】至' B而將輸八信號iN3輪A 反相器2 之輪Λ.端。 ί發明效果j C請先閏讀背面之注意事項再填寫本頁) 裝--------訂---------線-------------- )ί〇94ν A7 B7 五、發明說明（2〇 ) 如以上說明，本發明申請專利範圍第丨項之半導體裝 置由於在藉由第1輸入信號之第丨遷移使信號處理用MIS 電晶體成通電狀態之際維持其本趙領域於浮動狀態，故藉 由寄生雙極性效果提高電流驅動能力。另一方面，由於在 藉由第1輸入信號之第2遷移使信號處理用MIS電晶體 向斷開狀態遷移之前’將其本體領域之電位移位成第2端 之電位’故可抑制漏電流。 於申請專利範圍第2項之半導髋裝置中，由於第1輸 入仏號可延遲第2輪入信號，故第1輸入信號之遷移即根 據第2輸入信號之遷移而延遲發生β因此，藉由根據第2 輸入信號之遷移自第1動作切換成第2動作，在信號處理 用MIS電晶趙藉由第1輸入信號之第2遷移向斷開狀態 遷移之前’將其本體領域之電位移位成第2端之電位。 申請專利範圍第3項之半導體裝置之開關電晶體由於 使信號處理用MIS電晶體之第2端與本體領域同電位， 故本體領域之電位移位成第2端之電位。 申請專利範圍第4項之半導體裝置由於在另一信號處 理用MIS電晶體藉第1輸入信號之第2遷移成通電狀態 之際’維持其本體領域於浮動狀態，故藉由寄生雙極性效 果來提高另一信號處理用MIS電晶體的電流驅動能力。 另一方面，由於在另一信號處理用MIS電晶體藉由第1 信號之第1遷移而遷移成斷開狀態之前，其本體領域之電 位移位成第2端之電位’故可抑制漏電流。 申請專利範圍第5項之半導體裝置可將第2輸入信號 (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂---------線， 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用尹國國家標準（CNS)A4規格（210 X 297公发） 20 310949 A7 B7 五、發明說明（21 ) 延遲丨單位反相器之信號傳播 、 相反之第1輪入信I 時間分’輸出邏輯關係 因此，在信號處理用MIS電晶 ^ 琦 I 先 1 I 閱 1 1 讀 1 1 背 1 面 之 1 1 注 意 1 1 事 1 項 \ 再 1 填 1 寫 本 裝 頁 i ii番·灿能私J- V 藉第丨輪入信號成 通電狀L的大部份期間内，開關 ^ m pa ,, ^ 電日日體係碏第2輪入信號 成斷開狀態，本體領域 m ϊ於 、_寺動狀態’於處理用mis電 BH體藉第ί輸入信號向 逋電而本體領域之電位移位成第2端之電位。 申請專利範圍第6項所載半導 反相器輪出第1輸入”，故了 置由於自最終段之 …播… 遲奇數個反相器全體之 仏號傳播預定時間分，輸出 、科關保相反之第丨輸入信 褒° =此’在信號處理用MIS電晶體藉由第Μ入信號 士通電狀態的大部份期間内，開關電晶體係由於第2輪入 #號成斷電狀態，本體領域蜡垃1」 本體請維持汗動狀態，於信號處理用 電晶體藉由第1輸入信號朝斷開狀態遷移之前，開關 電晶體成通電狀態’而本體領域之電位移位成 經濟部智慧財產局I工費·,3''-.;··^ 此卜*於可數個反相器由3個以上反相器構成 谷易擴大权定第2輸入信號之延遲時間。 [圖式之簡單說明j 第ί圖顯：r;水讲明营路能 .本、貧<形恕1之丰導體裝置雷路様 成之電路圖= ~ ^ m 第〕圖係顯示實施形態I之動作之時序圖 —貧施^^…义羊：導體裝置電路搆成之雷 卞 士。:¾ 巧♦成 $ 广一—一一— ------------- - ::丨⑽一 457716 Α7 Β7 五、發明說明（22 ) 路圖。 第4囷係顯示實施形態2之動作之時序圖。 第5圊係顯示實施形態3之半導體裝置電路構成之電 路圖。 第6圖係顯示實施形態3之動作之時序圖。 第7圊係顯示實施形態4之半導體裝置電路構成之電 路圖。 第8圖係顯示實施形態4之動作之時序圖。 第9圖係顯示構成發明原理之半導體裝置電路構成之 電路圖。 第10圖係顯示苐9圖之電路動作之時序圖。 第11圖係顯示SOI構造之NMOS電晶體之剖視圖。 第12圖係顯示MOS電晶體之本體領域之電位與閾 值電壓關係之圖表β [符號說明] (請先間讀背面之注意事項再填寫本I) 經濟部智慧財產局員工消費合作社印製 1 ' 11 至 13 反相器 2 CMOS反相器 Q1 、Q4 PMOS電晶體 Q2 、Q3 NMOS電晶體 1 --------訂--------|線， 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公爱） 22 310949