KR20000067836A

KR20000067836A - 반도체 장치

Info

Publication number: KR20000067836A
Application number: KR1019990060726A
Authority: KR
Inventors: 히라노유우이찌
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1999-04-15
Filing date: 1999-12-23
Publication date: 2000-11-25
Also published as: DE19961061A1; FR2792459A1; US6291857B1; FR2792459B1; DE19961061C2; KR100458739B1; TW457716B; JP2000299466A; JP4439031B2

Abstract

누설 전류를 흘리는 일 없이 전류 구동 능력의 향상이 꾀해진 SOI 구조의 MIS 트랜지스터를 구비하는 반도체 장치를 얻는다.

입력단 N10을 통하여 입력 신호 IN1을 수신하는 인버터(1)의 출력인 입력 신호 IN2를 수신하는 CMOS 인버터(2)의 NMOS 트랜지스터 Q2의 바디 영역의 전위 설정용으로 NMOS 트랜지스터 Q3가 설치된다. NMOS 트랜지스터 Q3의 소스가 접지되며 게이트가 입력단 N10에 접속되고 드레인이 NMOS 트랜지스터 Q2의 바디 영역에 접속된다. NMOS 트랜지스터 Q3의 드레인 전위가 NMOS 트랜지스터 Q2의 바디 영역의 전위인 바디 전위 V2가 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 MOS 트랜지스터로 이루어지는 회로 구성을 갖는 SOI 구조의 반도체 장치에 관한 것이다.

도 11은 종래의 SOI 구조의 NMOS 트랜지스터의 구조를 나타내는 단면도이다. 도 11에 도시한 바와 같이, 반도체 기판(21), 실리콘 산화막(22) 및 SOI층(23)으로 이루어지는 SOI 구조를 나타내고 있으며 SOI층(23)에 NMOS 트랜지스터가 형성된다.

즉, SOI층(23)에 N형의 소스 영역(24) 및 N형의 드레인 영역(25)이 선택적으로 형성되며, 소스 영역(24), 드레인 영역(25) 간의 SOI층(23)의 영역이 P형의 바디 영역(26)이 되며, 채널 영역이 되는 바디 영역(26)의 표면 상에 게이트 산화막(27)이 형성되며, 게이트 산화막(27) 상에 게이트 전극(28)이 형성된다.

이러한 SOI 구조의 NMOS 트랜지스터는 바디 영역(26)을 플로우팅으로 하면 기생 바이폴라 동작에 의해 전류 구동 능력이 증가한다. 이하, 그 이유를 설명한다.

도 11에 도시한 바와 같이, 임팩트 이온화에 의해 전자, 정공(홀)쌍이 생성된다. 이 때, NMOS 트랜지스터에서는 전자는 드레인에 방출되며 홀은 바디 영역(26)에 남겨두기 때문에, 바디 영역(26)의 전위가 상승한다. 그 결과, 도 12에 나타내는 임계치 전압 특성을 갖는 NMOS 트랜지스터의 임계치 전압이 저하하기 때문에 NMOS 트랜지스터의 전류 구동 능력이 향상한다.

마찬가지로 PMOS 트랜지스터에서도 발생한다. 즉, 임팩트 이온화에 의해 전자, 정공쌍이 생성될 때, PMOS 트랜지스터에서는 홀은 드레인에 방출되며 전자는 바디 영역에 남겨지기 때문에 바디 영역의 전위가 하강한다. 그 결과, 도 12에 도시하는 임계치 전압 특성을 갖는 PMOS 트랜지스터의 임계치 전압의 절대치가 저하하기 때문에 PMOS 트랜지스터의 전류 구동 능력이 향상한다.

이와 같이, SOI 구조의 MOS 트랜지스터에서는 바디 영역을 플로우팅으로 하면 전류 구동 능력이 향상한다고 하는 장점이 있다.

그러나, SOI 구조의 MOS 트랜지스터에서는 바디 영역을 플로우팅으로 하면 소프트 에러 영향을 받기 쉬워진다는 단점도 가지고 있다. 예를 들면, α선 등의 바디 영역으로의 입사에 의해서 바디 영역에 전자, 정공쌍이 대량으로 발생할 경우, NMOS 트랜지스터에서는 홀이 바디 영역(26)에 대량으로 축적되게 된다. 이러한 홀의 대량 축적 상태의 NMOS 트랜지스터는 온 상태 시에는 문제는 없지만, 오프 상태에서는 누설 전류를 야기하여 회로 동작이 불안정하게 된다.

이와 같이, SOI 구조의 MOS 트랜지스터의 바디 영역을 플로우팅으로 하는 것에는 일장일단이 있으며, MOS 트랜지스터의 바디 영역을 항상 플로우팅 상태로 하는 것은 오프 상태 시에 누설 전류를 야기하게 된다는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 누설 전류를 흘리는 일 없이 전류 구동 능력의 향상이 도모된 SOI 구조의 MIS 트랜지스터를 구비하는 반도체 장치를 얻는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는 SOI 구조의 SOI층에 형성되며 제1 및 제2 논리를 취하는 제1 입력 신호를 수신하는 게이트와, 상기 제1 입력 신호에 기초하는 출력 신호가 출력되는 제1 단과, 제1 입력 신호가 상기 제1 및 제2 논리를 취하는 것에 대응하여 상기 제1 단 간이 각각 온/오프하는 제2 단과, 바디 영역을 구비하는 신호 처리용 MIS 트랜지스터와, 상기 제1 입력 신호가 상기 제2 논리로부터 상기 제1 논리로 천이하는 제1 천이와, 상기 제1 천이에 의해서 상기 제1 입력 신호가 취하는 상기 제1 논리로부터, 상기 제1 입력 신호가 상기 제2 논리로 천이하는 제2 천이 간에서 상기 신호 처리용 MIS 트랜지스터의 상기 바디 영역을 플로우팅 상태로 하는 제1 동작으로부터, 상기 바디 영역으로부터 소수 캐리어를 방출하는 제2 동작으로 동작이 전환하는 소수 캐리어 방출 수단을 구비하고 있다.

본 발명에 따른 반도체 장치에서, 상기 소수 캐리어 방출 수단은 제2 입력 신호를 입력하고, 이것을 지연시켜서 상기 제1 입력 신호를 생성하는 지연 수단과, 상기 제2 입력 신호의 천이에 기초하여 상기 제1 동작으로부터 상기 제2 동작으로의 전환을 행하는 스위칭 소자를 구비하고 있다.

본 발명에 따른 반도체 장치에서, 상기 스위칭 소자는 상기 신호 처리용 MIS 트랜지스터의 상기 바디 영역에 접속된 제1 단과, 상기 신호 처리용 MIS 트랜지스터의 상기 제2 단에 접속된 제2 단과, 상기 제2 입력 신호를 입력하는 제어단을 포함하고 있다.

본 발명에 따른 반도체 장치는 SOI 구조의 SOI층에 형성되며 상기 제1 입력 신호를 수신하는 게이트와, 상기 신호 처리용 MIS 트랜지스터의 상기 제1 단에 접속된 제1 단과, 상기 제1 입력 신호가 상기 제2 및 제1 논리를 취하는 것에 대응하여 상기 제1 단 간이 각각 온/오프하는 제2 단과, 바디 영역을 구비하는 다른 신호 처리용 MIS 트랜지스터와, 상기 제1 입력 신호의 상기 제2 천이와, 상기 제2 천이에 의해서 상기 제1 입력 신호가 취하는 상기 제2 논리로부터 상기 제1천이가 되는 동안에서 상기 다른 신호 처리용 MIS 트랜지스터의 상기 바디 영역을 플로우팅 상태로 하는 제1 동작으로부터, 상기 바디 영역으로부터 소수 캐리어를 방출하는 제2 동작으로 동작이 전환하는 다른 소수 캐리어 방출 수단을 더 구비하고 있다.

본 발명에 따른 반도체 장치에서 상기 신호 처리용 MIS 트랜지스터 및 상기 스위칭 트랜지스터는 동일 도전 형식이며, 상기 지연 수단은 상기 제2 입력 신호를 입력하고 상기 제1 입력 신호를 출력하는 1단위의 인버터를 포함하고 있다.

본 발명에 따른 반도체 장치에서 상기 신호 처리용 MIS 트랜지스터 및 상기 스위칭 트랜지스터는 동일 도전 형식이며, 상기 지연 수단은 직렬로 접속된 3개 이상으로 홀수개의 인버터를 포함하며, 상기 홀수개의 인버터는 초단의 인버터에 상기 제2 입력 신호를 입력하고 최종단의 인버터로부터 상기 제1 입력 신호를 출력하고 있다.

도 1은 본 발명의 실시예 1의 반도체 장치의 회로 구성을 나타내는 회로도.

도 2는 실시예 1의 동작을 나타내는 타이밍도.

도 3은 실시예 2의 반도체 장치의 회로 구성을 나타내는 회로도.

도 4는 실시예 2의 동작을 나타내는 타이밍도.

도 5는 실시예 3의 반도체 장치의 회로 구성을 나타내는 회로도.

도 6은 실시예 3의 동작을 나타내는 타이밍도.

도 7은 실시예 4의 반도체 장치의 회로 구성을 나타내는 회로도.

도 8은 실시예 4의 동작을 나타내는 타이밍도.

도 9는 발명의 원리가 되는 반도체 장치의 회로 구성을 나타내는 회로도.

도 10은 도 9의 회로의 동작을 나타내는 타이밍도.

도 11은 SOI 구조의 NMOS 트랜지스터를 나타내는 단면도.

도 12는 MOS 트랜지스터의 바디 영역의 전위와 임계치 전압과의 관계를 나타내는 그래프.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 11 ∼ 13 : 인버터

2 : CMOS 인버터

Q1, Q4 : PMOS 트랜지스터

Q3, Q4 : NMOS 트랜지스터

〈발명의 원리〉

누설 전류가 문제가 되는 SOI 구조의 MOS 트랜지스터의 오프 상태 시는 바디 영역을 플로우팅 상태가 아닌 바디 전위를 소스 전위로 시프트 가능한 전위로 고정하고, 온 상태 시에 바디 영역을 플로우팅으로 하는 것이 이상적이라고 고찰된다.

이상의 고찰 결과에 기초하여 생각된 반도체 장치의 회로 구성을 도 9에 도시한다. 도 9에 도시한 바와 같이, 전원, 접지 레벨 간에 직렬로 설치된 PMOS 트랜지스터 Q11, NMOS 트랜지스터 Q12로 이루어지는 CMOS 인버터(10)는 입력단 N21(Q11, Q12의 게이트)에 입력 신호 IN10을 받아서 출력단 N22(Q11, Q12의 드레인)로부터 출력 신호 OUT10을 출력한다.

그리고, 상기 구성의 CMOS 인버터(10)의 PMOS 트랜지스터 Q11, NMOS 트랜지스터 Q12 각각의 바디 영역의 고정 전위 설정·플로우팅 설정 제어를 행하기 위한 NMOS 트랜지스터 Q13 및 PMOS 트랜지스터 Q14를 새롭게 설치한다.

NMOS 트랜지스터 Q13의 소스가 접지되며, 게이트가 출력단 N22에 접속되며, 드레인이 NMOS 트랜지스터 Q12의 바디 영역에 접속된다. 한편, PMOS 트랜지스터 Q14의 소스는 전원에 접속되며 게이트가 출력단 N22에 접속되며 드레인이 PMOS 트랜지스터 Q11의 바디 영역에 접속된다. 따라서, PMOS 트랜지스터 Q14의 드레인 전위가 PMOS 트랜지스터 Q11의 바디 영역의 전위인 바디 전위 V11이 되며 NMOS 트랜지스터 Q13의 드레인 전위가 NMOS 트랜지스터 Q12의 바디 영역의 전위인 바디 전위 V12가 된다.

또, PMOS 트랜지스터 Q11 및 NMOS 트랜지스터 Q12는 SOI층 내에서 절연 분리된 N형 및 P형의 반도체 형성 영역에 도 11에 도시한 바와 같은 구조로 각각 형성된다.

도 10은 도 9에서 도시한 회로의 동작을 나타내는 타이밍도이다. 도 10에 도시한 바와 같이, 입력 신호 IN10이 소정의 주파수로 "H"(전원 전압), "L"(접지 레벨)로 발진하면, 출력 신호 OUT10도 상기 소정의 주파수로 입력 신호 IN10과 반대의 논리로 발진한다.

PMOS 트랜지스터 Q14는 출력 신호 OUT10에 기초하여 온, 오프하기 때문에, PMOS 트랜지스터 Q11의 바디 전위 V11은 입력 신호 IN10이 "H"(출력 신호 OUT10이 "L")일 때 "H"가 되며 입력 신호 IN10이 "L"(출력 신호 OUT10이 "H")일 때 플로우팅 상태가 된다.

따라서, PMOS 트랜지스터 Q11의 오프 상태 시는 바디 영역은 전원 전위에 전위가 고정되어 있기 때문에 소프트 에러의 영향은 받지 않고 온 상태 시는 플로우팅 상태로 설정되어 있으며, 상술한 바와 같이 임계치 전압의 절대치가 저하하기 때문에 전류 구동 능력이 향상한다.

NMOS 트랜지스터 Q13은 출력 신호 OUT10에 기초하여 온, 오프하기 때문에, NMOS 트랜지스터 Q12의 바디 전위 V12는 입력 신호 IN10이 "H"(출력 신호 OUT10이 "L")일 때 플로우팅 상태가 되며 입력 신호 IN10이 "L"(출력 신호 OUT10이 "H")일 때 "L"이 된다.

따라서, NMOS 트랜지스터 Q12의 오프 상태 시는 바디 영역은 접지 레벨에 전위가 고정되어 있기 때문에 소프트 에러의 영향은 받지 않고 온 상태 시는 플로우팅 상태로 설정되어 있으며 상술한 바와 같이 임계치 전압이 저하하고 있어 전류 구동 능력이 향상한다.

이와 같이, 도 9에서 도시한 회로 구성은 종래의 문제점을 해결책으로서 유효하다. 그러나, 도 9에서 도시한 회로 구성에서도 이하에 나타내는 문제점을 내포하고 있다.

도 9에서 도시한 회로에서, NMOS 트랜지스터 Q12의 온 상태 시에는 바디 전위 V12가 플로우팅 상태이며 바디 영역에는 호울이 축적되기 때문에, NMOS 트랜지스터 Q12의 임계치 전압이 저하하고 있다. 이 때문에, 입력 신호 IN10이 "H"에서 "L로 변화하는 "L" 하강 시의 NMOS 트랜지스터 Q12에는 누설 전류가 흐르게 된다. 이 누설 전류는 입력 신호 IN10이 "L", 출력 신호 OUT10이 "H"가 되며, 바디 전위 V12가 "L"이 된 후에 NMOS 트랜지스터 Q12의 바디 영역에 축적된 호울이 충분히 접지 레벨에 방출되기까지 계속 흐른다.

동일한 것이 PMOS 트랜지스터 Q11에도 발생한다. 즉, 도 9에서 도시한 회로에서 PMOS 트랜지스터 Q11의 온 상태 시에는 바디 전위 V11이 플로우팅 상태이기 때문에, 바디 영역에는 전자가 축적되어 있기 때문에, PMOS 트랜지스터 Q11의 임계치 전압의 절대치가 저하하고 있다. 이 때문에, 입력 신호 IN10이 "L"에서 "H"로 변화하는 "H" 상승 시의 PMOS 트랜지스터 Q11에는 누설 전류가 흐르게 된다. 이 누설 전류는 입력 신호 IN10이 "H", 출력 신호OUT10이 "L"이 되며 바디 전위 V11이 "H"가 된 후에 PMOS 트랜지스터 Q11의 전자가 충분히 전원에 방출되기까지 계속 흐른다.

이와 같이, 도 9에서 도시한 회로에서도 CMOS 인버터(10)를 구성하는 PMOS 트랜지스터 Q11 및 NMOS 트랜지스터 Q13 각각 "H" 상승 시간 및 "L" 하강 시에서의 턴오프 동작을 빠르게 행할 수 없으며 CMOS 인버터(10)의 응답성이 나빠진다고 하는 문제점이 있다.

이하에 진술하는 실시예는 소프트 에러의 영향을 받는 일 없이 전류 구동 능력의 향상을 꾀하고 또한 회로의 응답성의 향상도 꾀하고 있다.

〈실시예 1〉

도 1은 본 발명의 실시예 1인 반도체 장치에서의 회로 구성을 나타내는 회로도이다. 도 1에 도시한 바와 같이, 전원, 접지 레벨 간에 직렬로 설치된 PMOS 트랜지스터 Q1, NMOS 트랜지스터 Q2로 이루어지는 신호 처리용 CMOS 인버터(2)는 입력단 N1(Q1, Q2의 게이트)에 입력 신호 IN2를 받아 출력단 N2(Q1, Q2의 드레인)로부터 출력 신호 OUT1을 출력한다. 또, 입력단 N10을 통하여 입력 신호 IN1을 수신하는 인버터(1)의 출력이 입력 신호 IN2가 된다.

상기 구성의 CMOS 인버터(2)의 NMOS 트랜지스터 Q2의 바디 영역의 고정 전위 설정·플로우팅 설정 제어를 행하기 위한 NMOS 트랜지스터 Q3이 설치된다.

NMOS 트랜지스터 Q3의 소스가 접지되며 게이트가 입력단 N10에 접속되며 드레인이 NMOS 트랜지스터 Q2의 바디 영역에 접속된다. 따라서, NMOS 트랜지스터 Q3의 드레인 전위가 NMOS 트랜지스터 Q2의 바디 영역의 전위인 바디 전위 V2가 된다.

여기서, 인버터(1)의 입출력 시간인 입력 신호 IN1, IN2의 신호 전파 지연 시간은 ΔT1, CMOS 인버터(2)의 입출력 시간인 입력 신호 IN2, 출력 신호 OUT1 간의 신호 전파 지연 시간은 ΔT2로 각각 설정되어 있다. 신호 전파 지연 시간 ΔT1은 NMOS 트랜지스터 Q2의 바디 영역의 플로우팅 상태 시에 바디 영역에 축적된 호울이 NMOS 트랜지스터 Q3에 의해서 접지 레벨로 방출되며, NMOS 트랜지스터 Q2의 임계치 전압이 오프 정상 상태 시의 레벨로 충분히 회복할 수 있는데 필요한 길이, 즉 임계치 전압 회복 시간 이상으로 설정된다.

또, 상기 구성에서 적어도 MOS 트랜지스터 Q1, Q2는 SOI 구조의 MOS 트랜지스터이며, PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2는 SOI층 내에서 서로 절연 분리된 N형 및 P형의 반도체 형성 영역에 도 11에 도시한 바와 같은 구조로 각각 형성된다.

도 2는 실시예 1의 반도체 장치에서의 도 1에서 도시한 회로의 회로 동작을 나타내는 타이밍도이다. 도 2에 도시한 바와 같이, 입력 신호 IN1이 소정의 주파수로 "H", "L"로 발진하면, 인버터(1)의 신호 전파 지연 시간 ΔT1 지연되며, 입력 신호 IN2가 입력 신호 IN1과 반대의 논리로 발진한다. 이 입력 신호 IN2로부터 신호 전파 지연 시간 ΔT2가 지연되며, 출력 신호 OUT1이 입력 신호 IN2의 반대의 논리로 발진한다.

NMOS 트랜지스터 Q3은 입력 신호 IN1의 "H"/"L"에 기초하여 온/오프하고 있으며, NMOS 트랜지스터 Q2의 바디 전위 V2는 입력 신호 IN1이 "L"일 때 플로우팅 상태가 되며 입력 신호 IN1이 "H"일 때 "L"이 된다.

따라서, 신호 전파 지연 시간 ΔT1을 상기 임계치 전압 회복 시간 이상으로 입력 신호 IN1의 발진 주기보다 충분히 작아지도록 설정함으로써(예를 들면, 발진 주기의 1/10정도로 설정한다), NMOS 트랜지스터 Q2의 오프 상태 시의 대부분의 기간에서 바디 영역은 전위 고정되어 있기 때문에 소프트 에러의 영향은 받지 않고 온 상태 시의 대부분의 기간에서 바디 영역은 플로우팅 상태로 설정되어 있기 때문에 임계치 전압이 저하하고 있으며 전류 구동 능력이 향상한다.

덧붙여, 입력 신호 IN2보다 시간 ΔT1분, 엣지 변화가 빠르게 생기는 입력 신호 IN1에 기초하여 NMOS 트랜지스터 Q3은 온, 오프하고 있으며 입력 신호 IN2가 "H"에서 "L"로 변화하는 "L" 하강 시점 t1에서 시간 ΔT1 전에 NMOS 트랜지스터 Q2의 바디 영역의 접지 레벨의 전위 고정은 이미 개시되어 있기 때문에 입력 신호 IN2의 "L" 하강 시까지는 바디 전위가 소스 전위로 시프트됨으로써 입력 신호 IN2의 "L" 하강 시에는 NMOS 트랜지스터 Q2의 임계치 전압은 오프 정상 상태에까지 충분하게 회복되고 있다.

그 결과, NMOS 트랜지스터 Q2의 턴오프 시에 누설 전류가 흐르는 일은 없기 때문에, NMOS 트랜지스터 Q2의 턴오프 동작을 빠르게 행할 수 있다.

이와 같이, 실시예 1의 반도체 장치는 CMOS 인버터(2)의 입력 신호 IN2보다 정보 전달이 빠르게 행해지는 입력 신호 IN1에 기초하여 온, 오프하는 NMOS 트랜지스터 Q3을 NMOS 트랜지스터 Q2의 바디 영역의 전위 제어용으로 설치하고, CMOS 인버터(2)를 구성하는 NMOS 트랜지스터 Q2의 턴오프 동작의 향상을 꾀함으로써 CMOS 인버터(2)의 응답성을 양호한 것에 개선할 수 있다.

〈실시예 2〉

도 3은 본 발명의 실시예 2인 반도체 장치에서의 회로 구성을 나타내는 회로도이다. 도 3에 도시한 바와 같이, 실시예 1과 동일 구성의 CMOS 인버터(2)는 입력단 N1에 입력 신호 IN3을 받아 출력단 N2로부터 출력 신호 OUT2를 출력한다. 또, 입력단 N10을 통하여 입력 신호 IN1을 수신하는 3단 직렬 접속의 인버터(11∼ 13)의 출력이 입력 신호 IN3이 된다. 그리고, 실시예 1과 마찬가지로, NMOS 트랜지스터 Q2의 바디 영역의 전위 제어용에, 게이트가 입력단 N10에 접속되는 NMOS 트랜지스터 Q3이 설치된다.

여기서, 3단 직렬 접속의 인버터(11 ∼ 13)의 입출력 간의 신호 전파 지연 시간은 ΔT3, CMOS 인버터(2)의 입출력 간의 신호 전파 지연 시간은 ΔT2에 각각 설정되어 있다. 신호 전파 지연 시간 ΔT3은 실시예 1과 마찬가지의 계치 전압 회복 시간 이상의 시간으로 설정된다.

도 4는 실시예 2의 반도체 장치에서의 도 3에서 도시한 회로의 동작을 나타내는 타이밍도이다. 도 4에 도시한 바와 같이 입력 신호 IN1이 소정의 주파수로 발진하면, 인버터(1)의 신호 전파 지연 시간 ΔT3 지연되어, 입력 신호 IN3이 입력 신호 IN1과 반대의 논리로 발진한다. 이 입력 신호 IN3으로부터 신호 전파 지연 시간 ΔT2 지연되며 출력 신호 OUT2가 입력 신호 IN3의 반대의 논리로 발진한다.

NMOS 트랜지스터 Q3은 입력 신호 IN1의 "H"/"L"에 기초하여 온/오프하고 있으며 NMOS 트랜지스터 Q2의 바디 전위 V2는 입력 신호 IN1이 "L"일 때 플로우팅 상태가 되며 입력 신호 IN1이 "H"일 때 "L"이 된다.

따라서, 실시예 1과 마찬가지로, 신호 전파 지연 시간ΔT3을 상기 임계치 전압 회복 시간 이상으로 입력 신호 IN1의 발진 주기보다 충분하게 작아지도록 설정함으로써, NMOS 트랜지스터 Q2의 오프 상태 시의 대부분의 기간에서 바디 영역은 접지 레벨에 전위 고정되어 있기 때문에 소프트 에러의 영향은 받지 않고 온 상태 시의 대부분의 기간에서 바디 영역은 플로우팅 상태로 설정되어 있기 때문에 임계치 전압이 저하하고 있어 전류 구동 능력이 향상한다.

덧붙여, 입력 신호 IN3보다 시간 ΔT3분, 엣지 변화가 빠르게 생기는 입력 신호 IN1에 기초하여 NMOS 트랜지스터 Q3은 온, 오프하고 있으며, 입력 신호 IN3의 "L" 하강 시점 t3에서 시간 ΔT3 전에 NMOS 트랜지스터 Q2의 바디 영역의 전위 고정은 개시되어 있기 때문에 입력 신호 IN3의 "L" 하강 시까지 바디 전위가 소스 전위로 시프트됨으로써, 입력 신호 IN3의 "L" 하강 시에는 NMOS 트랜지스터 Q2의 임계치 전압은 오프 정상 상태에까지 충분히 회복되고 있다.

이 때, 3개의 인버터(11 ∼ 13)의 신호 전파 지연 시간의 총계가 지연 시간 ΔT3이 되기 때문에, 실시예 1의 지연 시간 ΔT1보다 크게 설정하는 것을 간단하게 할 수 있어 상기 임계치 전압 회복 시간 이상의 지연 시간 ΔT3을 용이하게 설정할 수 있다.

그 결과, NMOS 트랜지스터 Q2의 턴오프 시에 누설 전류가 흐르는 것은 완전히 없어지기 때문에, NMOS 트랜지스터 Q2의 턴오프 동작을 빠르게 행할 수 있다.

이와 같이, 실시예 2의 반도체 장치는 CMOS 인버터(2)의 입력 신호 IN3보다 정보 전달이 빠르게 행해지는 입력 신호 IN1에 기초하여 온, 오프하는 NMOS 트랜지스터 Q3을 NMOS 트랜지스터 Q2의 바디 영역의 전위 제어용으로 설치하고, CMOS 인버터(2)를 구성하는 NMOS 트랜지스터 Q2의 턴오프 동작의 향상을 확실하게 꾀함으로써, CMOS 인버터(2)의 응답성을 보다 양호한 것으로 개선할 수 있다.

〈실시예 3〉

도 5는 본 발명의 실시예 3인 반도체 장치에서의 회로 구성을 나타내는 회로도이다. 도 5에 도시한 바와 같이, 실시예 1과 동일 구성의 CMOS 인버터(2)는 입력단 N1에 입력 신호 IN2를 받아서 출력단 N2로부터 출력 신호 OUT2를 출력한다. 또, 입력단 N10을 통하여 입력 신호 IN1을 수신하는 인버터(1)의 출력이 입력 신호 IN2가 된다.

상기 구성의 CMOS 인버터(2)의 PMOS 트랜지스터 Q1의 바디 영역의 고정 전위 설정·플로우팅 설정 제어를 행하기 위한 PMOS 트랜지스터 Q4가 설치된다.

PMOS 트랜지스터 Q4의 소스는 전원에 접속되며 게이트가 입력단 N10에 접속되며, 드레인이 PMOS 트랜지스터 Q1의 바디 영역에 접속된다. 따라서, PMOS 트랜지스터 Q4의 드레인 전위가 PMOS 트랜지스터 Q1의 바디 영역의 전위인 바디 전위 V1이 된다.

여기서, 인버터(1)의 입출력 간의 신호 전파 지연 시간은 ΔT1, CMOS 인버터(2)의 입출력 간의 신호 전파 지연 시간은 ΔT2에 각각 설정되어 있다. 신호 전파 지연 시간 ΔT1은 실시예 1과 마찬가지로 임계치 전압 회복 시간 이상으로 설정된다.

도 6은 실시예 3의 반도체 장치에서의 도 5에서 도시한 회로의 동작을 나타내는 타이밍도이다. 도 6에 도시한 바와 같이, 입력 신호 IN1이 소정의 주파수로 발진하면 인버터(1)의 신호 전파 지연 시간 ΔT1에 지연되며, 입력 신호 IN2가 입력 신호 IN1과 반대의 논리로 발진한다. 이 입력 신호 IN2로부터 신호 전파 지연 시간 ΔT2가 지연되며 출력 신호 OUT2가 입력 신호 IN2의 반대의 논리로 발진한다.

PMOS 트랜지스터 Q4는 입력 신호 IN1의 "L"/"H"에 기초하여 온/오프하고 있으며, PMOS 트랜지스터 Q1의 바디 전위 V1은 입력 신호 IN1이 "L"일 때 "H"가 되며 입력 신호 IN1이 "H"일 때 플로우팅 상태가 된다.

따라서, 실시예 1과 마찬가지로, 신호 전파 지연 시간 ΔT1을 상기 임계치 전압 회복 시간 이상으로 입력 신호 IN1의 발진 주기보다 충분하게 작아지도록 설정함으로써, PMOS 트랜지스터 Q1의 오프 상태 시의 대부분 기간에서 바디 영역은 전위 고정되어 있기 때문에 소프트 에러의 영향은 받지 않고 온 상태 시의 대부분의 기간에서는 바디 영역 플로우팅 상태로 설정되어 있기 때문에 임계치 전압의 절대치가 저하하고 있어 전류 구동 능력이 향상한다.

덧붙여, 입력 신호 IN2보다 시간 ΔT1분, 엣지 변화가 빠르게 생기는 입력 신호 IN1에 기초하여 PMOS 트랜지스터 Q4는 온, 오프하고 있으며, 입력 신호 IN2가 "L"에서 "H"로 변화한다 "H" 상승 시점 t2에서 시간 ΔT1 전에 PMOS 트랜지스터 Q1의 바디 영역의 전원 전위 고정은 이미 개시되어 있기 때문에, 입력 신호 IN2의 "H" 상승 시간까지는 바디 전위가 소스 전위에 시프트됨으로써 입력 신호 IN2의 "H" 상승 시에는 임계치 전압의 절대치는 PMOS 트랜지스터 Q1의 오프 정상 상태에까지 충분하게 회복되고 있다.

그 결과, PMOS 트랜지스터 Q1의 턴오프 시에 누설 전류가 흐르는 일은 없기 때문에, PMOS 트랜지스터 Q1의 턴오프 동작을 누설 전류를 흘리는 일 없이 빠르게 행할 수 있다.

이와 같이, 실시예 3의 반도체 장치는 CMOS 인버터(2)의 입력 신호 IN2보다 정보 전달이 빠르게 행해지는 입력 신호 IN1에 기초하여 온, 오프하는 PMOS 트랜지스터 Q4를 PMOS 트랜지스터 Q1의 바디 영역의 전위 제어용에 설치하고, CMOS 인버터(2)를 구성하는 PMOS 트랜지스터 Q1의 턴오프 동작의 향상을 꾀함으로써, CMOS 인버터(2)의 응답성을 양호한 것으로 개선할 수 있다.

또, 실시예 2에서는 지연 수단으로서 1단위의 인버터(1)를 이용하였지만, 인버터(1) 대신에 실시예 2에서 도시한 3개의 직렬 접속 인버터(11 ∼ 13)를 이용하여 입력 신호 IN3을 CMOS 인버터(2)의 입력단에 부여하도록 구성하여도 좋다.

〈실시예 4〉

도 7은 본 발명의 실시예 4인 반도체 장치에서의 회로 구성을 나타내는 회로도이다. 도 7에 도시한 바와 같이, 실시예 1과 동일 구성의 CMOS 인버터(2)는 입력단 N1에 입력 신호 IN2를 받아서, 출력단 N2로부터 출력 신호 OUT4를 출력한다. 또, 입력단 N10을 통하여 입력 신호 IN1을 수신하는 인버터(1)의 출력이 입력 신호 IN2가 된다.

상기 구성의 CMOS 인버터(2)의 PMOS 트랜지스터 Q1, NMOS 트랜지스터 Q2 각각의 바디 영역의 전위 제어용에 실시예 1, 2와 마찬가지의 NMOS 트랜지스터 Q3과 실시예 3과 마찬가지의 PMOS 트랜지스터 Q4가 설치된다. 따라서, PMOS 트랜지스터 Q4의 드레인 전위가 PMOS 트랜지스터 Q1의 바디 전위 V1이 되며, NMOS 트랜지스터 Q3의 드레인 전위가 NMOS 트랜지스터 Q2의 바디 전위 V2가 된다.

여기서, 인버터(1)의 입출력 간의 신호 전파 지연 시간은 ΔT1, CMOS 인버터(2)의 입출력 간의 신호 전파 지연 시간은 ΔT2에 각각 설정되어 있다. 신호 전파 지연 시간 ΔT1은 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 바디 영역의 플로우팅 상태 시에 바디 전위가 소스 전위로 시프트되며 각각 PMOS 트랜지스터 Q4 및 NMOS 트랜지스터 Q3을 통하여, PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 임계치 전압의 절대치가 오프의 정상 상태 시에 충분히 회복할 수 있는 길이 즉, 임계치 전압 회복 시간 이상으로 설정된다.

도 8은 실시예 4의 반도체 장치의 동작을 나타내는 타이밍도이다. 도 8에 도시한 바와 같이, 입력 신호 IN1이 소정의 주파수로 발진하면 인버터(1)의 신호 전파 지연 시간 ΔT1이 지연되며, 입력 신호 IN2가 입력 신호 IN1과 반대의 논리로 발진한다. 이 입력 신호 IN2로부터 신호 전파 지연 시간 ΔT2가 지연되며 출력 신호 OUT4가 입력 신호 IN2의 반대의 논리로 발진한다.

따라서, 실시예 1과 마찬가지로 신호 전파 지연 시간 ΔT1을 상기 임계치 전압 회복 시간 이상으로 입력 신호 IN1의 발진 주기보다 충분히 작아지도록 설정함으로써, NMOS 트랜지스터 Q2의 오프 상태 시의 대부분의 기간에서 바디 영역은 전위 고정되어 있기 때문에, 소프트 에러의 영향은 받지 않고 온 상태 시의 대부분의 기간에서 바디 영역은 플로우팅 상태로 설정되어 있기 때문에, 임계치 전압이 저하하고 있으며 전류 구동 능력이 향상한다.

덧붙여, 실시예 1과 마찬가지로 입력 신호 IN2의 "L" 하강 시점 t2보다 시간 ΔT1 전에, NMOS 트랜지스터 Q2의 바디 영역의 전위 고정은 이미 개시되어 있기 때문에, 입력 신호 IN2의 "L" 하강 시에는 임계치 전압은 NMOS 트랜지스터 Q2의 오프 정상 상태에까지 충분히 회복되고 있다.

그 결과, NMOS 트랜지스터 Q2의 턴 오프 시에 누설 전류가 흐르는 것은 없기 때문에 NMOS 트랜지스터 Q2의 턴오프 동작을 빠르게 행할 수 있다.

PMOS 트랜지스터 Q4는 입력 신호 IN1의 "L"/"H"에 기초하여 온/오프하기 때문에, PMOS 트랜지스터 Q1의 바디 전위 V1은 입력 신호 IN1이 "L"일 때 "H"가 되며 입력 신호 IN1이 "H"일 때 플로우팅 상태가 된다.

따라서, PMOS 트랜지스터 Q1의 오프 상태 시의 대부분의 기간에서 바디 영역은 전위 고정되어 있기 때문에, 소프트 에러의 영향은 받지 않고, 온 상태 시의 대부분의 기간에서 바디 영역은 플로우팅 상태로 설정되어 있기 때문에, 임계치 전압의 절대치가 저하하고 있으며 전류 구동 능력이 향상한다.

덧붙여, 실시예 3과 마찬가지로 입력 신호IN2의 "H" 상승 시점 t2에서 시간 ΔT1 전에 PMOS 트랜지스터 Q1의 바디 영역의 전위 고정은 이미 개시되어 있기 때문에, 입력 신호 IN2의 "H" 상승 시에는 임계치 전압의 절대치는 PMOS 트랜지스터 Q1의 오프 정상 상태에까지 충분하게 회복되어 있다.

그 결과, PMOS 트랜지스터 Q1의 턴오프 시에 누설 전류가 흐르는 것은 없기 때문에, PMOS 트랜지스터 Q1의 턴오프 동작을 누설 전류를 흘리는 일 없이 빠르게 행할 수 있다.

이와 같이, 실시예 4의 반도체 장치는 CMOS 인버터(2)의 입력 신호 IN2보다 정보 전달이 빠르게 행해지는 입력 신호 IN1에 기초하여 온, 오프하는 MOS 트랜지스터 Q3 및 Q4를 각각 MOS 트랜지스터 Q1 및 Q2의 바디 영역의 전위 제어용으로 설치하고, CMOS 인버터(2)를 구성하는 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2 각각의 턴오프 동작의 향상을 꾀함으로써 CMOS 인버터(2)의 응답성을 보다 한층 더 양호한 것으로 개선할 수 있다.

또, 실시예 4에서는 지연 수단으로서 1단위의 인버터(1)를 이용하였지만, 인버터(1) 대신에 실시예 2에서 나타낸 3개의 직렬 접속 인버터(11∼ 13)를 이용하여 입력 신호 IN3을 CMOS 인버터(2)의 입력단에 부여하도록 구성하여도 좋다.

이상 설명한 바와 같이, 본 발명에서의 반도체 장치는 제1 입력 신호의 제1 천이에 의해서 신호 처리용 MIS 트랜지스터가 온 상태가 되어 있을 때는 그 바디 영역이 플로우팅 상태로 유지되므로, 기생 바이폴라 효과에 의해서 전류 구동 능력이 높아진다. 그 한편, 제1 입력 신호의 제2 천이에 의해서 신호 처리용 MIS 트랜지스터가 오프 상태로 천이하는데 앞서서, 그 바디 영역의 전위를 제2 단의 전위로 시프트하므로 누설 전류를 억제할 수 있다.

본 발명에 따른 반도체 장치에서 제1 입력 신호는 제2 입력 신호를 지연시켜서 얻어지므로, 제1 입력 신호의 천이는 제2 입력 신호의 천이에 기초하여 지연하여 발생한다. 따라서, 제2 입력 신호의 천이에 기초하여 제1 동작으로부터 제2 동작으로 전환함으로써, 제1 입력 신호의 제2 천이에 의해서 신호 처리용 MIS 트랜지스터가 오프 상태로 천이하는데 앞서서 그 바디 영역의 전위가 제2 단의 전위로 시프트된다.

본 발명에 따른 반도체 장치의 스위칭 트랜지스터는 신호 처리용 MIS 트랜지스터의 제2 단과 바디 영역을 동일 전위로 하므로 바디 영역의 전위가 제2 단의 전위로 시프트된다.

본 발명에 따른 반도체 장치는 제1 입력 신호의 제2 천이에 의해서 다른 신호 처리용 MIS 트랜지스터가 온 상태로 되어 있을 때는 그 바디 영역이 플로우팅 상태로 유지되므로, 기생 바이폴라 효과에 의해서 다른 신호 처리용 MIS 트랜지스터의 전류 구동 능력이 높아진다. 그 한편, 제1 입력 신호의 제1 천이에 의해서 다른 신호 처리용 MIS 트랜지스터가 오프 상태로 천이하는데 앞서서 그 바디 영역의 전위가 제2 단의 전위로 시프트되므로 누설 전류를 억제할 수 있다.

본 발명에 따른 반도체 장치는 1단위의 인버터의 신호 전파 소정 지연 시간분, 제2 입력 신호를 지연시켜서 논리 관계가 반대인 제1 입력 신호를 출력할 수 있다.

따라서, 제1 입력 신호에 의해서 신호 처리용 MIS 트랜지스터가 온 상태로 되어 있는 대부분의 기간은 제2 입력 신호에 의해서 스위칭 트랜지스터가 오프 상태가 되어 바디 영역이 플로우팅 상태로 유지되며, 제1 입력 신호에 의해서 신호 처리용 MIS 트랜지스터가 오프 상태로 천이하는데 앞서서 스위칭 트랜지스터가 온 상태가 되며 바디 영역의 전위가 제2 단의 전위로 시프트된다.

본 발명에 따른 반도체 장치는 최종단의 인버터로부터 제1 입력 신호를 출력하기 때문에, 홀수개의 인버터 전체의 신호 전파 소정 시간분 지연시켜서, 논리 관계가 반대인 제1 입력 신호를 출력할 수 있다.

덧붙여, 홀수개의 인버터는 3개 이상의 인버터로 이루어지기 때문에 제2 입력 신호의 지연 시간을 크게 설정하는 것을 용이하게 행할 수 있다.

Claims

SOI 구조의 SOI층에 형성되며, 제1 및 제2 논리를 취하는 제1 입력 신호를 수신하는 게이트와, 상기 제1 입력 신호에 기초하는 출력 신호가 출력되는 제1 단과, 상기 제1 입력 신호가 상기 제1 및 제2 논리를 취하는 것에 대응하여 상기 제1 단과의 사이를 각각 온/오프하는 제2 단과, 바디 영역을 구비하는 신호 처리용 MIS 트랜지스터, 및

상기 제1 입력 신호가 상기 제2 논리로부터 상기 제1 논리로 천이하는 제1 천이와, 상기 제1 천이에 의해서 상기 제1 입력 신호가 취하는 상기 제1 논리로부터 상기 제1 입력 신호가 상기 제2 논리로 천이하는 제2 천이 와의 동안에서 상기 신호 처리용 MIS 트랜지스터의 상기 바디 영역을 플로우팅 상태로 하는 제1 동작으로부터 상기 바디 영역의 전위를 상기 제2 단의 전위로 시프트하는 제2 동작으로 동작이 전환되는 바디 영역 전위 시프트 수단

을 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 바디 영역 전위 시프트 수단은,

제2 입력 신호를 입력하고 이것을 지연시켜서 상기 제1 입력 신호를 생성하는 지연 수단, 및

상기 제2 입력 신호의 천이에 기초하여 상기 제1 동작으로부터 상기 제2 동작으로의 전환을 행하는 스위칭 소자

를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, SOI 구조의 SOI층에 형성되며 상기 제1 입력 신호를 수신하는 게이트와, 상기 신호 처리용 MIS 트랜지스터의 상기 제1 단에 접속된 제1 단과, 상기 제1 입력 신호가 상기 제2 및 제1 논리를 취하는 것에 대응하여 상기 제1 단과의 사이를 각각 온/오프하는 제2 단과, 바디 영역을 갖는 다른 신호 처리용 MIS 트랜지스터, 및

상기 제1 입력 신호의 상기 제2 천이와, 상기 제2 천이에 의해서 상기 제1 입력 신호가 취하는 상기 제2 논리로부터 상기 제1 논리로 천이하는 상기 제1 천이가 행해지는 동안에서 상기 다른 신호 처리용 MIS 트랜지스터의 상기 바디 영역을 플로우팅 상태로 하는 제1 동작으로부터 상기 바디 영역의 전위를 상기 제2 단의 전위로 시프트하는 제2 동작으로 동작이 전환하는 다른 바디 영역 전위 시프트 수단

을 더 구비하는 것을 특징으로 하는 반도체 장치.