JP2001308695A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 メインバッファの十分な駆動能力とプリバッ
ファの所定のＦａｎ−ｉｎとを維持したまま、入力すべ
き微小信号に対して出力信号を高速化できる出力バッフ
ァ回路を提供する。 【解決手段】 本発明に係る出力バッファ回路は、同一
の微小信号を増幅する二つの電流増幅器からなるプリバ
ッファと、それぞれの電流増幅器による増幅信号を安定
化させながら増幅する二つのカレントミラー回路からな
るメインバッファとを有している。また、これらのカレ
ントミラー回路における二つの出力段を相補回路に構成
して一つの出力端子としたものであり、一つの相補出力
からなる出力信号が得られる回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて、微小電流の電流増幅器をプリバッファとし、そ
の後段の電流増幅器をメインバッファとして所定容量の
出力電流を得る出力バッファ回路に関する。

【０００２】

【従来の技術】一般に、集積回路技術により各種の演算
システムなどを構成したシステムＬＳＩが知られてい
る。このようなシステムＬＳＩは、同じく集積回路技術
による多様な周辺回路、たとえば各種の入出力回路など
をシステムバスを介して多数有しており、これにより互
換性のある所定のインターフェイスによって、さらに他
のＬＳＩ素子などと任意な接続ができる構成にしてあ
る。

【０００３】このため、これら多数の周辺回路を作動さ
せるための大きな駆動電流（以下、Ｆａｎ−ｏｕｔとい
う）を有していることが必要になり、システムＬＳＩの
駆動部を十分なＦａｎ−ｏｕｔの出力バッファで構成し
てある。このような出力バッファ回路には、一般にサイ
ズの大きなトランジスタで構成した電流増幅器（以下、
メインバッファという）が用いられる。

【０００４】図６は、一従来例による出力バッファ回路
の回路図である。この従来例１は、前段の電流増幅器
（以下、プリバッファという）と、前述したメインバッ
ファから構成してある。プリバッファのＰ型トランジス
タでは、トランジスタのゲート長Ｌを０．２４としてト
ランジスタのゲート幅Ｗを３．０とし、また、Ｎ型トラ
ンジスタでは、同じＬに対してＷを１．０とする。同様
に、メインバッファでは、二つのトランジスタのＬを
０．２８、そのうちＰ型トランジスタのＷを１５００、
Ｎ型トランジスタのＷを６００とする。

【０００５】また、プリバッファには、図示しない演算
回路との整合を図るドライバーから、演算回路の処理結
果である微小信号（電流）Ｈ０２を入力させて、この微
小信号Ｈ０２を先ずプリバッファで電流増幅する。そし
て、その増幅信号Ｂ１によりメインバッファを駆動して
所要の大きなＦａｎ−ｏｕｔを有した出力信号Ｎ０２が
得られるように構成してある。

【０００６】この場合に、電源電圧として、たとえば
２．３Ｖを出力バッファ回路に供給すると、そのタイミ
ング特性の一例としては次のような遅れ時間が得られ
る。ここに、ＲＩＳＥは、入力信号に対する出力信号の
立ち上がり遅れ時間であり、ＦＡＬＬは、同じく立ち下
がり遅れ時間であって、これらのＲＩＳＥ、ＦＡＬＬを
それぞれナノ秒を単位として示してある。

【０００７】図３は、図６に示す従来例１の出力バッフ
ァ回路の出力波形を、後述する本発明の実施例と比較し
たタイムチャートであり、図３（ａ）〜（ｃ）が本発明
の実施例を、また、図３（ａ）、（ｄ）、（ｅ）が従来
例１を示している。図３を併せて参照すると、図３
（ａ）に示す入力波形（微小信号Ｈ０２の波形）がプリ
バッファに導入される。

【０００８】このとき、図６に示すプリバッファでは、
その増幅信号Ｂ１が電源レベルからグランドレベルまで
フルスイングしなければならないため、メインバッファ
の出力信号Ｎ０２が低速で動作することになる。このよ
うな従来の回路構成であっても、その出力バッファの遅
れ時間Ｔｐｄだけであれば、ある程度は改善させること
も可能である。

【０００９】図７は、別の一従来例による出力バッファ
回路の回路図である。この従来例２は、プリバッファの
Ｐ型トランジスタでは、Ｗを９．０とし、また、Ｎ型ト
ランジスタでは、Ｗを３．０として、従来例１と同様の
メインバッファを用いて互換性を保つ構成にしてある。

【００１０】この場合の出力信号の遅れ時間Ｔｐｄで
は、次のように、ある程度の改善がみられる。

【００１１】以上、デジタル技術における微小信号Ｈ０
２のバッファリングについて述べたが、一般に、バイポ
ーラトランジスタを用いた差動増幅器がアナログ信号の
バッファリング技術の分野で知られている。このような
差動増幅器としては、従来より、最終段のメインバッフ
ァとは別に構成したカレントミラー回路をプリバッファ
として用いる構成のものがあった。

【００１２】たとえば、特開平９−８５６９号公報に開
示された差動増幅回路による従来例３があり、メインバ
ッファを駆動するためのプリバッファをカレントミラー
回路で構成してある。この従来例３では、出力信号の電
圧特性において、その非線形性の改善を目的としてお
り、差動増幅機能を有するメインバッファの出力信号の
線形性が、そのプリバッファに入力する微小信号に対し
て広範囲にわたって保たれ得る。

【００１３】

【発明が解決しようとする課題】しかしながら、これら
の従来例１〜３による出力バッファ回路をシステムＬＳ
Ｉに用いた場合には、次に述べるような種々の問題点が
生じてしまう。

【００１４】従来例１では、十分なＦａｎ−ｏｕｔを保
たせるために、出力信号の遅れ時間が、入力された微小
信号に対してかなり大きな数値になってしまう。このた
め、演算回路による処理結果をバッファリングする出力
バッファ回路としては、その後段に他のＬＳＩなどを接
続する必要がある場合に、これら他のＬＳＩに適した十
分なタイミング特性を確保することができない。

【００１５】また、従来例２では、この出力信号の遅れ
時間が多少は改善されるものの、メインバッファを高速
に駆動させるためにプリバッファの駆動力も大きくする
必要がある。ところが、それぞれのプリバッファの作動
に必要な駆動電流（以下、Ｆａｎ−ｉｎという）が従来
例１の回路と比較して３倍程度になってしまうため、プ
リバッファを駆動するためのドライバーもまた３倍の駆
動能力を持つものに変更し、さらに、このドライバーを
駆動する演算回路の出力部も大きな出力のものが必要に
なる。

【００１６】このように、プリバッファ、その駆動用の
ドライバ、さらに演算回路の出力部について、これらの
駆動能力を大きくしようとすると、それぞれの回路パタ
ーンのサイズを必然的に大きくしなければならない。こ
のことは、極力小型化しなければならないシステムＬＳ
Ｉの技術課題に逆行する重大な問題点であった。

【００１７】さらに、従来例３では、もともとアナログ
信号を差動増幅することが前提であって、その場合の出
力信号の非線形性を改善することが目的であるため、前
述した従来例１、２と比較してみても複雑で大きな回路
構成を採り得る。しかし、システムＬＳＩの出力バッフ
ァ回路が目的ではないため、デジタル信号のバッファリ
ングには適さないことが問題点であった。

【００１８】したがって、本発明の目的は、これらの技
術課題を一括して解決するものであり、メインバッファ
の十分な駆動能力とプリバッファの所定のＦａｎ−ｉｎ
とを維持したまま、入力すべき微小信号に対して出力信
号を高速化できる出力バッファ回路を提供することにあ
る。

【００１９】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る出力バッファ回路は、一つの微小電流
を増幅する二つの電流増幅器と、それぞれの電流増幅器
による増幅信号を安定化させながらさらに増幅する二つ
のカレントミラー回路とを有しており、これらのカレン
トミラー回路における二つの出力段を相補回路に構成し
て一つの出力信号を得たことを特徴とする構成である。

【００２０】この出力バッファ回路では、それぞれの電
流増幅器がプリバッファとして微小信号のＦａｎ−ｉｎ
を小さく抑えるとともに、いずれかのカレントミラー回
路が遅れ時間を短くしたままで出力信号のＦａｎ−ｏｕ
ｔを大きなものにする。

【００２１】本発明の請求項２に係る出力バッファ回路
は、前記カレントミラー回路の出力段が非線形増幅器で
あることを特徴とする構成である。これにより、カレン
トミラー回路の出力段のしきい値近傍で入力段をスイン
グさせる。

【００２２】本発明の請求項３に係る出力バッファ回路
は、前記相補回路が、Ｐ型トランジスタとＮ型トランジ
スタとからなることを特徴とする構成である。これによ
り、出力バッファ回路を集積化させる。

【００２３】本発明の請求項４に係る出力バッファ回路
は、前記相補回路の出力段が、増幅能力を有したＰ型Ｍ
ＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとからなることを特徴
とする構成である。これにより、他の周辺回路群との駆
動特性のマッチングを図る。

【００２４】本発明の請求項５に係る出力バッファ回路
は、前記電流増幅器が、Ｐ型ＭＯＳＦＥＴと、Ｎ型ＭＯ
ＳＦＥＴとからなることを特徴とする構成である。これ
により、前段のドライバによる駆動特性とのマッチング
を図る。

【００２５】本発明の請求項６に係る出力バッファ回路
は、前記相補回路の出力信号が所定の論理レベルを有し
たデジタル信号であることを特徴とする構成である。こ
れにより、出力信号により他の論理回路を作動させる。

【００２６】本発明の請求項７に係る出力バッファ回路
は、前記カレントミラー回路の入力段が、微少電流のス
イッチング期間内で電流増幅器の増幅信号を抑止するゲ
ート回路を有することを特徴とする構成としてある。こ
れにより、少なくとも一方の電流増幅器が増幅電流の出
力を遅延させるため、二つの電流増幅器に同時に増幅電
流を流すタイミングが生じない。

【００２７】

【発明の実施の形態】以下、添付した図面に基づいて本
発明の実施の形態を説明する。図１〜３を参照しなが
ら、本発明に係る出力バッファ回路の一実施形態につい
て詳しく説明する。

【００２８】図１は、本発明の一実施形態に適した出力
バッファ回路の一構成例の回路図である。この構成例の
出力バッファ回路は、同一の微小信号を増幅するための
二つの電流増幅器と、それぞれの電流増幅器による増幅
信号を安定化させながら増幅する二つのカレントミラー
回路とを有している。このうち、二つの電流増幅器から
プリバッファを、また、二つのカレントミラー回路から
メインバッファを構成している。

【００２９】さらに、この出力バッファ回路は、これら
のカレントミラー回路における二つの出力段を相補回路
に構成して一つの出力端子としたものであり、一つの相
補出力からなる出力信号が得られる回路である。以下、
ＭＯＳ型の電界効果トランジスタによる一例を述べる
が、接合型その他のものであっても適切なバイアスを設
定することにより、いずれを用いた構成を採ることもで
きる。

【００３０】それぞれの電流増幅器は、Ｎチャネル形Ｍ
ＯＳ電界効果トランジスタ（以下、Ｎ形トランジスタと
いう）２と、Ｐチャネル形ＭＯＳ電界効果トランジスタ
（以下、Ｐ形トランジスタという）３とである。これら
Ｎ形トランジスタ２およびＰ形トランジスタ３の二つの
ゲート入力を共通接続にして一つの微小信号の入力端子
とする。

【００３１】Ｎ形トランジスタ２の後段に一方のカレン
トミラー回路を付加し、このカレントミラー回路の入力
段および出力段をＰ形トランジスタ１または５とする。
そして、これらのＰ形トランジスタ１、５のゲート入力
をＰ形トランジスタ１のドレインとともに共通接続し、
さらにＮ形トランジスタ２のドレイン出力とも接続す
る。

【００３２】また、Ｐ形トランジスタ３の後段に他方の
カレントミラー回路を付加し、この他方のカレントミラ
ー回路の入力段および出力段をＮ形トランジスタ４また
は６とする。そして、これらＮ形トランジスタ４、６の
ゲート入力をＮ形トランジスタ４のドレインとともに共
通接続し、さらにＰ形トランジスタ３のドレイン出力と
も接続する。

【００３３】各カレントミラー回路の出力段を構成する
Ｐ形トランジスタ５およびＮ形トランジスタ６は、それ
ぞれの入力段を構成するＰ形トランジスタ１またはＮ形
トランジスタ４と比べると、さらに大きな電流容量を有
したものでおり、他の後段の周辺回路に対する十分なＦ
ａｎ−ｏｕｔ（駆動能力）を確保できるトランジスタで
ある。

【００３４】〔動作の説明〕先ず、この構成例の動作に
ついてそのスイッチング作用を説明する。前準備とし
て、出力バッファ回路の電源（図では△印で示す）には
２．３Ｖの電圧が加えられる。図示しない演算回路の処
理結果に伴って駆動用のドライバーから微小信号が出力
され、たとえば低電位レベル（以下、Ｌレベルという）
から高電位レベル（以下、Ｈレベルという）になる。

【００３５】すると、プリバッファのＰ形トランジスタ
３はＯＦＦするが、Ｎ形トランジスタ２がＯＮする。こ
れにより、Ｎ形トランジスタ２の増幅信号Ａ１の電位
が、Ｐ形トランジスタ１の駆動能力（電位降下分に相
当）と釣り合う電位まで下がる。このためＰ形トランジ
スタ５がＯＮする。

【００３６】また、Ｐ形トランジスタ３のＯＦＦによ
り、その増幅信号Ａ２の電位が下がってＮ形トランジス
タ４がＯＦＦするとともにＮ形トランジスタ６もＯＦＦ
する。このときＰ形トランジスタ５がＯＮしているた
め、出力バッファの出力信号がＨレベルになる。

【００３７】次に、ドライバーによる微小信号がＨレベ
ルからＬレベルになると、こんどはＮ形トランジスタ２
はＯＦＦするが、Ｐ形トランジスタ３がＯＮする。これ
により、Ｐ形トランジスタ３の増幅信号Ａ２の電位が、
Ｎ形トランジスタ４の駆動能力と釣り合う電位まで上が
る。このためＮ形トランジスタ６がＯＮする。

【００３８】また、Ｎ形トランジスタ２のＯＦＦによ
り、その増幅信号Ａ１の電位が下がってＰ形トランジス
タ１がＯＦＦするとともにＰ形トランジスタ５もＯＦＦ
する。このときＮ形トランジスタ６がＯＮしているた
め、出力バッファの出力信号はＬレベルになる。したが
って、微小信号を増幅させた出力信号が得られる。

【００３９】続いて、以上のスイッチング作用における
遅れ時間Ｔｐｄを、前述した従来例と比較しながら考察
する。前提として、駆動用のドライバーからみた入力端
子のＦａｎ−ｉｎ、出力端子における駆動能力、および
電源の電圧が、それら従来例の場合と同じ値であるもの
とする。

【００４０】図２は、図１に示す構成例の各トランジス
タに、サイズを表す数値の一例を記載した図である。図
２を参照すると、プリバッファの二つのトランジスタの
Ｌを０．２４とし、メインバッファの出力段の二つのト
ランジスタのＬを０．２８、Ｗを１５００または６００
として、いずれも従来例１と同じ値とした。

【００４１】また、プリバッファのＮ形トランジスタの
Ｗを１．０としてＰ形トランジスタのＷを３．０とし
た。このため、実施例と従来例１との回路構成では、そ
れぞれの入力端子のＦａｎ−ｉｎおよびメインバッファ
の出力段のサイズが揃っており、また、同じ大きさの駆
動力を有したドライバーで駆動することができる。

【００４２】この場合には、次に示す通りの遅れ時間Ｔ
ｐｄが計測された。なお、従来例１による遅れ時間Ｔｐ
ｄを比較のために付記する。

【００４３】図３（ａ）、（ｂ）を併せて参照すると、
プリバッファの増幅信号Ａ１，Ａ２は、従来例１に比べ
ると狭い範囲でスイングしている。そして、この範囲内
に、メインバッファの出力段におけるトランジスタのし
きい値Ｖｔが設定されている。言い換えると、このしき
い値Ｖｔの近傍でのみ増幅信号Ａ１，Ａ２がスイングし
ている間に、出力段の各トランジスタがスイッチングを
行うことができる。このため、出力信号Ｎ０１の遅れ時
間Ｔｐｄが削減されて結果的にスイッチングが高速に動
作できることになる。

【００４４】したがって、本構成例と従来例１とでは、
入力端子のＦａｎ−ｉｎと出力端子の駆動能力が同じ値
であるから、駆動用のドライバと後段の他の回路に何ら
変更を加えることなく出力バッファ回路の置き換えが可
能である。一般的なシステムＬＳＩでは、従来例１によ
る出力バッファ回路を用いていた場合であっても、単に
本構成例の出力バッファ回路に置き換えただけで、前述
した出力信号の高速化が可能になった。

【００４５】なお、本構成例では、プリバッファのＰ形
トランジスタとメインバッファのＮ形トランジスタとの
駆動力が釣り合う状態で、プリバッファの増幅信号Ａ
１、Ａ２の電位が安定する。このため、メインバッファ
のトランジスタがＯＮしているときに、そのプリバッフ
ァを貫通する電流が流れることになる。そこで、クロッ
ク信号を用いることにより、その立ち上がりエッジに同
期させて、このプリバッファを貫通する電流が流れるの
を阻止させることができる。

【００４６】図４は、本発明の一実施形態に適した別の
一構成例の回路図であり、この構成例では、クロック信
号に同期してプリバッファの貫通電流が止められる。図
４を参照すると、トランジスタ１〜６による回路構成お
よびその回路動作は先の構成例と同じである。これに対
して、先の構成例のＰ形トランジスタ１のソースにＰ形
トランジスタ７のドレインを接続し、このＰ形トランジ
スタ７をＰ形トランジスタ１と電源との間に挿入する。
また、Ｐ形トランジスタ７のゲート入力には、論理和反
転（以下、ＮＯＲという）回路１０の出力端子を接続す
る。

【００４７】同様にして、Ｎ形トランジスタ４のソース
とグランドとの間にＮ形トランジスタ９を挿入し、ま
た、Ｎ形トランジスタ９のゲート入力には、論理積反転
（以下、ＮＡＮＤという）回路１１の出力端子を接続す
る。さらに、ＮＯＲ回路１０の二つの入力端子には、プ
リバッファの増幅信号Ａ１およびインバータ回路１２の
出力端子を接続する。ＮＡＮＤ回路１１の二つの入力端
子には、増幅信号Ａ２およびクロック端子を接続する。
また、インバータ回路１２の入力端子にもクロック端子
を接続する。

【００４８】図５は、図４に示す別の構成例のスイッチ
ング動作に伴う波形図であり、図５（ａ）はクロック信
号の波形を示す。図５（ｂ）は微小信号がＨレベルの場
合の入力の、図５（ｃ）は（ｂ）の場合のプリバッファ
による二つの増幅信号の、図５（ｄ）は同じく（ｂ）の
場合の出力信号の、それぞれの波形を示す。また、図５
（ｅ）は微小信号がＬレベルの場合の入力の、図５
（ｆ）は（ｅ）の場合のプリバッファによる二つの増幅
信号の、図５（ｇ）は同じく（ｅ）の場合の出力信号
の、それぞれの波形を示してある。

【００４９】図５を併せて参照すると、この別の構成例
では、クロック信号がＬレベルのときに、それぞれ挿入
したＰ形トランジスタ７とＮ形トランジスタ９とが、い
ずれもＯＮすることになる。これに対して、クロック信
号がＨレベルのときは、駆動用のドライバによる微小信
号の入力がＨレベルであればＰ形トランジスタ７がＯＦ
Ｆする。また、この微小信号の入力がＬレベルであれば
Ｎ形トランジスタ８がＯＦＦする。

【００５０】このため、プリバッファのＮ形トランジス
タ２とＰ形トランジスタ３とが同時にＯＮしている状態
が生じなくなる。そして、プリバッファの増幅信号Ａ１
またはＡ２の電位が、電源またはグランドの電圧レベル
のいずれか一方に常に固定される。このため、プリバッ
ファを貫通する電流が流れる状態がなくなり、したがっ
て、出力信号をいっそう安定させるとともに、余計な電
流消費を抑制することができる。また、一般に、システ
ムＬＳＩではクロック同期を伴う回路を用いる場合がほ
とんどであるため、その場合にはクロック信号を特別に
用意する必要がない。

【００５１】

【発明の効果】以上、詳しく説明したことから明らかな
ように、本発明の出力バッファ回路によれば、プリバッ
ファをそのまま用いてメインバッファ全体をカレントミ
ラー回路で構成した。このため、入力端子のＦａｎ−ｉ
ｎと出力端子の駆動能力（Ｆａｎ−ｏｕｔ）とを維持し
たままで、微小信号の入力に対する出力信号の遅れ時間
が減少し、したがって、出力信号の高速化が可能な出力
バッファ回路を提供することができる。また、微少電流
のスイッチング期間内で増幅信号を抑止して少なくとも
一方の増幅電流の出力を遅延させる。このため一層安定
した出力信号を得ることができる。

【図面の簡単な説明】

【図１】本発明の出力バッファの回路の一実施形態に適
した一構成例の回路図である。

【図２】図１に示す構成例の各トランジスタに、それら
のサイズを表す数値の一例を記載した図である。

【図３】図６に示す従来例１の出力バッファ回路の出力
波形を本発明の一実施形態と比較したタイムチャートで
ある。

【図４】本発明の一実施形態に適した別の一構成例の回
路図であり、クロック信号に同期させてプリバッファの
貫通電流を止める回路を示す。

【図５】図４に示す別の構成例のスイッチング動作に伴
う波形図である。

【図６】一従来例による出力バッファ回路の回路図であ
る。

【図７】別の一従来例による出力バッファ回路の回路図
である。

【符号の説明】

１、３、５ Ｐ形トランジスタ ２、４、６ Ｎ形トランジスタ Ａ１、Ａ２ 増幅信号 Ｈ０１ 微小信号 Ｎ０１ 出力信号

フロントページの続き Ｆターム(参考） 5J056 AA04 BB02 BB12 BB15 BB17 BB19 CC00 CC02 DD13 DD29 EE11 FF01 FF08 HH01 HH02 KK01 5J069 AA01 AA18 AA43 AA54 AC03 CA81 CA85 FA10 FA18 FA20 HA10 HA16 HA17 HA39 KA04 KA09 KA15 KA33 KA47 KA56 MA02 MA08 MA21 TA01 TA06 5J091 AA01 AA18 AA43 AA54 CA81 CA85 FA10 FA18 FA20 HA10 HA16 HA17 HA39 KA04 KA09 KA15 KA33 KA47 KA56 MA02 MA08 MA21 TA01 TA06 UW09

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一つの微小電流を増幅する二つの電流増
   幅器と、 それぞれの電流増幅器による増幅信号を安定化させなが
   らさらに増幅する二つのカレントミラー回路とを有して
   おり、 これらのカレントミラー回路における二つの出力段を相
   補回路に構成して一つの出力信号を得たことを特徴とす
   る出力バッファ回路。
2. 【請求項２】 前記カレントミラー回路の出力段が非線
   形増幅器であることを特徴とする請求項１記載の出力バ
   ッファ回路。
3. 【請求項３】 前記相補回路が、Ｐ型トランジスタとＮ
   型トランジスタとからなることを特徴とする請求項１記
   載の出力バッファ回路。
4. 【請求項４】 前記相補回路が、増幅能力を有したＰ型
   ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとからなることを特
   徴とする請求項１記載の出力バッファ回路。
5. 【請求項５】 前記電流増幅器が、Ｐ型ＭＯＳＦＥＴ
   と、Ｎ型ＭＯＳＦＥＴとからなることを特徴とする請求
   項１記載の出力バッファ回路。
6. 【請求項６】 前記相補回路の出力信号が所定の論理レ
   ベルを有したデジタル信号であることを特徴とする請求
   項１記載の出力バッファ回路。
7. 【請求項７】 前記カレントミラー回路の入力段が、微
   少電流のスイッチング期間内で電流増幅器の増幅信号を
   抑止するゲート回路を有することを特徴とする請求項１
   記載の出力バッファ回路。