DD261900A1

DD261900A1 - Tristate-bicmos-ausgangspuffer

Info

Publication number: DD261900A1
Application number: DD30437787A
Authority: DD
Inventors: Thomas Wolf; Stefan Guenther
Original assignee: Dresden Forschzentr Mikroelek
Priority date: 1987-07-01
Filing date: 1987-07-01
Publication date: 1988-11-09

Abstract

Die Erfindung betrifft einen schnellen Tristate-BICMOS-Ausgangspuffer, wie er auch in Speicherschaltkreisen verwendet wird. Das Ziel besteht darin, bei geringem schaltungstechnischen Aufwand und damit geringem Flaechenbedarf eine schnelle Datenuebertragung zu ermoeglichen, wobei keine Vorzugslage angenommen wird und kein Latch-up auftritt. Erfindungsgemaess liegen die beiden Dateneingaenge an je einen p-Transistor in einen tristate-getakteten Leseverstaerker an, dessen Ausgaenge ausserhalb des Tristate-Taktes Low-Potential fuehren. Der Ausgang des Leseverstaerkers liegt an dem n-Entladetransistor in der Ansteuerschaltung an, die einem n-Treibertransistor zugeordnet ist und ueber einen Inverter an dem p-Ladetransistor in der Ansteuerschaltung an, die einem npn-Treibertransistor zugeordnet ist. Der negierte Ausgang des Leseverstaerkers liegt an dem n-Entladetransistor an, der der Steuerelektrode des npn-Treibertransistors zugeordnet ist, und ueber einen Inverter an dem p-Ladetransistor an, der der Steuerelektrode des n-Treibertransistors zugeordnet ist. Fig. 1

Description

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen schnellen Tristate-Ausgangspuffer in integrierter BICMOS-Technik, wie er auch in Speicherschaltkreisen verwendet wird. Es handelt sich dabei um einen schnellen Ausgangspuffer ohne Vorzugslage mit minimalem Leistungsverbrauch, was zu geringen Zugriffszeiten führt.

Charakteristik des bekannten Standes der Technik

Eine Lösung für einen Tristate-CMOS-Ausgangspuffer ist in der EP-Anm. 174266 beschrieben. Diese Schaltung besteht aus zwei Leseverstärkern in Form von kreuzgekoppelten Flipflops, die von zwei inversen Dateneingängen angesteuert werden. Dabei wird der erste Leseverstärker vom Tristate-Takt über einen zum Leseverstärker in Reihe geschalteten η-Transistor und der zweite vom negierten Tristate-Takt über einen in Reihe geschalteten p-Transistor aktiviert. Dabei wirken die Ausgänge des ersten Leseverstärkers auf das Gate des p-Treibertransistors sowie invers auf die n-Entladetransistoren und die Ausgänge des zweiten Leseverstärkers auf das Gate des n-Treibertransistors sowie invers auf die p-Ladetransistoren. Nachteilig ist hierbei der hohe schaltungstechnische Aufwand, der sich aus der Verwendung zweier Leseverstärker ergibt. Weiterhin ist nachteilig, daß die Dateneingangsleitungen auf jeweils sechs Gates in den beiden Leseverstärkern wirken. Dadurch ist die kapazitive Belastung der Dateneingangsleitungen hoch und es ergeben sich geringere Flankensteilheiten auf den Dateneingangsleitungen, was zu einer Erhöhung der Zugriffszeit führt.

Nachteilig ist weiterhin die Latch-up-Gefahr an den CMOS-Treibertransistoren bei Überspannungen am Datenausgang. Bekannt sind weiterhin zur Vermeidung des Latch-up's Ausgangstreibers mit einem npn-Treibertransistor und einem n-Treibertransistor, wie es im DD-WP 235146 beschrieben ist. Diese Schaltung besitzt jedoch einen hohen schaltungstechnischen Aufwand durch die Verwendung nur eines Dateneinganges sowie große parasitäre Kapazitäten durch Verwendung eines Transfergates, was sich auf die Geschwindigkeit der Schaltung negativ auswirkt.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, einen Tristate-BICMOS-Ausgangspuffer zu schaffen, der bei geringem schaltungstechnischem Aufwand und damit geringem Flächenbedarf ohne Latch-up-Gefahr eine schnelle Datenübertragung ermöglicht. Die Treibertransistoren sind dabei querstromfrei und ohne Vorzugslage anzusteuern.

Darlegung des Wesens der Erfindung

Die Erfindung löst die Aufgabe, einen schnellen und einfachen Tristate-BICMOS-Ausgangspuffer zu entwickeln dadurch, daß die Dateneingangsleitungen jeweils nur auf ein Gate eines Leseverstärkers wirken, wobei die Ausgänge jeweils in wahrerund negierter Form die Ansteuerschaltungen der Treibertransistoren steuern.

Der Tristate-BICMOS-Ausgangspuffer ohne Vorzugslage besitzt jeweils eine Ansteuerschaltung mit je einem p-Ladetränsistor und einen n-Entladetransistor für die Steuerelektroden der Treibertransistoren.

Weiterhin enthalten die Ansteuerschaltungen je einen vom negierten Tristate-Takt gesteuerten n-Entladetransistor.

Erfindungsgemäß liegen die beiden Dateneingänge, die beim Lesen ein zueinander inverses Signal führen, an je einem p-Transistor mit einem tristate-getakteten Leseverstärker an. Außerhalb des negierten Tristate-Taktes gleich „Low" führen die beiden Ausgänge des Leseverstärkers Low-Potential.

Weiterhin liegen die Ausgänge des Leseverstärkers an je einem der n-Entladetransistoren in der zugehörigen Ansteuerschaltung an. Gleichzeitig liegen die Ausgänge des Leseverstärkers über je einen Inverter an je einem der p-Lesetransistors in der entgegengesetzten Ansteuerschaltung an. Der Ausgangstreiber besteht aus einem npn-Treibertransistor sowie einen n-Treibertransistor, deren Steuerelektroden mit den Ansteuerschaltungen verbunden sind.

In Ausgestaltung der Erfindung besteht der Leseverstärker aus je einer ersten und einer zweiten Reihenschaltung des genannten p-Transistors, eines zweiten p-Transistors und zweier paralleler η-Transistoren. An je einem p-Transistor und einem n-Transistor in jeder Reihenschaltung liegt der negierte Tristate-Takt an. Weiterhin sind die Ausgänge in den Reihenschaltungen jeweils mit dem verbleibenden η-Transistor der anderen Reihenschaltung kreuzgekoppelt.

Ausführungsbeispiel

Die Erfindung ist in einem Ausführungsbeispiel und anhand einer Zeichnung näher erläutert. Dabei zeigen:

Fig. 1: den erfindungsgemäßen Tristate-BICMOS-Ausgangspuffer

Der erfindungsgemäß Tristate-BICMOS-Ausgangspuffer enthält einen von den beiden beim Lesen zueinander inversen Dateneingangsleitungen Dl; Dl gesteuerten Leseverstärker 1 und einen ersten vom Ausgang D des Leseverstärkers 1 gesteuerten ersten Inverter 2 sowie einen vom negierten Ausgang D gesteuerten zweiten Inverter 3.

Weiterhin enthält der Ausgangspuffer zwei Ansteuerschaltungen 4; 5 sowie einen von diesen gesteuerten Ausgangstreiber 6. Der Leseverstärker 1 enthält dabei eine erste Reihenschaltung, bestehend aus einem vom Dateneingang Dl gesteuerten p-Transistor 10, einem weiteren p-Transistor 11 und zwei parallelen n-Transistoren 12; 13, sowie eine zweite Reihenschaltung, bestehend aus einem vom inversen Dateneingang Dl gesteuerten p-Transistor 14, einem weiteren p-Transistor 15 und zwei parallelen n-Transistoren 16; 17, jeweils zwischen der Versorgungsspannung U_Ccund Masse M. An den p-Transistoren 11; 15 und den n-Transistoren 12; 16 liegt dabei der negierte Tristate-Takt 0τ an. Die Ausgänge D; Düberden n-Transistoren 12; 13 sowie 16; 17 sind dabei jeweils auf den n-Transistor 17; 13 kreuzgekoppelt.

Der Inverter 2, bestehend aus p-Lasttransistor 18 und n-Schalttransistor 19 ist mit seinem Ausgang (D) mit einem p- _ Ladetransistor 20 in der Ansteuerschaltung 4 verbunden. Die Ansteuerschaltung 4 enthält weiterhin einen vom Ausgang D gesteuerten n-Entladetransistor 21 sowie einen vom negierten Tristate-Takt 0_T gesteuerten n-Entladetransistor 22. Der Inverter 3, bestehend aus p-Lasttransistor 23 und n-Schalttransistor 24 ist mit seinem Ausgang (D) mit einem p-Ladetransistor 25 in der Ansteuerschaltung 5 verbunden. Die Ansteuerschaltung 5 enthält weiterhin einen vom Ausgang D gesteuerten n-Entladetransistor 26 sowie einen vom negierten Tristate-Takt 0j gesteuerten n-Entladetransistor 27. Der Ausgang der Ansteuerschaltung 4 ist mit der Basis-Steuerelektrode — eines npn-Treibertransistors 28 und der Ausgang der Ansteuerschaltung 5 ist mit der Gate-Steuerelektrode — eines n-Treibertransistors 29 in dem Ausgangstreiber 6 verbunden. Die Verbindung der Emitterelektrode des npn-Treibertransistors 28 mit der Drainelektrode des n-Treibertransistors 29 stellt den Ausgang DO dar.

Die Wirkungsweise der Schaltung ist folgende:

Zuerst werden die Datenleitungen mit einer gebräuchlichen Vorladeschaltung auf „high" vorgeladen und der negierte Tristate-Takt 0T ist „high".

Dadurch werden m Leseverstärker 1 die p-Transistoren 11; 15 gesperrt und die n-Transistoren 12; 16 geöffnet, wodurch die Ausgänge D und D beide „low" führen.

Weiterhin führen die Ausgänge (D); (D) der Inverter 2; 3 beide high-Potential, wodurch die p-Ladetransistoren 20; 25 und die n-Ladetransistoren 21; 26 sämtlich sperren. Über die durch den negierten Tristate-Takt 0_T geöffneten n-Entladetransistoren 22; 27 werden die Steuerelektroden des npn-Treibertransistors 28 und des n-Treibertransistors 29 auf Masse gezogen, so daß diese sperren und der Ausgang DO des Ausgangstreibers 6 hochohmig ist.

Wird nun der negierte Tristate-Takt 0_T „low", werden die p-Transistoren 11; 15 geöffnet und die n-Transistoren 12; 16 gesperrt. Da die p-Transistoren 10; 14 noch gesperrt sind, behalten die Ausgänge D; D noch „Iow"-Potentiai. Weiterhin sperren die n-Entladetransistoren 22; 27 wodurch die Steuerelektroden der Treibertransistoren schwebend ihr vorheriges Potential „low" behalten.

Im Ergebnis der high-low-Flanke des negierten Tristate-Taktes 0τ werden der Leseverstärker 1 und die Ansteuerschaltungen 4; 5 aktiviert.

Bei dem jetzt folgenden Auslesen der hier nicht dargestellten Speicherzellen nimmt nun entweder der Dateneingang Dl oder der negierte Dateneingang Dl „low" an. Infolgedessen wird der p-Transistor^O oder der p-Transistor 14, sobald die Spannung Ucc-Utp unterschritten wird, schnell leitfähig. Damit nimmt der Ausgang D oder D high-Potential an, was durch die n-Transistoren 13 oder 17 ein Halten des Low-Potentials am Ausgang D oder D bewirkt.

Wird der negierte Dateneingang DI gleich „low", so bleibt der negierte Ausgang D des Leseverstärkers 1 „low", aber der Ausgang D nimmt high-Potential an. _

Infolgedessen verbleibt der Ausgang (D) des Inverters 3 auf „high" und der Ausgang (D) des Inverters 2 nimmt low-Potential an.

Dadurch wird der p-Ladetransistor 20 leitfähig und der npn-Treibertransistor 28 ebenfalls.

Der n-Entladetransistor 26 ist gleichfalls leitfähig geworden und hält das Potential der Steuerelektrode des n-Treibertransistors 29 auf „low", so daß dieser weiterhin sperrt. Im Ergebnis nimmt der Ausgang DO des Ausgangstreibers 6 schnell high-Potential an.

Wird der wahre Dateneingang Dl „low", bleibt der wahre Ausgang D des Leseverstärkers 1 auf „low", aber der negierte Ausgang D nimmt „high" an. Infolgedessen verbleibt der Ausgang (D) des Inverters 2 auf „high" und der Ausgang (D) des Inverters 3 nimmt low-Potential an.

Dadurch wird der p-Ladetransistor 25 leitfähig und der n-Treibertransistor 29 ebenfalls. Der n-Entladetransistor 21 ist gleichfalls leitfähig geworden und hält das Potential der Steuerelektrode des npn-Treibertransistors 28 auf „low", so daß dieser weiterhin sperrt.

Im Ergebnis nimmt der Ausgang DO des Ausgangstreibers 6 schnell low-Potential an. Wird nach Beendigung des Auslesens der negierte Tristate-Takt0T wieder „high", so nehmen die Ausgänge D; D des Leseverstärkers 1 zwangsläufig „low" an.

Damit liegt an den p-Ladetransistoren 20; 25 „high" und an den n-Entladetransistoren 21; 26 „low" an, so daß diese sämtlich gesperrt sind. Gleichzeitig öffnen die n-Entladetransistoren 22; 27, so daß die Steuerelektroden derTreibertransistoren 28; 29 auf „low" gezogen werden, wodurch der Ausgang DO_hochohmig wird.

Vorteilhaft ist hierbei, daß die Dateneingänge Dl; Dl nur auf jeweils ein Gate wirken, wodurch die Information sehr schnell über den aktivierten Leseverstärker 1 und eine der Ansteuerschaltungen 4; 5 am Ausgang DO des Ausgangstreibers 6 abgebildet

Weiterhin ist vorteilhaft der geringe schaltungstechnische Aufwand und das querstromfreie Arbeiten des Ausgangstreibers 5 ohne Vorzugslage, wobei durch Verwendung eines npn-Bipolartransistors keine Gefahr des Latch-up's bei Überspannungen an DO besteht.

Claims

1. Tristate-BICMOS-Ausgangspuffer ohne Vorzugslage mit jeweils einer Ansteuerschaltung mit je einem p-Ladetransistor und je einem n-Entladetransistorfür die Steuerelektroden der Treibertransistoren, wobei die Ansteuerschaltungen noch je einen von negierten Tristate-Takt gesteuerten n-Entladetransistor enthalten, gekennzeichnet dadurch, daß die beiden Dateneingänge (DI; Dl) an je einen p-Transistor (10; 14) im Leseverstärker (1) anliegen, dessen Ausgänge (D; D) außerhalb des negierten Tristate-Taktes (0_T) Low-Potentiai führen, daß die Ausgänge (D; D) des Leseverstärkers (1) an den n-Entladetransistoren (21; 26) in den Ansteuerschaltungen (4; 5) und weiterhin die Ausgänge (D; D) über je einen Inverter (2; 3) mit den Ausgängen ([D]; [D]) an den p-Ladetransistoren (20; 25) in den Ansteuerschaltungen (4; 5) anliegen und daß der Ausgangstreiber aus einem npn-Treibertransistor (28) und einem n-Treibertransistor (29) besteht.

2. Tristate-BICMOS-Ausgangspuffer nach Anspruch 1, gekennzeichnet dadurch, daß der Leseverstärker (1) aus einer ersten Reihenschaltung des p-Transistors (10), eines zweiten p-Transistors (11) und zweier paralleler n-Transistoren (12; 13) und einer zweiten Reihenschaltung des p-Transistors (14), eines zweiten p-Transistors (15) und zweier paralleler n-Transistoren (16; 17) besteht, wobei an den p-Transistoren (1J; 15) und den n-Transistoren (12; 16) der negierte Tristate-Takt (0t) anliegt und die Ausgänge (D; D) auf die n-Transistoren (13; 17) kreuzgekoppelt sind.