JPH05136349A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05136349A JPH05136349A JP3326596A JP32659691A JPH05136349A JP H05136349 A JPH05136349 A JP H05136349A JP 3326596 A JP3326596 A JP 3326596A JP 32659691 A JP32659691 A JP 32659691A JP H05136349 A JPH05136349 A JP H05136349A
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- Japan
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- circuit
- block
- semiconductor integrated
- circuit block
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- Logic Circuits (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、デバイス耐圧が異なる複数
種の回路ブロックが同一の半導体基板に集積されること
によって高速化と高集積化の両立が可能とされる半導体
集積回路において、電源供給系の簡略化を図ることにあ
る。 【構成】 回路ブロック１１，１２同士を、それの電源
端子を介して互いに直列することによって、降圧回路の
介在なしに、個々の第２回路ブロックに対して適正な電
圧印加を可能とし、高速化と高集積化の両立が可能とさ
れる半導体集積回路における電源供給系の簡略化を達成
する。
種の回路ブロックが同一の半導体基板に集積されること
によって高速化と高集積化の両立が可能とされる半導体
集積回路において、電源供給系の簡略化を図ることにあ
る。 【構成】 回路ブロック１１，１２同士を、それの電源
端子を介して互いに直列することによって、降圧回路の
介在なしに、個々の第２回路ブロックに対して適正な電
圧印加を可能とし、高速化と高集積化の両立が可能とさ
れる半導体集積回路における電源供給系の簡略化を達成
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、さら
にはＢｉＣＭＯＳ回路のように複数種の回路ブロックを
同一の半導体基板に形成する場合において、各回路を構
成するデバイスの耐圧に差がある場合の電源供給技術に
関し、例えば大型コンピュータ用のキャッシュメモリに
適用して有効な技術に関する。
にはＢｉＣＭＯＳ回路のように複数種の回路ブロックを
同一の半導体基板に形成する場合において、各回路を構
成するデバイスの耐圧に差がある場合の電源供給技術に
関し、例えば大型コンピュータ用のキャッシュメモリに
適用して有効な技術に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ回路のように、複数種の回
路ブロックが同一の半導体基板に形成される場合、高速
性が要求される入出力回路についてはＥＣＬ回路とさ
れ、それ以外の内部機能ブロックについてはＣＭＯＳ回
路とされる。そのような半導体集積回路において、ＥＣ
Ｌインタフェイス信号を発生させるため、電源電圧を約
−３Ｖにするのが一般的であるが、内部回路のＣＭＯＳ
回路は、それを構成するＭＯＳトランジスタの耐圧が、
高集積化のための微細化により、約２Ｖに低下されるた
め、通常−１．５Ｖとされる。このようにデバイス耐圧
が異なる複数種の回路ブロックを同一の半導体基板に集
積する場合、外部から印加される電源電圧を所定の電圧
レベルに降下するための降圧回路を設け、それによっ
て、ブロック毎に適切な電源電圧の供給を可能としてい
る。
路ブロックが同一の半導体基板に形成される場合、高速
性が要求される入出力回路についてはＥＣＬ回路とさ
れ、それ以外の内部機能ブロックについてはＣＭＯＳ回
路とされる。そのような半導体集積回路において、ＥＣ
Ｌインタフェイス信号を発生させるため、電源電圧を約
−３Ｖにするのが一般的であるが、内部回路のＣＭＯＳ
回路は、それを構成するＭＯＳトランジスタの耐圧が、
高集積化のための微細化により、約２Ｖに低下されるた
め、通常−１．５Ｖとされる。このようにデバイス耐圧
が異なる複数種の回路ブロックを同一の半導体基板に集
積する場合、外部から印加される電源電圧を所定の電圧
レベルに降下するための降圧回路を設け、それによっ
て、ブロック毎に適切な電源電圧の供給を可能としてい
る。
【０００３】尚、半導体集積回路においてブロック毎に
異なる電源電圧を供給するための技術について記載され
た文献の例としては、例えば特開昭５９−１１０３３号
公報がある。
異なる電源電圧を供給するための技術について記載され
た文献の例としては、例えば特開昭５９−１１０３３号
公報がある。
【０００４】
【発明が解決しようとする課題】しかしながら、デバイ
スの耐圧が異なる複数種の回路ブロックを同一の半導体
基板に集積する場合、外部から印加される電源電圧を所
定の電圧レベルに降下するための降圧回路を設け、それ
によって、ブロック毎に異なる電源電圧を供給する従来
方式では、そのような降圧回路を設けなければならず、
さらには不所望な大電流を阻止すべく予め設定されたシ
ーケンスに従って各回路への電源投入及び電源遮断行う
必要があるために、電源供給系が複雑な構成になってし
まうことが、本発明者によって見いだされた。また、特
開昭５９−１１０３３号公報記載技術のように、ラテラ
ル構造のトランジスタによるＩ2Ｌ回路を電源電圧に対
して多段に縦積みする方式では、高速化と高集積化の両
立は困難であり、多量の情報を高速に処理する情報処理
装置への採用は困難とされるのが、本発明者によって明
かとされた。
スの耐圧が異なる複数種の回路ブロックを同一の半導体
基板に集積する場合、外部から印加される電源電圧を所
定の電圧レベルに降下するための降圧回路を設け、それ
によって、ブロック毎に異なる電源電圧を供給する従来
方式では、そのような降圧回路を設けなければならず、
さらには不所望な大電流を阻止すべく予め設定されたシ
ーケンスに従って各回路への電源投入及び電源遮断行う
必要があるために、電源供給系が複雑な構成になってし
まうことが、本発明者によって見いだされた。また、特
開昭５９−１１０３３号公報記載技術のように、ラテラ
ル構造のトランジスタによるＩ2Ｌ回路を電源電圧に対
して多段に縦積みする方式では、高速化と高集積化の両
立は困難であり、多量の情報を高速に処理する情報処理
装置への採用は困難とされるのが、本発明者によって明
かとされた。
【０００５】本発明の目的は、デバイス耐圧が異なる複
数種の回路ブロックが同一の半導体基板に集積されるこ
とによって高速化と高集積化の両立が可能とされる半導
体集積回路において、電源供給系の簡略化を図ることに
ある。
数種の回路ブロックが同一の半導体基板に集積されるこ
とによって高速化と高集積化の両立が可能とされる半導
体集積回路において、電源供給系の簡略化を図ることに
ある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、第１回路ブロックと、この第１
回路ブロックとの間で信号のやり取りが可能とされる複
数の第２回路ブロックとが同一の半導体基板に形成さ
れ、第２回路ブロック構成素子の耐圧が第１回路ブロッ
ク構成素子よりも低く設定されるとき、上記複数の第２
回路ブロック同士が電源端子を介して互いに直列接続さ
れ、この直列接続回路に、上記第１回路ブロックの電源
端子電圧と等しい電圧が印加された場合に、それが複数
の第２回路ブロックで分圧されることによって個々の第
２回路ブロックに適正電圧が印加されるように半導体集
積回路を構成するものである。このとき、上記第１回路
ブロックと、上記第２回路ブロックとの間でやり取りさ
れる信号のレベル調整のためのレベル変換回路を設ける
ことができる。さらに具体的態様として、上記第１回路
ブロックが入出力回路とされるとき、上記第２回路ブロ
ックは、この入出力回路を介して外部との間で信号のや
り取りが可能とされるＲＡＭマクロ、又は機能ブロック
とすることができる。
回路ブロックとの間で信号のやり取りが可能とされる複
数の第２回路ブロックとが同一の半導体基板に形成さ
れ、第２回路ブロック構成素子の耐圧が第１回路ブロッ
ク構成素子よりも低く設定されるとき、上記複数の第２
回路ブロック同士が電源端子を介して互いに直列接続さ
れ、この直列接続回路に、上記第１回路ブロックの電源
端子電圧と等しい電圧が印加された場合に、それが複数
の第２回路ブロックで分圧されることによって個々の第
２回路ブロックに適正電圧が印加されるように半導体集
積回路を構成するものである。このとき、上記第１回路
ブロックと、上記第２回路ブロックとの間でやり取りさ
れる信号のレベル調整のためのレベル変換回路を設ける
ことができる。さらに具体的態様として、上記第１回路
ブロックが入出力回路とされるとき、上記第２回路ブロ
ックは、この入出力回路を介して外部との間で信号のや
り取りが可能とされるＲＡＭマクロ、又は機能ブロック
とすることができる。
【０００９】
【作用】上記した手段によれば、上記複数の第２回路ブ
ロック同士が、電源端子を介して互いに直列接続される
ことは、電圧分圧作用により、電圧電圧を降圧するため
の降圧回路などの介在なしに、個々の第２回路ブロック
に対して適正な電圧印加を可能とし、このことが、デバ
イス耐圧が異なる複数種の回路ブロックが同一の半導体
基板に集積されることによって高速化と高集積化の両立
が可能とされる半導体集積回路における電源供給系の簡
略化を達成する。
ロック同士が、電源端子を介して互いに直列接続される
ことは、電圧分圧作用により、電圧電圧を降圧するため
の降圧回路などの介在なしに、個々の第２回路ブロック
に対して適正な電圧印加を可能とし、このことが、デバ
イス耐圧が異なる複数種の回路ブロックが同一の半導体
基板に集積されることによって高速化と高集積化の両立
が可能とされる半導体集積回路における電源供給系の簡
略化を達成する。
【００１０】
【実施例】図１には本発明の一実施例である半導体集積
回路が示される。同図に示される半導体集積回路は、特
に制限されないが、公知の半導体集積回路製造技術によ
りシリコンなどの一つの半導体基板に形成される。
回路が示される。同図に示される半導体集積回路は、特
に制限されないが、公知の半導体集積回路製造技術によ
りシリコンなどの一つの半導体基板に形成される。
【００１１】図１に示される半導体集積回路は、特に制
限されないが、大型コンピュータ用のキャッシュメモリ
とされ、第１回路ブロックとしての入出力回路１５と、
この入出力回路１５との間で信号のやり取りが可能とさ
れる第２回路ブロックとしてのＲＡＭマクロ１１，１２
と、それらとの間でやり取りされる信号のレベル調整の
ためのレベル変換回路１３，１４とが同一の半導体基板
に形成される。ここで、ＲＡＭマクロ１１，１２の構成
素子の耐圧は、入出力回路１５の構成素子よりも低く設
定される。そして、そのような半導体集積回路におい
て、電源供給系の簡略化のため、ＲＡＭマクロ１１，１
２同士が、それの電源端子を介して互いに直列接続さ
れ、この直列接続回路に、上記入出力回路１５の電源端
子電圧と等しい電源電圧が印加されるようになってい
る。このように構成されることにより、電源電圧ＶＥＥ
が分圧されるので、降圧回路の介在無しに個々のＲＡＭ
マクロ１１，１２に対して適正な電圧を印加することが
できる。
限されないが、大型コンピュータ用のキャッシュメモリ
とされ、第１回路ブロックとしての入出力回路１５と、
この入出力回路１５との間で信号のやり取りが可能とさ
れる第２回路ブロックとしてのＲＡＭマクロ１１，１２
と、それらとの間でやり取りされる信号のレベル調整の
ためのレベル変換回路１３，１４とが同一の半導体基板
に形成される。ここで、ＲＡＭマクロ１１，１２の構成
素子の耐圧は、入出力回路１５の構成素子よりも低く設
定される。そして、そのような半導体集積回路におい
て、電源供給系の簡略化のため、ＲＡＭマクロ１１，１
２同士が、それの電源端子を介して互いに直列接続さ
れ、この直列接続回路に、上記入出力回路１５の電源端
子電圧と等しい電源電圧が印加されるようになってい
る。このように構成されることにより、電源電圧ＶＥＥ
が分圧されるので、降圧回路の介在無しに個々のＲＡＭ
マクロ１１，１２に対して適正な電圧を印加することが
できる。
【００１２】上記ＲＡＭマクロ１１，１２としては、高
集積化を重視して微細加工されたＭＯＳトランジスタで
構成されたメモリ、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）、さらにはＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）などとされる。
集積化を重視して微細加工されたＭＯＳトランジスタで
構成されたメモリ、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）、さらにはＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍ
ｏｒｙ）などとされる。
【００１３】一般にＭＯＳトランジスタの耐圧は微細化
に伴って低下し、例えば、０．３μｍ加工技術でのＭＯ
Ｓトランジスタの耐圧は、１．５Ｖに近づき、そのよう
な素子によって形成される回路の電源電圧は１．５Ｖが
限度となる。しかし、電源電圧が１．５Ｖでは、ＥＣＬ
またはＴＴＬインタフェースの信号で動作できない。そ
こで本実施例では、電源電圧ＶＥＥを−３Ｖとすること
で、入出力回路１５でのＥＣＬインタフェースの信号の
発生を容易にし、一方、耐圧の低いＭＯＳデバイスを使
用しているＲＡＭマクロ１１，１２の電源電圧は、ＶＥ
Ｅ／２の−１．５Ｖとしている。これにより、ＲＡＭマ
クロ１１，１２での高集積性と、ＥＣＬインタフェース
の信号で動作する入出力回路１５の高速性との両立を可
能としている。
に伴って低下し、例えば、０．３μｍ加工技術でのＭＯ
Ｓトランジスタの耐圧は、１．５Ｖに近づき、そのよう
な素子によって形成される回路の電源電圧は１．５Ｖが
限度となる。しかし、電源電圧が１．５Ｖでは、ＥＣＬ
またはＴＴＬインタフェースの信号で動作できない。そ
こで本実施例では、電源電圧ＶＥＥを−３Ｖとすること
で、入出力回路１５でのＥＣＬインタフェースの信号の
発生を容易にし、一方、耐圧の低いＭＯＳデバイスを使
用しているＲＡＭマクロ１１，１２の電源電圧は、ＶＥ
Ｅ／２の−１．５Ｖとしている。これにより、ＲＡＭマ
クロ１１，１２での高集積性と、ＥＣＬインタフェース
の信号で動作する入出力回路１５の高速性との両立を可
能としている。
【００１４】上記実施例によれば以下の作用効果を得る
ことができる。
ことができる。
【００１５】（１）デバイスの耐圧が異なる複数種の回
路ブロックを同一の半導体基板上に集積みする場合にも
単一の電源電圧で駆動することが可能となる。これによ
り、複数の電源電圧を使用している半導体集積回路での
下記の問題を解決することが可能となる。すなわち、複
数の電源電圧を使用している半導体集積回路において
は、電源の投入時及び遮断時には、それぞれの場合にお
いて、複数の電源間にシーケンスを設けることによっ
て、異常動作を防止する必要があり、このシーケンスに
乱れが起こると、半導体集積回路に異常大電流が流れ、
誤動作、あるいは半導体集積回路の破壊に至る虞がある
が、上記実施例によれば、複数の電源を必要としないの
で、そのような異常電流の発生を回避できる。
路ブロックを同一の半導体基板上に集積みする場合にも
単一の電源電圧で駆動することが可能となる。これによ
り、複数の電源電圧を使用している半導体集積回路での
下記の問題を解決することが可能となる。すなわち、複
数の電源電圧を使用している半導体集積回路において
は、電源の投入時及び遮断時には、それぞれの場合にお
いて、複数の電源間にシーケンスを設けることによっ
て、異常動作を防止する必要があり、このシーケンスに
乱れが起こると、半導体集積回路に異常大電流が流れ、
誤動作、あるいは半導体集積回路の破壊に至る虞がある
が、上記実施例によれば、複数の電源を必要としないの
で、そのような異常電流の発生を回避できる。
【００１６】（２）従来方式に従えば複数の回路ブロッ
クが、降圧回路などの電源に対して並列接続されること
から、当該回路ブロックの数に比例して電源電流が増大
されるのに対して、本実施例によれば、ＲＡＭマクロ１
１，１２に供給すべき電源電流は、それらがｎ（ｎは正
の整数）段縦積み構成とされた場合でも、それらが電源
端子を介して互いに直列接続される限りにおいて、１回
路ブロック分で十分とされる。このような給電電流の低
減効果は、半導体集積回路での消費電力が大きくなれば
なる程、すなわち、集積度が大きくなればなる程、顕著
とされる。そして、そのように電流が低減されることに
よって半導体集積回路内での給電線の幅を狭めることが
でき、また外部電源から当該半導体集積回路への給電線
を細くすることができ、さらに電源自体の電流容量を低
減することができる。
クが、降圧回路などの電源に対して並列接続されること
から、当該回路ブロックの数に比例して電源電流が増大
されるのに対して、本実施例によれば、ＲＡＭマクロ１
１，１２に供給すべき電源電流は、それらがｎ（ｎは正
の整数）段縦積み構成とされた場合でも、それらが電源
端子を介して互いに直列接続される限りにおいて、１回
路ブロック分で十分とされる。このような給電電流の低
減効果は、半導体集積回路での消費電力が大きくなれば
なる程、すなわち、集積度が大きくなればなる程、顕著
とされる。そして、そのように電流が低減されることに
よって半導体集積回路内での給電線の幅を狭めることが
でき、また外部電源から当該半導体集積回路への給電線
を細くすることができ、さらに電源自体の電流容量を低
減することができる。
【００１７】図２には、本発明の第２実施例回路が示さ
れる。
れる。
【００１８】図２に示される実施例回路においては、上
記実施例回路でのＲＡＭマクロ１１，１２に代えて、論
理演算の実行を可能とする機能ブロック２１，２２が適
用される。ここで、機能ブロックとは、例えば、論理回
路で構成された演算器、または診断機能を有する論理
部、さらには記憶部を内部に有する論理部、その他諸々
の機能を有するブロックの総称とされる。そのような論
理ブロック２１，２２が、それの電源端子を介して互い
に直列接続され、この直列接続回路に、上記入出力回路
１５の電源端子電圧と等しい電源電圧が印加されるよう
に構成される。かかる構成においても、上記実施例と同
様の作用効果を得ることができる。
記実施例回路でのＲＡＭマクロ１１，１２に代えて、論
理演算の実行を可能とする機能ブロック２１，２２が適
用される。ここで、機能ブロックとは、例えば、論理回
路で構成された演算器、または診断機能を有する論理
部、さらには記憶部を内部に有する論理部、その他諸々
の機能を有するブロックの総称とされる。そのような論
理ブロック２１，２２が、それの電源端子を介して互い
に直列接続され、この直列接続回路に、上記入出力回路
１５の電源端子電圧と等しい電源電圧が印加されるよう
に構成される。かかる構成においても、上記実施例と同
様の作用効果を得ることができる。
【００１９】図３には本発明の第３実施例回路が示され
る。
る。
【００２０】上記第２実施例回路では、２個の機能ブロ
ック２１，２２の電源に対する負荷特性がほぼ等しいと
されるのに対し、本実施例ではその負荷特性に差があ
り、電源電流に差があるものとされる。すなわち、機能
ブロック３１と機能ブロック３２との負荷特性の違いに
より電流量に差がある場合には、電圧の分圧比が異なる
ために、各機能ブロックの電源端子に適正な電圧が印加
されない虞がある。例えば機能ブロック３１の電流量に
比して機能ブロック３２の電流量が少ない場合には、当
該機能ブロック３２に電流調整用のダミーブロック３３
を並列接続し、機能ブロック３１と等価な負荷特性とな
るようにする。それによって機能ブロック３１，３２の
それぞれに適切な電源電圧を印加することができる。上
記ダミーブロック３３は、特に制限されないが、抵抗と
される。尚、機能ブロック３１としては、より高速性が
要求される演算器等が適用され、機能ブロック３２とし
ては、上記機能ブロック３１よりは低速でも良い、例え
ば診断機能部等が適用される。
ック２１，２２の電源に対する負荷特性がほぼ等しいと
されるのに対し、本実施例ではその負荷特性に差があ
り、電源電流に差があるものとされる。すなわち、機能
ブロック３１と機能ブロック３２との負荷特性の違いに
より電流量に差がある場合には、電圧の分圧比が異なる
ために、各機能ブロックの電源端子に適正な電圧が印加
されない虞がある。例えば機能ブロック３１の電流量に
比して機能ブロック３２の電流量が少ない場合には、当
該機能ブロック３２に電流調整用のダミーブロック３３
を並列接続し、機能ブロック３１と等価な負荷特性とな
るようにする。それによって機能ブロック３１，３２の
それぞれに適切な電源電圧を印加することができる。上
記ダミーブロック３３は、特に制限されないが、抵抗と
される。尚、機能ブロック３１としては、より高速性が
要求される演算器等が適用され、機能ブロック３２とし
ては、上記機能ブロック３１よりは低速でも良い、例え
ば診断機能部等が適用される。
【００２１】図４には、図１乃至図３に示されるＲＡＭ
マクロや機能ブロックを縦積みする場合に好適なデバイ
スとしてのＭＯＳトランジスタの断面図が示される。
マクロや機能ブロックを縦積みする場合に好適なデバイ
スとしてのＭＯＳトランジスタの断面図が示される。
【００２２】図４に示されるＭＯＳトランジスタは、基
板Ｓｕｂ上に絶縁膜ＳｉＯ2を介して素子が構成されて
いることに特徴がある、シリコン・オン・インシュレー
タ構造（ＳＯＩ構造）とされる。図４では、絶縁物Ｓｉ
Ｏ2で構成された溝で、２個のデバイスが分離される構
造となっている。ここでＮＧは、ＮチャンネルＭＯＳト
ランジスタのゲート電極であり、ＮＳ及びＮＤは、それ
ぞれ当該トランジスタのソース電極及びドレイン電極で
ある。これらは、Ｐ型の不純物を有するＰ−ウェル層Ｐ
Ｗ中に形成されるＮ型の不純物を有する拡散層ＮＬによ
って、ＮチャンネルのＭＯＳトランジスタを形成してい
る。それに対し、ＰＧはＰチャンネルＭＯＳトランジス
タのゲート電極であり、ＰＳ及びＰＤはそれぞれソース
電極及びドレイン電極である。これらは、Ｎ型の不純物
を有するＮ−ウェル層ＮＷ中に形成されるＰ型の不純物
を有する拡散層ＰＬによって、ＰチャンネルのＭＯＳト
ランジスタを形成している。このようにＳＯＩ構造とさ
れる各トランジスタは、基板Ｓｕｂから分離されてい
る。加えて、溝構造によっても各デバイスは絶縁物Ｓｉ
Ｏ2で分離することが可能とされる。
板Ｓｕｂ上に絶縁膜ＳｉＯ2を介して素子が構成されて
いることに特徴がある、シリコン・オン・インシュレー
タ構造（ＳＯＩ構造）とされる。図４では、絶縁物Ｓｉ
Ｏ2で構成された溝で、２個のデバイスが分離される構
造となっている。ここでＮＧは、ＮチャンネルＭＯＳト
ランジスタのゲート電極であり、ＮＳ及びＮＤは、それ
ぞれ当該トランジスタのソース電極及びドレイン電極で
ある。これらは、Ｐ型の不純物を有するＰ−ウェル層Ｐ
Ｗ中に形成されるＮ型の不純物を有する拡散層ＮＬによ
って、ＮチャンネルのＭＯＳトランジスタを形成してい
る。それに対し、ＰＧはＰチャンネルＭＯＳトランジス
タのゲート電極であり、ＰＳ及びＰＤはそれぞれソース
電極及びドレイン電極である。これらは、Ｎ型の不純物
を有するＮ−ウェル層ＮＷ中に形成されるＰ型の不純物
を有する拡散層ＰＬによって、ＰチャンネルのＭＯＳト
ランジスタを形成している。このようにＳＯＩ構造とさ
れる各トランジスタは、基板Ｓｕｂから分離されてい
る。加えて、溝構造によっても各デバイスは絶縁物Ｓｉ
Ｏ2で分離することが可能とされる。
【００２３】図５には、上記のＭＯＳトランジスタと同
様に、ＳＯＩ構造及び溝構造で形成されたバイポーラト
ランジスタの断面が示される。
様に、ＳＯＩ構造及び溝構造で形成されたバイポーラト
ランジスタの断面が示される。
【００２４】ここで、ベース電極Ｂ、エミッタ電極Ｅ及
びコレクタ電極Ｃ、コレクタ埋込層ＮＢ上に設けられて
いるそれぞれの不純物を有する拡散層で形成されてい
る。このコレクタ埋込層ＮＢは、基板Ｓｕｂ上に絶縁膜
ＳｉＯ2を介して設けられたＮ型の不純物を有する層ｎ-
上に形成されている。このようにＳＯＩ構造において
は、ＭＯＳトランジスタ及びバイポーラトランジスタと
もに、絶縁膜ＳｉＯ2上に素子が形成されているため、
従来のように、基板Ｓｕｂを最も低い電位にバイアスす
ることで素子間の分離を行う必要がない。素子間の分離
を容易にするこのような構造は、前述の実施例の如く、
回路ブロックを縦積みする上で好都合とされる。すなわ
ち、図３において機能ブロック３１には、接地電位と−
１．５Ｖがそれの電源電圧として供給され、機能ブロッ
ク３２には、−１．５Ｖと−３Ｖとが供給される。この
ように、両機能ブロック間で、機能ブロックとして印加
される電圧が異なったとしても、ＳＯＩ構造であるため
素子間の分離は絶縁膜ＳｉＯ2によってなされるので問
題はない。
びコレクタ電極Ｃ、コレクタ埋込層ＮＢ上に設けられて
いるそれぞれの不純物を有する拡散層で形成されてい
る。このコレクタ埋込層ＮＢは、基板Ｓｕｂ上に絶縁膜
ＳｉＯ2を介して設けられたＮ型の不純物を有する層ｎ-
上に形成されている。このようにＳＯＩ構造において
は、ＭＯＳトランジスタ及びバイポーラトランジスタと
もに、絶縁膜ＳｉＯ2上に素子が形成されているため、
従来のように、基板Ｓｕｂを最も低い電位にバイアスす
ることで素子間の分離を行う必要がない。素子間の分離
を容易にするこのような構造は、前述の実施例の如く、
回路ブロックを縦積みする上で好都合とされる。すなわ
ち、図３において機能ブロック３１には、接地電位と−
１．５Ｖがそれの電源電圧として供給され、機能ブロッ
ク３２には、−１．５Ｖと−３Ｖとが供給される。この
ように、両機能ブロック間で、機能ブロックとして印加
される電圧が異なったとしても、ＳＯＩ構造であるため
素子間の分離は絶縁膜ＳｉＯ2によってなされるので問
題はない。
【００２５】図６には、上記レベル変換回路１３，１４
の詳細な構成例が示される。
の詳細な構成例が示される。
【００２６】トランジスタＱ１，Ｑ２と抵抗Ｒ１，Ｒ２
及び定電流源Ｉ１で構成された電流切り換え回路への入
力ＩＮは、参照電位ＶＢＢと比較参照され、入力信号の
高低に応じた出力信号が、後段のエミッタフォロアとさ
れるトランジスタＱ３及びＱ４に伝達される。このトラ
ンジスタＱ３及びＱ４の出力信号の取り出しを、ダイオ
ードＤを介さずに行うことで、例えば２段に縦積み接続
した回路ブロックの上段のブロックへの信号である、Ｏ
Ｒ出力信号ＯＵＴ−ＵとＮＯＲ出力信号ＯＵＴ−Ｕ＊
（＊はローアクティブ又は信号反転を示す）を取り出す
ことができる。これに対し、同図において破線で示され
るように、ダイオードＤを介することにより、２段に縦
積み接続した回路ブロックの下段のブロックへの信号で
ある、ＯＲ出力信号ＯＵＴ−ＬとＮＯＲ出力信号ＯＵＴ
−Ｌ＊を取り出すことができる。ここで、電流源Ｉ２と
Ｉ３はエミッタフォロア用の定電流源である。尚、この
実施例では、ＥＣＬインタフェイスの例を示している
が、これに限定されるものではない。
及び定電流源Ｉ１で構成された電流切り換え回路への入
力ＩＮは、参照電位ＶＢＢと比較参照され、入力信号の
高低に応じた出力信号が、後段のエミッタフォロアとさ
れるトランジスタＱ３及びＱ４に伝達される。このトラ
ンジスタＱ３及びＱ４の出力信号の取り出しを、ダイオ
ードＤを介さずに行うことで、例えば２段に縦積み接続
した回路ブロックの上段のブロックへの信号である、Ｏ
Ｒ出力信号ＯＵＴ−ＵとＮＯＲ出力信号ＯＵＴ−Ｕ＊
（＊はローアクティブ又は信号反転を示す）を取り出す
ことができる。これに対し、同図において破線で示され
るように、ダイオードＤを介することにより、２段に縦
積み接続した回路ブロックの下段のブロックへの信号で
ある、ＯＲ出力信号ＯＵＴ−ＬとＮＯＲ出力信号ＯＵＴ
−Ｌ＊を取り出すことができる。ここで、電流源Ｉ２と
Ｉ３はエミッタフォロア用の定電流源である。尚、この
実施例では、ＥＣＬインタフェイスの例を示している
が、これに限定されるものではない。
【００２７】図７には、上記レベル変換回路１３，１４
の他の構成例が示される。この構成は、例えば２段に縦
積み接続された回路ブロックの上段のブロック（例えば
ＲＡＭマクロ１１、機能ブロック２１，３１）からの信
号を後段の入出力回路１５へ伝達するのに好適なものと
される。上段の回路ブロックの最終段において相補的な
電流出力信号が、ベース接地された一対の検出用トラン
ジスタＱ１１とＱ１２で受けられ、検出抵抗Ｒ１１とＲ
１２とによって相補的な出力信号に変換され、それが、
エミッタフォロアとされるトランジスタＱ１５とＱ１６
に伝達される。こうして、２段に縦積み接続した回路ブ
ロックの上段のブロックからの信号を入出力回路１５へ
伝可能とされる。ここで、相補的な電流出力信号の発生
には、ＭＯＳトランジスタＱ１３，Ｑ１４、及び定電流
源Ｉ１１によって構成される電流切り換え回路が好まし
い。すなわち、前段の出力信号を入力信号ＩＮ−Ｕとし
て受け、参照電位ＶＢＢ−Ｕと比較参照することで、差
動の電流出力信号を上記の検出用トランジスタＱ１１と
Ｑ１２に伝えている。また、定電流源Ｉ１２とＩ１３は
検出用トランジスタＱ１１とＱ１２を安定に動作させる
ための、バイアス電流である。尚、このとき検出用トラ
ンジスタＱ１１とＱ１２のベース電極のバイアス電位Ｖ
Ｂ−Ｕは、半導体集積回路全体の電位設計上は、接地電
位とすることができる。これにより、ＭＯＳトランジス
タＱ１３とＱ１４に加わる電圧は、ＶＥＥ−Ｕを−１．
５Ｖとすれば、１．５Ｖ−ＶＢＥ（ここに、ＶＢＥはト
ランジスタＱ１１及びＱ１２のベース・エミッタ接合の
順方向電圧である）で、約０．８Ｖとなり、耐圧上の問
題は生じない。
の他の構成例が示される。この構成は、例えば２段に縦
積み接続された回路ブロックの上段のブロック（例えば
ＲＡＭマクロ１１、機能ブロック２１，３１）からの信
号を後段の入出力回路１５へ伝達するのに好適なものと
される。上段の回路ブロックの最終段において相補的な
電流出力信号が、ベース接地された一対の検出用トラン
ジスタＱ１１とＱ１２で受けられ、検出抵抗Ｒ１１とＲ
１２とによって相補的な出力信号に変換され、それが、
エミッタフォロアとされるトランジスタＱ１５とＱ１６
に伝達される。こうして、２段に縦積み接続した回路ブ
ロックの上段のブロックからの信号を入出力回路１５へ
伝可能とされる。ここで、相補的な電流出力信号の発生
には、ＭＯＳトランジスタＱ１３，Ｑ１４、及び定電流
源Ｉ１１によって構成される電流切り換え回路が好まし
い。すなわち、前段の出力信号を入力信号ＩＮ−Ｕとし
て受け、参照電位ＶＢＢ−Ｕと比較参照することで、差
動の電流出力信号を上記の検出用トランジスタＱ１１と
Ｑ１２に伝えている。また、定電流源Ｉ１２とＩ１３は
検出用トランジスタＱ１１とＱ１２を安定に動作させる
ための、バイアス電流である。尚、このとき検出用トラ
ンジスタＱ１１とＱ１２のベース電極のバイアス電位Ｖ
Ｂ−Ｕは、半導体集積回路全体の電位設計上は、接地電
位とすることができる。これにより、ＭＯＳトランジス
タＱ１３とＱ１４に加わる電圧は、ＶＥＥ−Ｕを−１．
５Ｖとすれば、１．５Ｖ−ＶＢＥ（ここに、ＶＢＥはト
ランジスタＱ１１及びＱ１２のベース・エミッタ接合の
順方向電圧である）で、約０．８Ｖとなり、耐圧上の問
題は生じない。
【００２８】図８には、レベル変換回路１３，１４のさ
らに他の構成例が示される。
らに他の構成例が示される。
【００２９】この構成は、例えば２段に縦積み接続した
回路ブロックの下段のブロック１２，２２又は３２から
の信号を入出力回路１５へ伝えるに好適な回路例であ
る。下段の回路ブロックの最終段において、差動に動作
する電流出力信号を、前段の出力信号を入力信号ＩＮ−
Ｌとして受け、参照電位ＶＢＢ−Ｌと比較参照すること
で、差動の電流出力信号を上記の検出用トランジスタＱ
１１とＱ１２に伝えている。尚、このとき検出用トラン
ジスタＱ１１とＱ１２のベース電極のバイアス電位ＶＢ
−Ｌは、半導体集積回路全体の電位設計上は、電源電圧
の１／２の電位、すなわち、−１．５Ｖとされる。これ
により、ＭＯＳトランジスタＱ１３とＱ１４に加わる電
圧は、ＶＥＥ−Ｌを−３Ｖとすれば、１．５Ｖ−ＶＢＥ
で、約０．８Ｖとなり、耐圧上の問題は生じない。
回路ブロックの下段のブロック１２，２２又は３２から
の信号を入出力回路１５へ伝えるに好適な回路例であ
る。下段の回路ブロックの最終段において、差動に動作
する電流出力信号を、前段の出力信号を入力信号ＩＮ−
Ｌとして受け、参照電位ＶＢＢ−Ｌと比較参照すること
で、差動の電流出力信号を上記の検出用トランジスタＱ
１１とＱ１２に伝えている。尚、このとき検出用トラン
ジスタＱ１１とＱ１２のベース電極のバイアス電位ＶＢ
−Ｌは、半導体集積回路全体の電位設計上は、電源電圧
の１／２の電位、すなわち、−１．５Ｖとされる。これ
により、ＭＯＳトランジスタＱ１３とＱ１４に加わる電
圧は、ＶＥＥ−Ｌを−３Ｖとすれば、１．５Ｖ−ＶＢＥ
で、約０．８Ｖとなり、耐圧上の問題は生じない。
【００３０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３１】例えば、上記実施例においてレベル変換回
路１３，１４は、ＲＡＭマクロ１１，１２、或は機能ブ
ロック２１，２２（又は３１，３２）に対応するよう
に、それと同じ数だけ設けられているが、使用するデバ
イスによっては、そのように複数のレベル変換回路を縦
積みにする必要はなく、一つの回路のみを−３Ｖの電源
電圧で駆動することも可能である。また、ＲＡＭマクロ
１１，１２、或は機能ブロック２１，２２（又は３１，
３２）を２段としているが、ＭＯＳトランジスタの耐圧
が低下した場合を想定すれば、さらに多段縦積みとする
ことが好ましいのはいうまでもない。また、電源電圧を
−３Ｖとしているが、インタフェイス信号を発生するこ
とが可能であれば、−３Ｖに限定されるものではない。
もちろん、その場合のインタフェース信号はＥＣＬまた
はＴＴＬレベルに限ったものではない。
路１３，１４は、ＲＡＭマクロ１１，１２、或は機能ブ
ロック２１，２２（又は３１，３２）に対応するよう
に、それと同じ数だけ設けられているが、使用するデバ
イスによっては、そのように複数のレベル変換回路を縦
積みにする必要はなく、一つの回路のみを−３Ｖの電源
電圧で駆動することも可能である。また、ＲＡＭマクロ
１１，１２、或は機能ブロック２１，２２（又は３１，
３２）を２段としているが、ＭＯＳトランジスタの耐圧
が低下した場合を想定すれば、さらに多段縦積みとする
ことが好ましいのはいうまでもない。また、電源電圧を
−３Ｖとしているが、インタフェイス信号を発生するこ
とが可能であれば、−３Ｖに限定されるものではない。
もちろん、その場合のインタフェース信号はＥＣＬまた
はＴＴＬレベルに限ったものではない。
【００３２】上記実施例では、ＲＡＭマクロ１１，１２
と機能ブロックとを別々にしているが、多段に縦積みさ
れたＲＡＭマクロ１１，１２と、多段に縦積みされた機
能ブロック２１，２２又は３１，３２とを並列に接続す
ることもできる。さらに、回路の構成の方法によっては
ＲＡＭマクロ１１，１２、或は機能ブロック２１，２２
（又は３１，３２）と、入出力回路との間の信号レベル
の変換が不要とされる場合が考えられ、かかる場合に
は、レベル変換回路１３，１４は不要とされる。
と機能ブロックとを別々にしているが、多段に縦積みさ
れたＲＡＭマクロ１１，１２と、多段に縦積みされた機
能ブロック２１，２２又は３１，３２とを並列に接続す
ることもできる。さらに、回路の構成の方法によっては
ＲＡＭマクロ１１，１２、或は機能ブロック２１，２２
（又は３１，３２）と、入出力回路との間の信号レベル
の変換が不要とされる場合が考えられ、かかる場合に
は、レベル変換回路１３，１４は不要とされる。
【００３３】図７及び図８の構成例では、相補的な信号
（差動信号）の場合を示しているが、そのような信号で
なく、高低２値の信号でも動作が可能とされる。例え
ば、図７に示される構成例でいえば、トランジスタＱ１
３を流れる電流を制御することにより、例えば、オン・
オフさせる（このとき、電流源Ｉ１２は不要となる）こ
とにより、電流値の大小によって、抵抗Ｒ１１で生ずる
電位の高低を２値信号とし、ＮＯＲ出力のみを出力信号
することも可能であり、上記実施例と同様の効果が得ら
れる。
（差動信号）の場合を示しているが、そのような信号で
なく、高低２値の信号でも動作が可能とされる。例え
ば、図７に示される構成例でいえば、トランジスタＱ１
３を流れる電流を制御することにより、例えば、オン・
オフさせる（このとき、電流源Ｉ１２は不要となる）こ
とにより、電流値の大小によって、抵抗Ｒ１１で生ずる
電位の高低を２値信号とし、ＮＯＲ出力のみを出力信号
することも可能であり、上記実施例と同様の効果が得ら
れる。
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である大型コ
ンピュータ用のキャッシュメモリに適用した場合につい
て説明したが、本発明はそれの限定されるものではな
く、汎用のメモリ装置や、シングルチップマイクロコン
ピュータなどの各種半導体集積回路に適用することがで
きる。
なされた発明をその背景となった利用分野である大型コ
ンピュータ用のキャッシュメモリに適用した場合につい
て説明したが、本発明はそれの限定されるものではな
く、汎用のメモリ装置や、シングルチップマイクロコン
ピュータなどの各種半導体集積回路に適用することがで
きる。
【００３５】本発明は、少なくとも複数の回路ブロック
を含むことを条件に適用することができる。
を含むことを条件に適用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】すなわち、複数の第２回路ブロック同士
が、電源端子を介して互いに直列接続されることによ
り、電圧電圧を降圧するための降圧回路などの介在なし
に、個々の第２回路ブロックに対して適正な電圧印加が
可能とされるので、デバイス耐圧が異なる複数種の回路
ブロックが同一の半導体基板に集積されることによって
高速化と高集積化の両立が可能とされる半導体集積回路
における電源供給系の簡略化を図ることができる。
が、電源端子を介して互いに直列接続されることによ
り、電圧電圧を降圧するための降圧回路などの介在なし
に、個々の第２回路ブロックに対して適正な電圧印加が
可能とされるので、デバイス耐圧が異なる複数種の回路
ブロックが同一の半導体基板に集積されることによって
高速化と高集積化の両立が可能とされる半導体集積回路
における電源供給系の簡略化を図ることができる。
【図１】本発明の第１実施例回路のブロック図である。
【図２】本発明の第２実施例回路のブロック図である。
【図３】本発明の第３実施例回路のブロック図である。
【図４】上記実施例回路に適用されるＭＯＳトランジス
タの断面図である。
タの断面図である。
【図５】上記実施例回路に適用されるバイポーラトラン
ジスタの断面図である。
ジスタの断面図である。
【図６】上記実施例回路におけるレベル変換回路の構成
例が示される回路図である。
例が示される回路図である。
【図７】上記実施例回路に含まれるレベル変換回路の他
の構成例が示される回路図である。
の構成例が示される回路図である。
【図８】上記実施例回路に含まれるレベル変換回路のさ
らに他の構成例が示される回路図である。
らに他の構成例が示される回路図である。
１１，１２ ＲＡＭマクロ １３，１４ レベル変換回路 ２１，２２ 機能ブロック ３１，３２ 機能ブロック ３３ ダミーブロック Ｓｕｂ 基板 ＳｉＯ2 絶縁膜 ＮＧ ＮチャンネルＭＯＳトランジスタのゲート電極 ＮＳ ソース電極 ＮＤ ドレイン電極 ＰＷ Ｐ−ウェル層 ＮＬ 拡散層 ＰＧ ＰチャンネルＭＯＳトランジスタのゲート電極 ＰＳ ソース電極 ＰＤ ドレイン電極 ＮＷ Ｎ−ウェル層 ＰＬ 拡散層 Ｂ ベース電極 Ｅ エミッタ電極 Ｃ コレクタ電極 ＮＢ コレクタ埋込層 Ｒ１，Ｒ２，Ｒ１１，Ｒ１２ 抵抗 Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１６ トランジスタ Ｉ１〜Ｉ３，Ｉ１１〜Ｉ１３ 定電流源 ＩＮ 入力信号 ＶＢＢ 参照電位 ＯＵＴ−Ｕ，ＯＵＴ−Ｕ＊，ＯＵＴ−Ｌ，ＯＵＴ−Ｌ＊
出力信号 ＶＥＥ−Ｕ 上段の回路ブロック用電源電圧 ＶＥＥ−Ｌ 下段の回路ブロック用電源電圧
出力信号 ＶＥＥ−Ｕ 上段の回路ブロック用電源電圧 ＶＥＥ−Ｌ 下段の回路ブロック用電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｂ 8427−4Ｍ Ｈ０３Ｋ 19/0175 7165−5Ｂ Ｇ０６Ｆ 1/00 ３３０ Ａ 7323−5Ｌ Ｇ１１Ｃ 11/34 ３３５ Ａ 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｌ 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ (72)発明者 平本 俊郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 第１回路ブロックと、この第１回路ブロ
ックとの間で信号のやり取りが可能とされる複数の第２
回路ブロックとが同一の半導体基板に形成され、第２回
路ブロック構成素子の耐圧が第１回路ブロック構成素子
よりも低く設定された半導体集積回路であって、上記複
数の第２回路ブロック同士が電源端子を介して互いに直
列接続され、この直列接続回路に、上記第１回路ブロッ
クの電源端子電圧と等しい電圧が印加された場合に、そ
れが複数の第２回路ブロックで分圧されることによって
個々の第２回路ブロックに適正電圧が印加されるように
構成された半導体集積回路。 - 【請求項２】 上記第１回路ブロックと、上記第２回路
ブロックとの間でやり取りされる信号のレベル調整のた
めのレベル変換回路を、当該第１回路ブロックと第２回
路ブロックとの間に介在させた請求項１記載の半導体集
積回路。 - 【請求項３】 上記レベル変換回路は、上記複数の第２
回路ブロックに対応して複数配置された請求項２記載の
半導体集積回路。 - 【請求項４】 上記複数の第２回路ブロックの電流量が
互いに異なるとき、電流量の少ない回路ブロックに対し
て電流調整用のダミーブロックを並列接続することによ
って電流量を整合させるようにした請求項１，２又は３
記載の半導体集積回路。 - 【請求項５】 上記第１回路ブロックが入出力回路とさ
れ、上記第２回路ブロックが、この入出力回路を介して
外部との間で信号のやり取りが可能とされるＲＡＭマク
ロとされた請求項１，２，３又は４記載の半導体集積回
路。 - 【請求項６】 上記第１回路ブロックが入出力回路とさ
れ、上記第２回路ブロックが、この入出力回路を介して
外部との間で信号のやり取りが可能とされる機能ブロッ
クとされた請求項１，２，３又は４記載の半導体集積回
路。 - 【請求項７】 上記第２回路ブロックは、シリコン・オ
ン・インシュレータ構造のトランジスタを含んで成る請
求項１，２，３，４，５又は６記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326596A JPH05136349A (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326596A JPH05136349A (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136349A true JPH05136349A (ja) | 1993-06-01 |
Family
ID=18189586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326596A Withdrawn JPH05136349A (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2376819A (en) * | 2001-06-21 | 2002-12-24 | Ericsson Telefon Ab L M | Electronic circuit having series connected circuit blocks |
-
1991
- 1991-11-14 JP JP3326596A patent/JPH05136349A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2376819A (en) * | 2001-06-21 | 2002-12-24 | Ericsson Telefon Ab L M | Electronic circuit having series connected circuit blocks |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |