JPH04227318A - Ｅｃｌレベル用の入力バッファ再生ラッチ - Google Patents
Ｅｃｌレベル用の入力バッファ再生ラッチInfo
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- JPH04227318A JPH04227318A JP3142246A JP14224691A JPH04227318A JP H04227318 A JPH04227318 A JP H04227318A JP 3142246 A JP3142246 A JP 3142246A JP 14224691 A JP14224691 A JP 14224691A JP H04227318 A JPH04227318 A JP H04227318A
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- Japan
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- 230000001172 regenerating effect Effects 0.000 title description 5
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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-
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、クロック動作される再
生ラッチ回路に関するものであって、更に詳細には、Ｂ
ｉＣＭＯＳ集積回路における入力バッファとして有用な
高速ラッチ回路に関するものである。
生ラッチ回路に関するものであって、更に詳細には、Ｂ
ｉＣＭＯＳ集積回路における入力バッファとして有用な
高速ラッチ回路に関するものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳ集積回路は、バイポーラ技
術が相補的金属酸化物半導体（ＣＭＯＳ）技術と結合さ
れた半導体装置である。このようなＢｉＣＭＯＳ集積回
路において、より高速でより大きな電力消費のバイポー
ラトランジスタ回路は、バイポーラトランジスタにおい
て本質的な速度及び駆動能力を使用するために、半導体
装置において適宜の位置に位置される。ＣＭＯＳ回路は
、ＣＭＯＳ回路の一層高い集積度及びより低い電力消費
が妥当する場所において使用される。
術が相補的金属酸化物半導体（ＣＭＯＳ）技術と結合さ
れた半導体装置である。このようなＢｉＣＭＯＳ集積回
路において、より高速でより大きな電力消費のバイポー
ラトランジスタ回路は、バイポーラトランジスタにおい
て本質的な速度及び駆動能力を使用するために、半導体
装置において適宜の位置に位置される。ＣＭＯＳ回路は
、ＣＭＯＳ回路の一層高い集積度及びより低い電力消費
が妥当する場所において使用される。
【０００３】あるＢｉＣＭＯＳ集積回路は、バイポーラ
論理回路に対して適した信号レベルで外部の世界と通信
を行なう。ＣＭＯＳレベル信号は、半導体装置内におい
て使用される。ＢｉＣＭＯＳ装置において使用される一
般的なバイポーラ論理はエミッタ結合論理（ＥＣＬ）で
あり、それは−０．９乃至−１．７Ｖの範囲の信号を有
している。一方、ＣＭＯＳ信号は、５Ｖの範囲でスイン
グ、即ち振れる。
論理回路に対して適した信号レベルで外部の世界と通信
を行なう。ＣＭＯＳレベル信号は、半導体装置内におい
て使用される。ＢｉＣＭＯＳ装置において使用される一
般的なバイポーラ論理はエミッタ結合論理（ＥＣＬ）で
あり、それは−０．９乃至−１．７Ｖの範囲の信号を有
している。一方、ＣＭＯＳ信号は、５Ｖの範囲でスイン
グ、即ち振れる。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、ＥＣＬ信号をＢｉＣＭＯＳ集積回路内
に導入し且つ可及的に迅速にＣＭＯＳレベルへ変換させ
ることである。より一般的な目的は、ＣＭＯＳ論理回路
によって使用するためにＥＣＬ信号をバッファし且つ変
換させることである。本発明は、このような目的を達す
る上でかなりの前進をしている。
とするところは、ＥＣＬ信号をＢｉＣＭＯＳ集積回路内
に導入し且つ可及的に迅速にＣＭＯＳレベルへ変換させ
ることである。より一般的な目的は、ＣＭＯＳ論理回路
によって使用するためにＥＣＬ信号をバッファし且つ変
換させることである。本発明は、このような目的を達す
る上でかなりの前進をしている。
【０００５】
【課題を解決するための手段】本発明は、入力信号を受
取るための入力端子を持ったＢｉＣＭＯＳ入力バッファ
回路を提供している。該バッファ回路は、第一及び第二
入出力ノードを具備するＭＯＳラッチ回路を有している
。該ラッチ回路は、制御信号による活性化によって二つ
の双安定状態の内の一方に再生的にラッチする。
取るための入力端子を持ったＢｉＣＭＯＳ入力バッファ
回路を提供している。該バッファ回路は、第一及び第二
入出力ノードを具備するＭＯＳラッチ回路を有している
。該ラッチ回路は、制御信号による活性化によって二つ
の双安定状態の内の一方に再生的にラッチする。
【０００６】第一バイポーラトランジスタは、そのエミ
ッタ電極を第一入出力ノードへ接続しており、一方第二
バイポーラトランジスタはそのエミッタ電極を第二入出
力ノードへ接続している。第一バイポーラトランジスタ
のコレクタ電極は、第一供給電圧（電源）へ接続されて
おり、且つそのベース電極は入力端子へ接続されている
。同様に、第二バイポーラトランジスタのコレクタ電極
は第一供給電圧へ接続されており、且つ該トランジスタ
のベース電極は、入力端子において予定される信号の範
囲においてほぼ中間のレベルである第一基準電圧へ接続
されている。
ッタ電極を第一入出力ノードへ接続しており、一方第二
バイポーラトランジスタはそのエミッタ電極を第二入出
力ノードへ接続している。第一バイポーラトランジスタ
のコレクタ電極は、第一供給電圧（電源）へ接続されて
おり、且つそのベース電極は入力端子へ接続されている
。同様に、第二バイポーラトランジスタのコレクタ電極
は第一供給電圧へ接続されており、且つ該トランジスタ
のベース電極は、入力端子において予定される信号の範
囲においてほぼ中間のレベルである第一基準電圧へ接続
されている。
【０００７】第一及び第二バイポーラトランジスタのエ
ミッタ電極と夫々の第一及び第二入出力ノードとの間に
接続されているＭＯＳトランジスタは、該ＭＯＳ回路が
活性化される場合に、該入出力ノードを第一及び第二バ
イポーラトランジスタエミッタ電極から離脱させ、且つ
該入力信号は高速でＭＯＳ回路内にラッチされる。
ミッタ電極と夫々の第一及び第二入出力ノードとの間に
接続されているＭＯＳトランジスタは、該ＭＯＳ回路が
活性化される場合に、該入出力ノードを第一及び第二バ
イポーラトランジスタエミッタ電極から離脱させ、且つ
該入力信号は高速でＭＯＳ回路内にラッチされる。
【０００８】
【実施例】図１は、本発明の一実施例に基づいて構成さ
れた回路の概略図である。本回路は、入力端子３１を有
しており、それは入力パッド（不図示）からＥＣＬ信号
を受取る。このＥＣＬ信号は、再生的にＭＯＳラッチ回
路４０によってラッチされ、該ラッチ回路４０は、端子
３５上における例えばクロック信号等のような制御信号
によって活性化される。ラッチ４０は、二つの相補的ト
ランジスタ対２１及び２３，２２及び２４を有しており
、それらは交差結合されている。ＰＭＯＳトランジスタ
２２及びＮＭＯＳトランジスタ２４のゲート電極は、Ｐ
ＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３
のドレイン電極へ接続されている共通ノード４１へ、ノ
ード４４によって結合されている。同様に、ＰＭＯＳト
ランジスタ２１及びＮＭＯＳトランジスタ２３のゲート
電極は、ＰＭＯＳトランジスタ２２及びＮＭＯＳトラン
ジスタ２４のドレイン電極へ接続されている共通ノード
４２へ、ノード４３によって結合されている。ノード４
１，４２は、ラッチ４０の入出力ノードである。
れた回路の概略図である。本回路は、入力端子３１を有
しており、それは入力パッド（不図示）からＥＣＬ信号
を受取る。このＥＣＬ信号は、再生的にＭＯＳラッチ回
路４０によってラッチされ、該ラッチ回路４０は、端子
３５上における例えばクロック信号等のような制御信号
によって活性化される。ラッチ４０は、二つの相補的ト
ランジスタ対２１及び２３，２２及び２４を有しており
、それらは交差結合されている。ＰＭＯＳトランジスタ
２２及びＮＭＯＳトランジスタ２４のゲート電極は、Ｐ
ＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３
のドレイン電極へ接続されている共通ノード４１へ、ノ
ード４４によって結合されている。同様に、ＰＭＯＳト
ランジスタ２１及びＮＭＯＳトランジスタ２３のゲート
電極は、ＰＭＯＳトランジスタ２２及びＮＭＯＳトラン
ジスタ２４のドレイン電極へ接続されている共通ノード
４２へ、ノード４３によって結合されている。ノード４
１，４２は、ラッチ４０の入出力ノードである。
【０００９】入力端子３１は、ＮＰＮバイポーラトラン
ジスタ１１のベース電極へ接続されており、該トランジ
スタのコレクタ電極は、ここでは０Ｖである第一供給電
圧Ｖｃｃへ接続されており、且つそのエミッタ電極はＰ
ＭＯＳトランジスタ１５のソース電極へ接続されている
。ＰＭＯＳトランジスタ１５のドレイン電極は、ラッチ
４０の入出力ノード４１へ接続されている。トランジス
タ１５のゲート電極は、−５．２Ｖにある第二供給電圧
ＶＥＥへ接続されている。
ジスタ１１のベース電極へ接続されており、該トランジ
スタのコレクタ電極は、ここでは０Ｖである第一供給電
圧Ｖｃｃへ接続されており、且つそのエミッタ電極はＰ
ＭＯＳトランジスタ１５のソース電極へ接続されている
。ＰＭＯＳトランジスタ１５のドレイン電極は、ラッチ
４０の入出力ノード４１へ接続されている。トランジス
タ１５のゲート電極は、−５．２Ｖにある第二供給電圧
ＶＥＥへ接続されている。
【００１０】入出力ノード４２は、ノード４１と同様に
接続されている。ノード４２は、ＰＭＯＳトランジスタ
１６のドレイン電極へ接続されている。トランジスタ１
６は、そのゲート電極をＶＥＥへ接続しており、且つそ
のソース電極をＮＰＮバイポーラトランジスタ１２のエ
ミッタ電極へ接続している。トランジスタ１２は、その
コレクタ電極を第一供給電圧ＶＣＣへ接続しており、且
つそのベース電極を端子４２へ接続しており、端子４２
は、入力端子３１における−０．９Ｖ乃至−１．７Ｖの
ＥＣＬ範囲におけるほぼ中間である−１．３２Ｖにある
基準電圧ＶＢＢに保持されている。
接続されている。ノード４２は、ＰＭＯＳトランジスタ
１６のドレイン電極へ接続されている。トランジスタ１
６は、そのゲート電極をＶＥＥへ接続しており、且つそ
のソース電極をＮＰＮバイポーラトランジスタ１２のエ
ミッタ電極へ接続している。トランジスタ１２は、その
コレクタ電極を第一供給電圧ＶＣＣへ接続しており、且
つそのベース電極を端子４２へ接続しており、端子４２
は、入力端子３１における−０．９Ｖ乃至−１．７Ｖの
ＥＣＬ範囲におけるほぼ中間である−１．３２Ｖにある
基準電圧ＶＢＢに保持されている。
【００１１】バイポーラトランジスタ１１及び１２はマ
ッチングしており、且つ両方のエミッタ電極は、夫々、
電流源１３，１４（実際には、電流シンク）へ接続され
ている。これらの電流源１３，１４は、トランジスタ１
１及び１２を介して電流を引出し、従ってそれらは本動
作の場合にはオン状態を維持する。各電流源１３，１４
は、ソース電極をその夫々のバイポーラトランジスタ１
１，１２のエミッタ電極へ接続したＰＭＯＳトランジス
タとして実現されている。該トランジスタのドレイン及
びゲート電極は、ＶＥＥへ接続されており、従って該ト
ランジスタはダイオードとして動作する。該トランジス
タは、ＰＭＯＳトランジスタ１５，１６と比較して小さ
く、従ってバイポーラトランジスタ１１，１２を丁度タ
ーンオンさせるのに充分な電流を引出すように構成され
ている。
ッチングしており、且つ両方のエミッタ電極は、夫々、
電流源１３，１４（実際には、電流シンク）へ接続され
ている。これらの電流源１３，１４は、トランジスタ１
１及び１２を介して電流を引出し、従ってそれらは本動
作の場合にはオン状態を維持する。各電流源１３，１４
は、ソース電極をその夫々のバイポーラトランジスタ１
１，１２のエミッタ電極へ接続したＰＭＯＳトランジス
タとして実現されている。該トランジスタのドレイン及
びゲート電極は、ＶＥＥへ接続されており、従って該ト
ランジスタはダイオードとして動作する。該トランジス
タは、ＰＭＯＳトランジスタ１５，１６と比較して小さ
く、従ってバイポーラトランジスタ１１，１２を丁度タ
ーンオンさせるのに充分な電流を引出すように構成され
ている。
【００１２】端子３５における制御信号が、ＮＭＯＳト
ランジスタ２６及びインバータ３６の作用の下にあるＰ
ＭＯＳトランジスタ２５をターンオンさせると、回路４
０のラッチングが発生する。これら二つのトランジスタ
は、夫々、ＰＭＯＳトランジスタ２１，２２の共通ソー
ス電極によって形成される一方のラッチ電源ノードをＶ
ＣＣへ接続し且つＮＭＯＳトランジスタ２３，２４の共
通ソース電極によって形成される他方の電源ノードをＶ
ＥＥへ接続させる。制御信号が高であると、これら二つ
の電源への電気的接続が形成される。
ランジスタ２６及びインバータ３６の作用の下にあるＰ
ＭＯＳトランジスタ２５をターンオンさせると、回路４
０のラッチングが発生する。これら二つのトランジスタ
は、夫々、ＰＭＯＳトランジスタ２１，２２の共通ソー
ス電極によって形成される一方のラッチ電源ノードをＶ
ＣＣへ接続し且つＮＭＯＳトランジスタ２３，２４の共
通ソース電極によって形成される他方の電源ノードをＶ
ＥＥへ接続させる。制御信号が高であると、これら二つ
の電源への電気的接続が形成される。
【００１３】マッチングＰＭＯＳトランジスタ１５及び
１６は、夫々、ラッチ４０が活性化された場合に、トラ
ンジスタ１１及び１２のエミッタ電極を入出力ノード４
１，４２から離脱即ち分離させる。トランジスタ１５，
１６は、実効的に、トランジスタ１１，１２のエミッタ
電極にある電圧を、ラッチング動作の初期段階において
ノード４１，４２へ通過させる。回路４０が交差結合さ
れたトランジスタの作用によって再生的にラッチすると
、ノード４１，４２における電圧が、ＰＭＯＳトランジ
スタ１５，１６によって、夫々のトランジスタ１１，１
２のエミッタ電極から幾分分離される。
１６は、夫々、ラッチ４０が活性化された場合に、トラ
ンジスタ１１及び１２のエミッタ電極を入出力ノード４
１，４２から離脱即ち分離させる。トランジスタ１５，
１６は、実効的に、トランジスタ１１，１２のエミッタ
電極にある電圧を、ラッチング動作の初期段階において
ノード４１，４２へ通過させる。回路４０が交差結合さ
れたトランジスタの作用によって再生的にラッチすると
、ノード４１，４２における電圧が、ＰＭＯＳトランジ
スタ１５，１６によって、夫々のトランジスタ１１，１
２のエミッタ電極から幾分分離される。
【００１４】図２は、図１の回路の動作を示している。
ラッチング動作の開始前に、両方の入出力ノード４１，
４２は、夫々、入力端子３１及びＶＢＢにある基準端子
３２におけるレベルよりも約１ＶＢＥだけ低いレベルに
ある。
４２は、夫々、入力端子３１及びＶＢＢにある基準端子
３２におけるレベルよりも約１ＶＢＥだけ低いレベルに
ある。
【００１５】ラッチング動作を開始させるために、ＥＣ
Ｌ入力信号が入力端子において受取られ且つノード４１
，４２が解放されねばならない。この初期化動作は、点
線で示されており、説明の便宜上、入力信号は高である
と仮定する。
Ｌ入力信号が入力端子において受取られ且つノード４１
，４２が解放されねばならない。この初期化動作は、点
線で示されており、説明の便宜上、入力信号は高である
と仮定する。
【００１６】入力端子にＥＣＬ入力信号が存在してから
すぐ後にラッチ４０は端子３５における高制御信号によ
って活性化される。一方、両方のトランジスタ１１，１
２のエミッタ電極からの電圧が夫々のノード４１，４２
に表われる。約−１．９Ｖの電圧がノード４１に表われ
る。なぜならば、トランジスタ１１は、エミッタホロワ
形態であり、そのベース電極における高ＥＣＬ信号（例
えば、−１．１Ｖにある）を１ＶＢＥ（−０．８Ｖ）降
下させるからである。ノード４２は、トランジスタ１２
のベース端子上の−１．３２ＶであるＶＢＢ及び−０．
８Ｖの１ＶＢＥ降下に起因して、−２．１Ｖへ降下する
。
すぐ後にラッチ４０は端子３５における高制御信号によ
って活性化される。一方、両方のトランジスタ１１，１
２のエミッタ電極からの電圧が夫々のノード４１，４２
に表われる。約−１．９Ｖの電圧がノード４１に表われ
る。なぜならば、トランジスタ１１は、エミッタホロワ
形態であり、そのベース電極における高ＥＣＬ信号（例
えば、−１．１Ｖにある）を１ＶＢＥ（−０．８Ｖ）降
下させるからである。ノード４２は、トランジスタ１２
のベース端子上の−１．３２ＶであるＶＢＢ及び−０．
８Ｖの１ＶＢＥ降下に起因して、−２．１Ｖへ降下する
。
【００１７】端子３５上の制御信号が継続して上昇する
と、ラッチ４０が活性化され、且つ交差結合されたトラ
ンジスタ２１−２４の再生作用が、ノード４１，４２を
して完全なＣＭＯＳ電圧レベルへラッチさせる。このよ
うにして、入力信号は今やラッチ４０内にセットされ、
且つ出力端子３３，３４においてＣＭＯＳ差動信号とし
て信号が与えられる。
と、ラッチ４０が活性化され、且つ交差結合されたトラ
ンジスタ２１−２４の再生作用が、ノード４１，４２を
して完全なＣＭＯＳ電圧レベルへラッチさせる。このよ
うにして、入力信号は今やラッチ４０内にセットされ、
且つ出力端子３３，３４においてＣＭＯＳ差動信号とし
て信号が与えられる。
【００１８】一方、入力端子３１上の低ＥＣＬ信号は、
ラッチ４０を反対の状態にセットさせる。例えば、−１
．６Ｖの低ＥＣＬ信号は、ノード４１において−２．４
Ｖの信号を形成する。ノード４２は、上述した如く、−
２．１Ｖの電圧を受取る。端子３５上の制御信号がラッ
チ４０を活性化させると、ノード４１はＶＥＥへ降下し
、一方ノード４２はＶＣＣへ上昇する。ＥＣＬ入力信号
がどのようなものであろうとも、このラッチング動作は
高速である。なぜならば、エミッタホロワトランジスタ
１１，１２からの電圧がノード４１，４２に表われるか
らである。
ラッチ４０を反対の状態にセットさせる。例えば、−１
．６Ｖの低ＥＣＬ信号は、ノード４１において−２．４
Ｖの信号を形成する。ノード４２は、上述した如く、−
２．１Ｖの電圧を受取る。端子３５上の制御信号がラッ
チ４０を活性化させると、ノード４１はＶＥＥへ降下し
、一方ノード４２はＶＣＣへ上昇する。ＥＣＬ入力信号
がどのようなものであろうとも、このラッチング動作は
高速である。なぜならば、エミッタホロワトランジスタ
１１，１２からの電圧がノード４１，４２に表われるか
らである。
【００１９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、上述した実施例においてはＭＯＳ再生ラッチ
ング回路についてのみ説明したが、その他の再生式ＭＯ
Ｓラッチ回路を修正することにより本発明を実現するこ
とも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、上述した実施例においてはＭＯＳ再生ラッチ
ング回路についてのみ説明したが、その他の再生式ＭＯ
Ｓラッチ回路を修正することにより本発明を実現するこ
とも可能である。
【図１】 本発明の一実施例に基づいて構成した回路
の概略図。
の概略図。
【図２】 図１に示した回路の動作を示したタイミン
グ線図。
グ線図。
１１，１２ バイポーラトランジスタ１５，１６
ＭＯＳトランジスタ ３１ 入力端子 ３３，３４ 出力端子 ３５ 制御端子 ４０ ラッチ回路 ４１，４２ ノード
ＭＯＳトランジスタ ３１ 入力端子 ３３，３４ 出力端子 ３５ 制御端子 ４０ ラッチ回路 ４１，４２ ノード
Claims (11)
- 【請求項１】 入力信号を受取るための入力端子を持
ったＢｉＣＭＯＳバッファ回路において、制御信号によ
る活性化によって二つの双安定状態の一方へ再生的にラ
ッチするＭＯＳ回路が設けられており、前記ＭＯＳ回路
は第一及び第二入出力ノードを有しており、第一供給電
圧へ接続されたコレクタ電極と前記入力端子へ接続され
たベース電極と前記第一入出力ノードへ結合されたエミ
ッタ電極とを具備する第一バイポーラトランジスタが設
けられており、前記第一供給電圧へ接続されたコレクタ
電極と第一基準電圧へ接続されたベース電極と前記第二
入出力ノードへ結合されたエミッタ電極とを具備する第
二バイポーラトランジスタが設けられており、前記第一
及び第二バイポーラトランジスタのエミッタ電極と前記
夫々の第一及び第二入出力ノードとの間に接続されてお
り前記ＭＯＳ回路が活性化された場合に前記第一及び第
二入出力ノードを前記第一及び第二バイポーラトランジ
スタエミッタ電極から離脱させるためのＭＯＳトランジ
スタ手段が設けられており、その場合に、前記入力信号
が前記ＭＯＳ回路内にラッチされることを特徴とするバ
ッファ回路。 - 【請求項２】 請求項１において、前記第一及び第二
バイポーラトランジスタがマッチングしていることを特
徴とするバッファ回路。 - 【請求項３】 請求項１において、前記トランジスタ
手段が、前記第一バイポーラトランジスタのエミッタ電
極へ接続された第一ソース／ドレイン電極と前記第一入
出力ノードへ接続された第二ソース／ドレイン電極と第
二基準電圧へ結合したゲート電極とを具備する第一ＭＯ
Ｓトランジスタ、及び前記第二バイポーラトランジスタ
のエミッタ電極へ接続された第一ソース／ドレイン電極
と前記第二入出力ノードへ接続された第二ソース／ドレ
イン電極と前記第二基準電圧へ結合されたゲート電極と
を具備する第二ＭＯＳトランジスタ、を有することを特
徴とするバッファ回路。 - 【請求項４】 請求項３において、前記第一及び第二
ＭＯＳトランジスタがマッチングしていることを特徴と
するバッファ回路。 - 【請求項５】 請求項４において、前記第一及び第二
ＭＯＳトランジスタがＰＭＯＳトランジスタであること
を特徴とするバッファ回路。 - 【請求項６】 請求項５において、前記第一及び第二
ＭＯＳトランジスタのゲート電極が前記第二供給電圧へ
接続されていることを特徴とするバッファ回路。 - 【請求項７】 請求項１において、更に、前記第一及
び第二バイポーラトランジスタのエミッタ電極へ接続さ
れており前記トランジスタをオン状態に維持するための
電流源手段が設けられていることを特徴とするバッファ
回路。 - 【請求項８】 請求項１において、前記第一基準電圧
が、前記入力端子上の信号電圧の範囲においてほぼ中間
の電圧レベルであることを特徴とするバッファ回路。 - 【請求項９】 請求項１において、前記制御信号がク
ロック信号であることを特徴とするバッファ回路。 - 【請求項１０】 請求項１において、前記ＭＯＳ回路
が、第一及び第二電源ノードを有しており、前記ＭＯＳ
回路が、前記第一電源ノードを第一電源へ結合させ且つ
前記第二電源ノードを第二電源へ結合させることによっ
て活性化されることを特徴とするバッファ回路。 - 【請求項１１】 請求項１０において、前記ＭＯＳ回
路が交差結合した対の相補的トランジスタを有すること
を特徴とするバッファ回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/502,260 US5103121A (en) | 1990-04-02 | 1990-04-02 | Input buffer regenerative latch for ecl levels |
| US502260 | 1990-04-02 |
Publications (1)
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|---|---|
| JPH04227318A true JPH04227318A (ja) | 1992-08-17 |
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Family Applications (1)
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|---|---|
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| JP (1) | JPH04227318A (ja) |
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| DE (1) | DE69112883T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1991
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- 1991-03-26 EP EP91104702A patent/EP0450454B1/en not_active Expired - Lifetime
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- 1991-04-01 KR KR1019910005221A patent/KR100220440B1/ko not_active IP Right Cessation
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