JP2013200905A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】カラム選択線を効率的に切り替えて異なるカラムから連続的にデータを出力することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを含む。複数のバッファは、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時にメモリバンクのデータを一時的に格納する。コントローラは、バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に読み出し、あるいは、バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に書き込む第１のモードと、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む第２のモードとを切り替えるバッファイネーブル信号を生成する。
【選択図】図１５

Description

本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。

ＭＲＡＭ（Magnetic Random Access Memory）等の不揮発性メモリは、電流検知型のセンスアンプを用いている。しかし、電流検知型のセンスアンプは面積が大きいため、マルチプレクサが、メモリブロック内のカラムＣＳＬ（ビット線またはビット線対）を選択的にセンスアンプに接続している。従って、同一メモリブロック内の全カラムＣＳＬからデータを同時に読み出すことができない。また、カラムＣＳＬの切り替えのタイミングによっては、データ同士が衝突してしまう恐れがある。同一のカラムＣＳＬを選択した場合であっても、同様にデータ同士の衝突が発生する恐れがある。

特許第３５５７０８５号明細書

カラム選択線を効率的に切り替えて異なるカラムから連続的にデータを出力することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを含む。複数のバッファは、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時にメモリバンクのデータを一時的に格納する。コントローラは、バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に読み出し、あるいは、バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に書き込む第１のモードと、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む第２のモードとを切り替えるバッファイネーブル信号を生成する。

第１の実施形態によるＭＲＡＭの構成を示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 複数のメモリバンクＢＫの構成の一例を示す概念図。 メモリバンクＢＫ０Ｌへのデータ書込み動作を示したブロック図、コマンド・アドレスレシーバＣＡＲおよびデータバッファＤＱＢの動作を示すブロック図、並びに、図４（Ｃ）は、メモリの動作状態を示すモードレジスタＭＲを示すブロック図。 メインコントローラＭＣＮＴ内に設けられたバッファステート回路ＢＳＣの構成を示す回路図。 第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すタイミング図。 第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すフロー図。 或るメモリバンクのページ＜０＞の書込み動作の途中で、同一メモリバンクのページ＜７＞のライトコマンドが発行された場合の動作を示すタイミング図。 第１の実施形態によるＭＲＡＭのチップ構成を示す図。 １回目のアドレスと２回目のアドレスとを比較するアドレス比較回路を示す回路図。 信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥを出力する回路を示す図、および、ページバッファＷＲＢからデータを出力するときのＭＲＡＭの概念図。 ＮＡＮＤライクモードにおいてカラム選択信号ＣＬＳ＜ｘ：０＞を立ち上げるＣＬＳカウンタの構成図。 ＣＬＳカウンタの動作を示すタイミング図。 ＮＡＮＤライクモードにおいてページ選択信号ＰＡＧＥ＜ｙ：０＞を立ち上げるＰＡＧＥカウンタの構成図。 第１の実施形態によるＮＡＮＤライクモードにおけるＭＲＡＭの読出し動作を示すタイミング図。 第１の実施形態によるＮＡＮＤライクモードにおけるＭＲＡＭの書込み動作を示すタイミング図。 第２の実施形態によるＭＲＡＭの動作を示すブロック図。 強制プリチャージ信号生成回路の構成図。 強制プリチャージ信号生成回路の構成図。 コマンドイネーブル信号生成回路の構成図。 第２の実施形態によるＭＲＡＭの強制プリチャージ動作を示すタイミング図。 第２の実施形態によるＭＲＡＭの通常動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、ＭＲＡＭについて記載しているが、他の不揮発性メモリ（例えばＦｅＲＡＭ）にも適用することができる。

（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭは、メモリバンクＢＫと、コマンド・アドレスレシーバＣＡＲと、コマンドコントローラＣＯＭＣＮＴと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。

メモリバンクＢＫは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを含むメモリセルアレイＭＣＡを備えている。各メモリセルＭＣはビット線対（例えば、図１に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。

メモリバンクＢＫは、さらに、センスアンプＳＡと、ライトドライバＷＤと、カラムデコーダＣＤと、ロウデコーダＲＤと、メインコントローラＭＣＮＴと、ライトリードページバッファＷＲＢ（以下、単に、ページバッファＷＲＢとも言う）とを備えている。

センスアンプＳＡは、例えば、ビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。このとき、ビット線ＢＬ２は、ライトドライバＷＤを介して基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。

コマンド・アドレスレシーバＣＡＲは、メモリバンクＢＫの動作を決定するコマンド、アドレスおよびクロックを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、バンクアドレス、カラムアドレス、ロウアドレス等を受け取る。コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＲ、ライトコマンドＭＲＷ、リードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリバンクＢＫは、様々な動作を実行することができる。

コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。

メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、アドレスに従ってメモリバンクに書き込むようにライトドライバＷＤへ転送し、あるいは、アドレスに従ってメモリバンクから読み出したデータをＤＱバッファＤＱＢへ転送するようにメモリバンクＢＫ全体を制御する。また、メインコントローラＭＣＮＴは、ＥＣＣ（Error Correction Code）を含む。

カラムデコーダＣＤは、カラムアドレスに従って或るカラムのビット線対を選択するように構成されている。ロウデコーダＲＤは、ロウアドレスに従ってワード線ＷＬを選択する。

ページバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。

データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。

図１では、１つのメモリバンクＢＫを示している。しかし、通常、複数のメモリバンクＢＫがマトリクス状に二次元配置される。

図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。

図３は、複数のメモリバンクＢＫの構成の一例を示す概念図である。図３の左側と右側とにそれぞれ同じアドレスを有するメモリバンクＢＫが含まれており、同じアドレスを有する２つのメモリバンクＢＫが同時にアクセス可能である。例えば、左側にあるメモリバンクＢＫ０Ｌと右側にあるメモリバンクＢＫ０Ｌとは、バンクアドレスＢＫ０、バンクアドレスＢＫ１、および、カラムアドレスＡＣ５がいずれも“０”である。

同様に、バンクアドレスＢＫ０、バンクアドレスＢＬ１、および、カラムアドレスＡＣ５が、それぞれ“０”、“１”、“０”である場合、左側にあるメモリバンクＢＫ２Ｌおよび右側にあるメモリバンクＢＫ２Ｌが選択される。

このように、バンクアドレスＢＫ０、バンクアドレスＢＬ１、および、カラムアドレスＡＣ５を指定することによって、左側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕおよび右側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕのそれぞれから１つずつメモリバンクＢＫを同時に選択することができる。即ち、同一アドレスを有する左側のメモリバンクＢＫ０Ｌと右側のメモリバンクＢＫ０Ｌとは、同時にアクセス可能である。選択されたメモリバンクＢＫは、データ読出し動作またはデータ書込み動作等の対象となる。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれページバッファＷＲＢを備え、読出しデータおよび／または書込みデータを一時的に格納することができる。例えば、各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、各カラムに１６ページ（３２ビット／ページ）を有する。即ち、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、それぞれ５１２ビットのデータを格納することができる。よって、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、対応するメモリバンクの或るカラムの全ページのデータを一時的に格納することができるような容量を有する。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、図４（Ａ）に示すように、それぞれの内部においてＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに分かれており、ＵＰＰＥＲアレイおよびＬＯＷＥＲアレイはそれぞれ８ページずつのデータを格納する。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに対応するセンスアンプＳＡおよびライトドライバＷＤを備えている。そして、センスアンプＳＡは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイのデータを読み出し、あるいは、ライトドライバＷＤは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイへデータを書き込むことができる。

図４（Ａ）は、メモリバンクＢＫ０Ｌへのデータ書込み動作を示したブロック図である。図４（Ｂ）は、コマンド・アドレスレシーバＣＡＲおよびデータバッファＤＱＢの動作を示すブロック図である。図４（Ｃ）は、メモリの動作状態を示すモードレジスタＭＲを示すブロック図である。図４（Ａ）〜図４（Ｃ）は、同一チップ内の構成および動作を示している。

コマンド・アドレスレシーバＣＡＲは、クロックイネーブル信号ＣＫＥ、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃ、コマンド信号およびアドレス信号ＣＡ＜９：０＞、チップ選択信号ＣＳ＿ｎを外部から受け取る。クロックイネーブル信号ＣＫＥは、コマンド・アドレスレシーバＣＡＲにおいてクロック信号ＣＫ＿ｔ、ＣＫ＿ｃを有効または無効にするために用いられる。チップ選択信号ＣＳ＿ｎは、チップが選択されたときに、一時的に活性状態となる信号である。コマンド・アドレスレシーバＣＡＲは、これらの信号ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＡ＜９：０＞、ＣＳ＿ｎに従って、クロック信号ＣＬＫ、アドレス信号ＡＤＤＲｓ、リードコマンドＲＥＡＤ＿ＣＭＤ、ライトコマンドＷＲＩＴＥ＿ＣＭＤを、図４（Ａ）に示すメモリバンクＢＫ０Ｌおよび図４（Ｃ）に示すモードレジスタＭＲへ転送する。

図４（Ｃ）に示すモードレジスタＭＲは、リードコマンドＲＥＡＤ＿ＣＭＤまたはライトコマンドＷＲＩＴＥ＿ＣＭＤの状態に応じてその状態を保持する。例えば、モードレジスタＭＲはラッチ回路であり、リードコマンドＲＥＡＤ＿ＣＭＤがアクティブである場合（データ読出し動作時）にリードコマンドに対応するラッチ部を立ち上げ、ライトコマンドＷＲＩＴＥ＿ＣＭＤがアクティブである場合（データ書込み動作時）にライトコマンドに対応するラッチ部を立ち上げる。尚、モードレジスタＭＲは、メモリチップの状態を保持するためにチップ内に１つ設けられていればよい。モードレジスタＭＲの状態によって、ＭＲＡＭがデータ書込み動作またはデータ読出し動作を実行していることが分かる。

図４（Ａ）は、アドレスＡＤＤＲｓによって選択されたメモリバンクＢＫ０Ｌのうち左側のメモリバンクのブロック図である。尚、他のメモリバンクＢＬ１Ｌ〜ＢＬ３ＵもメモリバンクＢＫ０Ｌと同様の構成を有する。

メモリバンクＢＬ０Ｌは、アドレスＡＤＤＲｓ、リードコマンドＲＥＡＤ＿ＣＭＤ、ライトコマンドＷＲＩＴＥ＿ＣＭＤ、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞を受け取る。データ書込み動作では、ライトコマンドＷＲＩＴＥ＿ＣＭＤが活性化され、リードコマンドＲＥＡＤ＿ＣＭＤは不活性状態となる。データ読出し動作では、リードコマンドＲＥＡＤ＿ＣＭＤが活性化され、ライトコマンドＷＲＩＴＥ＿ＣＭＤは不活性状態となる。ライトコマンドＷＲＩＴＥ＿ＣＭＤが活性化された後、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞（ここでは、ライトデータ）を受け取る。例えば、メモリバンクＢＫ０Ｌが８ページ（５１２ビット）の容量を有する場合、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞は、２ページ分（６４ビット）のデータである。

メモリバンクＢＬ０Ｌ内のメモリセルアレイは、さらにＬＯＷＥＲアレイおよびＵＰＰＥＲアレイに分割されており、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイには、例えば、それぞれ８ページずつ含まれている。この場合、メモリバンクＢＬ０ＬのＬＯＷＥＲアレイおよびＵＰＰＥＲアレイは、それぞれ２５６ビットデータを格納することになる。

メインコントローラＭＣＮＴにおいて、レコードスイッチ信号ＲＤＳＷ＜７：０＞は、ページバッファＷＲＢからメモリチップの外部への読出しを行うときに活性化される信号である。例えば、レコードスイッチ信号ＲＤＳＷ＜ｉ＞が活性化されている場合には、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイの各８ページのうちページ＜ｉ＞のデータ（２ページ分のデータ）がページバッファＷＲＢからメモリチップの外部へ読み出される。尚、ｉは０〜７のいずれかの整数である。

ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７：０＞は、メモリセルアレイＭＣＡからページバッファＷＲＢへデータを読み出すときに活性化される信号である。ページバッファリード信号ＰＢＲ＿ＬＴＣ＜ｉ＞が活性化されている場合には、ＵＰＰＥＲ側およびＬＯＷＥＲ側の各８ページのうちページ＜ｉ＞のデータがメモリセルアレイＭＣＡからページバッファＷＲＢへ読み出される。

ページバッファライト信号ＰＢＷ＿ＬＴＣ＜７：０＞は、ページバッファＷＲＢからメモリセルアレイＭＣＡへデータを書き込むときに活性化される信号である。ページバッファライト信号ＰＢＷ＿ＬＴＣ＜ｉ＞が活性化されている場合には、ＵＰＰＥＲ側およびＬＯＷＥＲ側の各８ページのうちページ＜ｉ＞のデータがページバッファＷＲＢからメモリセルアレイＭＣＡへ書き込まれる。

同じメモリバンクＢＫ０Ｌ内において、ＬＯＷＥＲ側ページおよびＵＰＰＥＲ側ページには、それぞれに対応するページバッファがあるため、メモリセルアレイＭＣＡからページバッファＷＲＢへの読出し動作は、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて同時に実行可能である。また、ページバッファＷＲＢからメモリセルアレイＭＣＡへの書込み動作も、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて同時に実行可能である。従って、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７：０＞は、メモリバンクＢＫ０Ｌ内のＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて共通であり、ページバッファリード信号ＰＢＷ＿ＬＴＣ＜７：０＞も、メモリバンクＢＫ０Ｌ内のＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて共通である。

一方、ページバッファＷＲＢからメモリチップの外部へデータを読み出し、あるいは、メモリチップの外部からページバッファＷＲＢへデータを書き込む場合、レコードスイッチ信号ＲＤＳＷ＜７：０＞が活性状態となる。

図５は、メインコントローラＭＣＮＴ内に設けられたバッファステート回路ＢＳＣの構成を示す回路図である。バッファステート回路ＢＳＣは、各メモリバンクのメインコントローラＭＣＮＴ内に設けられており、各ページに対応して設けられている。

バッファステート回路ＢＳＣは、ＮＯＲゲートＧ１００、Ｇ１０１と、ラッチ回路ＬＣＴ（ｉ）とを備えている。

バッファステート回路ＢＳＣは、対応するページのページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）、対応するページのページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）、チップレディ信号ＣＨＲＤＹおよびプリチャージ信号ＰＲＥＣＨを受け取る。

ＮＯＲゲートＧ１００は、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）のＮＯＲ演算を実行し、その結果をラッチ回路ＬＣＴ（ｉ）へ出力する。

ＮＯＲゲートＧ１０１は、チップレディ信号ＣＨＲＤＹおよびプリチャージ信号ＰＲＥＣＨのＮＯＲ演算を実行し、その結果をラッチ回路ＬＣＴ（ｉ）へ出力する。

ラッチ回路ＬＣＴ（ｉ）は、ＮＯＲゲートＧ１０１の出力によって駆動され、ＮＯＲゲートＧ１００の出力をバッファステート信号ＲＥＡＤＹ（ｉ）としてラッチする。

バッファステート回路ＢＳＣは、ラッチ回路ＬＣＴ（ｉ）にラッチされているデータの論理によってバッファステート信号ＲＥＡＤＹ（ｉ）の状態を維持することができる。バッファステート信号ＲＥＡＤＹ（ｉ）は、ページバッファＷＲＢにデータが読み出されているか否かを示す。

チップレディ信号ＣＨＲＤＹは、ＭＲＡＭの電源を立ち上げたときに論理ハイになる信号であり、ＭＲＡＭの起動中は常時論理ハイとなっている。チップレディ信号ＣＨＲＤＹは、メモリチップごとに設定される。プリチャージ信号ＰＲＥＣＨは、ＭＲＡＭがプリチャージ状態（待機状態）のときに論理ハイに活性化され、データ読出し動作あるいはデータ書込み動作中において論理ロウに不活性化される信号である。プリチャージ信号ＰＲＥＣＨは、メモリバンクごとに設定される。

データ読出しあるいはデータ書込み時においては、チップレディ信号ＣＨＲＤＹが論理ハイ、プリチャージ信号ＰＲＥＣＨが論理ロウである。従って、ラッチ回路ＬＣＴ（ｉ）は、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）の立ち上がりを有効にラッチすることができる。ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）またはページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）が論理ハイに立ち上がると、ラッチ回路ＬＣＴ（ｉ）は、バッファステート信号ＲＥＡＤＹ（ｉ）を論理ハイにラッチする。

データ読出しあるいはデータ書込み時において、バッファステート信号ＲＥＡＤＹ（ｉ）が論理ハイに活性化されることによって、メインコントローラＭＣＮＴは、データがメモリセルアレイＭＣＡからページバッファＷＲＢへすでに読み出されていると判断することができる。この場合、ページ（ｉ）からデータを読み出す際に、メインコントローラＭＣＮＴは、メモリセルアレイＭＣＡにアクセスすることなく、ページバッファＷＲＢからページ（ｉ）のデータを読み出すことができる。

一方、バッファステート信号ＲＥＡＤＹ（ｉ）が不活性状態である場合、メインコントローラＭＣＮＴは、ページバッファＷＲＢにはデータが読み出されていないと判断することができる。この場合、メインコントローラＭＣＮＴは、メモリセルアレイＭＣＡにアクセスすることによって、メモリセルアレイＭＣＡからデータを読み出す。

プリチャージ期間においては、プリチャージ信号ＰＲＥＣＨが論理ハイに立ち上がり、かつ、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）はともに論理ロウである。従って、ラッチ回路ＬＣＴ（ｉ）はリセットされ、バッファステート信号ＲＥＡＤＹ（ｉ）は論理ロウに不活性化される。

一般に、ＭＲＡＭでは、データの書込みを禁止するデータマスクの単位（ＥＣＣの単位）とデータ書込みの単位が異なる。例えば、ＭＲＡＭは、６４ビットごとにＥＣＣを備え、３２ビット単位でデータマスクを行う。この場合、センスアンプＳＡは、データ書込みの単位である或るページのデータをページバッファＷＲＢに一旦読み出す必要がある。ページバッファＷＲＢへの読出しの際には、ＥＣＣを用いてデータを修正した後、ページバッファＷＲＢがデータを格納する。ページバッファＷＲＢ上においてデータマスク以外のデータを書込みデータで更新した後に、ライトドライバＷＤがページバッファＷＲＢからメモリセルアレイＭＣＡへ書き込む。従来、センスアンプＳＡは、データ書込みの対象のページのみをページバッファＷＲＢに一旦読み出していた。これに対し、本実施形態では、ページバッファＷＲＢからの読出しを可能とするために、書込み対象のページに関係なく、メモリバンクＢＫ０Ｌ内の全ページ分(例えば、５１２ビット)のデータをページバッファＷＲＢに読み出す。以下、図５を参照して、本実施形態によるＭＲＡＭのデータ書込み動作をより詳細に説明する。

図６は、第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すタイミング図である。図７は、第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すフロー図である。図６は、ＭＲＡＭのデータ書込み動作、並びに、リードコマンドＲＥＡＤの入力可能時点を示している。尚、メモリバンクＢＫ０Ｌ内の或るカラムが選択されたものとして以下説明を進める。図示の便宜上、ページバッファリード信号ＲＢＲ＿ＬＴＣ＜ｉ＞と、ページバッファライト信号ＲＢＷ＿ＬＴＣ＜ｉ＞を併記しており、図６では、パルスの中にページバッファリード信号ＲＢＲ＿ＬＴＣ＜ｉ＞が論理ハイになったときを“ＰＢＲ”と、ページバッファライト信号ＲＢＷ＿ＬＴＣ＜ｉ＞が論理ハイになったときを“ＰＢＷ”として示す。

図７に示すように、まず、ＭＲＡＭは、アクティブコマンドおよびライトコマンドを受け取る（Ｓ１０、Ｓ２０）。アクティブコマンドを受けるときに、バンクアドレスおよびロウアドレスを受け取り、ライトコマンドを受けるときに、バンクアドレスおよびカラムアドレスを受け取る。

ここでは、データ書込み対象のバンクはメモリバンクＢＫ０Ｌであり、データ書込み対象ページはメモリバンクＢＫ０Ｌのページ＜０＞である。以下、図３の左側のメモリバンクＢＫ０Ｌの動作についてのみ説明しているが、上述の通り、図３の右側のメモリバンクＢＫ０Ｌについても同様に動作している。また、アドレスＢＫ０、ＡＣ５を変更することによって他のメモリバンクも同様に動作可能である。

本実施形態によるＭＲＡＭは、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃに従って動作する。図６に示すＴ０より前の時点においてライトコマンドＷＲＩＴＥが入力される（図７のＳ２０）と、その後、Ｔ３において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞が活性化される。ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞の活性化によって、データ書込み対象であるメモリバンクＢＫ０Ｌ内のページ＜０＞のデータがページバッファＷＲＢへ読み出される（図７のＳ３０）。このとき、図４（Ａ）に示すＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれのページ＜０＞が、それぞれに対応するページバッファＷＲＢへ同時に読み出される。即ち、メモリバンクＢＫ０Ｌにおいて、２ページ分のデータがページバッファＷＲＢへ同時に読み出されている。

書込み対象であるページ＜０＞のデータがページバッファＷＲＢへ読み出されることによって、ページバッファＷＲＢのデータを書込みデータで更新することが可能となる。ライトコマンドＷＲＩＴＥを受けてから書込み対象であるページ＜０＞のデータをページバッファＷＲＢへ読み出すまで（Ｔ４）の期間を書込み遅延時間ＷＬＴ（Write Latency）と呼ぶ。

書込み遅延時間ＷＬＴの経過後、Ｔ５において、書込みデータＤＱｓが外部から取り込まれる（図７のＳ４０）。書込みデータＤＱｓは、クロック信号ＤＱＳ＿ｃおよびＤＱＳ＿ｔに基づいて入力される。そして、ライトリカバリ期間ｔＷＴＲにおいて、書込みデータＤＱｓがページバッファＷＲＢに転送される。ライトリカバリ期間ｔＷＴＲの経過後、Ｔ１１において、ページバッファライトＰＢＷ＿ＬＴＣ＜０＞が活性化されると、書込みデータＤＱｓが、書込み対象であるページバッファＷＲＢ内のページ＜０＞に上書きされる。これにより、ページバッファＷＲＢ内のページ＜０＞のデータが新しい書込みデータで更新される（図７のＳ５０）。

一方、Ｔ５において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜１＞が活性化されている。これにより、メモリバンクＢＫ０Ｌ内のページ＜１＞のデータがページバッファＷＲＢへ読み出される。続いて、Ｔ７〜Ｔ２０において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜２＞〜ＰＢＲ＿ＬＴＣ＜７＞が順に活性化される。これにより、メモリバンクＢＫ０Ｌ内のページ＜２＞〜＜７＞のデータがそれぞれページバッファＷＲＢへ読み出される。即ち、Ｔ３〜Ｔ２０において、メモリバンクＢＫ０Ｌ内の全ページ＜０＞〜＜７＞のデータが、ページバッファＷＲＢへ読み出される。尚、メモリバンクＢＫ０Ｌは、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれにおいて８ページずつ（計１６ページ（５１２ビット））のデータを格納している。Ｔ３〜Ｔ２０において、メモリバンクＢＫ０ＬのＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれからデータが同時に読み出されるので、メモリバンクＢＫ０Ｌに対応するページバッファＷＲＢは、メモリバンクＢＫ０Ｌの全ページのデータを保持する。

尚、Ｔ１１〜Ｔ１２において、ページバッファライト信号ＰＢＷ＿ＬＴＣ＜０＞が活性化されているときに、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜１＞〜＜７＞を活性化することはできない。これは、同一メモリバンク内のカラムは、マルチプレクサを介して選択的にセンスアンプＳＡまたはライトドライバＷＤへ接続されるためである。もし、同一メモリバンク内の各カラムごとにセンスアンプＳＡおよびライトドライバＷＤが設けられている場合には、Ｔ１１〜Ｔ１２において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜４＞を立ち上げることができる。この場合、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞〜＜７＞は、Ｔ３〜Ｔ１８に期間に連続して立ち上がることができる。Ｔ３〜Ｔ２０において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞〜ＰＢＲ＿ＬＴＣ＜７＞が活性化されるごとに、メモリバンクＢＫ０Ｌの各ページ＜０＞〜＜７＞に対応するバッファステート回路ＢＳＣ（図５参照）は、バッファステート信号ＲＥＡＤＹ（０）〜ＲＥＡＤＹ（７）を順次論理ハイに活性化させる。従って、Ｔ２０の後、メモリバンクＢＫ０Ｌの全ページのデータがページバッファＷＲＢから読出し可能となる。

その後、ライトドライバＷＤは、ページバッファＷＲＢのデータをメモリバンクＢＫ０Ｌへ書き込む（図７のＳ６０）。

本実施形態では、書込み遅延時間ＷＬＴの経過後（Ｔ４以降）において、リードコマンドＲＥＡＤの受け取りが可能となる（図７のＳ７０）。このリードコマンドＲＥＡＤに対応するアドレスＡＤＤｓは、メモリバンクＢＫ０Ｌを指定していてもよい。この場合、メインコントローラＭＣＮＴは、メモリバンクＢＫ０Ｌのバッファステート信号ＲＥＡＤＹ（０）〜ＲＥＡＤＹ（７）の状態に従って、ページバッファＷＲＢにアクセスし、ページバッファＷＲＢから読出しデータを外部へ出力する（図７のＳ８０、Ｓ９０）。尚、リードコマンドＲＥＡＤの入力から読出しデータの出力までの時間を読出し遅延時間ＲＬＴ（Read Latency）と呼ぶ。

このように、本実施形態によるＭＲＡＭは、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合、メモリバンクＢＫ０ＬのメモリセルアレイＭＣＡからデータを読み出さず、ページバッファＷＲＢからデータを読み出す。これにより、リードコマンドＲＥＡＤは、ライトレイテンシＷＬＴの経過後（Ｔ４以降）に発行可能となる。読出し遅延時間ＲＬＴの経過後、ＭＲＡＭは、ページバッファＷＲＢからデータを出力する。

比較例として、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合に、読出しデータをメモリセルアレイＭＣＡから読み出そうとすると、リードコマンドＲＥＡＤは、ライトリカバリ期間ｔＷＴＲの経過後（Ｔ１０以降）に発行される必要がある。これは、リードコマンドＲＥＡＤがライトリカバリ期間ｔＷＴＲの経過前に発行されると、メモリセルアレイＭＣＡからの読出しデータが書込みデータとデータバス上で衝突する可能性があるからである。このように、本実施形態によるＭＲＡＭは、ライトコマンドＷＲＩＴＥの発行後、比較例よりも早い時点でリードコマンドＲＥＡＤの発行が可能となる。即ち、本実施形態によるＭＡＲＭは、データの書込み中において、データの読出し開始を早めることができる。

また、本実施形態によるＭＲＡＭは、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合（図７のＳ８０（ＮＯ））、ページバッファＷＲＢから読出しデータを読み出す（図７のＳ１００）。よって、メモリバンクＢＫ０ＬのメモリセルアレイＭＣＡへのアクセス頻度が減少する。即ち、メモリセルアレイＭＣＡからデータを直接読み出す頻度が低減する。これにより、メモリバンクＢＫ０Ｌ内のメモリセルアレイＭＣＡに対するデータディスターブが抑制され得る。

本実施形態では、同一メモリバンクにデータを書き込んでいることを表すフラグ（例えば、図４のライトコマンドＷＲＩＴＥ）の状態により、データ書込み中に入力された同一メモリバンクへのリードコマンドは、通常のリードコマンドと区別される。そして、上記フラグとしてのライトコマンドＷＲＩＴＥが立っている間にリードコマンドが発行された場合には（データ書込み中に同一メモリバンクへリードコマンドが発行された場合には）、ＭＲＡＭは、指定されたアドレスのデータをページバッファＷＲＢからＤＱを介して外部へ出力する。このとき、読出しデータは、全てページバッファへ先に読み出されており、ページバッファＷＲＢから出力される。

本実施形態において、書込み中におけるリードコマンドは、ＭＲＡＭの内部において通常のリードコマンドとは異なるコマンドとして扱われ、メモリセルアレイＭＣＡへのアクセスなしに、ページバッファＷＲＢからデータを出力する。また、書込み中におけるリードコマンドは、ライトレイテンシＷＬＴ期間中は、待機状態となる。

データ書込み対象でない非選択のメモリバンクにリードコマンドＲＥＡＤが入力された場合、フラグ（ライトコマンドＷＲＩＴＥ）が立っていないので、通常のリードコマンドとして扱われ、メモリセルアレイＭＣＡからのデータ読出しから実行する必要がある。

尚、上記実施形態において、メモリバンクＢＫ０Ｌおよびページ＜０＞を書込み対象のメモリバンクおよび書込み対象のページとした。しかし、言うまでもなく、他のメモリバンクＢＫ１Ｌ〜ＢＫ３Ｕおよびページ＜１＞〜＜７＞を書込み対象としてもよい。ページ＜１＞が書込み対象である場合には、図６のＴ３において、ページバッファリード信号ＰＢＲ＿ＬＣＴ＜１＞が最初に活性化され、その後、ページバッファリード信号ＰＢＲ＿ＬＣＴ＜０＞、ＰＢＲ＿ＬＣＴ＜２＞〜ＰＢＲ＿ＬＣＴ＜７＞が順に活性化されればよい。

また、リードコマンドＲＥＡＤが書込み対象以外のメモリバンクに対して発行された場合には、ＭＲＡＭは、通常通り、メモリセルアレイＭＣＡからデータを読み出せばよい。ただし、読出し動作が実行されたメモリバンクは、すでにページバッファＷＲＢにデータが読み出されている。この場合、図５を参照して説明したように、プリチャージ信号ＰＲＥＣＨが活性化されるまで、バッファステート信号ＲＥＡＤＹ（ｉ）は活性状態である。従って、読出し動作が実行されたメモリバンクからデータを再度読み出す場合には、ＭＲＡＭは、ページバッファＷＲＢからデータを読み出す。即ち、ライトコマンドＷＲＩＴＥ後のリードコマンドＲＥＡＤの発行時だけでなく、リードコマンドＲＥＡＤ後のリードコマンドＲＥＡＤ発行時においても、ＭＲＡＭは、ページバッファＷＲＢからデータを読み出すことができる。ページバッファＷＲＢからの読出しは、プリチャージ信号ＰＲＥＣＨが活性化され、プリチャージ期間に入るまで可能である。

図８は、或るメモリバンクのページ＜０＞の書込み動作の途中で、同一メモリバンクのページ＜７＞のライトコマンドが発行された場合の動作を示すタイミング図である。この場合、最初のライトコマンドＷＲＩＴＥ１に基づくページバッファＷＲＢへの読出しが、全ページ＜０＞〜＜７＞において終了する前に、Ｔ１０において、ページ＜７＞へのライトコマンドＷＲＩＴＥ２が発行されている。この場合、ライトコマンドＷＲＩＴＥ２の発行直前のページ＜３＞の読出しが実行された後、ページ＜４＞以降の読出しが中断される。

そして、書込み対象であるページ＜７＞に対応するページバッファリード信号ＰＢＲ＿ＬＴＣ＜７＞が立ち上がる。その後、既にページバッファＷＲＢに書き込まれているページ＜０＞〜＜３＞の読出しを実行することなく、スキップ期間ｔＳＫＰの経過後、ページ＜４＞〜＜６＞の読出しを実行する。スキップ期間ｔＳＫＰは、ページ＜０＞〜＜３＞をページバッファＷＲＢへ読み出す期間Ｔ２〜Ｔ１０と同じ期間でよい。

これにより、本実施形態によるＭＲＡＭは、最初のライトコマンドＷＲＩＴＥ１によるデータ読出し期間中に、次のライトコマンドＷＲＩＴＥ２が同一メモリバンクに発行されたとしても、既にページバッファＷＲＢに読み出されているページ＜０＞〜＜３＞のデータをページバッファＷＲＢへ再度読み出すことなく、残りのページ＜４＞〜＜６＞のみをページバッファＷＲＢへ読み出すことができる。これにより、リードディスターブを抑制することができる。

尚、図８においても、もし、同一メモリバンク内の各カラムごとにセンスアンプＳＡおよびライトドライバＷＤが設けられている場合には、Ｔ１１〜Ｔ１２において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜４＞を立ち上げることができる。この場合、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜５＞、＜６＞が、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７＞の活性化後に、Ｔｎ〜Ｔｎ＋３の期間に連続して立ち上がる。

第１の実施形態によるＭＲＡＭは、以上のようにメモリセルアレイＭＣＡからページバッファＷＲＢに一旦読み出されたデータを活用して、同一メモリバンクからデータを繰り返し読み出す場合にページバッファＷＲＢからデータを出力する。以下、このようにメモリセルアレイＭＣＡからの読出しを省略して、ページバッファＷＲＢからデータを読み出す動作を、便宜的に「バッファ読出し方式」と呼ぶ。

第１の実施形態によるＭＲＡＭは、バッファ読出し方式を行なうことを前提としている。

図９（Ａ）〜図９（Ｃ）は、第１の実施形態によるＭＲＡＭのチップ構成を示す図である。図９（Ａ）は、本実施形態によるＭＲＡＭのチップ単体であり、チップ全体が後述のＮＡＮＤライクモード（第１のモード）で動作する。図９（Ｂ）は、ＭＲＡＭのチップ単体であるが、そのうち一部がＮＡＮＤライクモードで動作し、他の部分は通常のＭＲＡＭとして機能する（第２のモード）。図９（Ｃ）は、ＮＡＮＤライクモードで動作するＭＲＡＭのチップと、通常のＭＲＡＭとして機能するＭＣＰ（Multi-Chip Package）を示す。ＮＡＮＤライクモードは、カラムを切り替えながらデータを連続的にリードまたは連続的にライトするモードである。

通常のＭＲＡＭの動作（第２のモード）では、ＭＲＡＭは、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む。通常のＭＲＡＭの動作については、広く知られているのでその詳細な説明を省略する。以下、ＮＡＮＤライクモードについて説明する。本実施形態では、ＮＡＮＤライクモードに入るトリガーは、同一バンクアドレスおよび同一ロウアドレスを２回連続して受け取ることである。このトリガーを検出するためには、１回目のアドレスと２回目のアドレスとを比較する必要がある。

図１０（Ａ）〜図１０（Ｃ）は、１回目のアドレスと２回目のアドレスとを比較するアドレス比較回路を示す回路図である。このアドレス比較回路は、図１に示すメインコントローラＭＣＮＴに含まれており、メモリバンクＢＫごとに対応して設けられている。以下、或るメモリバンクＢＫに対応するアドレス比較回路について説明する。

ここで、図１０（Ａ）に示す信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）は、読出し対象のメモリバンクが活性状態になっていることを示す信号である。信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）は、図１０（Ｂ）に示すアクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）が読出し対象のメモリバンクに入力された後、そのメモリバンクが選択されている期間中、論理ハイを維持する。

図１０（Ｂ）に示す信号ＣＡ（ｒｏｗ）は、外部からのバンクアドレスおよびロウアドレスである。以下、単に、ロウアドレスＣＡ（ｒｏｗ）という。ＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）は、読出し対象のメモリバンクのアクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）が実行されたときに生成されるパルス信号である。チップレディ信号ＣＨＲＤＹは、チップが選択されたときに活性化される信号である。１ｓｔロウ信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）は、メモリバンクがアクティブコマンドによって活性状態に入ってから最初に受け取ったロウアドレス信号である。

図１０（Ｃ）に示す信号ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）は、ロウアドレス信号であり、最初および２回目以降のロウアドレス信号を含む。モード切替え信号ＮＡＮＤ＿ＬＩＫＥ＿ＭＯＤＥは、ＮＡＮＤライクモードに入ることを示すトリガー信号である。

アドレス比較回路は、図１０（Ｂ）に示すように、ロウアドレスＣＡ（ｒｏｗ）を信号ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）としてラッチする第１のラッチ回路ＬＣＴｃｏｍｐ１と、最初のロウアドレスＣＡ（ｒｏｗ）のみを信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）としてラッチする第２のラッチ回路（ロウアドレスラッチ回路）ＬＣＴｃｏｍｐ２とを備えている。

アドレス比較回路は、さらに、ＮＡＮＤゲートＧ１００と、ＮＡＮＤゲートＧ１０１と、ＮＯＲゲートＧ１０２とを備えている。

ＮＡＮＤゲートＧ１００は、ロウアドレスＣＡ（ｒｏｗ）とアクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）とを受け取り、それらのＮＡＮＤ演算結果をラッチ回路ＬＣＴｃｏｍｐ１へ出力する。ＮＡＮＤゲートＧ１０１は、ラッチ回路ＬＣＴｃｏｍｐ１からの信号ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）と信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）とを受け取り、それらのＮＡＮＤ演算結果をラッチ回路ＬＣＴｃｏｍｐ２へ出力する。ＮＯＲゲートＧ１０２は、チップレディ信号ＣＨＲＤＹの反転信号と信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）とを受け取り、それらのＮＯＲ演算結果をリセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）としてラッチ回路ＬＣＴｃｏｍｐ１、ＬＣＴｃｏｍｐ２へ出力する。

リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）が論理ロウであるときに、ラッチ回路ＬＣＴｃｏｍｐ１、ＬＣＴｃｏｍｐ２は、ロウアドレスＣＡ（ｒｏｗ）またはＲＯＷ＿ＡＤＤＲ（ｒｏｗ）をそれぞれ取り込む。そして、リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）が論理ハイになったときに、ラッチ回路ＬＣＴｃｏｍｐ２は、ロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）を、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）としてラッチする。

リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）が再度論理ロウになるまで、ラッチ回路ＬＣＴｃｏｍｐ２は、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）をラッチし続ける。

リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）は、チップレディ信号ＣＨＲＤＹおよび信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）の両方が活性状態であるときに論理ハイに不活性化される信号である。信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）の反転信号である信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）は、アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）の活性化後、所定期間の経過後に、論理ロウに活性化される。アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）の活性化から信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）の活性化までの期間中に、ラッチ回路ＬＣＴｃｏｍｐ１、ＬＣＴｃｏｍｐ２は最初のロウアドレスＣＡ（ｒｏｗ）、ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）をラッチする。

また、アドレス比較回路は、図１０（Ｃ）に示すように、ＥＸ−ＮＯＲゲート（比較論理ゲート）Ｇ１０と、ＮＡＮＤゲートＧ２０と、フリップフロップＦＦ１と、ＮＯＲゲートＧ２５とを備えている。

ＥＸ−ＮＯＲゲート（比較論理ゲート）Ｇ１０は、ロウアドレスＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ））とロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）とのＥＸＮＯＲ演算結果を信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）としてＮＡＮＤゲートＧ２０へ出力する。信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）は、ロウアドレスＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ））とロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）とが等しいときに論理ハイになる信号である。ＮＡＮＤゲートＧ２０は、信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）と、アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）と、信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）とを受け取り、それらのＮＡＮＤ演算結果の反転信号をフリップフロップＦＦ１へ出力する。

このように、ＥＸ−ＮＯＲゲート（比較論理ゲート）Ｇ１０は、最初のロウアドレスＣＡ（ｒｏｗ）（即ち、ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ））と次に入力されるロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）とを比較する。ＮＡＮＤゲートＧ２０は、最初のロウアドレスＣＡ（ｒｏｗ）と次に入力されるロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）とが等しいときにアクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）を通過させる。フリップフロップＦＦ１は、ＮＡＮＤゲートＧ２０の出力が活性化された場合にモード切替え信号ＮＡＮＤ＿ＬＩＫＥ＿ＭＯＤＥを論理ハイに活性化させる。

ＮＯＲゲートＧ２５は、チップレディ信号ＣＨＲＤＹの反転信号と信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）の反転信号とを受け取り、それらのＮＯＲ演算結果の反転信号をリセット信号ＲＳＴとしてフリップフロップＦＦ１へ出力する。これにより、フリップフロップＦＦ１は、チップレディ信号ＣＨＲＤＹまたは信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ（ＢＫｎ）の少なくとも一方が不活性状態になったときに、モード切替え信号ＮＡＮＤ＿ＬＩＫＥ＿ＭＯＤＥを論理ロウにリセットする。

図１０（Ａ）〜図１０（Ｃ）に示すアドレス比較回路によって、モード切替え信号ＮＡＮＤ＿ＬＩＫＥ＿ＭＯＤＥが論理ハイに活性化されたときに、ＭＲＡＭは、ＮＡＮＤライクモードへ入る。

より詳細にアドレス比較回路の動作を説明する。ＭＲＡＭのチップが選択されるとチップレディ信号ＣＨＲＤＹは、論理ハイを維持する。従って、チップレディ信号ＣＨＲＤＹは、論理ハイを維持している。

最初のロウアドレスＣＡ（ｒｏｗ）およびアクティブコマンドＡＣＴＶＥ＿ＣＭＤ（ＢＫｎ）が読出し対象として選択されたメモリバンクに入力される。このとき、信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）は、まだ、不活性状態（論理ハイ）を維持している。従って、リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）は、論理ロウに活性化されている。

これにより、アクティブコマンドＡＣＴＶＥ＿ＣＭＤ（ＢＫｎ）のパルスを受けたときに、ラッチ回路ＬＣＴｃｏｍｐ１は、最初のロウアドレスＣＡ（ｒｏｗ）をロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）として出力し、ラッチ回路ＬＣＴｃｏｍｐ２は、ロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）を信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）として出力する。つまり、ラッチ回路ＬＣＴｃｏｍｐ２は、最初のロウアドレスＣＡ（ｒｏｗ）を信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）として出力する。

例えば、ロウアドレスＣＡ（ｒｏｗ）が論理ハイであるときには、ラッチ回路ＬＣＴｃｏｍｐ２は、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）として論理ハイを出力する。ロウアドレスＲＯＷ＿ＡＤＤＲ（ｒｏｗ）が論理ロウであるときには、ラッチ回路ＬＣＴｃｏｍｐ２は、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）として論理ロウを出力する。

アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）を受けてから所定期間の経過後、信号ＡＬＲＥＡＤＹ＿ＩＮ＿ＡＣＴＩＶＥ＿ｎ（ＢＫｎ）が論理ロウに活性化されると、リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）が論理ハイに不活性化される。このとき、ラッチ回路ＬＣＴｃｏｍｐ２は、最初のロウアドレスＣＡ（ｒｏｗ）を信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）としてラッチする。ラッチ回路ＬＣＴｃｏｍｐ２は、リセット信号ＲＥＳＥＴ＿ｎ（ＢＫｎ）が論理ロウに再度活性化されるまで、２番目以降に入力されるロウアドレスＣＡ（ｒｏｗ）に依らず、最初のロウアドレスＣＡ（ｒｏｗ）を保持し続ける。

次に、図１０（Ｃ）に示すゲートＧ１０が２番目に入力されるロウアドレスＣＡ（ｒｏｗ）を受け取ると、ゲートＧ１０は、ラッチ回路ＬＣＴｃｏｍｐ２でラッチされている信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）と２番目のロウアドレスＣＡ（ｒｏｗ）とを比較する。そして、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）と２番目のロウアドレスＣＡ（ｒｏｗ）とが等しい場合に（即ち、最初のロウアドレスＣＡ（ｒｏｗ）と２番目のロウアドレスＣＡ（ｒｏｗ）とが等しい場合に）、ゲートＧ１０は、信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）を論理ハイに活性化する。一方、信号ＬＴ＿１ＳＴ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）と２番目のロウアドレスＣＡ（ｒｏｗ）とが異なる場合には、ゲートＧ１０は、信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）を論理ロウに不活性化する。

信号ＳＡＭＥ＿ＲＯＷ＿ＡＤＤＲ（ｒｏｗ）が論理ハイに活性化されると、ゲートＧ２０は、アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）のパルスが入力されるごとに、信号ＩＮＣが立ち上がる。フリップフロップＦＦ１は、信号ＩＮＣの立ち上がりを受けて、モード切替え信号ＮＡＮＤ＿ＬＩＫＥ＿ＭＯＤＥを論理ハイに活性化させる。これにより、ＭＲＡＭは、ＮＡＮＤライクモードに入ることができる。

図１１（Ａ）は、信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥを出力する回路を示す図である。信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥは、ＮＡＮＤライクモードでデータを読み出すときに、ページバッファＷＲＢからの読出しをイネーブルにする信号である。データ読出し時に、ＮＡＮＤライクモードに入ると、信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥが論理ハイに活性化される。

図１１（Ｂ）は、ページバッファＷＲＢからデータを出力するときのＭＲＡＭの概念図である。信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥを受けたページバッファＷＲＢは、メモリセルアレイＭＣＡにアクセスすることなく、既にページバッファＷＲＢに読み出されたデータを、ＤＱ線を介して外部へ出力する。このとき、カラム選択信号ＣＳＬ＜ｘ：０＞およびページ選択信号ＰＡＧＥ＜ｙ：０＞は、図１２および図１４に示すカウンタによって生成される。尚、ｘ、ｙは整数である。

図１２は、ＮＡＮＤライクモードにおいてカラム選択信号ＣＬＳ＜ｘ：０＞を立ち上げるＣＬＳカウンタの構成図である。このＣＬＳカウンタは、図１０（Ｃ）に示す信号ＩＮＣの活性化に伴い、カラム選択信号ＣＬＳ＜０＞〜ＣＬＳ＜ｘ＞を順番に立ち上げる。これにより、本実施形態によるＭＲＡＭは、ＮＡＮＤライクモードにおいて、異なる複数のカラムから連続してデータを読み出すことができる。

図１３は、ＣＬＳカウンタの動作を示すタイミング図である。図１３の“ＡＶＴＩＶＥ”は、アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）のパルス数を示す。２つ目のＡＣＴＩＶＥパルスにおいて、ＭＲＡＭがＮＡＮＤライクモードに入ると、ＣＬＳカウンタは、３つ目のＡＣＴＩＶＥパルスにおいてカラム選択信号ＣＳＬ＜０＞を立ち上げ、５つ目のＡＣＴＩＶＥパルスにおいてカラム選択信号ＣＳＬ＜１＞を立ち上げ、９つ目のＡＣＴＩＶＥパルスにおいてカラム選択信号ＣＳＬ＜２＞を立ち上げる。これを続けることによって、ＣＬＳカウンタは、アクティブコマンドＡＣＴＩＶＥ＿ＣＭＤ（ＢＫｎ）のパルス数に従って全カラム選択信号＜ｘ：０＞を順次活性化させることができる。

図１４は、ＮＡＮＤライクモードにおいてページ選択信号ＰＡＧＥ＜ｙ：０＞を立ち上げるＰＡＧＥカウンタの構成図である。ＰＡＧＥカウンタは、信号ＰＡＧＥ＿ＩＮＣの入力に従って、ページ選択信号ＰＡＧＥ＜０＞〜＜ｙ＞を順次活性化させる。信号ＰＡＧＥ＿ＩＮＣは、通常のリードコマンドを入力するごとに活性化され、内部のページアドレスを１ずつ増大させる信号である。ＰＡＧＥカウンタは、信号ＰＡＧＥ＿ＩＮＣのパルス数に従って全ページ選択信号＜ｙ：０＞を順次活性化させることができる。

図１５は、第１の実施形態によるＮＡＮＤライクモードにおけるＭＲＡＭの読出し動作を示すタイミング図である。まず、Ｔ０およびＴ２において、２つのアクティブコマンドが入力されている。このとき、同一のバンクアドレス（Ｂａｎｋｘ）および同一のロウアドレス（Ｒｏｗ０）が２回連続して発行されている。これにより、ＭＲＡＭは、ＮＡＮＤライクモードに入る。尚、通常、同一のバンクアドレス（Ｂａｎｋｘ）および同一のロウアドレス（Ｒｏｗ０）が２回連続して発行されることはない。従って、ＭＲＡＭが予期せず偶然にＮＡＮＤライクモードに入ることはない。

Ｔ２〜Ｔ６の期間は、リードレイテンシＲＬＴ０の期間である。リードレイテンシＲＬＴ０の期間に、全メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのメモリセルアレイＭＣＡのデータはそれぞれに対応するページバッファＷＲＢに読み出される。尚、ここでは、読出し対象のカラムは、ＣＳＬ＜０＞である。

Ｔ４において、リードコマンドＲＥＡＤを受け取ると、リードレイテンシＲＬＴ０後のＴ６以降において、データがページバッファＷＲＢからＤＱ線を介して外部へ出力される。このとき、ＭＲＡＭは、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕからデータを出力開始する。

次に、Ｔｘにおいて、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕからのデータ出力が終了したタイミングで、アクティブコマンドを受け取る。このアクティブコマンドと同時に入力されるバンクアドレスおよびロウアドレスは、Ｔ０およびＴ２において入力されたバンクアドレスおよびロウアドレスと同一アドレスである。Ｔｘにおけるアクティブコマンドを受けて、図１２に示すＣＳＬカウンタは、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕにおけるカラム選択信号をＣＳＬ＜０＞からＣＳＬ＜１＞へインクリメントする。そして、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕは、カラム選択信号ＣＳＬ＜１＞に対応するカラムのメモリセルＭＣからデータをページバッファＷＲＢへ読み出す。このときのリードレイテンシはＲＬＴ１である。

一方、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕからのデータは、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕからのデータ出力後、引き続き出力される。

次に、Ｔｙにおいて、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕからのデータ出力が終了したタイミングで、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕはアクティブコマンドを受け取る。このアクティブコマンドとともに入力されるバンクアドレスおよびロウアドレスは、Ｔ０およびＴ２において入力されたバンクアドレスおよびロウアドレスと同一である。Ｔｙにおけるアクティブコマンドを受けて、図１２に示すＣＳＬカウンタは、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕにおけるカラム選択信号をＣＳＬ＜０＞からＣＳＬ＜１＞へインクリメントする。そして、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕは、カラム選択信号ＣＳＬ＜１＞に対応するカラムのメモリセルＭＣからデータをページバッファＷＲＢへ読み出す。このときのリードレイテンシはＲＬＴ２である。

一方、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕからのデータは、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕからのデータ出力後、引き続き出力される。

このように、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵとメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕとは、カラム選択信号ＣＳＬ＜ｘ：０＞をインクリメントしながら、ページバッファＷＲＢへのデータ読出しと、ページバッファＷＲＢから外部へのデータ出力とを交互に実行する。

これにより、本実施形態のＭＲＡＭは、カラムを切り替えながら連続的にデータを出力することができる。即ち、本実施形態によるＭＲＡＭは、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵのページバッファＷＲＢおよびメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵのページバッファＷＲＢから交互にデータを外部へ読み出す。一方のメモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵにおけるメモリセルアレイＭＣＡからページバッファＷＲＢへのデータ読出しは、他方のメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵにおいてページバッファＷＲＢから外部へデータを出力している期間に実行される。逆に、他方のメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵにおけるメモリセルアレイＭＣＡからページバッファＷＲＢへのデータ読出しは、一方のメモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵにおいてページバッファＷＲＢから外部へデータを出力している期間に実行される。

図１６は、第１の実施形態によるＮＡＮＤライクモードにおけるＭＲＡＭの書込み動作を示すタイミング図である。尚、本実施形態によるＭＲＡＭの書込み動作では、メモリセルアレイＭＣＡのデータをページバッファＷＲＢへ一旦読み出す。そして、ページバッファＷＲＢにおいてデータを書込みデータで更新した後に、ページバッファＷＲＢのデータをメモリセルアレイＭＣＡへ書き戻す。

まず、Ｔ０およびＴ２において、２つのアクティブコマンドが入力されている。これにより、図１５において説明したように、ＭＲＡＭは、ＮＡＮＤライクモードに入る。

Ｔ４〜Ｔ５においてリードコマンドが発行されていないため、図１１（Ａ）および図１１（Ｂ）に示す信号ＯＵＴＰＵＴ＿ＢＵＦＦＥＲ＿ＥＮＡＢＬＥは不活性状態を維持する。これにより、ページバッファＷＲＢから外部への出力が禁止される。

一方、メモリセルアレイＭＣＡからページバッファＷＲＢへのデータ読出し動作は、Ｔ２から実行されている。例えば、図１５と同様に、リードレイテンシＲＬＴ０の期間に、全メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのメモリセルアレイＭＣＡのデータはそれぞれに対応するページバッファＷＲＢに読み出される。尚、ここでは、読出し対象のカラムは、ＣＳＬ＜０＞である。また、図１６に示すリードレイテンシＲＬＴ０が図１５に示すリードレイテンシＲＬＴ０と異なる長さで表示されているが、両者は同一期間でよい。

その後、Ｔｘ〜Ｔｘ−４において、４つのライトコマンドＷＲＩＴＥが発行されている。これらの４つのライトコマンドＷＲＩＴＥは、それぞれメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕに対応するコマンドである。

本実施形態では、メモリバンクＢＫ０（ＢＫ０ＬおよびＢＫ０Ｕ）のライトコマンドＷＲＩＴＥが発行された時点で、全メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのカラムＣＳＬ＜０＞のデータは、各ページバッファＷＲＢに既に読み出されている。従って、ライトレイテンシＷＬＴは短くてよく、ＴｘのライトコマンドＷＲＩＴＥの発行直後（Ｔｘ＋１〜Ｔｘ＋２）において、書込みデータがＤＱ線を介してページバッファＷＲＢへ取り込まれ得る。

メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕが外部からの書込みデータを取込み、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕの各ページバッファＷＲＢのデータが書込みデータで更新される。次に、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕが外部からの書込みデータを取込み、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕの各ページバッファＷＲＢのデータが書込みデータで更新される。メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕが外部からの書込みデータをページバッファＷＲＢに取込んでいる期間に、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕでは、ページバッファＷＲＢからメモリセルアレイＭＣＡへの書込みが並行して実行されている。

そして、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕにおいて、メモリセルアレイＭＣＡへのデータ書込みが終了すると、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕにおけるカラム選択信号をＣＳＬ＜０＞からＣＳＬ＜１＞へ変更することが可能となる。例えば、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕの各メモリセルアレイＭＣＡへのデータ書込みが終了した時点Ｔｙにおいて、次のアクティブコマンドＡＣＴＩＶＥの発行が可能になる。

ＴｙにおけるアクティブコマンドＡＣＴＩＶＥによって、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕのカラム選択信号がＣＳＬ＜０＞からＣＳＬ＜１＞へ変更される。そして、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕが外部からの書込みデータを取込み、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕの各ページバッファＷＲＢのデータが書込みデータで上書きされる。メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１Ｕが外部からの書込みデータをページバッファＷＲＢに取込んでいる期間に、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕでは、ＣＳＫ＜０＞に対応するカラムについてページバッファＷＲＢからメモリセルアレイＭＣＡへの書込みが並行して実行されている。

そして、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕにおいて、メモリセルアレイＭＣＡへのデータ書込みが終了すると、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕにおけるカラム選択信号をＣＳＬ＜０＞からＣＳＬ＜１＞へ変更することが可能となる。例えば、メモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕの各メモリセルアレイＭＣＡへのデータ書込みが終了した時点（図示せず）において、次のアクティブコマンドＡＣＴＩＶＥの発行が可能になる。

その後、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵおよびメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３Ｕは、カラム選択信号ＣＳＬ＜ｘ：０＞をインクリメントしながら、ページバッファＷＲＢへの書込みデータの取込みと、ページバッファＷＲＢからメモリセルアレイＭＣＡへのデータ書込みとを交互に実行する。

これにより、本実施形態のＭＲＡＭは、全てのメモリバンクのページだけでなくカラムを切り替えながら連続的にデータを書き込むことができる。即ち、本実施形態によるＭＲＡＭは、メモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵのページバッファＷＲＢおよびメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵのページバッファＷＲＢへ交互にデータを取り込むことができる。一方のメモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵにおけるページバッファＷＲＢからメモリセルアレイＭＣＡへのデータ書込みは、他方のメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵにおけるページバッファＷＲＢへのデータ取込みの期間に実行される。逆に、他方のメモリバンクＢＫ２Ｌ、ＢＫ２Ｕ、ＢＫ３Ｌ、ＢＫ３ＵにおけるページバッファＷＲＢからメモリセルアレイＭＣＡへのデータ書込みは、一方のメモリバンクＢＫ０Ｌ、ＢＫ０Ｕ、ＢＫ１Ｌ、ＢＫ１ＵにおけるページバッファＷＲＢへのデータ取込みの期間に実行される。

通常、ＭＲＡＭにおいて、メモリバンク内の複数のカラム（ビット線）は、マルチプレクサによって選択的にセンスアンプまたはライトドライバに接続される。従って、メモリバンク内のカラムを変更するときには、ビット線のプリチャージが必要であった。このため、同一カラムにおいてページを変更しながらデータをバーストリードまたはバーストライトすることは可能であるが、同一メモリバンクにおいてカラムを変更しながらデータをバーストリードまたはバーストライトすることは不可能であった。

本実施形態では、複数のメモリバンクが、カラムを変更しながら、ページバッファＷＲＢへのデータ読出しと、ページバッファＷＲＢから外部へのデータ出力とを交互に実行する。また、複数のメモリバンクが、カラムを変更しながら、ページバッファＷＲＢへの書込みデータの取込みと、ページバッファＷＲＢからメモリセルアレイＭＣＡへのデータ書込みとを交互に実行する。これにより、本実施形態は、同一メモリバンクにおいてカラムを変更しながらデータをバーストリードまたはバーストライトすることができる。本実施形態によるＮＡＮＤライクモードでは、読出しのカラムアドレスの順番がＭＲＡＭ内部で決定されているので、或るカラムからのデータ読出し中に、他のカラムが指定されることはない。従って、プリチャージの発行は不要である。

尚、バーストリードまたはバーストライトができない場合であっても、ページバッファＷＲＢから外部へのデータ出力期間または外部からページバッファＷＲＢへのデータ取込み期間は、ページバッファＷＲＢとメモリセルアレイＭＣＡとの間のデータの読出し／書込み期間と比べて非常に短い。即ち、本実施形態によるＭＲＡＭでは、リードレイテンシＲＬＴおよびライトレイテンシＷＬＴが見かけ上短縮され得る。

尚、上記実施形態のデータ読出し動作およびデータ書込み動作では、カラムアドレス（カラム選択信号ＣＳＬ＜ｘ：０＞）は１ずつインクリメントされている。しかし、バンクアドレスおよびロウアドレスを含むアクティブコマンドＡＣＴＩＶＥに、カラムアドレスを含むリードコマンドＲＥＡＤまたはカラムアドレスを含むライトコマンドＷＲＩＴＥを組み合わせることによって、カラムアドレスを任意に変更することができる。

（第２の実施形態）
図１７は、第２の実施形態によるＭＲＡＭの動作を示すブロック図である。尚、図１７には、メモリサブバンクＢＫ０Ｌの動作を一例として示している。

第２の実施形態によるＭＲＡＭは、読出しまたは書込み動作中（ビジー状態）のメモリバンク（サブバンク）に対して別カラムへのアクセスがあった場合に、強制的にプリチャージ信号を発行して、この別カラムへのアクセスを無効にする。

第２の実施形態において、ＢＫ０Ｌ〜ＢＫ３Ｕは、便宜的にそれぞれサブバンクと呼ぶ。ＢＫｉＬおよびＢＫｉＵは、同一メモリバンクＢＫｉに属するものとする。ここで、ｉは整数である。

サブバンクＢＫ０Ｌにおいてデータ書込み動作またはデータ読出し動作が実行されている場合、サブバンクビジー信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹが活性化されている。図１７に示すそれ以外の信号の表示は、図４（Ａ）に示す信号の表示と同様である。サブバンクＢＫ０Ｌにアクセスすると、サブバンクＢＫ０Ｌに対応するサブバンクビジー信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹ（ＢＫ０Ｌ＿ＢＵＳＹ）が活性化される。

図１８（Ａ）〜図１８（Ｄ）、図１９（Ａ）および図１９（Ｂ）は、強制プリチャージ信号生成部の構成図である。図２０は、コマンドイネーブル信号生成部の構成図である。図１８（Ａ）〜図１８（Ｄ）に示すサブ強制プリチャージ信号生成回路は、各サブブロックＢＫ０Ｌ〜ＢＫ３Ｕのそれぞれに対応して設けられている。図１９（Ａ）および図１９（Ｂ）に示す強制プリチャージ信号生成回路は、複数のサブバンクＢＫ０Ｌ〜ＢＫ３Ｕに共通に設けられている。サブ強制プリチャージ信号生成回路および強制プリチャージ信号生成回路は、メインコントローラＭＣＮＴ内に設けられていてもよい。

図１８（Ａ）の回路は、ライトコマンドＷＲＩＴＥ＿ＣＭＤまたはリードコマンドＲＥＡＤ＿ＣＭＤを受け取り、それらの何れかが論理ハイに活性化されたときに信号ＷＲＩＴＥ＿ＯＲ＿ＲＥＡＤ＿ＣＭＤを論理ハイに活性化する。選択されたサブバンクにおいては、サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜７：０＞が論理ハイに活性化される。尚、＜７：０＞は、０〜７のいずれかの整数を示す。ここでは、サブバンクＢＫ０Ｌ〜ＢＫ３Ｕは、図３に示すように、ＬＥＦＴ側とＲＩＧＨＴ側とにそれぞれ８個ずつ設けられている。サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜７：０＞は、それぞれサブバンクＢＫ０Ｌ〜ＢＫ３Ｕのいずれかを選択するために用いられる信号である。例えば、サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜０＞は、図３に示すＬＥＦＴ側およびＲＩＧＨＴ側のサブバンクＢＫ０Ｌを選択する。サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜１＞は、図３に示すＬＥＦＴ側およびＲＩＧＨＴ側のサブバンクＢＫ０Ｕを選択する。サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜２＞は、図３に示すＬＥＦＴ側およびＲＩＧＨＴ側のサブバンクＢＫ１Ｌを選択する。サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜３＞は、図３に示すＬＥＦＴ側およびＲＩＧＨＴ側のサブバンクＢＫ１Ｕを選択する。ここでは、サブバンクＢＫ０Ｌを選択サブバンクとして説明を進める。他のサブバンクの動作は、サブバンクＢＫ０Ｌの動作の説明により容易に理解できるので、その説明を省略する。

サブバンクＢＫ０Ｌにおいて、サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫ＜０＞が選択的に論理ハイに活性化されると、フリップフロップＦＦ１０のクロックＣＬＫに論理ハイが入力され、それにより、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞が論理ハイに活性化される。ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞は、書込み動作または読出し動作中に、選択サブバンクＢＫ０Ｌにおけるカラム（ビット線）の変更を無効にするためのフラグ信号である。

ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞は、プリチャージ信号ＰＲＥＣＨ＜ＢＫ０＞または信号ＳＵＢ＿ＢＡＢＫ＿ＢＵＳＹ＿ｎが論理ハイに活性化された場合にリセットされる。信号ＳＵＢ＿ＢＡＢＫ＿ＢＵＳＹ＿ｎは、サブバンクビジー信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹの反転信号である。即ち、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞は、サブバンクＢＫ０Ｌがプリチャージ状態に入るか、あるいは、サブバンクＢＫ０Ｌがビジー状態でなくなったときにリセットされる。

このように、フリップフロップＦＦ１０は、データ書込みまたはデータ読出しのために選択サブバンクＢＫ０ＬのメモリセルアレイＭＣＡへのアクセスが実行されている期間（ビジー状態の期間）において、選択サブバンクＢＫ０Ｌに対応するＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞を活性化させる。

図１８（Ｂ）に示す信号ＣＡ（ｃｏｌ）は、外部からのバンクアドレスおよびカラムアドレスである。以下、単に、カラムアドレスＣＡ（ｃｏｌ）という。信号ＦＩＸＥＤ＿ＣＳＬ＿ｎ＜７：０＞は、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞の反転信号である。１ｓｔカラム信号ＬＴ＿１ＳＴ＿ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）は、最初に受け取ったカラムアドレス信号である。

図１８（Ｂ）に示すように、カラムアドレスＣＡ（ｃｏｌ）を信号ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）としてラッチする第３のラッチ回路ＬＣＴｃｏｍｐ１０と、最初のカラムアドレスＣＡ（ｃｏｌ）のみを信号ＬＴ＿１ＳＴ＿ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）としてラッチする第４のラッチ回路（カラムアドレスラッチ回路）ＬＣＴｃｏｍｐ２０とを備えている。

リセット信号ＲＥＳＥＴ＿ｎ＜７：０＞が論理ロウであるときに、ラッチ回路ＬＣＴｃｏｍｐ１０、ＬＣＴｃｏｍｐ２０は、カラムアドレスＣＡ（ｃｏｌ）またはＣＯＬ＿ＡＤＤＲ（ｃｏｌ）をそれぞれ取り込む。そして、リセット信号ＲＥＳＥＴ＿ｎ＜７：０＞が論理ハイになったときに、ラッチ回路ＬＣＴｃｏｍｐ２０は、カラムアドレスＣＯＬ＿ＡＤＤＲ（ｃｏｌ）を、信号ＬＴ＿１ＳＴ＿ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）としてラッチする。

リセット信号ＲＥＳＥＴ＿ｎ＜７：０＞が再度論理ロウになるまで、ラッチ回路ＬＣＴｃｏｍｐ２０は、信号ＬＴ＿１ＳＴ＿ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）をラッチし続ける。

リセット信号ＲＥＳＥＴ＿ｎ＜７：０＞は、チップレディ信号ＣＨＲＤＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞の両方が活性状態であるときに論理ハイに不活性化される信号である。ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞の反転信号である信号ＦＩＸＥＤ＿ＣＳＬ＿ｎ＜７：０＞は、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞の活性化後、所定期間の経過後に、論理ロウに活性化される。ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞の活性化から信号ＦＩＸＥＤ＿ＣＳＬ＿ｎ＜７：０＞の活性化までの期間中に、ラッチ回路ＬＣＴｃｏｍｐ１０、ＬＣＴｃｏｍｐ２０は最初のカラムアドレスＣＡ（ｃｏｌ）、ＣＯＬ＿ＡＤＤＲ（ｃｏｌ）をラッチする。

図１８（Ｃ）に示す回路は、ＥＸ−ＮＯＲゲート（第２の比較論理ゲート）Ｇ３０と、フリップフロップＦＦ２０と、ＮＡＮＤゲートＧ４０とを備えている。比較論理ゲートＧ３０は、最初のカラムアドレスＣＡ（ｃｏｌ）と次に入力されるカラムアドレスＣＯＬ＿ＡＤＤＲ（ｃｏｌ）とを比較する。比較論理ゲートＧ３０は、最初のカラムアドレスＣＡ（ｃｏｌ）と次に入力されるカラムアドレスＣＯＬ＿ＡＤＤＲ（ｃｏｌ）とが相違する場合に、カラム相違信号ＤＩＦＦ＿ＣＯＬ＿ＡＤＤＲ＜ｃｏｌ＞を論理ハイに活性化させる。フリップフロップＦＦ２０は、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＿＜７：０＞およびサブバンクビジー信号ＳＵＢ＿ＢＡＢＫ＿ＢＵＳＹが論理ハイに活性状態であるときに、信号ＷＡＴＣＨ＿ＣＳＬを論理ハイに活性化する。ＮＡＮＤゲートＧ４０は、信号ＷＡＴＣＨ＿ＣＳＬが活性状態である期間中において、最初のカラムアドレスＣＡ（ｃｏｌ）と次に入力されるカラムアドレスＣＯＬ＿ＡＤＤＲ（ｃｏｌ）とが相違する場合に、違反ＣＳＬ信号ＶＩＯＬＡＴＥＤ＿ＣＳＬを論理ハイに活性化させる。

フリップフロップＦＦ２０は、サブバンクビジー信号ＳＵＢ＿ＢＡＢＫ＿ＢＵＳＹが論理ロウに不活性化されたときに信号ＷＡＴＣＨ＿ＣＳＬを論理ロウにリセットする。

図１８（Ｄ）に示す回路は、フリップフロップＦＦ３０を備えている。フリップフロップＦＦ３０は、サブバンク選択信号ＳＥＬ＿ＳＵＢ＿ＢＡＮＫおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞が活性化されている期間中に、違反ＣＳＬ信号ＶＩＯＬＡＴＥＤ＿ＣＳＬが活性化されると、サブ強制プリチャージ信号ＳＵＢ＿ＦＯＲＣＥ＿ＰＲＥＣＨ＜７：０＞を論理ハイに活性化する。

フリップフロップＦＦ３０は、チップレディ信号ＣＨＲＤＹまたはＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞が不活性化されたときにサブ強制プリチャージ信号ＳＵＢ＿ＦＯＲＣＥ＿ＰＲＥＣＨ＜７：０＞を論理ロウにリセットする。

このように、図１８（Ａ）〜図１８（Ｄ）に示すサブ強制プリチャージ信号生成部は、サブバンクビジー信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞が活性状態である期間中（選択サブバンクがビジー状態である期間中）に、既に選択されているカラムとは異なるカラムのカラム選択信号を受け取ると、サブ強制プリチャージ信号ＳＵＢ＿ＦＯＲＣＥ＿ＰＲＥＣＨ＜７：０＞を活性化させる。

例えば、選択サブバンクＢＫ０Ｌに対応するサブ強制プリチャージ信号ＳＵＢ＿ＦＯＲＣＥ＿ＰＲＥＣＨ＜０＞が活性化されると、図１９（Ａ）に示す強制プリチャージ信号ＦＯＲＣＥ＿ＰＲＥＣＨ＜ＢＫ０＞が活性化される。強制プリチャージ信号ＦＯＲＣＥ＿ＰＲＥＣＨ＜ＢＫ０＞が活性化されると、図１９（Ｂ）に示す強制プリチャージ信号ＮＥＷ＿ＰＲＥＣＨ＜ＢＫ０＞が活性化される。

図２０に示す回路は、フリップフロップＦＦ４０を備えている。フリップフロップＦＦ４０は、アクティブコマンドＡＣＴＩＶＥ＜ＢＫ３：０＞の活性化により、コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ３：０＞を活性状態にセットする。また、強制プリチャージ信号ＮＥＷ＿ＰＲＥＣＨ＜ＢＫ０＞が活性化されると、図２０に示す回路によって、メモリバンクＢＫ０のコマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ０＞が不活性状態にリセットされる。コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ３：０＞は、メモリバンクＢＫ０〜ＢＫ３においてライトコマンドまたはリードコマンドを有効に取り込むか否かを決定する信号である。コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ０＞が不活性状態にリセットされると、メモリバンクＢＫ０は、次のアクティブコマンドＡＣＴＩＶＥ＜ＢＫ０＞が発行されるまで、ライトコマンドまたはリードコマンドを受け付けない。即ち、ＭＲＡＭは、メモリバンクＢＫ０において、アクティブコマンドＡＣＴＩＶＥ＜ＢＫ０＞の発行無しに、カラムの変更を禁止する。

図２１は、第２の実施形態によるＭＲＡＭの強制プリチャージ動作を示すタイミング図である。図２１では、カラムＣＳＬ０を対象とするデータ書込み動作中に、カラムＣＳＬ１を指定したライトコマンドＷＲＩＴＥが発行されている。

まず、Ｔ０において、アクティブコマンドが入力され、続いて、Ｔ２にいてライトコマンドＷＲＩＴＥが入力されている。このとき、バンクアドレスＢＫ０およびカラムアドレスＣＳＬ０が選択されている。これにより、ＭＲＡＭは、メモリバンクＢＫ０Ｌ、ＢＫ０ＵのカラムアドレスＣＳＬ０に対応するカラムへデータを書き込む。図３に示すアドレスＡＣ５によってサブバンクＢＫ０ＬまたはＢＫ０Ｕが選択され得る。

サブバンクＢＫ０ＬのメモリセルアレイＭＣＡにデータを書き込む場合、Ｔ６において、サブバンクビジー信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹ（ＢＫ０Ｌ＿ＢＵＳＹ）が活性化される。このとき、図１８（Ａ）に示す信号ＳＵＢ＿ＢＡＮＫ＿ＢＵＳＹ＿ｎが論理ロウになるので、ライトコマンドＷＲＩＴＥ＿ＣＭＤの活性化を受けて、フリップフロップＦＦ１０がＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜７：０＞を論理ハイに活性化する。よって、図２１に示すように、Ｔ６において、サブバンクビジー信号ＢＫ０＿ＢＵＳＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞が活性化される。

次に、Ｔ８において、メモリバンクＢＫ０のカラムＣＳＬ１を指定したライトコマンドＷＲＩＴＥが発行されている。しかし、このとき、サブバンクビジー信号ＢＫ０＿ＢＵＳＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞が活性状態である。また、１回目のライトコマンドＷＲＩＴＥにおいて選択されているカラムはＣＳＬ０であり、次のライトコマンドＷＲＩＴＥにおいて選択されているカラムはＣＳＬ１である。このため、図１８（Ｃ）に示すカラム相違信号ＤＩＦＦ＿ＣＯＬ＿ＡＤＤＲ＜ｃｏｌ＞および違反ＣＳＬ信号ＶＩＯＬＡＴＥＤ＿ＣＳＬが活性化される。そして、図１８（Ｄ）に示すサブ強制プリチャージ信号ＳＵＢ＿ＦＯＲＣＥ＿ＰＲＥＣＨ＜０＞および図１９（Ｂ）に示す強制プリチャージ信号ＮＥＷ＿ＰＲＥＣＨ＜ＢＫ０＞が活性化され、その結果、図２０に示すフリップフロップＦＦ４０は、コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ０＞を不活性状態にリセットする。これにより、メモリバンクＢＫ０は、図２１のＴ８において入力されたライトコマンドＷＲＩＴＥを受け付けず、無効とする。これは、エラー状態と見なしてもよい。つまり、図２１に示すＴ８のライトコマンドＷＲＩＴＥの発行は、仕様に違反した動作である。

Ｔ１５において、メモリセルアレイＭＣＡへの書込みが終了すると、サブバンクビジー信号ＢＫ０＿ＢＵＳＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞が不活性化される。即ち、ＭＲＡＭは、新たなコマンドを受け付けないが、既に実行中の書込み動作については通常通り終了させる。

このように、本実施形態によるＭＲＡＭは、選択メモリバンクＢＫ０がビジー状態である期間中、既に選択されているカラムＣＳＬ０への書込み動作を維持しながら、カラムの変更を禁止する。これにより、本実施形態によるＭＲＡＭは、データ書込み動作中に、書込みデータが破壊されることを抑制することができる。

尚、Ｔ８におけるライトコマンドＷＲＩＴＥが選択サブバンクＢＫ０Ｌの同一カラムＣＳＬ０を指定する場合、強制プリチャージは実行されず、ＭＲＡＭは、２回目のライトコマンドＷＲＩＴＥに基づく書込みデータをメモリセルアレイＭＣＡへ書き込めばよい。また、Ｔ８において、メモリバンクＢＫ０に対するリードコマンドＲＥＡＤが発行されても、ＭＲＡＭは、同様に強制プリチャージ動作を実行する。

図２２は、第２の実施形態によるＭＲＡＭの通常動作を示すタイミング図である。つまり、図２２は、仕様に準拠した動作を示している。ここでは、カラムＣＳＬ０を対象とするデータ書込み動作中（Ｔ６〜Ｔ１５）に、他のカラムを指定したライトコマンドＷＲＩＴＥは発行されていない。次のライトコマンドＷＲＩＴＥは、Ｔ１５においてサブバンクビジー信号ＢＫ０＿ＢＵＳＹおよびＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬ＜０＞が不活性状態になった後、Ｔ１６において発行されている。このとき、カラムＣＳＬ０におけるデータ書込みは既に終了しているので、ＭＲＡＭは、Ｔ１６におけるライトコマンドＷＲＩＴＥを有効に受付け、カラムを変更してデータ書込み動作を再度実行する。

この場合、コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ０＞は、Ｔ０においてアクティブコマンドＡＣＴＩＶＥを受け取った後、活性状態を維持する。よって、メモリバンクＢＫ０Ｌ，ＢＫ０Ｕは、コマンドが入力されると、そのコマンドを有効に受け付ける状態にある。

図２１および図２２は、書込み動作を示したが、読出し動作についても同様である。図１８（Ａ）に示すように、リードコマンドＲＥＡＤ＿ＣＭＤが活性化された場合、選択サブバンクＢＫ０Ｌでは、ＣＳＬ固定化信号ＦＩＸＥＤ＿ＣＳＬが活性化される。よって、読出し動作においても、ＭＲＡＭは、選択メモリバンクＢＫ０がビジー状態である期間中に、選択メモリバンクＢＫ０に対する他のリードコマンドまたは他のライトコマンドが発行された場合、コマンドイネーブル信号ＥＮ＿ＣＭＤ＜ＢＫ０＞を不活性化する。

このように、読出し動作においても、ＭＲＡＭは、選択メモリバンクＢＫ０がビジー状態である期間中、既に選択されているカラムＣＳＬ０からの読み出し動作を維持しながら、カラムの変更を禁止する。これにより、本実施形態によるＭＲＡＭは、データ読出し動作中に、データが破壊されることを抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＢＫ・・・メモリバンク、ＣＡＲ・・・コマンド・アドレスレシーバ、ＣＯＭＣＮＴ・・・コマンドコントローラ、ＤＱＢ・・・データバッファ、Ｉ／Ｏ・・・入出力部、ＭＣＡ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＣＤ・・・カラムデコーダ、ＲＤ・・・ロウデコーダ、ＭＣＮＴ・・・メインコントローラ、ＷＲＢ・・・ページバッファ、ＢＳＣ・・・バッファステート回路

Claims (11)

1. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、
   前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納する複数のバッファと、
   前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に読み出し、あるいは、前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に書き込む第１のモードと、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む第２のモードとを切り替えるバッファイネーブル信号を生成するコントローラとを備え、
   前記第１のモードにおけるデータ読出し動作では、前記コントローラは、前記複数のメモリバンクのうち第１のメモリバンクと第２のメモリバンクとが、カラムを変更しながら前記バッファから外部へのデータ出力と前記メモリセルから前記バッファへのデータ読出しとを交互に実行するように制御し、
   前記第１のモードにおけるデータ書込み動作では、前記コントローラは、前記第１のメモリバンクと前記第２のメモリバンクとが、カラムを変更しながら外部から前記バッファへの書込みデータの取込みと前記バッファから前記メモリセルへのデータ書込みとを交互に実行するように制御することを特徴とする半導体記憶装置。
2. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、
   前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納する複数のバッファと、
   前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に読み出し、あるいは、前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に書き込む第１のモードと、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む第２のモードとを切り替えるバッファイネーブル信号を生成するコントローラとを備えた半導体記憶装置。
3. 前記第１のモードにおけるデータ読出し動作では、前記コントローラは、前記複数のメモリバンクのうち第１のメモリバンクと第２のメモリバンクとがカラムを変更しながら前記バッファから外部へのデータ出力と前記メモリセルから前記バッファへのデータ読出し第とを交互に実行するように制御し、
   前記第１のモードにおけるデータ書込み動作では、前記コントローラは、前記第１のメモリバンクと前記第２のメモリバンクとがカラムを変更しながら外部から前記バッファへの書込みデータの取込みと前記バッファから前記メモリセルへのデータ書込みとを交互に実行するように制御することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記コントローラは、データ読出しまたはデータ書込みの開始時に、同一メモリバンクを指定するバンクアドレスおよび該同一メモリバンク内の同一ロウを指定するロウアドレスを２回連続して受け取ったときに、前記バッファイネーブル信号を切り替えて前記第１のモードに入ることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記コントローラは、
   データ読出しまたはデータ書込みの開始時に、前記バンクアドレスのうち第１のバンクアドレスにおいて最初に受け取った第１のロウアドレスを保持するロウアドレスラッチ回路と、
   前記第１のバンクアドレスにおいて前記第１のロウアドレスの次に受け取った第２のロウアドレスと前記第１のロウアドレスとを比較する第１の比較論理ゲートと、
   前記第１のロウアドレスと前記第２のロウアドレスとが同一である場合に前記バッファイネーブル信号を切り替えて前記第１のモードにするフリップフロップとを含むアドレス比較回路を備えたことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記コントローラは、
   前記第１のモードにおいて、前記第１のメモリバンク内のカラムアドレスを変更するカラムカウンタをさらに備えたことを特徴とする請求項４または請求項５に記載の半導体記憶装置。
7. 前記コントローラは、
   データ読出しまたはデータ書込みにおいて、前記バンクアドレスのうち第１のバンクアドレスにおいて最初に受け取った第１のカラムアドレスを保持するカラムアドレスラッチ回路と、
   前記データ読出し期間中または前記データ書込み期間中に前記第１のバンクアドレスにおいて前記第１のカラムアドレスの次に受け取った第２のカラムアドレスと前記第１のカラムアドレスとを比較する第２の比較論理ゲートとを備え、
   前記第１のカラムアドレスと前記第２のカラムアドレスとが相違する場合に、前記第１のバンクアドレスに対応する前記メモリバンクは、前記第１のカラムアドレスから前記第２のカラムアドレスへのカラムの変更を禁止することを特徴とする請求項１に記載の半導体記憶装置。
8. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納する複数のバッファと、前記メモリバンクおよび前記複数のバッファを制御するコントローラとを備えた半導体記憶装置の駆動方法であって、
   前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に読み出し、あるいは、前記バッファに既に読み出されたデータを用いて複数のカラムのデータを連続的に書き込む第１のモードと、データ読出しまたはデータ書込み時に選択された単一カラムのデータを読み出し、あるいは、選択された単一カラムのデータを書き込む第２のモードとを前記コントローラにおいて切り替えることを具備する半導体記憶装置の駆動方法。
9. 前記第１のモードにおけるデータ読出し動作では、前記複数のメモリバンクのうち第１のメモリバンクと第２のメモリバンクとがカラムを変更しながら前記バッファから外部へのデータ出力と前記メモリセルから前記バッファへのデータ読出し第とを交互に実行し、
   前記第１のモードにおけるデータ書込み動作では、前記第１のメモリバンクと前記第２のメモリバンクとがカラムを変更しながら外部から前記バッファへの書込みデータの取込みと前記バッファから前記メモリセルへのデータ書込みとを交互に実行することを特徴とする請求項８に記載の半導体記憶装置の駆動方法。
10. 前記モードの切替えは、
    データ読出しまたはデータ書込みの開始時に、同一メモリバンクを指定するバンクアドレスおよび該同一メモリバンク内の同一ロウを指定するロウアドレスを２回連続して受け取ったときに、前記バッファイネーブル信号を切り替えて前記第１のモードに入ることを特徴とする請求項８または請求項９に記載の半導体記憶装置の駆動方法。
11. 前記コントローラにおいて、
    データ読出しまたはデータ書込みにおいて、前記バンクアドレスのうち第１のバンクアドレスにおいて最初に受け取った第１のカラムアドレスを保持し、
    前記データ読出し期間中または前記データ書込み期間中に前記第１のバンクアドレスにおいて前記第１のカラムアドレスの次に受け取った第２のカラムアドレスと前記第１のカラムアドレスとを比較し、
    前記第１のカラムアドレスと前記第２のカラムアドレスとが相違する場合に、前記第１のバンクアドレスに対応する前記メモリバンクにおいて、前記第１のカラムアドレスから前記第２のカラムアドレスへのカラムの変更を禁止することをさらに具備した請求項８に記載の半導体記憶装置の駆動方法。

Images