CN107799156B - 具有纠错的半导体存储器设备及操作其的方法 - Google Patents

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Abstract

一种操作包括存储器单元阵列和纠错码(ECC)引擎的半导体存储器设备的方法，其中存储器单元阵列包括多个存储器单元，并且ECC引擎被配置为对存储器单元阵列的数据执行纠错操作，该方法可以包括将映射信息存储在非易失性储存器中，所述映射信息指示当第一单位的存储器单元包括超出ECC引擎的纠错能力的许多故障单元时，用来与故障单元的一部分交换的正常单元的物理地址。可以基于逻辑地址访问存储器单元的第一单位的存储器单元。该方法可以包括基于映射信息选择性地对存储器单元阵列执行存储器操作。

Description

具有纠错的半导体存储器设备及操作其的方法
相关申请的交叉引用
本申请要求2016年9月1日在韩国知识产权局提交的申请号为10-2016-0112434的韩国专利申请的优先权，其公开内容通过整体引用被并入本文。
技术领域
本发明构思的实施例涉及存储器设备，更具体地涉及半导体存储器设备及操作其的方法。
背景技术
半导体存储器设备是可以使用半导体来具体实现的存储器设备。这样的半导体的示例包括硅Si、锗Ge、砷化镓GaAs、磷化铟InP等。半导体存储器设备可以分类为易失性存储器设备和非易失性存储器设备。
当易失性存储器设备的电力供应被中断时，易失性存储器设备可能会丢失它的存储的数据。易失性存储器设备的示例包括静态RAM(static RAM，SRAM)、动态RAM(dynamicRAM，DRAM)、同步DRAM(synchronous DRAM，SDRAM)等等。
DRAM可以包括以矩阵形式布置的多个存储器单元。随着半导体存储器设备的集成和速度的增加，不能正确操作的半导体存储器设备的作为故障单元的单元的比率可能增加。
发明内容
本发明构思的某些实施例可以提供能够增强性能的操作半导体存储器设备的方法。
本发明构思的某些实施例可以提供具有增强性能的半导体存储器设备。
根据本发明构思的某些实施例，可以提供操作半导体存储器设备的方法。一种操作包括存储器单元阵列和纠错码(error correcting code，ECC)引擎的半导体存储器设备的方法，其中，所述存储器单元阵列包括多个存储器单元，并且所述ECC引擎对存储器单元阵列中的数据执行纠错操作，所述方法可以包括在非易失性储存器中存储指示正常单元的物理地址的映射信息，所述正常单元用来当第一单位的存储器单元包括超出ECC引擎的纠错能力的许多故障单元时，与故障单元的一部分交换。可以基于逻辑地址来访问存储器单元的第一单位的存储器单元(first unit of memory cells of the memory cells)。该方法可以包括基于映射信息选择性地对存储器单元阵列执行存储器操作。
根据本发明构思的某些实施例，可以提供操作半导体存储器设备的方法。一种操作包括存储器单元阵列和纠错码(ECC)引擎的半导体存储器设备的方法，所述存储器单元阵列包括多个存储器单元，并且ECC引擎被配置为对存储器单元阵列中的数据执行纠错操作，所述方法可以包括在非易失性储存器中存储指示正常单元的物理地址的映射信息，当第一单位的存储器单元包括超出ECC引擎的纠错能力的许多故障单元时，所述正常单元能够与故障单元的一部分交换。可以基于逻辑地址来访问存储器单元的第一单位的存储器单元。该方法可以包括从第二单位的存储器单元预取第二单位的数据(a second unit ofdata)。第二单位的存储器单元可以包括多个数量的第一单位的存储器单元。该方法可以包括基于映射信息来重新布置(re-arranging)第二单位的数据(second unit of data)，使得包括在第二单位的数据中的第一单位的数据(first unit of data)中的每一个包括不多于在ECC引擎的纠错能力之内的许多错误。该方法可以包括给ECC引擎提供第二单位的数据的第一单位的数据中的至少两个。该方法可以包括在ECC引擎中对第一单位的数据中的至少两个执行ECC操作。
根据本发明构思的某些实施例，提供了半导体存储器设备。半导体存储器设备可以包括：存储器单元阵列、纠错码(ECC)引擎、地址控制电路，地址解码器和控制逻辑电路。存储器单元阵列可以包括多个存储器单元。ECC引擎可以被配置为对存储器单元阵列的数据执行纠错操作。地址控制电路可以被配置为存储指示正常单元的物理地址的映射信息，所述正常单元用来当第一单位的存储器单元包括超出ECC引擎的纠错能力的许多故障单元时，与故障单元的一部分交换。可以基于逻辑地址访问存储器单元的第一单位的存储器单元。地址解码器可以被配置为基于映射信息选择性地访问存储器单元阵列。控制逻辑电路可以被配置为响应于从半导体设备外部的设备提供的命令和地址来控制ECC引擎、地址控制电路和地址解码器。
根据本发明构思的某些实施例，可以提供操作半导体存储器设备的方法。操作半导体存储器设备的方法可以包括接收访问地址。该方法可以包括确定访问地址被存储在映射信息之内。该方法可以包括基于确定访问地址存储在映射信息中，来选择与访问地址相对应的映射信息的访问地址或映射地址之一。该方法可以包括基于所选择的访问地址或映射地址之一来访问半导体存储器设备的存储器单元。
附图说明
鉴于详细描述和附图，本发明构思将变得更清楚。
图1是示出根据本发明构思的某些实施例的电子系统的框图。
图2是示出根据本发明构思的某些实施例的图1的电子系统的存储器系统的框图。
图3是示出根据本发明构思的某些实施例的图2的存储器系统的半导体存储器设备的示例的框图。
图4A至图4E是根据本发明构思的某些实施例的图3的半导体存储器设备的存储器单元的某些实施方式的电路图。
图5是示出根据本发明构思的某些实施例的图3的半导体存储器设备的存储器单元的框图。
图6是示出根据本发明构思的某些实施例的图3的半导体存储器设备的第一存储体(bank)阵列。
图7是示出根据本发明构思的某些实施例的图3的半导体存储器设备的地址控制电路的电路图。
图8是示出根据本发明构思的某些实施例的图7的地址控制电路的地址存储表的电路图。
图9是示出根据本发明构思的某些实施例的图3的半导体存储器设备的地址控制电路的电路图。
图10示出根据本发明构思的某些实施例的图3的半导体存储器设备的ECC引擎。
图11A和图11B示出当不使用根据本发明构思的某些实施例的地址映射时的ECC操作。
图12A和图12B示出当使用根据本发明构思的某些实施例的地址映射时的ECC操作。
图13A和图13B示出当不使用根据本发明构思的某些实施例的地址映射时的ECC操作。
图14A和图14B示出当使用根据本发明构思的某些实施例的地址映射时的ECC操作。
图15A示出当不采用根据本发明构思的某些实施例的数据重新布置时的操作。
图15B示出当采用根据本发明构思的某些实施例的数据重新布置时的操作。
图16是示出根据本发明构思的某些实施例的操作半导体存储器设备的方法的流程图。
图17是示出根据本发明构思的某些实施例的操作图16的半导体存储器设备的方法的某些操作的流程图。
图18是示出根据本发明构思的某些实施例的操作半导体存储器设备的方法的流程图。
图19是示出根据本发明构思的某些实施例的半导体存储器设备的结构框图。
图20是示出根据本发明构思的某些实施例的包括半导体存储器设备的移动系统的框图。
具体实施方式
将在下文中参考其中示出了某些实施例的附图来更充分地描述本发明构思。从参考附图更详细地描述的以下实施例，本发明构思和实现本发明构思的方法将变得显而易见。然而，本发明构思的实施例可以以不同的形式来具体实现，并且不应该被构造为限制于本文所阐述的实施例。相反，提供这些实施例使得本公开将会全面和完整，并且将充分地向本领域技术人员传达本发明构思的范围。
将理解，虽然术语第一、第二等等可以在本文中被用来来描述各种元素，但这些元素不应该被这些术语限制。这些术语被用于区分一个元素与另一个元素。例如，第一元素可以被命名为第二元素，并且类似地，第二元素可以被命名为第一元素，而不脱离本发明构思的范围。如本文所使用的，术语“和/或”包括相关联的列出的项目中的一个或多个的任意和全部组合。
将理解，当一个元素被称为“连接”或“耦合”到另一元素时，它能直接连接或耦合到所述另一元素，或者可以存在插入其间的元素。相反，当元素被称为“直接连接”或“直接耦合”到另一元素时，不存在插入其间的元素。被用来描述元素之间的关系的其他词语应当以相似的方式来解释(例如，“之间”与“直接之间”、“相邻”与“直接相邻”)等等。
本文使用的术语是用于描述特殊实施例的用途，并且不意图限制本发明构思。如本文所使用的，单数形式“一”和“该”意图也包括复数形式，除非上下文清楚地另外指示。还将理解，术语“包含”和/或“包括”当在本文中使用时，指明所陈述的特征、整体、步骤、操作、元素和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或它们的组合的存在或添加。
除非另外定义，本文所使用的所有术语(包括技术和科学术语)具有与本发明构思所属于的领域的普通技术人员通常的理解的相同的含义。还将理解，诸如通常使用的词典中定义的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不会以理想化的或过于正式的方式来解释，除非在本文中明确地这样定义。
可以参考例示来描述某些实施例，所述例示包括与相对于先前例示的先前描述的元素相似或相同的元素。为了简化说明书，与相对于附图所描述的参考标号相同或相似的参考标号可以代表相同或相似的元素，并且在说明书中可以省略或简要地描述对其的描述。
图1是示出根据本发明构思的某些实施例的电子系统的框图。
参考图1，电子系统10可以包括主机15和存储器系统20。存储器系统20可以包括存储器控制器100和多个半导体存储器设备200a～200k。
在一些实施例中，主机15可以通过各种接口协议来与存储器系统20通信，所述各种接口协议诸如例如，外围组件高速互连(Peripheral Component InterconnectExpress，PCI-E)、高级技术附件(Advanced Technology Attachment，ATA)、串行ATA(Serial ATA，SATA)、并行ATA(Parallel ATA，PATA)和/或串行连接SCSI(serial attachedSCSI，SAS)。在一些实施例中，主机15可以通过诸如，例如，通用串行总线(UniversalSerial Bus，USB)、多媒体卡(Multi-Media Card，MMC)、增强型小型磁盘接口(EnhancedSmall Disk Interface，ESDI)、和/或集成驱动电子(Integrated Drive Electronics，IDE)的接口协议来与存储器系统20通信。
存储器控制器100可以控制存储器系统20的总体操作。存储器控制器100可以控制主机15和多个半导体存储器设备200a～200k之间的总体数据交换。例如，存储器控制器100可以响应于来自主机15的请求，将数据写入多个半导体存储器设备200a～200k中和/或从多个半导体存储器设备200a～200k读取数据。
另外，存储器控制器100可以向多个半导体存储器设备200a～200k发出用于控制多个半导体存储器设备200a～200k的操作命令。
在一些实施例中，多个半导体存储器设备200a～200k之一可以是动态随机存取存储器(dynamic random access memory，DRAM)，诸如双倍数据速率同步动态随机存取存储器(double data rate synchronous dynamic random access memory，DDR SDRAM)、低功率双倍数据速率同步动态随机存取存储器(low power double data rate synchronousdynamic random access memory，LPDDR SDRAM)、图形双倍数据速率同步动态随机存取存储器(graphics double data rate synchronous dynamic random access memory，GDDRSDRAM)、Rambus动态随机存取存储器(Rambus dynamic random access memory，RDRAM)等等。在一些实施例中，多个半导体存储器设备200a～200k中的一些(ones)可以是包括电阻型存储器单元的存储器设备，诸如磁阻随机存取存储器(magnetoresistive randomaccess memory，MRAM)、电阻随机存取存储器(resistive random access memory，RRAM)、相变随机存取存储器(phase change random access memory，PRAM)、铁电随机存取存储器(ferroelectric random access memory，FRAM)等。
MRAM可以是基于磁阻的非易失性计算机存储器。MRAM可以不同于易失性RAM。例如，即使当电力被断开时，非易失性MRAM也可以保留所有存储的数据。
虽然某些非易失性RAM可能一般比易失性RAM更慢，但是MRAM可以具有与易失性RAM的读取和写入响应时间相当的读取和写入响应时间。不同于将数据作为电荷来存储的传统RAM，MRAM可以通过使用磁阻(或磁阻的)元件来存储数据。通常，磁阻元件可以由具有磁化的两个磁性层来构成。
MRAM可以是通过使用包括两个磁性层的磁性隧道结图案以及布置在两个磁性层之间的绝缘膜来读取和写入数据的非易失性储存器设备。磁性隧道结图案的电阻值可以根据磁性层中的每一个的磁化方向而变化。MRAM可以通过使用电阻值的变化来编程或移除数据。
使用自旋转移矩(spin transfer torque，STT)现象的MRAM可以使用一种方法，在所述方法中，当自旋极化电流在一个方向上流动时，磁性层的磁化方向可能由于电子的自旋转移而改变。一个磁性层(例如，钉扎层)的磁化方向可以被固定，并且另一磁性层(例如，自由层)的磁化方向可以根据由编程电流生成的磁场而变化。
编程电流的磁场可以平行地或反平行地布置两个磁性层的磁化方向。在至少一个示例实施例中，如果两个磁性层的磁化方向平行，则两个磁性层之间的电阻可能处于低(“0”)状态。如果两个磁性层的磁化方向是反平行的，则两个磁性层之间的电阻可能处于高(“1”)状态。自由层的磁化方向的切换和两个磁性层之间的电阻的高或低状态可能导致MRAM的写入和读取操作。
MRAM可以是可以具有低成本且具有高容量的全面(all-round)存储器设备(如动态随机存取存储器(DRAM))，可以高速操作(如静态随机存取存储器(SRAM))，并且可以是非易失性的(如快闪存储器)。
图2是示出根据本发明构思的某些实施例的图1的电子系统的存储器系统的框图。
在图2中，为了方便起见，仅示出了与存储器控制器100通信的一个半导体存储器设备200a。然而，本文讨论的关于半导体存储器设备200a的细节可以同等地适用于其它半导体存储器设备200b～200k。
参考图2，存储器系统20可以包括存储器控制器100和半导体存储器设备200a。存储器控制器100和半导体存储器设备200a中的每一个都可以形成为单独的半导体芯片或者形成为单独的芯片组(例如，半导体存储器设备200a可以包括半导体封装中的半导体芯片的堆叠)。存储器控制器100和半导体存储器设备200a可以通过相应的命令引脚101和201、相应的地址引脚102和202、以及相应的数据引脚103和203来彼此连接。命令引脚101和201可以通过命令传输线TL1来发送命令信号CMD，地址引脚102和202可以通过地址传输线TL2来发送地址信号ADDR，以及数据引脚103和203可以通过数据传输线TL3来交换数据MD。
参考图1和图2，存储器控制器100可以基于来自主机15的请求，通过数据引脚103和203将数据输入到半导体存储器设备200a和/或可以从半导体存储器设备200a输出数据。另外，半导体存储器设备200a可以通过地址引脚102和202接收来自存储器控制器100的地址。
半导体存储器设备200a可以包括非易失性储存器420和纠错码(ECC)引擎470。ECC引擎470可对半导体存储器设备200a的存储器单元阵列的数据执行ECC操作。ECC操作可以包括ECC编码和/或ECC解码。非易失性储存器420可以存储指示正常单元的物理地址的映射信息，以当第一单位的存储器单元包括超出ECC引擎470的纠错能力的许多故障单元时，交换故障单元的一部分。可以基于逻辑地址访问存储器单元的第一单位的存储器单元。映射信息可以包括要被交换的故障单元的故障行地址和故障列地址。映射信息可以包括正常单元的映射地址以与故障单元交换。在一些实施例中，可以通过在半导体存储器设备200a的制造过程期间的对存储器单元的测试，来将映射信息存储在非易失性储存器420中。在一些实施例中，可以通过设置包括在半导体存储器设备200a中的模式寄存器，来将映射信息存储在非易失性储存器420中。映射地址可以是要与故障单元的一部分交换以使得第一单位的存储器单元包括ECC引擎470的纠错能力之内的错误的存储器单元的地址。
在一些实施例中，可以通过在半导体存储器设备200a的制造过程期间的基于故障单元的分布的对存储器单元的测试，来将映射地址存储在非易失性储存器420中。在一些实施例中，在半导体存储器设备200a的加电顺序(power-up sequence)期间，映射地址可以与故障单元的分布无关地被随机地存储在非易失性储存器中。当映射地址与故障单元的分布无关地被随机地存储在非易失性储存器中时，第一单位的存储器单元中的故障单元的数量超出纠错能力的概率可以减小。
图3是示出根据本发明构思的某些实施例的图2的存储器系统的半导体存储器设备的示例的框图。
参考图3，半导体存储器设备200a可以包括控制逻辑电路210、地址控制电路400、存储体(bank)控制逻辑230、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245、以及ECC引擎470。
存储器单元阵列300可以包括第一至第八存储体(bank)阵列310～380。行解码器260可以包括分别耦合到第一至第八存储体阵列310～380的第一至第八存储体行解码器260a～260h，列解码器270可以包括分别耦合到第一至第八存储体阵列310～380的第一至第八存储体列解码器270a～270h，以及感测放大器单元285可以包括分别耦合到第一至第八存储体阵列310～380的第一至第八存储体感测放大器285a～285h。第一至第八存储体阵列310～380、第一至第八存储体行解码器260a～260h、第一至第八存储体列解码器270a～270h以及第一至第八存储体感测放大器285a～285h可以形成第一至第八存储体。第一至第八存储体阵列310～380中的每一个可以包括耦合到字线WL和位线BTL的多个存储器单元MC。
虽然图3中示出了半导体存储器设备200a包括8个存储体，但在一些实施例中，半导体存储器设备200a可以包括任意数量的存储体。
地址控制电路400可以从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR、以及命令CMD的地址ADDR。
地址控制电路400可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将接收到的行地址ROW_ADDR或从行地址ROW_ADDR改变的映射的行地址MRA提供给行地址复用器240，并且可以将接收到的列地址COL_ADDR或从列地址COL_ADDR改变的映射的列地址MCA提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR生成存储体控制信号。与存储体地址BANK_ADDR相对应的第一至第八存储体行解码器260a～260h之一可以响应于存储体控制信号被激活，并且与存储体地址BANK_ADDR相对应的第一至第八存储体列解码器270a～270h之一可以响应于存储体控制信号被激活。
行地址复用器240可以从地址控制电路400接收行地址ROW_ADDR或映射的行地址MRA，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR和映射的行地址MRA或刷新行地址REF_ADDR之一作为行地址RA。从行地址复用器240输出的行地址RA可以被施加到第一至第八存储体行解码器260a～260h。
第一至第八存储体行解码器260a～260h中的被激活的一个可以解码从行地址复用器240输出的行地址RA，并且可以激活与行地址RA相对应的字线。例如，激活后的存储体行解码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器250可以从地址控制电路400接收列地址COL_ADDR或映射的列地址MCA，并且可以临时存储接收到的列地址COL_ADDR或映射的列地址MCA。在一些实施例中，在突发模式下，列地址锁存器250可以生成从接收到的列地址COL_ADDR或映射的列地址MCA增加的列地址。列地址锁存器250可以将临时存储的或生成的列地址施加到第一至第八存储体列解码器270a～270h。
第一至第八存储体列解码器270a～270h中的被激活的一个可以解码从列地址锁存器250输出的列地址COL_ADDR或映射的列地址MCA，并且可以控制输入/输出门控电路290，以便输出与列地址COL_ADDR或映射的列地址MCA相对应的数据。
I/O门控电路290可以包括用于门控输入/输出数据的电路。I/O门控电路290还可以包括用于存储从第一至第八存储体阵列310～380输出的数据的读取数据锁存器，以及用于将数据写入到第一至第八存储体阵列310～380的写入驱动器。
要从第一至第八存储体阵列310～380中的一个存储体阵列读取的数据可以由耦合到要从其读取数据的一个存储体阵列的感测放大器来感测，并且该数据可以被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以通过ECC引擎470来进行ECC解码，并且可以经由数据I/O缓冲器295被提供给存储器控制器100。要被写入第一至第八存储体阵列310～380中的一个存储体阵列的数据MD可以从存储器控制器100提供给数据I/O缓冲器295。MD可以通过ECC引擎470来进行ECC编码，并且可以被提供给写入驱动器。写入驱动器可以将数据MD写入第一至第八存储体阵列310～380中的一个存储体阵列。
控制逻辑电路210可以控制半导体存储器设备200a的操作。例如，控制逻辑电路210可以生成针对半导体存储器设备200a的控制信号，以便执行写入操作和/或读取操作。控制逻辑电路210可以包括可以将从存储器控制器100接收到的命令CMD解码的命令解码器211、和可以设置半导体存储器设备200a的操作模式的模式寄存器212。
例如，命令解码器211可以通过解码写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等等来生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成用来控制ECC引擎470的第一控制信号CTL1、用来控制地址控制电路400的第二控制信号CTL2、以及用来控制I/O门控电路290的第三控制信号CTL3。控制逻辑电路210可以控制行解码器260和列解码器270。行解码器260和列解码器270可以被统称为地址解码器。
ECC引擎470可以响应于第一控制信号CTL1对要存储在存储器单元阵列300中的数据执行ECC编码，以生成奇偶校验数据，可将该数据存储在存储器单元阵列300的第一区域(正常单元区域)中，并且可以将奇偶校验数据存储在存储器单元阵列300的第二区域(奇偶校验单元区域)中。ECC引擎470可以响应于第一控制信号CTL1对从存储器单元阵列300读取的数据执行ECC解码，并且如果所读取的数据包括错误，则可以纠正至少一个错误。ECC编码和ECC解码可以被称为ECC操作。
当ECC引擎470执行ECC操作时，地址控制电路400、行解码器260以及列解码器270可以将故障单元的一部分的地址映射到故障单元的分布逻辑位置，使得第一单位的存储器单元包括ECC引擎470的纠错能力之内的错误。
图4A至图4E是根据本发明构思的某些实施例的图3的半导体存储器设备的存储器单元的某些实施方式的电路图。
图4A至图4D示出利用电阻型存储器单元实施的存储器单元MC，并且图4E示出利用动态存储器单元实现的存储器单元MC。
图4A示出没有选择元件的电阻型存储器单元，而图4B至图4D示出每个都包括选择元件的电阻型存储器单元。
如图4A中所示，存储器单元MC可以包括连接到位线BTL和字线WL的电阻元件RE。具有没有选择元件的结构的这样的电阻式存储器单元可以通过在位线BL和字线WL之间施加的电压来存储数据。
如图4B中所示，存储器单元MC可以包括电阻式元件RE和二极管D。电阻式元件RE可以包括用于数据存储的电阻式材料。二极管D可以是根据字线WL和位线BTL的偏置将电流供应给电阻式元件RE或切断对电阻式元件RE的电流供应的选择元件(或切换元件)。二极管D可以被耦合在电阻式元件RE和字线WL之间，并且电阻式元件RE可以被耦合在位线BTL和二极管D之间。二极管D和电阻式元件RE的位置可以是可互换的。二极管D可以通过字线电压导通或截止。因此，在恒定电平或更高电平的电压被供应给未选择的字线WL的情况下，电阻式存储器单元可以不被驱动。
如图4C中所示，存储器单元MC可以包括电阻式元件RE和双向二极管BD。电阻式元件RE可以包括用于数据存储的电阻式材料。双向二极管BD可以在电阻式元件RE和字线WL之间耦合，并且电阻式元件RE可以在位线BTL和双向二极管BD之间耦合。双向二极管BD和电阻式元件RE的位置可以是可互换的。双向二极管BD可以阻止流向未选择的半导体存储器单元的泄漏电流。
如图4D中所示，存储器单元MC可以包括电阻式元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压来向电阻式元件RE供应电流或切断对电阻式元件RE的电流供应的选择元件(或切换元件)。晶体管CT可以在电阻式元件RE和字线WL之间耦合，并且电阻式元件RE可以在位线BTL和晶体管CT之间耦合。晶体管CT和电阻式元件RE的位置可以是可互换的。可以根据由字线WL驱动的晶体管CT是导通还是截止来选择或不选择半导体存储器单元。
如图4E中所示，存储器单元MC可以包括单元电容器(cell capacitor)CC和晶体管CT。晶体管CT可以是根据字线WL的电压来将单元电容器CC连接到位线BTL/将电容器CC从位线BTL断开的选择元件(或切换元件)。晶体管CT可以在单元电容器CC、字线WL和位线BTL之间耦合，并且单元电容器CC可以在晶体管CT和板极电压之间耦合。
图5是示出根据本发明构思的某些实施例的图3的半导体存储器设备的存储器单元的框图。
参考图5，STT-MRAM单元30可以包括MTJ元件40和单元晶体管(cell transistor)CT。单元晶体管CT的栅极可以被连接到字线WL，并且单元晶体管CT的一个电极可以通过MTJ元件40被连接到位线BTL。单元晶体管CT的另一个电极可以被连接到源线SL。
MTJ元件40可以包括自由层41、钉扎层43以及布置在自由层41和钉扎层43之间的隧道层42。钉扎层43的磁化方向可以是固定的，并且根据写入数据，自由层41的磁化方向可以与钉扎层43的磁化方向平行或反平行。为了固定钉扎层43的磁化方向，例如，还可以提供反铁磁层。
为了执行STT-MRAM单元30的写入操作，可以将逻辑高电压施加到字线WL以导通单元晶体管CT。编程电流，例如写入电流，可以施加到位线BTL和源线SL。写入电流的方向可以由MTJ元件40的逻辑状态来确定。
为了执行STT-MRAM单元30的读取操作，可以将逻辑高电压施加到字线WL以导通单元晶体管CT，并且读取电流可以被供应给位线BTL和源线SL。因此，电压可以在MTJ元件40的两端处产生(developed)，可以由感测放大器285a来检测，并且可以与来自参考电压的参考电压比较，以确定MTJ元件40的逻辑状态。因此，可以检测存储在MTJ元件40中的数据。
图6示出根据本发明构思的某些实施例的图3的半导体存储器设备的第一存储体阵列。
参考图6，第一存储体阵列310可以包括多个字线WL1～WLm(m是大于2的自然数)、多个位线BTL1～BTLn(n是大于2的自然数)、以及布置在字线WL1～WLm和位线BTL1～BLTn之间的交叉点附近的多个存储器单元MC。在一些实施例中，多个存储器单元MC中的每一个可以包括动态随机存取存储器(DRAM)单元结构。多个存储器单元MC被连接到的多个字线WL1～WLm可以被定义为第一存储体阵列310的行，并且多个存储器单元MC被连接到的多个位线BTL1～BTLn可以被定义为第一存储体阵列310的列。
图7是示出根据本发明构思的某些实施例的图3的半导体存储器设备的地址控制电路的电路图。
参考图7，地址控制电路400a可以包括表指针410a、非易失性储存器420a、感测单元425a、比较器电路CMP1、第一选择电路443a、以及第二选择电路445a。非易失性储存器420a可以被称为地址存储表。
表指针410a可以响应于指定写入操作和读取操作的命令CMD来生成指针信号TPS。指针信号TPS可以为地址存储表420a提供位置信息。
地址存储表420a可以包括第一存储单元421、第二存储单元425、和第三存储单元427。第一存储单元421可以存储故障单元的故障行地址FRA，第二存储单元425可以存储故障单元的故障列地址FCA，并且第三存储单元427可以存储存储器单元的映射的列地址MCA，其用以交换故障单元的故障列地址FCA。
地址存储表420a可以被实施为反熔丝阵列或内容可寻址存储器(CAM)。感测单元425a可以响应于指针信号TPS来输出存储在地址存储表420a中的(由指针信号TPS指示的)位置中的故障行地址FRA、故障列地址FCA、和映射的列地址MCA。当由逻辑地址访问的存储器单元行的第一单位的存储器单元包括超出ECC引擎470的纠错能力的许多故障单元时，地址存储表420a可以将存储器单元行的行地址存储为故障行地址FRA，并且可以将要与其他存储器单元交换的故障单元的一部分的列地址存储为故障列地址FCA。地址存储表420a可以将故障单元的逻辑列地址映射到交换存储器单元的物理列地址。
比较器电路CMP1可以包括第一比较器430a、第二比较器435a、以及与(AND)门440a。
第一比较器430a可以比较故障行地址FRA和访问的行地址ROW_ADDR，并且可以输出指示故障行地址FRA与行地址ROW_ADDR是否相同的第一匹配信号MTH11。第二比较器435a可以比较故障列地址FCA和访问的列地址COL_ADDR，并且可以输出指示故障列地址FCA与列地址COL_ADDR是否相同的第二匹配信号MTH12。与门440a可以对第一匹配信号MTH11和第二匹配信号MTH12执行AND运算，以输出第三匹配信号MTH13。第一选择电路443a可以响应于第三匹配信号MTH13向第一列解码器270a输出映射的列地址MCA和列地址COL_ADDR之一。第二选择电路445a可以响应于第一匹配信号MTH11向第一行解码器260a输出行地址ROW_ADDR。
因此，当故障行地址FRA和行地址ROW_ADDR相同，并且故障列地址FCA和列地址COL_ADDR相同时，第一选择电路443a可将映射的列地址MCA输出到第一列解码器270a。否则，第一选择电路443a可以将列地址COL_ADDR输出到第一列解码器270a。
当第一选择电路443a将映射的列地址MCA输出到第一列解码器270a时，第一列解码器270a可以选择由故障行地址FRA指定的存储器单元行中的存储器单元中的、由映射的列地址MCA指定的存储器单元而不是由故障列地址FCA指定的存储器单元。因此，第一单位的存储器单元可以包括在ECC引擎的纠错能力之内的故障单元，因为故障单元的存储器位置在物理地址区域中分布。
图8是示出根据本发明构思的某些实施例的图7的地址控制电路的地址存储表的电路图。
参考图8，地址存储表420a可以被实施为包括多个反熔丝422的反熔丝阵列。反熔丝422可以具有与熔丝元件的电特性相反的电特性。例如，反熔丝422可以是电阻式熔丝元件，当它们未被编程时具有相对较高的电阻值，并且当它们被编程时具有相对较低的电阻值。
通常，每个反熔丝422可以在导体之间具有绝缘。可以通过经由布置在其两个端点的导体施加相对较高的电压以破坏导体之间的绝缘，来编程反熔丝422中的一些。通过对反熔丝422进行编程，布置在反熔丝422中的每一个的两个端点的导体可以被短路，以使反熔丝422具有相对较低的电阻值。在一些实施例中，反熔丝422中的每一个可以包括耗尽型MOS晶体管，其中，源极4222和漏极4223连接。在初始阶段，由于第一节点4224和第二节点4225被栅氧化膜分开，所以连接到栅电极4221的第一节点4224与通常连接到源极4222和漏极4223的第二节点4225之间的电阻值可能相对较高(例如非常高)。因此，可以抑制和/或防止第一节点4224和第二节点4225之间的电流流动。例如，这个状态可以被设置为逻辑“低”，其可以指代未编程状态。
反熔丝422可以通过在第一节点4224和第二节点4225之间施加击穿电压以破坏栅氧化膜，来不可逆地从“导通(on)”状态过渡到“截止(off)”状态。当栅极氧化膜被破坏时，第一节点4224和第二节点4225之间的电阻值可以降低。例如，这个状态可以被设置为逻辑“高”，其可以指代编程状态。地址存储表420a可以通过选择性地编程反熔丝422来存储故障行地址FRA、故障列地址FCA、以及映射的列地址MCA。
感测单元425a可以包括分别耦合到第一至第三存储单元421、425和427的第一至第三子感测单元4251、4522和4253。第一至第三子感测单元4251、4522和4253中的每一个可以用NMOS晶体管来实施。因此，响应于指针信号TPS，感测单元425a可以向第一比较器430a提供故障行地址FRA，向第二比较器435a提供故障列地址FCA，以及向第一选择电路443a提供映射的列地址。
图9是示出根据本发明构思的某些实施例的图3的半导体存储器设备的地址控制电路的电路图。
参考图9，地址控制电路400b可以包括表指针410b、非易失性储存器420b、感测单元425b、比较器电路CMP2、第一选择电路443b、以及第二选择电路445b。非易失性储存器420b可以被称为地址存储表。
除了以下描述的差别，图9的地址控制电路400b的配置和操作可以类似于以上针对图7描述的地址控制电路400b的配置和操作。与对于前述附图所描述的参考标号相同或相似的参考标号可以表示相同或相似的元件，并且为了简化说明，在下面的描述中可以省略或简要地描述对其的描述。
比较器电路CMP2可以包括第一比较器430b、第二比较器435b、以及与门440b。第一比较器430b可以比较故障列地址FCA和列地址COL_ADDR，并且可以输出指示故障列地址FCA和列地址COL_ADDR是否相同的第一匹配信号MTH21。第二比较器435b可以比较故障行地址FRA和行地址ROW_ADDR，并且可以输出指示故障行地址FRA和行地址ROW_ADDR是否相同的第二匹配信号MTH22。与门440b可以对第一匹配信号MTH21和第二匹配信号MTH22执行AND运算，以输出第三匹配信号MTH23。第一选择电路443b可以响应于第三匹配信号MTH23来将映射的行地址MRA和行地址ROW_ADDR之一输出到第一行解码器260a。第二选择电路445b可以响应于第一匹配信号MTH21来将列地址COL_ADDR输出到第一列解码器270a。
因此，当故障行地址FRA和行地址ROW_ADDR相同，并且故障列地址FCA和列地址COL_ADDR相同时，第一选择电路443b可以将映射的行地址MRA输出到第一行解码器260a。否则，第一选择电路443a可以将列地址COL_ADDR输出到第一列解码器270a。
当第一选择电路443b将映射的行地址MRA输出到第一行解码器260a时，第一行解码器260a可以选择由映射的行地址MCA指定的存储器单元行中的存储器单元，而不是由故障行地址FRA指定的存储器单元行中的存储器单元。因此，第一单位的存储器单元可以包括在ECC引擎的纠错能力之内的故障单元，因为故障单元的存储器位置在物理地址区域中分布。
图10示出根据本发明构思的某些实施例的图3的半导体存储器设备的ECC引擎。
参考图10，ECC引擎470可以执行用于纠正包括在从第一单位的存储器单元读取或将要写入第一单位的存储器单元的数据中的错误比特的ECC操作。第一单位的数据比特可以被设置为，例如，8比特、16比特、32比特、64比特、或128比特等等。在图10中，示出了第一单位的数据比特被设置为64比特。
ECC引擎470可以包括ECC编码器480和ECC解码器490。ECC编码器480可以生成与要写入第一存储体阵列310的存储器单元的写入数据WMD有关的奇偶校验比特PRT。奇偶校验比特PRT可以存储在第一存储体阵列310的第二区域313中。写入数据WMD可以存储在第一存储体阵列310的第一区域311中。
ECC解码器490可以通过使用从第一区域311读取的读取数据RMD和从第二区域313读取的奇偶校验比特PRT来纠正包括在读取数据RMD中的错误比特，并将纠错后的数据C_MD输出到数据总线DBUS。当第一单位的读取数据RMD包括ECC引擎能够检测但不能纠正的额外的错误比特时，ECC解码器490可将读取数据RMD的地址作为错误地址EADD提供给控制逻辑电路210或存储器控制器100。控制逻辑电路210或存储器控制器100可以额外地将错误地址EADD存储在地址存储表420a中，并且可以考虑故障单元的分布，将用来交换额外的故障单元的存储器单元的地址作为映射地址存储在地址存储表420a中。
图11A和图11B示出了当不使用根据本发明构思的某些实施例的地址映射时的ECC操作，而图12A和12B分别示出了当使用根据本发明构思的某些实施例的地址映射时的ECC操作。
在图11A至图12B中，耦合到第一字线WL1的存储器单元行中的存储器单元的段SEG1～SEG64包括响应于段SEG1～SEG64中的每一个中的第一和第二列选择信号CSL1和CSL2中的每一个而同时被选择的存储器单元。在图11A至图12B中，X表示故障单元(FC)。另外，为了例示，假定ECC引擎470仅可以纠正1比特错误。
在图11A中，由第一列选择信号CSL1选择的码字CW1包括超出ECC引擎470的纠错能力的两个故障单元。
在图11B中，由第二列选择信号CSL2选择的码字CW2不包括故障单元。
参考图12A和图12B，可以映射由第一列选择信号CSL1选择的段SEG2中的故障单元的地址，使得如参考图7描述的，段SEG2中的故障单元被第二列选择信号CSL2选择。因此，由第一列选择信号CSL1选择的码字CW1'可以包括一个故障单元，由第二列选择信号CSL2选择的码字CW2'可以包括一个故障单元，并且码字CW1'和CW2'中的每一个可以包括ECC引擎470的纠错能力之内的仅一个故障单元。在图12A和图12B中，映射地址是由第二列选择信号CSL2选择的存储器单元的地址。
图13A和图13B示出当不使用根据本发明构思的某些实施例的地址映射时的ECC操作，而图14A和图14B示出当使用根据本发明构思的某些实施例的地址映射时的ECC操作。
在图13A至图14B中，示出了耦合到第一字线WL1的第一存储器单元行中的存储器单元的段SEG1a～SEG64a和耦合到第二字线WL2的第二存储器单元行中的存储器单元的段SEG1b～SEG64b包括响应于段SEG1a～SEG64a和段SEG1b～SEG64b中的第一列选择信号CSL1而被同时选择的存储器单元。在图13A至14B中，X代表故障单元(FC)。另外，为了例示，假设ECC引擎470可以纠正仅仅1比特错误。
在图13A中，在第一存储器单元行中并且由第一列选择信号CSL1选择的码字CW1包括超出ECC引擎470的纠错能力的两个故障单元。在图13B中，在第二存储器单元行中并且由第一列选择信号CSL1选择的码字CW2不包括故障单元。
参考图14A和图14B，可以映射由第一字线WL1选择的段SEG1a～SEG32a中的故障单元的地址，使得如参照图9所描述的，段SEG1a～SEG32a中的故障单元被第二字线WL2选择。因此，当第一字线WL1被激活时，由第一列选择信号CSL1选择的码字CW1'可以包括仅一个故障单元，由第一列选择信号CSL2选择的码字CW2'可以包括仅一个故障单元，并且码字CW1'和CW2'中的每一个可以包括ECC引擎470的纠错能力之内的仅仅一个故障单元。在图14A和图14B中，映射的地址是不同于由第一列选择信号CSL1选择的第一存储器单元行的在第二存储器单元行中的存储器单元的行地址。
在图12A、图12B、图14A和图14B中，映射信息可以在考虑故障单元的分布的测试过程期间被存储，或者可以与故障单元的分布无关地被随机地存储。当映射信息与故障单元的分布无关地被随机地存储在非易失性储存器中时，第一单位的存储器单元中的故障单元的数量超出纠错能力的概率可以减小。
图15A示出当不采用根据本发明构思的某些实施例的数据重新布置时的操作，而图15B示出当采用根据本发明构思的某些实施例的数据重新布置时的操作。
参考图15A，第二单位的数据510可以包括至少两个第一单位的数据511和512。第一单位的数据511作为第一码字CW1可以被提供给第一ECC引擎471，并且第一单位的数据512作为第二码字CW2可以被提供给第二ECC引擎472而无需执行数据重新布置。第一单位的数据511可以不包括故障单元，并且第一单位的数据512可以包括超出第二ECC引擎472的纠错能力的两个故障单元。因此，第二ECC引擎472可以确定第二代码字CW2为“故障”。
参考图15B，纵横开关296可以响应于来自控制逻辑电路210的控制信号CTL4，将第二单位的数据510中的至少两个第一单位的数据511和512重新布置。纵横开关296可以将第一单位511的第二部分511b与第一单位512的第一部分512a交换。控制逻辑电路210可以基于存储在非易失性储存器420中的映射信息将控制信号CTL4提供给纵横开关296。在图3中，纵横开关296可以被布置在数据I/O缓冲器295和ECC引擎470之间或被布置在I/O门控电路290和ECC引擎470之间。映射信息可以在考虑故障单元的分布的测试过程期间被存储，或者可以与故障单元的分布无关地被随机地存储。当映射信息与故障单元的分布无关地被随机地存储在非易失性储存器中时，第一单位的存储器单元中的故障单元的数量超出纠错能力的概率可以减小。
提供给第一ECC引擎471的第一码字CW1'可以包括第一单位的数据511的第一部分511a和第一单位的数据512的第一部分512a。由于第一码字CW1'可以包括一个故障单元，所以第一ECC引擎471可以将第一码字CW1'确定为“通过”。提供给第二ECC引擎472的第二码字CW2'可以包括第一单位的数据511的第二部分511b和第一单位的数据512的第二部分512b。由于第二代码字CW2'可以包括一个故障单元，所以第二ECC引擎472可以将第二码字CW2'确定为“通过”。
图16是示出根据本发明构思的某些实施例的操作半导体存储器设备的方法的流程图。
参考图3至图14B和图16，在操作包括具有多个存储器单元的存储器单元阵列300和用来对存储器单元阵列300的数据执行纠错操作的EEC引擎470的半导体存储器设备的方法中，映射信息可以针对包括超出ECC引擎470的纠错能力的许多故障单元的一个或多个第一单位的存储器单元，被存储在非易失性储存器420中(S610)。映射信息可以指示用以交换故障单元的一部分的正常单元的物理地址，并且可以基于逻辑地址来访问第一单位的存储器单元。可以基于映射信息选择性地对存储器单元阵列执行存储器操作(S630)。
图17是示出根据本发明构思的某些实施例的操作图16的半导体存储器设备的方法的某些操作的流程图。
参考图3至图14B和图17，为了执行存储器操作(S630)，地址控制电路400可以确定访问地址与故障地址是否相同(S650)。当访问地址与故障地址相同时(S650中的“是”)，ECC引擎470可以基于映射的地址对存储器单元阵列300执行ECC操作(S660)。当访问地址与故障地址不相同时(S650中的“否”)，ECC引擎470可以基于访问地址对存储器单元阵列300执行ECC操作(S670)。
根据一些实施例，在操作半导体存储器设备200a的方法中，当第一单位的存储器单元包括超出ECC引擎470的纠错能力的许多故障单元时，故障单元的一部分可以被映射到正常单元的物理地址，并且可以根据指示故障单元的故障地址与正常单元的物理地址之间的关系的映射信息来执行ECC操作，使得第一单位的存储器单元包括ECC引擎470的纠错能力之内的一定量的故障单元。半导体存储器设备200a的性能可以被增强，因为在纠错能力之内故障单元可以被修复，而无需包括额外的冗余单元。
图18是示出根据本发明构思的某些实施例的操作半导体存储器设备的方法的流程图。
参考图3至图10、图15B和图18，操作具有多个存储器单元的存储器单元阵列300和用来对存储器单元阵列300的数据执行纠错操作的ECC引擎470的半导体存储器设备的方法中，映射信息可以针对包括超出ECC引擎470的纠错能力的许多故障单元的一个或多个第一单位的存储器单元，被存储在非易失性储存器420中(S710)。映射信息可以指示用以交换故障单元的一部分正常单元的物理地址，并且可以基于逻辑地址访问第一单位的存储器单元。可以预取第二单位的数据(S715)。第二单位可以大于第一单位。可以基于映射信息来确定至少一个第一单位的数据是否包括超出ECC引擎470的纠错能力的错误(S720)。在一些实施例中，可以确定映射信息是否包括与至少一个第一单位的数据相对应的至少一个逻辑地址。当至少一个第一单位的数据包括超出ECC引擎470的纠错能力的错误时(S720中的“是”)，可以基于映射信息来重新布置第二单位的数据，使得每一个第一单位的数据包括ECC引擎470的纠错能力之内的错误，以向ECC引擎提供至少两个第一单位的数据(S730)。当至少一个第一单位的数据不包括超出ECC引擎470的纠错能力的错误时(S720中为“否”)，第二单位的数据可以被顺序地提供给ECC引擎470(S740)。ECC引擎470可以对至少两个第一单位的数据执行存储器操作(S750)。
如上所述，第一单位可以与半导体存储器设备200a的码字单位相对应，并且第二单位可以与半导体存储器设备200a的预取单位相对应。映射信息可以包括故障单元的一部分的故障地址和要与故障地址映射的映射地址。考虑到故障单元的分布，映射信息可以被存储在非易失性储存器420中，或者可以与故障单元的分布无关地被随机地存储在非易失性储存器420中。
根据一些实施例，在操作半导体存储器设备200a的方法中，可以基于映射信息重新布置数据以构成码字，使得故障单元可以被分布在物理码字中。半导体存储器设备200a的性能可以被增强，因为故障单元可被修复到在纠错能力之内，而无需包括额外的冗余单元。
图19是示出根据本发明构思的某些实施例的半导体存储器设备的结构框图。
参考图19，半导体存储器设备800可以包括第一至第p半导体集成电路层LA1至LAp(p是大于2的自然数)，其中可以是第一至第p半导体集成电路层LA1至Lap的最低层的第一半导体集成电路层LA1可以是接口或控制芯片，并且半导体集成电路层LA2至LAp中的一些可以是包括核心存储器芯片的从属芯片。第一至第p半导体集成电路层LA1到LAp可以通过，例如，硅通孔(through-silicon-via，TSV)来在它们之间发送和接收信号。第一半导体集成电路层LA1，作为接口或控制芯片，可以通过在外表面上形成的导电结构与外部存储器控制器通信。将通过主要使用第一半导体集成电路层LA1或810作为接口或控制芯片，以及使用第p半导体集成电路层LAp或820作为从属芯片，来做出关于半导体存储器设备800的结构和操作的描述。
第一半导体集成电路层810可以包括用于驱动在第p半导体集成电路层820中的存储器区域821的各种外围电路。例如，第一半导体集成电路层810可以包括用于驱动存储器的字线的行(X)驱动器8101、用于驱动存储器的位线的列(Y)驱动器8102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)8103、用于从外部接收命令CMD并缓冲命令CMD的命令缓冲器(CMD)8104、以及用于从外部接收地址并映射故障单元的地址控制电路(ACS)8105。该地址控制电路8105可以采用，例如，图7的地址控制电路400a。
第一半导体集成电路层810还可以包括控制逻辑电路8107。该控制逻辑电路8107可以访问存储器区域821，并且可以基于来自存储器控制器的命令生成用于访问存储器区域821的控制信号。
第p半导体集成电路层820可以包括存储器区域821、对存储器区域821的数据执行ECC编码和ECC解码的ECC引擎822、以及外围区域，在所述外围区域中，诸如行解码器、列解码器和位线感测放大器被布置用于在存储器区域821中写入/读取数据。
如参考图3至图18的描述，地址控制电路8105可以包括非易失性储存器以存储映射信息，所述映射信息指示正常单元的物理地址，以当第一单位的存储器单元包括超出ECC引擎822的纠错能力的许多故障单元时，交换故障单元的一部分。因此，半导体存储器设备800可以执行ECC操作或数据重新布置，使得故障单元被分布在物理码字中。因此，可以增强半导体存储器设备800的性能，因为故障单元被修复而无需包括额外的冗余单元。
另外，在一些实施例中，可以在半导体存储器设备800中提供三维(3D)存储器阵列。3D存储器阵列可以在具有被布置在硅衬底之上的有源区域和与那些存储器单元的操作相关的电路的存储器单元的阵列的一个或多个物理等级中单片地形成，而无论这样的相关联的电路是在这样的衬底之上或之内。如本文所使用的术语“单片”，是指阵列的每个等级的层直接沉积在阵列的每个底层等级的层的上面。通过引用被并入本文的专利文献(美国专利号：7,679,133、8,553,466、8,654,587、8,559,235，以及美国专利公开号2011/0233648)描述了用于3D存储器阵列的适当配置，其中三维存储器阵列被配置为多个等级，字线和/或位线在等级之间被共享。
图20是示出包括根据本发明构思的某些实施例的半导体存储器设备的移动系统的框图。
参考图20，移动系统900可以包括应用处理器910、连接性单元920、半导体存储器设备950、非易失性存储器设备940、用户接口930、以及电源960。
应用处理器910可以执行诸如网页浏览器、游戏应用、视频播放器等的应用。连接性单元920可以执行与外部设备的有线或无线通信。半导体存储器设备950可以存储由应用处理器910处理的数据或可以作为工作存储器操作。半导体存储器设备950可以采用图3的半导体存储器设备200a。半导体存储器设备950可以包括非易失性储存器951和ECC引擎953。
非易失性存储器设备940可以存储用于启动移动系统900的启动图像。用户接口930可以包括至少一个输入设备，诸如小键盘、触摸屏等等，和至少一个输出设备，诸如扬声器、显示设备等等。电源960可以向移动系统900供应电源电压。
在一些实施例中，移动系统900和/或移动系统900的组件可以以各种形式被包装。
如上所述，半导体存储器设备950可以基于映射信息执行ECC操作或数据重新布置，使得故障单元在物理码字中分布。因此，可以增强半导体存储器设备950的性能，因为故障单元被修复而无需包括额外的冗余单元。
本公开可以应用于使用半导体存储器设备的系统。本公开可以应用于诸如移动电话、智能电话、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数字相机、摄像录像机、个人计算机(personalcomputer，PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统等等的系统。
前述是一些实施例的说明，而不应被解释为对实施例的限制。虽然已经描述了一些实施例，但是本领域技术人员将容易地理解，一些实施例中的许多修改是可能的而不会实质脱离本公开的新颖的教导和优点。因此，所有这样的修改意图被包括在如权利要求所限定的本公开的范围之内。

Claims (19)

1.一种操作包括存储器单元阵列和纠错码ECC引擎的半导体存储器设备的方法，其中，所述存储器单元阵列包括多个存储器单元，并且所述ECC引擎被配置为对所述存储器单元阵列的数据执行纠错操作，所述方法包括：
将映射信息存储在非易失性储存器中，所述映射信息指示当所述多个存储器单元中的单位的存储器单元包括超出所述ECC引擎的纠错能力的数量的故障单元时用来与故障单元的一部分交换的正常单元的物理地址，其中，所述单位的存储器单元基于逻辑地址被访问，并且，其中，所述单位的存储器单元的码字包括超出所述ECC引擎的纠错能力的数量的故障单元；
在码字中重新布置数据以便减少码字中的故障单元的数量；以及
基于所述映射信息对所述存储器单元阵列选择性地执行存储器操作。
2.如权利要求1所述的方法，其中，所述映射信息基于在所述半导体存储器设备的制造过程期间执行的对所述多个存储器单元的测试，而被存储在所述非易失性储存器中。
3.如权利要求1所述的方法，其中，所述映射信息基于设置包括在所述半导体存储器设备中的模式寄存器而被存储在所述非易失性储存器中。
4.如权利要求1所述的方法，其中，所述映射信息基于所述故障单元的物理分布而被存储在所述非易失性储存器中。
5.如权利要求1所述的方法，其中，所述映射信息与所述故障单元的物理分布无关地被随机地存储在所述非易失性储存器中。
6.如权利要求1所述的方法，其中，所述执行存储器操作的步骤包括：
确定用于访问所述存储器单元阵列的访问地址是否与包括在所述映射信息中的地址相同；
当所述访问地址与包括在所述映射信息中的地址相同时，基于所述映射信息执行ECC操作；以及
当所述访问地址没有存储在所述映射信息中时，基于所述访问地址执行ECC操作。
7.如权利要求6所述的方法，其中，基于所述映射信息执行所述ECC操作包括：
通过对利用所述访问地址接收到的主要数据执行ECC编码来生成奇偶校验数据；以及
将所述主要数据存储在所述存储器单元阵列的第一区域的存储器位置中，并且将所述奇偶校验数据存储在所述存储器单元阵列的第二区域中，其中，所述存储器位置由包括在所述映射信息中的映射地址指定。
8.如权利要求1所述的方法，还包括：
在基于所述映射信息对存储在所述单位的存储器单元中的数据执行ECC解码之后，检测超出所述ECC引擎的纠错能力的额外的错误；
将与所述额外的错误相关联的存储器单元的地址作为额外的故障单元存储在所述非易失性储存器中；以及
基于所述故障单元的物理分布，将用来与所述额外的故障单元交换的映射地址存储在所述非易失性储存器中。
9.如权利要求1所述的方法，
其中，码字包括半导体存储器设备的第一码字，并且
其中，重新布置数据包括将第一码字的故障单元之一分配给半导体存储器设备的第二码字。
10.如权利要求9所述的方法，
其中，重新布置数据还包括将第二码字的数据的一部分分配给第一码字，并且
其中，在重新布置数据后，第一码字和第二码字都不存在超过ECC引擎的纠错能力的数量的故障单元。
11.一种半导体存储器设备，包括：
包括多个存储器单元的存储器单元阵列；
纠错码ECC引擎，被配置为对所述存储器单元阵列的数据执行纠错操作；
地址控制电路，被配置为存储映射信息，所述映射信息指示当所述多个存储器单元的单位的存储器单元包括超出所述ECC引擎的纠错能力的数量的故障单元时用来与故障单元的一部分交换的正常单元的物理地址，其中，所述单位的存储器单元基于逻辑地址被访问；
地址解码器，被配置为基于所述映射信息选择性地访问所述存储器单元阵列；
控制逻辑电路，被配置为响应于从所述半导体存储器设备的外部的设备提供的命令和地址，来控制所述ECC引擎、所述地址控制电路和所述地址解码器；
其中，所述单位的存储器单元的码字包括超出所述ECC引擎的纠错能力的数量的故障单元；以及
其中，所述半导体存储器设备被配置为在码字中重新布置数据以便减少码字中的故障单元的数量。
12.如权利要求11所述的半导体存储器设备，其中，所述地址控制电路包括：
非易失性储存器，被配置为存储指定所述故障单元的一部分的故障地址和相应的用来与所述故障地址交换的映射地址；
比较器电路，被配置为比较用于访问所述存储器单元阵列的访问地址和所述故障地址，以生成指示所述访问地址是否与所述故障地址之一相同的匹配信号；以及
选择电路，被配置为响应于所述匹配信号，输出所述访问地址、或所述映射地址之一，所述映射地址之一与所述访问地址相对应。
13.如权利要求11所述的半导体存储器设备，其中，当所述单位的存储器单元包括超出所述ECC引擎的纠错能力的数量的故障单元时，
包括所述单位的存储器单元的存储器单元行的行地址作为故障行地址被存储在非易失性储存器中，
所述故障单元的一部分的列地址作为故障列地址被存储在所述非易失性储存器中，以及
用来交换所述故障单元的一部分的存储器单元的列地址作为映射的列地址被存储在所述非易失性储存器中。
14.如权利要求11所述的半导体存储器设备，其中：
所述单位的存储器单元被包括在由第一行地址指定的第一存储器单元行中；
所述单位的存储器单元响应于第一列选择信号而被同时选择；以及
所述地址控制电路被配置为输出映射的列地址，使得当访问地址与所述映射信息的故障地址相同时，包括在所述第一存储器单元行中的不同的存储器单元响应于不同于所述第一列选择信号的第二列选择信号而被选择。
15.如权利要求11所述的半导体存储器设备，其中：
所述单位的存储器单元被包括在由第一行地址指定的第一存储器单元行中；
所述单位的存储器单元响应于第一列选择信号而被同时选择；以及
所述地址控制电路被配置为输出映射的行地址，使得当访问地址与所述映射信息的故障地址相同时，包括在不同于所述第一存储器单元行的第二存储器单元行中的存储器单元被选择。
16.一种操作包括存储器单元阵列和纠错码ECC引擎的半导体存储器设备的方法，其中，所述存储器单元阵列包括多个存储器单元，并且所述ECC引擎被配置为对所述存储器单元阵列中的数据执行纠错操作，所述方法包括：
将映射信息存储在非易失性储存器中，所述映射信息指示当第一单位的存储器单元包括超过ECC引擎的纠错能力的数量的故障单元时能够与故障单元的一部分交换的正常单元的物理地址，其中，所述存储器单元中的第一单位的存储器单元基于逻辑地址被访问；
从第二单位的存储器单元预取第二单位的数据，其中第二单位的存储器单元包括多个第一单位的存储器单元；
基于映射信息来重新布置第二单位的数据，使得包括在第二单位的数据中的每一个第一单位的数据包括不多于在ECC引擎的纠错能力之内的数量的错误；
向ECC引擎提供第二单位的数据的至少两个第一单位的数据；以及
在ECC引擎中对所述至少两个第一单位的数据执行ECC操作。
17.如权利要求16所述的方法，其中，第一单位的存储器单元对应于所述半导体存储器设备的码字单位，并且第二单位的存储器单元对应于所述半导体存储器设备的预取单位。
18.如权利要求16所述的方法，其中：
所述映射信息包括故障单元的一部分的故障地址以及与故障地址交换的相应的映射地址；以及
通过在半导体存储器设备的制造过程期间的基于故障单元的分布的对存储器单元的测试，映射信息被存储在非易失性储存器中。
19.如权利要求16所述的方法，其中：
所述映射信息包括故障单元的一部分的故障地址以及与故障地址交换的相应的映射地址；以及
所述映射信息与故障单元的分布无关地被随机地存储在非易失性储存器中。
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