CN106971758B - 半导体存储装置、存储系统以及操作存储系统的方法 - Google Patents

半导体存储装置、存储系统以及操作存储系统的方法 Download PDF

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Abstract

公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。

Description

半导体存储装置、存储系统以及操作存储系统的方法
相关申请的交叉引用
本申请要求于2015年11月16日向韩国知识产权局提交的第10-2015-0160106号韩国专利申请的优先权，其全部公开通过引用并入本文
技术领域
本公开涉及存储器，更具体地，涉及半导体存储装置、包括该半导体存储装置的存储系统以及操作存储系统的方法。
背景技术
半导体存储装置可分类为非易失性存储装置如闪存装置和易失性存储装置如动态随机存取存储器(DRAM)。DRAM的高速操作和成本效益使其能够用于计算机系统存储器。
计算机系统内的电干扰或磁场干扰可导致DRAM的单个位自发翻转至相反状态，从而产生位误差。此外，当特定地址密集地应用于DRAM时，耦合至由特定地址指定的字线的存储单元的数据维持可靠性会降低。
发明内容
根据本发明构思的示例性实施方式，一种半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行误差校验和校正(ECC)解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
根据本发明构思的示例性实施方式，一种存储系统包括半导体存储装置和存储控制器。存储控制器控制至少一个半导体存储装置。
根据本发明构思的示例性实施方式，提供了一种操作存储系统的方法，存储系统包括半导体存储装置和控制半导体存储装置的存储控制器。该方法包括：存储控制器生成命令和访问地址；半导体存储装置响应于命令对由访问地址指示的存储装置的一些页执行误差校验和校正(ECC)解码，从而检测至少一个位误差；以及半导体存储装置执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从检测确定的一些页的每一页上的误差事件的数量。
根据本发明构思的示例性实施方式，一种半导体存储装置包括存储单元阵列、寄存器和控制器。寄存器储存用于存储单元阵列的多个页中每一页的误差事件计数。控制器被配置为通过半导体存储装置的第一引脚接收命令，通过半导体存储装置的第二引脚接收地址，在第一模式过程中通过半导体存储装置的第三引脚接收数据，以及在其他第二模式过程中通过第三引脚将包括寄存器的信息的信号输出至存储控制器。
附图说明
下面将参照附图对本发明构思的示例性实施方式进行更详细地描述。
图1是示出根据本发明构思的示例性实施方式的电子系统的框图。
图2是示出根据本发明构思的示例性实施方式的图1示出的存储系统的框图。
图3是示出根据本发明构思的示例性实施方式的图2示出的半导体存储装置的框图。
图4A至图4E是根据本发明构思的示例性实施方式的图3示出的存储单元的示例的电路图。
图5示出根据本发明构思的示例性实施方式的图3示出的存储单元(称为STT-MRAM单元)的示例。
图6A和图6B示出根据写入图5所示的MTJ元件的数据的磁化方向。
图7是示出根据本发明构思的示例性实施方式的图2所示的存储控制器的框图。
图8示出处于正常模式的图3的半导体存储装置的一部分。
图9示出图3的半导体存储装置所示的体阵列和误差校正电路。
图10示出处于ECS模式的图3的半导体存储装置的一部分。
图11示出图3的半导体存储装置200中的误差日志寄存器。
图12示出处于ECS模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
图13示出处于正常模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
图14示出图10的半导体存储装置中进行的擦除操作。
图15示出图13中的误差校正电路中的ECC编码器。
图16示出图12和图13中的误差校正电路中的ECC解码器。
图17是示出根据本发明构思的示例性实施方式的操作半导体存储装置的方法的流程图。
图18是示出根据本发明构思的示例性实施方式的图17的方法中ECS操作的流程图。
图19是示出根据本发明构思的示例性实施方式的半导体存储装置的结构图。
图20示出处于ECS模式的图2的存储系统。
图21是示出根据本发明构思的示例性实施方式的操作存储系统的方法的流程图。
图22示出根据本发明构思的示例性实施方式的包括半导体存储装置的存储系统。
图23示出根据本发明构思的示例性实施方式的包括半导体存储装置的存储系统。
图24是示出根据本发明构思的示例性实施方式的包括半导体存储装置的计算系统的框图。
具体实施方式
在下文中将参照附图更全面地描述本发明的构思，在附图中示出了示例性实施方式。然而，本发明的构思能够以多种不同形式实现并且不应被解释为限于本文所列出的示例性实施方式。还应强调的是，本发明的构思提供了可选示例的细节，但这样的可选示例列表并不是详尽的。遍及全文的相似的数字表示相似的元件。
可以理解，当元件被称为“连接”或“耦合”至另一元件时，其可直接连接或耦合至另一元件或可存在中间元件。如本文所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非文中明确有相反的指示。
图1是示出根据本发明构思的示例性实施方式的电子系统的框图。
参照图1，电子系统(或电子装置)10包括主机15(例如主机装置、主计算机等)和存储系统20。存储系统20包括存储控制器100和多个半导体存储装置200a至200n(n是大于2的整数)。虽然图1示出了多个半导体存储装置，但在可选的实施方式中可仅有单个半导体存储装置。
主机15可通过多个接口协议与存储系统20通信，多个接口协议可例如为高速外设部件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)。此外，主机15还可通过接口协议与存储系统20通信，接口协议例如为通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或电子集成驱动器(IDE)。
存储控制器100可控制存储系统20的全部操作。存储控制器100可控制主机15与多个半导体存储装置200a至200n之间的全部数据交换。例如，存储控制器100可响应于来自主机15的请求(例如请求消息、命令等)将数据写入多个半导体存储装置200a至200n或从多个半导体存储装置200a至200n读取数据。例如，请求可以是包括读取命令和存取地址的读取请求或包括写入命令、存取地址和待写入数据的写入请求。读取命令和写入命令可被称为存取命令。
此外，存储控制器100可将操作命令施加至多个半导体存储装置200a至200n以控制多个半导体存储装置200a至200n。
在一个实施方式中，多个半导体存储装置200a至200n中每一个都为包括电阻型存储单元的存储装置，电阻型存储单元例如为磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等。在一个实施方式中，多个半导体存储装置200a至200n中的每一个均包括动态存储单元，例如动态随机存取存储器(DRAM)。
MRAM是基于磁阻的非易失性计算机存储器。MRAM在许多方面不同于易失性RAM。例如，由于MRAM是非易失性的，MRAM可即使在电源关闭时也保留所有储存的数据。
尽管非易失性RAM通常慢于易失性RAM，但MRAM具有可与易失性RAM的读取和写入响应时间相当的读取和写入响应时间。不同于将数据储存为电荷的易失性RAM，MRAM通过使用磁阻(或磁阻的)元件储存数据。一般而言，磁阻元件由两个磁性层构成，每个磁性层具有磁化强度。
MRAM为通过使用磁隧道结图案读取和写入数据的非易失性存储装置，磁隧道结图案包括两个磁性层和布置在两个磁性层之间的绝缘膜。磁隧道结图案的电阻值可根据每个磁性层的磁化方向而变化。MRAM可通过使用电阻值的变化编程数据或擦除数据。
使用自旋转移力矩(STT)现象的MRAM使用这样的方法，在该方法中，当自旋极化电流以一个方向流动时，磁性层的磁化方向由于电子的自旋转移而改变。一个磁性层(例如钉扎层)的磁化方向可固定，而另一磁性层(例如自由层)的磁化方向可根据由编程电流生成的磁场而变化。
编程电流的磁场可将两个磁性层的磁化方向平行布置或反向平行布置。在至少一个实施方式中，如果两个磁性层的磁化方向是平行的，两个磁性层之间的电阻处于低(“0”)态。如果两个磁性层的磁化方向是反向平行的，两个磁性层之间的电阻处于高(“1”)态。自由层的磁化方向以及两个磁性层之间的电阻的高态与低态的切换导致MRAM的写操作和读操作。
尽管MRAM是非易失性的并提供快速响应时间，但因为切换MRAM的磁性层之间的电阻的高态和低态而施加的编程电流通常较高，所以MRAM单元具有有限的规模并且对写干扰敏感。因此，当在MRAM阵列中布置有多个单元时，施加至一个存储单元的编程电流可无意地改变相邻单元的自由层的磁场。通过使用STT现象可减轻(或可选地阻止)这样的写干扰。通常的STT-MRAM可包括磁隧道结(MTJ)，其为包括两个磁性层(例如钉扎层和自由层)以及布置在两个磁性层之间的绝缘层的磁阻数据储存装置。
编程电流通常流过MTJ。钉扎层自旋极化编程电流的被钉扎层自旋极化电子，而且当被自旋极化的电子流经过MTJ时生成和力矩生成为经过MTJ的自旋极化的电子流。被自旋极化的电子流当与自由层相互作用时，自旋极化的电子流将力矩施加至自由层。当经过MTJ的自旋极化的电子流自旋极化的电子流的力矩大于阈值切换电流密度时，由自旋极化的电子流自旋极化的电子流施加的力矩足以切换自由层的磁化方向。因此，自由层的磁化方向可平行或反平行于被钉扎层钉扎层，并且MTJ中的电阻状态改变。
STT-MRAM去除了用于自旋极化的电子流以在磁阻装置中切换自由层的外部磁场的需要。此外，由于单元尺寸减小并且编程电流减小以减轻(或可选地防止)写干扰，STT-MRAM改进了规模。此外，STT-MRAM可具有高隧道磁电阻率，其通过允许高态与低态之间的高比率改进了磁域内的读操作。
MRAM是低成本的并具有高容量(如动态随机存取存储器DRAM)，以高速操作(如静态随机存取存储器SRAM)，并且是非易失性的(如闪存)。
图2是示出根据本发明构思的示例性实施方式的图1示出的存储系统的框图。
在图2中，为了方便，仅示出与存储控制器100通信的一个半导体存储装置200a。然而，本文讨论的关于半导体存储装置200a的细节可等同地应用于其他半导体存储装置200b至200n。
参照图2，存储系统20包括存储控制器100和半导体存储装置200a。存储控制器100和半导体存储装置200a中的每一个均可形成为单独的半导体芯片或单独的芯片组(例如，存储控制器100和半导体存储装置200a可共同封装在半导体芯片堆叠中)。
存储控制器100和半导体存储装置200a通过相应的命令引脚101和201、相应的地址引脚102和202、相应的数据引脚103和203以及相应的单独引脚104和204彼此连接。命令引脚101和201通过命令传输线TL1传输命令信号CMD，地址引脚102和202通过地址传输线TL2传输地址信号ADDR，数据引脚103和203在正常模式下交换主要数据(main data,MD)，并在误差检查和擦除(ECS)模式下通过数据传输线TL3传输误差信息信号EIS。单独引脚104和204在ECS模式下将警报信号ALRT传输至存储控制器100。
半导体存储装置200a包括储存主要数据MD的存储单元阵列300、误差校正电路400、误差日志寄存器460和控制逻辑电路210(也称为“控制逻辑”)，控制逻辑电路210控制误差校正电路400。在一个实施方式中，主控制器包括控制电路210和误差校正电路400。
当命令CMD指定ECS模式时，控制逻辑电路210可控制误差校正电路400对从由地址信号ADDR指定的一些页读取的每个数据执行误差检查和校正(ECC)解码以生成误差生成信号。控制逻辑电路210可执行误差记录操作以将页误差信息写入误差日志寄存器460的每一行，页误差信息可至少包括在一些页中每一页上的误差事件的数量。当CMD为寄存器读取命令RRD时，控制逻辑电路210可向存储控制器100提供误差日志寄存器460中的页误差信息的全部或一部分作为误差信息信号EIS。
图3是示出根据本发明构思的示例性实施方式的图2示出的半导体存储装置的框图。
参照图3，半导体存储装置200a包括控制逻辑电路210、地址寄存器220、体控制逻辑230、刷新计数器297、行地址复用器240(“RA MUX”)、列地址锁存器250(“CA LATCH”)、行解码器260、列解码器270、存储单元阵列300、感测放大器单元285、输入/输出(I/O)门电路290、误差校正电路400、数据输入/输出(I/O)缓冲器299和误差日志寄存器460。列地址锁存器250可包括一个或多个锁存器电路。感测放大器单元285可包括一个或多个感测放大器。
在一个实施方式中，从半导体存储装置200a省略了刷新计数器297。也就是说，当存储单元阵列300由多个电阻型存储单元实现时，从半导体存储装置200a省略刷新计数器297。
存储单元阵列300包括第一体阵列310至第四体阵列340。行解码器260包括第一体行解码器260a至第四体行解码器260d，第一体行解码器260a至第四体行解码器260d分别耦合至第一体阵列310至第四体阵列340。列解码器270包括第一体列解码器270a至第四体列解码器270d，第一体列解码器270a至第四体列解码器270d分别耦合至第一体阵列310至第四体阵列340。感测放大器单元285包括第一体感测放大器285a至第四体感测放大器285d，第一体感测放大器285a至第四体感测放大器285d分别耦合至第一体阵列310至第四体阵列340。第一体阵列310至第四体阵列340中的每个可包括多个存储单元MC，每个存储单元MC耦合至相应的字线WL和相应的位线BTL。第一体阵列310至第四体阵列340、第一体行解码器260a至第四体行解码器260d、第一体列解码器270a至第四体列解码器270d和第一体感测放大器285a至第四体感测放大器285d可形成第一体至第四体。虽然图3示出的半导体存储装置200a示出四个体，但在其他实施方式中半导体存储装置200a可具有少于四个的体或多于四个的体。
地址寄存器220从存储控制器100接收地址ADDR，地址ADDR包括体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220向体控制逻辑230提供接收的体地址BANK_ADDR，向行地址复用器240提供接收的行地址ROW_ADDR、向列地址锁存器250提供接收的列地址COL_ADDR。地址ADDR可通过存储控制器100与命令(例如写入或读取)一同提供，从而使命令应用于具有与地址ADDR相对应的位置的存储单元阵列300的区域。
体控制逻辑230可响应于体地址BANK_ADDR生成体控制信号。可响应于体控制信号激活对应于体地址BANK_ADDR的第一体行解码器260a至第四体行解码器260d之一，并且可响应于体控制信号激活对应于体地址BANK_ADDR的第一体列解码器270a至第四体列解码器270d之一。
在控制逻辑电路210的控制下，刷新计数器297生成刷新行地址REF_ADDR以刷新存储单元阵列300中的存储单元行。当存储单元MC由动态存储单元实现时刷新计数器297被包括。
行地址复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新计数器297接收刷新行地址REF_ADDR。行地址复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA应用于第一体行解码器260a至第四体行解码器260d。
第一体行解码器260a至第四体行解码器260d中的激活的一个解码从行地址复用器240输出的行地址RA，并激活对应于行地址RA的字线。例如，激活的体行解码器可将字线驱动电压施加至对应于行地址RA的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时储存所接收的列地址COL_ADDR。在一个实施方式中，在突发模式中，列地址锁存器250生成从所接收的列地址COL_ADDR增加的列地址。列地址锁存器250可将临时储存或生成的列地址应用于第一体列解码器270a至第四体列解码器270d。
第一体列解码器270a至第四体列解码器270d中激活的一个解码从列地址锁存器250输出的列地址COL_ADDR，并控制I/O门电路290以输出对应于列地址COL_ADDR的数据。
I/O门电路290包括用于选通输入/输出数据的电路。I/O门电路290还可包括输入数据屏蔽逻辑、用于储存从第一体阵列310至第四体阵列340输出的数据的读取数据锁存器以及用于将数据写入第一体阵列310至第四体阵列340的写入驱动器。
从第一体阵列310至第四体阵列340的一个体阵列读取的数据可由耦合至从其读取数据的一个体阵列的感测放大器感测，并且所读取的数据可储存在读取数据锁存器中。待写入第一体阵列310至第四体阵列340的一个体阵列的主要数据MD可从存储控制器100提供至数据I/O缓冲器299。提供至数据I/O缓冲器299的主要数据MD提供至误差校正电路400。主要数据MD在误差校正电路400中编码以生成码字CW，码字CW提供至I/O门电路290。编写驱动器可将码字CW写入第一体阵列310至第四体阵列340的一个体阵列。
在写操作中，数据I/O缓冲器299可将主要数据MD从存储控制器100提供至误差校正电路400，并且在读操作中可将主要数据MD从误差校正电路400提供至存储控制器100。数据I/O缓冲器299可从存储控制器100接收数据屏蔽信号DM，并可将数据屏蔽信号DM提供至I/O门电路290。
在写操作中，误差校正电路400可基于来自数据I/O缓冲器299的主要数据MD生成奇偶校验数据，并可将包括主要数据MD和奇偶校验数据的码字CW提供至I/O门电路290。I/O门电路290可将码字CW写入一个体阵列。
此外，在读操作中，误差校正电路400可从I/O门电路290接收从一个体阵列读取的码字CW。在一个实施方式中，误差校正电路400基于码字CW中的奇偶校验数据对主要数据MD进行ECC解码，并校正主要数据MD中的单位以生成校正的主要数据，并将校正的主要数据提供至数据I/O缓冲器299。
此外，误差校正电路400可通过从构成存储单元阵列300的一些页中的每一页的多个子页中的每一个读取第一数据单元来执行擦除操作，并在ECS模式中继续对每个第一数据单元执行ECC解码。第一数据单元包括主要数据和奇偶校验数据。基于ECC解码的结果，当第一数据单元包括至少一个位误差时，误差校正电路400可将误差生成信号EGS提供至控制逻辑电路210。
当第一数据单元包括至少一个位误差时，控制逻辑电路210可控制误差校正电路400以通过校正至少一个位误差生成校正的第一数据单元并将校正的第一数据单元回写至与子页相对应的存储位置来进行擦除操作。控制逻辑电路210可对误差生成信号EGS的数量计数，并可进行误差记录操作。
控制逻辑电路210可控制半导体存储装置200a的操作。例如，控制逻辑电路210可生成用于半导体存储装置200a的控制信号以进行写操作或读操作。控制逻辑电路210包括命令解码器211和模式寄存器212，命令解码器211对从存储控制器100接收的命令CMD解码，模式寄存器212设置半导体存储装置200a的操作模式。控制逻辑电路210还包括计数器213，计数器213对误差生成信号EGS计数。
例如，命令解码器211可通过对写使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等解码生成与命令CMD相对应的控制信号。控制逻辑电路210可生成第一控制信号CTL1以控制I/O门电路290、第二控制信号CTL2以控制误差校正电路400和第三控制信号CTL3以控制误差日志寄存器460。
当命令CMD指定ECS模式时，控制逻辑电路210生成第一控制信号CTL1、第二控制信号CTL2和第三控制信号CTL3，从而使得I/O门电路290和误差校正电路400进行擦除操作和误差记录操作。
在本发明构思的一个实施方式中，当一页中的误差事件(例如位误差)数量到达阈值时，控制逻辑电路210通过使用警报信号ALRT立即通知存储控制器100第一情况。存储控制器100响应于警报信号ALRT，向半导体存储装置200a施加擦除命令，控制逻辑电路210控制I/O门电路290和误差校正电路400以对该页进行擦除操作。在一个实施方式中，控制逻辑电路210通过在第一间隔中将警报信号ALRT维持在逻辑高电平来通知存储控制器100第一情况。例如，当第一情况没有发生时，控制逻辑电路210将警报信号ALRT维持在逻辑低电平。
当命令CMD为擦除命令时，命令CMD形成与用于指定半导体存储装置200a的读操作的读命令的信号或用于指定半导体存储装置200a的写操作的写命令的信号不同的信号。例如，擦除命令、读命令、写命令具有不同的格式，从而使得命令解码器211能够将其彼此区分并执行相应的操作。
图4A至图4E是根据本发明构思的示例性实施方式的图3示出的存储单元的示例的电路图。
图4A至图4D示出以电阻型存储单元实施的存储单元MC，图4E示出以动态存储单元实施的存储单元MC。
图4A示出没有选择元件的电阻型存储单元，而图4B至图4D示出均包括选择元件的电阻型存储单元。
参照图4A，存储单元MC包括连接至位线BTL和字线WL的电阻元件RE。当电压施加至位线BL和字线WL两端时，具有不带选择元件的结构的上述电阻存储单元可储存数据。
参照图4B，存储单元MC包括电阻元件RE和二极管D。电阻元件RE可包括用于数据储存的电阻材料。二极管D可以是根据字线WL和位线BTL的偏压而供给电流至电阻元件RE或切断供给至电阻元件RE的电流的选择元件(或开关元件)。二极管D耦合在电阻元件RE与字线WL之间，电阻元件RE耦合在位线BTL与二极管D之间。二极管D和电阻元件RE的位置可互换。例如，二极管D可连接在电阻元件RE与位线BTL之间。二极管D可通过将字线电压施加至字线WL而接通或断开。因此，当恒定电平或更高电平的电压供给至未选的字线WL时，可不驱动电阻存储单元。
参照图4C，存储单元MC包括电阻元件RE和双向二极管BD。电阻元件RE可包括用于数据储存的电阻材料。双向二极管BD耦合在电阻元件RE与字线WL之间，电阻元件RE耦合在位线BTL与双向二极管BD之间。双向二极管BD和电阻元件RE的位置可互换。例如，双向二极管BD可连接在电阻元件R与位线BTL之间。双向二极管BD可阻止流至未选半导体存储单元的漏电流。
参照图4D，存储单元MC包括电阻元件RE和晶体管CT。晶体管CT可以是根据施加至字线WL的电压而供给电流至电阻元件RE或切断供给至电阻元件RE的电流的选择元件(或开关元件)。晶体管CT耦合在电阻元件RE与字线WL之间，电阻元件RE耦合在位线BTL与晶体管CT之间。晶体管CT和电阻元件RE的位置可互换。例如，晶体管CT可连接在电阻元件RE与位线BTL之间。可基于由字线WL驱动的晶体管CT是否导通或断开来选择或不选择半导体存储单元。例如，字线WL连接至晶体管CT的栅极，从而可施加字线电压以导通或截止晶体管CT。晶体管CT可连接在地电压与电阻元件RE之间。
参照图4E，存储单元MC包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压将单元电容器CC连接至位线BTL或将单元电容器CC从位线BTL断开的选择元件(或开关元件)。晶体管CT耦合在单元电容器CC、字线WL与位线BTL之间，单元电容器CC耦合在晶体管CT与板级电压(未示出)之间。
图5示出根据本发明构思的示例性实施方式的图3示出的存储单元(称为STT-MRAM单元)的示例。
参照图5，STT-MRAM单元30包括MTJ元件40和单元晶体管CT。单元晶体管CT的栅极连接至字线WL，单元晶体管CT的一个电极通过MTJ元件40连接至位线BTL。此外，单元晶体管CT的其他电极连接至源线SL。
MTJ元件40包括自由层41和钉扎层43以及布置在自由层41与钉扎层43之间的通道层42。钉扎层43的磁化方向可以是固定的，自由层41的磁化方向可根据写入的数据平行或反平行于钉扎层43的磁化方向。例如，还可设置反铁磁层(未示出)以固定钉扎层43的磁化方向。
可通过施加逻辑高电压至字线WL来执行STT-MRAM单元30的写操作以导通单元晶体管CT。编程电流例如写电流施加至位线BTL和源线SL。写电流的方向由MTJ元件40的逻辑状态确定。
可通过逻辑高电压至字线WL来执行STT-MRAM单元30的读操作以导通单元晶体管CT，读电流供给至位线BTL和源线SL。因此，通过感测放大器285a检测MTJ元件40两端产生的电压，并且将该电压与参考电压比较以确定MTJ元件40的逻辑状态。因此，可检测在MTJ元件40中储存的数据。
图6A和图6B示出根据写入图5所示的MTJ元件的数据的磁化方向。
MTJ元件40的电阻值可根据自由层41的磁化方向而变化。当读电流IR流过MTJ元件40时，根据MTJ元件40的电阻值输出数据电压。由于读电流IR远小于写电流，自由层41的磁化方向不由读电流IR改变。
参照图6A，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向是平行的。因此，MTJ元件40可具有低电阻值。在这种情况下，MTJ元件40可读取数据“0”。
参照图6B，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向是反平行的。因此，MTJ元件40可具有高电阻值。在这种情况下，MTJ元件40可读取数据“1”。
尽管MTJ元件40的自由层41和钉扎层43是水平磁性层，示例实施方式不限于此，例如，自由层41和钉扎层43可以是竖直磁性层。
图7是示出根据本发明构思的示例性实施方式的图2所示的存储控制器的框图。
参照图7，存储控制器100包括控制逻辑110(例如控制电路)、寄存器120、命令生成器130(例如电路)、调度器140(例如调度电路)和输入/输出(I/O)缓冲器150。
命令生成器130生成命令信号，并在控制逻辑110的控制下将命令信号提供至调度器140，从而使得存储装置200a执行激活操作、读操作和写操作。在一个实施方式中，激活操作应用于字线以使字线能够选择存储单元。
寄存器120储存从半导体存储装置200a接收的误差信息信号EIS。
控制逻辑110控制命令生成器130以基于来自主机15的命令信号CMD1和地址信号ADDR1生成命令信号，从而使半导体存储装置200a执行激活操作、读操作和写操作。此外，控制逻辑110控制命令生成器130、调度器140和I/O缓冲器150，从而使得响应于警报信号ALRT将擦除命令立即提供至半导体存储装置200a。控制逻辑110可通过储存在寄存器120中的误差信息信号EIS确定用于半导体存储装置200a的误差管理策略。
I/O缓冲器150可暂时储存待传送至半导体存储装置200a或待从半导体存储装置200a传送的信号。半导体存储装置200a通过命令引脚101、地址引脚102、数据引脚103和专用引脚104连接至I/O缓冲器150。存储控制器100可传送数据、地址信号和操作命令信号至半导体存储装置200a。例如，存储控制器100可通过数据引脚103传送数据至半导体存储装置200a，可通过地址引脚102传送地址信号至半导体存储装置200a，可通过命令引脚101传送操作命令信号至半导体存储装置200a。
图8示出处于正常模式的图3的半导体存储装置的一部分。
在图8中，示出了控制逻辑电路210、第一体阵列310、I/O门电路290和误差校正电路400。图8示出了处于正常模式的写操作中的半导体存储装置200a的部分。
参照图8，第一体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA包括多个第一存储块MB0至MB15，即311至313，冗余单元阵列RCA包括至少第二存储块314。第一存储块311至313是确定半导体存储装置200a的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复以修复第一存储块311至313中生成的“失效”单元(例如发生故障的单元)，所以第二存储块314也被称为EDB块。
在第一存储块311至313中的每一个存储块中，多个第一存储单元成行和列布置。在第二存储块314中，多个第二存储单元成行和列布置。
在第一存储块311至313中，行可例如由8K字线WL形成，并且列可例如由1K位线BTL形成。连接至字线WL和位线BTL的交叉点的第一存储单元可以是动态存储单元或电阻型存储单元。在第二存储块314中，行可例如由8K字线WL形成，并且列可例如由1K位线BTL形成。连接至字线WL和位线RBTL的交叉点的第二存储单元可以是动态存储单元或电阻型存储单元。
I/O门电路290包括多个开关电路291a至291d，多个开关电路291a至291d分别连接至第一存储块311至313和第二存储块314。在半导体存储装置200a中，可同时访问与突发长度(BL)的数据相对应的位线，以支持指示可访问的最大数量的列位置的BL。例如，如果BL设置为8，数据位可设置为128位。
误差校正电路400可通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接至开关电路291a至291d。
控制逻辑电路210可解码命令CMD以生成用于控制开关电路291a至291d的第一控制信号CTL1和用于控制误差校正电路400的第二控制信号CTL2。
当命令CMD为写命令时，误差校正电路400对主要数据MD编码以生成包括主要数据MD和与主要数据MD相关的奇偶校验数据的码字CW。I/O门电路290将主要数据MD储存在第一存储块311至313中，并将奇偶校验数据储存在第二存储块314中。奇偶校验数据可用于对相关的主要数据MD进行误差校正。
图9示出图3的半导体存储装置所示的体阵列和误差校正电路。
在图9中，为了方便示出第一体阵列310，然而本文所讨论的与第一体阵列310相关的细节可等同地应用于其他体阵列320、330和340。
参照图9，第一体阵列310的每一页大小为8Kb，该页的每个子页大小为128b。因此，图9示出64个子页。8b的奇偶校验数据储存用于每个子页。来自每个128b的子页的数据和相对应的8b的奇偶校验数据被顺序读取并提供至误差校正电路400。误差校正电路400可使用海明码(Hamming code)进行误差检测和校正。根据示例性实施方式，在读/写操作过程中使用的ECC方法和码字长度也可用于擦除操作。
图10示出根据本发明构思的示例性实施方式的处于ECS模式的图3的半导体存储装置的一部分。
图10示出控制逻辑电路210、第一体阵列310、I/O门电路290、误差校正电路400和误差日志寄存器460。
参照图10，当命令CMD指示ECS模式时，控制逻辑电路210控制误差校正电路400和I/O门电路290对来自由地址ADDR指示的一些页的、包括主要数据和奇偶校验数据的每个第一数据单元顺序地执行ECC解码。当基于ECC解码的结果，第一数据单元包括至少一个位误差时，误差校正电路400将误差生成信号EGS提供至控制逻辑电路210。
当第一数据单元包括至少一个位误差时，控制逻辑电路210控制误差校正电路400通过校正至少一个位误差以生成校正的第一数据单元并将校正的第一数据单元回写至与子页相对应的存储位置来进行擦除操作。也就是说，误差校正电路400通过从第一页的子页读取码字RCW、校正所读取的码字RCW中的至少一个位误差以生成校正的码字C_CW以及将校正的码字C_CW回写至与子页相对应的存储位置来进行擦除操作。控制逻辑电路210进行误差记录操作以对误差生成信号EGS计数并将误差信息EINF写入误差日志寄存器460。误差信息EINF可至少包括在存储单元阵列300的一些页中的每一页上的误差事件的数量。
误差信息EINF可包括地址信息ADDINF、误差事件的数量ECNT、排名信息RNK、包括位误差的子页的数量FCWCNT、指示误差信息EINF是否被初始写入误差日志寄存器460的标志信息FG初始写入、以及误差事件的改变DINF。
在一个实施方式中，控制逻辑电路210通过引脚204使用警报信号ALRT将第一情况立即通知存储控制器100。在第一情况中，一页中的误差事件的数量达到阈值。存储控制器100响应于警报信号ALRT将擦除命令施加至半导体存储装置200a，控制逻辑电路210控制I/O门电路290和误差校正电路400以在一页的子页上连续执行擦除操作。
当命令CMD为寄存器读取命令RDD时，控制逻辑电路210将第三控制信号CTL3提供至误差日志寄存器460，从而使得误差日志寄存器460中的误差信息EINF提供至存储控制器100作为误差信息信号EIS。半导体存储装置200a通过数据引脚203将误差信息信号EIS传送至存储控制器100。
图11示出根据本发明构思的示例性实施方式的图3的半导体存储装置200中的误差日志寄存器。
参照图11，索引(例如条目)Idx1、Idx2、……Idxp(p是大于2的自然数)中的每一个可包括关于存储单元阵列300的一些页中的每一页的页误差信息。每个条目可对应于一页。误差日志寄存器460包括多个列461、462、463、464、465和466。在示例性实施方式中，省略了一个或多个列。
第一列461储存排名信息RNK，所述排名信息RNK与基于一些页中每一页的误差事件数量的、误差事件数量的排名有关。具有拥有最低值(例如1)的排名信息RNK的条目可被认为最高排名，具有拥有最高值的排名信息RNK的条目可被认为最低排名。例如，在给定周期中与具有2个误差事件的Idx1关联的第一页可接收为2的RNK，而当在给定周期中Idx2具有4个误差事件时，与Idx2关联的第二页可接收为1的更高RNK。
第二列462储存一些页中每一页的地址信息ADDINF。在示例性实施方式中，地址信息ADDINF包括体组地址(BGA)、体地址(BA)和行地址(RA)中的至少一个。当图3示出单个体阵列组(例如310-340)时，可存在另外的体阵列组。体组地址可识别这些组之一。例如，如果存在包括体阵列310-340的第一体阵列组和第二体阵列组，而且在第一组中发生误差，则BGA将识别第一组。体地址可识别所识别的组的体之一。行地址可识别一个体的页。
第三列463储存一些页中每一页的误差事件的数量ECNT。例如，图11的误差日志寄存器460示出，地址为A的页的误差事件数量ECNT为2，而且地址为B的页的误差事件数量ECNT为4。
第四列464储存一些页中每一页的包括位误差的子页的数量FCWCNT。例如，如果第二页具有4个位误差(ECNT＝4)，第二页具有64个子页，但64个子页中仅3个子页具有位误差(例如子页1和12均具有1个位误差，子页43具有2个位误差)，则第二页的条目将具有为3的FCWCNT。
第五列465储存标志信息FG，第六列466储存一些页中每一页的误差事件的改变DINF。排名信息RNK指示基于一些页中每一页的误差事件数量的多个误差事件的排名。标志信息FG指示相应页的误差信息是否被初始写入误差日志寄存器460。当相应页的误差信息被初始写入误差日志寄存器460时，标志信息FG具有第一逻辑电平(例如0)。在一个实施方式中，如果页的FG具有第二逻辑电平(例如1)，则该页先前具有误差信息。
误差事件的改变DINF指示在相同页中在第p(p为大于0的自然数)个与(p+1)个ECS模式之间的误差事件的增加或减少。例如，随时间变化，为0的DINF可指示误差事件的下降，而为1的DINF可指示误差事件的增加。例如，如果第一页在时间1具有为4的ECNT而在时间2具有为2的ECNT，则其条目具有为0的DINF。
例如，在第p个ECS模式中误差事件数量最大的B页的排名信息RNK具有在第p个ECS模式中最高的排名。存储控制器100可指示B页的地址，从而使得在第(p+1)个ECS模式中在B页上执行ECS操作。在第(p+1)个ECS模式中，B页中的误差事件数量ECNT增加一，在第(p+1)个ECS模式中B页的误差事件的改变DINF变成“1”。存储控制器100访问误差日志寄存器460以确定哪一页的误差事件概率高于其他页。例如，即使两页目前具有相同的ECNT，如果这两页中的第一页具有指示增加的误差事件改变的DINF，可以认为第一页比第二页具有更高的误差率。
其页误差信息被写入误差日志寄存器460的一些页可比其他页具有更高的误差事件概率。例如，如果在460中一组12页中仅第1-10页具有页误差信息，则可以认为第1-10页比第11页和第12页具有更高的误差事件概率。可通过测试半导体存储装置200a或在第p个ECS操作之前进行的ECS操作来确定这些页。在一个实施方式中，存储控制器100访问误差日志寄存器460以确定存储单元阵列300的页具有误差事件的可能性并基于该确定结果管理半导体存储装置200a的误差。
图12示出根据本发明构思的示例性实施方式的处于ECS模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
参照图12，误差校正电路400包括ECC编码器410和ECC解码器430。I/O门电路290包括开关单元291、写驱动器293和锁存器单元295。I/O门电路290还可包括屏蔽逻辑296。开关单元291可包括图8和图10中的开关291a至291d。I/O门电路290可将从处于ECS模式的存储单元阵列300中的页的子页读取的读码字RCW提供至ECC解码器430。ECC解码器430可使用读码字RCW中的奇偶校验数据校正读码字RCW中的位误差，以生成校正的码字C_CW，并可将校正的码字C_CW提供至I/O门电路290。I/O门电路290从ECC解码器430接收I/O门电路290校正的码字C_CW并将校正的数据回写至与子页相对应的存储位置。每当在读码字RCW中发生误差时，误差校正电路400都可将误差生成信号EGS提供至控制逻辑电路210，而误差校正电路400执行擦除操作。
ECC解码器430可响应于ECS模式中的第二控制信号CTL2执行上述擦除操作。
图13示出处于正常模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
参照图13，在正常模式的读操作中，I/O门电路290将从存储单元阵列300中的目标页的子页读取的读码字RCW提供至ECC解码器430。在一个实施方式中，ECC解码器430使用读码字RCW中的奇偶校验数据校正读码字RCW中的位误差，以生成校正的主要数据C_MD，并可将校正的主要数据C_MD提供至数据I/O缓冲器299。
在正常模式的写操作中，ECC编码器410基于写主要数据MD生成写奇偶校验数据，并将包括写主要数据MD和写奇偶校验数据的码字CW提供至I/O门电路290。
屏蔽逻辑296控制写驱动器293和ECC编码器410以响应于来自在屏蔽的写操作中的存储控制器100的数据屏蔽信号DM执行屏蔽的写操作。
图14示出图10的半导体存储装置中进行的擦除操作。
参照图10、图12和图14，当命令CMD指示ECS模式时，I/O门电路290从体阵列310中的一页的子页读取第一码字单元，所述第一码字单元包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据PRT，而且第一码字单元CW被提供至ECC解码器430，如参考数字指示521。第二数据子单元513包括位误差ER。ECC解码器430对第一码字单元CW执行ECC解码以检测位误差ER、校正第二数据子单元513中的检测到的位误差ER以生成校正的第二数据子单元513’，并将校正的第二数据子单元513’提供至I/O门电路290，如参考数字指示522。I/O门电路290将校正的第二数据子单元513’回写至与子页的第二数据子单元513相对应的存储位置，如参考数字指示523。在一个示例性实施方式中，在确定对与一页相邻的第二页的密集访问已经发生达给定的时间间隔之后，对体阵列310中的所述一页执行擦除操作。例如，当对第二页的访问超过预定速率时，可认为对第二页的访问是密集的。
图15示出图13中的误差校正电路中的ECC编码器。
参照图15，ECC编码器410包括奇偶校验发生器411。奇偶校验发生器411对写数据WMD执行ECC编码，以在写操作中生成奇偶校验数据PRT，并将包括写数据WMD和奇偶校验数据PRT的码字CW提供至I/O门电路290。
图16示出图12和图13中的误差校正电路中的ECC解码器。
参照图16，ECC解码器430包括校验位生成器431、综合生成器(syndrome)433和数据校正器435。
校验位生成器431基于读数据RMD生成校验位CHB。综合生成器433基于校验位CHB和包括在读码字中的奇偶校验数据PRT生成综合数据SDR。综合数据SDR可指示读数据RMD是否包括至少一个位误差，并且还可指示位误差的位置。数据校正器435可基于综合数据SDR校正读数据RMD中的位误差，并可在擦除模式中将校正的码字C_CW提供至I/O门电路290，还可在读操作中将校正的主数据C_MD提供至数据I/O缓冲器299。
图17是示出根据本发明构思的示例性实施方式的操作半导体存储装置的方法的流程图。
参照图2、图3、图10、图11、图12、图14、图16和图17，在操作包括存储单元阵列300、误差校正电路400和误差日志寄存器460的半导体存储装置200a的方法中，半导体存储装置200a响应于来自存储控制器100(S510)的命令CMD进入ECS模式。例如，命令CMD可通过半导体存储装置200a的命令引脚201接收。当半导体存储装置200a进入ECS模式时，半导体存储装置200a接收待同时或顺序地擦除的地址ADDR(S520)。地址ADDR可指示存储单元阵列300的待同时或顺序地擦除的那些页。
控制逻辑电路210控制I/O门电路290和误差校正电路400以对由地址ADDR指示的那些页中的第一页执行ECS操作(S600)。ECS操作可包括ECC解码操作和擦除操作。ECC解码操作可用于检测存储器中与地址ADDR相对应的页中的位误差，而且擦除操作可用于校正位误差并将校正的数据回写页。
根据ECS操作的结果，控制逻辑电路210将那些页中每一页的页误差信息EINF写入误差日志寄存器460(‘ELR’)(S540)。控制逻辑电路210确定是否对由地址ADDR指示的所有那些页均已完成ECS操作(S550)。当没有对所有那些页完成ECS操作时(S550步骤中的否)，对那些页的第二页执行ECC解码操作和误差记录操作。当已完成ECS操作时(S550步骤中的是)，半导体存储装置200a响应于来自存储控制器100的下一命令执行下一存储操作。
图18是示出根据本发明构思的示例性实施方式的图17的方法中的ECS操作的流程图。
参照图3、图10、图11、图12、图14、图16、图17和图18，选取由地址ADDR指示的第一页的至少一个子页，并从选取的子页读取包括主要数据MD和奇偶校验数据PRT的第一数据单元CW(S610)。
ECC解码器430生成综合数据SDR(S620)以确定第一数据单元CW是否包括位误差(S630)。综合生成器433通过检查校验位CHB和奇偶校验数据PRT的每个对应位是否彼此相同来生成综合数据SDR。当综合数据SDR的至少一个位不为“0”时，第一数据单元CW包括位误差。
当第一数据单元CW包括位误差(S630中的是)时，ECC解码器430基于综合数据SDR确定至少一个位误差的位置(S640)，基于第一数据单元中的奇偶校验数据PRT校正至少一个位误差以生成校正的码字C_CW(S650)，并将校正的码字C_CW提供至I/O门电路290。I/O门电路290将校正的码字C_CW回写至与子页相对应的存储位置(S660)。
当第一数据单元CW不包括位误差(S630中的否)时，误差校正电路400在下一子页上执行上述操作。
图19是示出根据本发明构思的示例性实施方式的半导体存储装置的结构图。
参照图19，半导体存储装置600包括第一半导体集成电路层LA1至第k半导体集成电路层LAk(k为等于或大于3的整数)，其中最下方的第一半导体集成电路层LA1假设为接口或控制芯片，其他半导体集成电路层LA2至第k半导体集成电路层LAk假设为包括磁芯存储芯片的从芯片。第一半导体集成电路层LA1至第k半导体集成电路层LAk可通过布置在其之间的硅通孔(TSV)传送或接收信号。最下方的第一半导体集成电路层LA1作为接口或控制芯片可通过在外表面上形成的传导结构与外部存储控制器通信。半导体存储装置600的结构和操作的将通过主要采用第一半导体集成电路层LA1或610作为接口或控制芯片以及第k个半导体集成电路层LAk或620作为从芯片进行描述。
第一半导体集成电路层610可包括用于驱动设置在第k半导体集成电路层620中的存储区域621的各种外围电路。例如，第一半导体集成电路层610可包括用于驱动存储器字线的行(X)—驱动器6101、用于驱动存储器位线的列(Y)—驱动器6102、用于控制数据输入/输出的数据输入/输出单元(Din/Dout)6103、用于从外部源接收命令CMD并缓存命令CMD的命令缓冲器(CMD)6104以及用于从外部源接收地址并缓存地址的地址缓冲器(ADDR)6105。存储区域621可包括多个体阵列，其中如参照图3所述布置有多个存储单元。
第一半导体集成电路层610还可包括控制逻辑(电路)6107。控制逻辑6107可访问存储区域621，并可基于来自存储控制器的命令生成用于访问存储区域621的控制信号。
第k半导体集成电路层620包括误差校正电路622，误差校正电路622对待储存于存储区域621中的数据执行ECC编码，并对从存储区域621读取的数据执行ECC解码。第k半导体集成电路层620还包括误差日志寄存器623。在ECS模式中，误差校正电路622激活存储区域621的一页、选取激活页的子页、并在激活的一页上执行擦除操作，以读取包括主要数据和奇偶校验数据的第一数据单元、校正第一数据单元的数据子单元的位误差以生成校正的数据子单元、并将校正的数据子单元回写入与子页相对应的存储位置。
在一个实施方式中，每当第一数据单元中发生误差时，误差校正电路622提供误差生成信号EGS至控制逻辑电路6107，而误差校正电路400执行擦除操作。控制逻辑电路6107可在存储区域621的一些页上执行ECS操作并可将至少包括一些页的每一页中误差事件数量的误差信息写入误差日志寄存器623。
图20示出了处于ECS模式中的图2的存储系统。
图21是示出根据本发明构思的示例性实施方式的操作存储系统的方法的流程图。
参照图20和图21，在存储系统20中和在操作存储系统的方法中，存储控制器100生成指示ECS模式的命令(第一命令)和指示要在半导体存储装置200上擦除的至少两个页的地址(第一地址)ADDR(S710)。半导体存储装置200在从存储控制器100收到第一命令后进入ECS模式。例如，第一命令可通过命令引脚201由半导体存储装置200接收。
在ECS模式中，控制逻辑电路210控制误差校正电路400以在至少两页上执行包括ECC解码操作和擦除操作的ECS操作(S720)。误差校正电路400从至少两页的第一页的每个子页读取第一数据单元，在第一数据单元上执行ECC解码操作，当第一数据单元包括至少一个位误差时提供误差生成信号EGS至控制逻辑电路210，校正至少一个位误差并将校正的第一数据单元回写入与子页相对应的存储位置。当控制逻辑电路210控制误差校正400在第一页上执行ECS操作时，控制逻辑电路210可将页误差信息写入误差日志寄存器460。
在第一页上的ECS操作完成后，控制逻辑电路210控制误差校正电路400在所述至少两页中的第二页上执行ECS操作。
当关于至少两页的页误差信息被写入误差日志寄存器460时，存储控制器100将寄存器读取命令应用于半导体存储装置200，并且控制逻辑电路210响应于寄存器读取命令将页误差信息提供至存储控制器100作为误差信息信号EIS(S730)。存储控制器100可在误差日志寄存器460中访问误差信息，并且半导体存储装置200a通过数据引脚203传送误差信息信号EIS至存储控制器100。
当控制逻辑电路210将页误差信息写入误差日志寄存器460时，控制逻辑电路210可通过激活警报信号ALRT和经由引脚204输出激活的警报信号ALRT将第一情况立即通知存储控制器100(S740)。当至少一页中的误差事件的数量达到阈值时第一情况发生。警报信号ALRT可通过将警报信号ALRT的电平从停用的逻辑电平改变为激活的其他逻辑电平并维持激活的逻辑电平达第一时间间隔来激活。存储控制器100响应于警报信号ALRT将擦除命令应用于半导体存储装置200a(S750)，并且控制逻辑电路210控制I/O门电路290和误差校正电路400以在一页的子页上执行擦除操作。
当在至少两个页上完成ECS操作时，存储控制器100生成用于输出至半导体存储装置200a的下一个命令，其指导半导体存储装置200a的下一个操作(S760)。如果下一个操作不涉及擦除，则半导体存储装置200a退出ECS模式。可选地，存储控制器100生成指示ECS模式的命令(第二命令)和指示要在半导体存储装置200a上擦除的至少两个页的地址(第二地址)ADDR，从而半导体存储装置200a能够进入ECS模式或停留在ECS模式中。
图22示出了根据本发明构思的示例性实施方式的包括半导体存储装置的存储系统。
参照图22，存储系统700包括存储模块710和存储控制器720。存储模块710可包括安装在模块板上的至少一个半导体存储装置730。半导体存储装置730可采用图3的半导体存储装置200a。
因此，半导体存储装置730的每一个都可包括存储单元阵列731、误差校正电路732和误差日志寄存器733。半导体存储装置730中的每一个都在存储单元阵列731的一些页上执行ECS操作，将一些页中的每一页的误差信息提供至存储控制器720作为误差信息信号EIS并通过使用警报信号ALRT将情况通知存储控制器720，其中所述一些页中的一页中误差事件的数量达到阈值。存储控制器720可基于误差信息信号EIS确定半导体存储装置730的每一个的故障页上的误差管理策略。故障页可为包括具有比其他页更多的位误差或具有比位误差的参考数更多的位误差的那些页。存储控制器720可响应于警报信号ALRT将用于故障页的擦除命令应用于对应的半导体存储装置，然后对应的半导体存储装置可响应于应用的擦除命令立即在对应的故障页上执行擦除操作。
在本发明构思的示例性实施方式中，半导体存储装置730中设置了三维(3D)存储阵列。3D存储阵列单片地形成在存储单元阵列的一个或多个物理层级中，该存储单元具有布置在硅衬底之上的有源区和与那些存储单元的操作相关的电路，而不论此种相关电路是否位于上述衬底之上或之内。术语“单片的”意为阵列的每个层级的层直接放置在阵列每个下面层级的层之上。以下通过引用并入本文的专利文件描述了用于3D存储阵列的适当配置，其中三维存储阵列被配置为多个层级，带有在层级间共享的字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利和第2011/0233648号美国专利公开，其全部内容通过引用并入本文。
存储模块710可通过系统总线与存储控制器720通信。可通过系统总线在存储模块710和存储控制器720之间传送和接收主要数据MD、命令CMD/地址ADDR和时钟信号CLK。半导体存储装置730可传送误差信息信号EIS和警报信号ALRT至存储控制器720。
图23示出了根据本发明构思的示例性实施方式的包括半导体存储装置的存储系统。
参照图23，存储系统800包括存储模块810和存储控制器820。存储模块810可包括至少一个存储芯片840和控制芯片830。存储芯片840的每一个都存储数据MD并基于命令CMD、地址ADDR和时钟信号CLK将数据MD提供至存储控制器820。存储芯片840的每一个都可采用图3的半导体存储装置200a。
控制芯片830可响应于来自存储控制器820的信号控制存储芯片840。控制芯片830可响应于芯片选取信号激活至少一个存储芯片840。控制芯片830可包括误差校正电路831和误差日志寄存器833。控制芯片830可在从存储芯片840的每一个读取的数据上执行ECC解码。控制芯片830在ECS模式中在选取的存储芯片中的一些页上执行ECS操作，并将一些页的误差信息写入误差日志寄存器833。误差日志寄存器833可分配至存储芯片840的每一个。在一个实施方式中，单个误差日志寄存器833被分配至存储芯片840。当单个误差日志寄存器833被分配至存储芯片840时，误差日志寄存器833可包括除了图11的误差日志寄存器460中的信息之外还储存指示选取的存储芯片的存储识别信息的列。
控制芯片830可将储芯片840的每一个上的误差信息提供至存储控制器820作为误差信息信号EIS。当在选取的存储芯片中误差事件的数量达到阈值时，控制芯片830立即使用警报信号ALRT将该情况通知存储控制器820，存储控制器820立即对选取的存储芯片应用擦除命令。
存储控制器820基于误差信息信号EIS确定存储芯片840的误差管理策略。当存储芯片840之一中的误差增加超过管理能力时，存储控制器820可对一个存储芯片进行芯片去除(chip-kill)。在一个实施方式中，当存储芯片840中的第一芯片中的误差增加超过管理能力时，存储控制器820用存储芯片840的第二芯片替换第一芯片。例如，在该替换中，无误差的所有数据和能够校正的数据都从第一芯片复制至第二芯片。在另一实施方式中，正常会储存在超出管理能力的第一芯片的一部分中的数据转而储存在第二芯片中，随后从第二芯片存取。
图24是示出根据本发明构思的示例性实施方式的包括半导体存储装置(例如200a、200等)的计算系统的框图。
参照图24，计算系统1100包括处理器1110、输入/输出集线器(IOH)1120、输入/输出控制器集线器(ICH)1130、至少一个存储模块1140和显卡1150。在一些实施方式中，计算系统1100可为个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等。
处理器1110可执行各种计算功能，比如执行特定软件用于执行特定计算或任务。例如，处理器1110可为微处理器、中央处理单元(CPU)、数字信号处理器等等。在一些实施方式中，处理器1110可包括单核或多核。例如，处理器1110可为多核处理器，比如双核处理器、四核处理器、六核处理器等。虽然图24示出了包括一个处理器1110的计算系统1100，在实施方式中，计算系统1100包括多个处理器。处理器1110可包括内部或外部高速缓冲存储器。
处理器1110包括用于控制存储模块1140操作的存储控制器1111。处理器1110中包括的存储控制器1111可称为集成存储控制器(IMC)。存储控制器1111和存储模块1140之间的存储接口可借助包括多个信号线的单通道实现，或可借助多通道实现，其每一个都与至少一个存储模块1140耦合。在一个实施方式中，存储控制器1111位于输入/输出集线器1120内，其可称为存储控制集线器(MCH)。
存储模块1140可包括储存由存储控制器1111提供的数据的多个半导体存储装置。多个半导体存储装置的每一个都可采用图3的半导体存储装置200a。因此，多个半导体存储装置的每一个都可如参照图2至图19所述包括存储单元阵列、控制逻辑电路、误差校正电路和误差日志寄存器。半导体存储装置的每一个都执行包括擦除操作和误差日志操作的ECS操作以提供误差信息信号EIS和警报信号ALRT至存储控制器1111。存储控制器1111基于误差信息信号EIS确定半导体存储装置的误差管理策略。
输入/输出集线器1120可管理在处理器1110和装置之间的数据传送，比如显卡1150。输入/输出集线器1120可通过各种接口耦合至处理器1110。例如，处理器1110和输入/输出集线器1120之间的接口可为前端总线(FSB)、系统总线、超传送、闪电数据传送(LDT)、快速通道互联(QPI)、通用系统接口(CSI)等。虽然图24示出了包括一个输入/输出集线器1120的计算系统1100，但在实施方式中，计算系统1100包括多个输入/输出集线器。
输入/输出集线器1120可为装置提供各种接口。例如，输入/输出集线器1120可提供加速图形端口(AGP)接口、高速外围部件接口(PCIe)、通信流架构(CSA)接口等。
显卡1150可通过AGP或PCIe耦合至输入/输出集线器1120。显卡1150可控制用于显示图像的显示装置(未示出)。显卡1150可包括用于处理图像数据的内部处理器和内部半导体存储装置。在一个实施方式中，输入/输出集线器1120包括连同或代替布置在输入/输出集线器1120外的显卡1150的内部图形装置。输入/输出集线器1120中包括的图形装置可称为集成显卡。此外，包括内部存储控制器和内部图形装置的输入/输出集线器1120可称为图形和存储控制器集线器(GMCH)。
输入/输出控制器集线器1130可执行数据缓冲和接口仲裁以高效运行各种系统接口。输入/输出控制器集线器1130可通过内部总线耦合至输入/输出集线器1120，比如直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等。输入/输出控制器集线器1130可为外围装置提供各种接口。例如，输入/输出控制器集线器1130可提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
在一个实施方式中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130实现为单独芯片组或单独集成电路。在一个实施方式中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130的至少两者实现为单独芯片组。
本发明构思的方面可应用于使用半导体存储装置的系统。例如，本发明构思的方面可应用于如下系统，比如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统或其他这样的电子装置。
上文仅对示例性实施方式进行说明，而非理解为对其的限制。虽然已描述了一些示例性实施方式，但本领域技术人员将很容易地领会，能够在示例性实施方式中做出许多修改而实质上不背离本发明的构思。因此，所有这些修改都包括在本发明的构思的范围内。

Claims (20)

1.一种半导体存储装置，包括：
存储单元阵列，包括多个存储体阵列，其中每个存储体阵列包括多个页；
误差校正电路；
误差日志寄存器；以及
控制逻辑电路，
其中，所述控制逻辑电路被配置为在误差检查和擦除(ECS)模式下，响应于从存储控制器接收的第一命令，控制误差校正电路对由至少内部生成的地址指示的一些页顺序地执行误差校验和校正(ECC)解码，从而检测至少一个位误差，
其中所述控制逻辑电路被配置为执行误差记录操作以将页误差信息写入所述误差日志寄存器，以及
其中所述页误差信息包括由控制逻辑电路确定的一些页中的每一页上的误差事件的数量。
2.如权利要求1所述的半导体存储装置，其中，所述控制逻辑电路被配置为控制所述误差校正电路以从所述一些页的第一页的多个子页中的每一个读取码字数据单元，并顺序地对每个码字数据单元执行ECC解码，所述码字数据单元包括主要数据和奇偶校验数据，以及
其中所述误差校正电路被配置为，基于ECC解码的结果当所述码字数据单元包括至少一个位误差时，将误差生成信号提供至所述控制逻辑电路。
3.如权利要求2所述的半导体存储装置，其中，当所述码字数据单元包括至少一个位误差时，所述控制逻辑电路被配置为控制所述误差校正电路以执行擦除操作从而校正所述至少一个位误差并将校正的码字数据单元回写至存储码字数据单元的存储位置。
4.如权利要求2所述的半导体存储装置，其中，所述控制逻辑电路被配置为对所接收的误差生成信号的数量计数以将第一页误差信息写入所述误差日志寄存器，并且所述第一页误差信息包括所述第一页中的误差事件的数量。
5.如权利要求2所述的半导体存储装置，其中，当对所述第一页的误差记录操作完成时，所述控制逻辑电路被配置为控制所述误差校正电路以对所述一些页的第二页执行ECC解码操作，以及
所述控制逻辑电路被配置为将第二页误差信息写入所述误差日志寄存器，所述第二页误差信息包括所述第二页中的误差事件的数量。
6.如权利要求1所述的半导体存储装置，其中，所述控制逻辑电路被配置为当所述一些页中的一页中的误差事件的数量达到阈值时立即通过使用警报信号通知所述存储控制器，
所述存储控制器被配置为响应于所述警报信号将擦除命令应用于所述半导体存储装置，以及
所述控制逻辑电路被配置为控制所述误差校正电路以对所述一页执行所述擦除操作。
7.如权利要求6所述的半导体存储装置，其中，所述控制逻辑电路被配置为当所述一页中的误差事件的数量达到所述阈值时，将所述警报信号维持在逻辑高电平达第一时间间隔。
8.如权利要求6所述的半导体存储装置，其中，所述控制逻辑电路被配置为将所述警报信号通过专用引脚传送至所述存储控制器。
9.如权利要求6所述的半导体存储装置，其中，所述控制逻辑电路被配置为响应于所述擦除命令，控制所述误差校正电路对所述一页的子页顺序地执行所述擦除操作。
10.如权利要求1所述的半导体存储装置，其中，所述误差日志寄存器包括：
第一列，储存所述一些页中的每一页的地址信息；
第二列，储存所述一些页中的每一页的误差事件的数量；
第三列，储存所述一些页中的每一页的包括位误差的子页的数量；
第四列，储存标志信息，所述标志信息指示所述一些页中的每一页的误差信息是否被初始写入；以及
第五列，储存排名信息，所述排名信息与基于所述一些页中的每一页的误差事件的数量的、误差事件的数量的排名有关。
11.如权利要求10所述的半导体存储装置，其中，所述地址信息包括在半导体存储装置中内部生成的所述一些页中的每一页的体组地址、体地址和行地址。
12.如权利要求10所述的半导体存储装置，其中，所述控制逻辑电路被配置为当所述一些页中的一页的误差信息被初始写入时，写入具有第一逻辑电平的所述一页的标志信息。
13.如权利要求10所述的半导体存储装置，其中，所述控制逻辑电路被配置为响应于第二命令和至少一个第二访问地址，控制所述误差校正电路对由至少一个第二访问地址指示的一些其他页执行所述ECC解码和误差记录，以及
所述误差日志寄存器还包括第六列，所述第六列储存相同页中的误差事件的数量的改变。
14.如权利要求1所述的半导体存储装置，其中，所述控制逻辑电路被配置为响应于来自所述存储控制器的读命令，将所述误差日志寄存器中的所述一些页的页误差信息作为误差信息信号提供至所述存储控制器。
15.如权利要求1所述的半导体存储装置，其中，所述存储单元阵列包括三维存储单元阵列，而且所述存储体阵列中的每一个包括多个动态存储单元或多个电阻型存储单元。
16.一种存储系统，包括：
如权利要求1所述的半导体存储装置；以及
存储控制器，其中所述存储控制器被配置为控制所述半导体存储装置。
17.一种操作存储系统的方法，所述存储系统包括半导体存储装置和被配置为控制所述半导体存储装置的存储控制器，所述方法包括：
由所述存储控制器生成误差检查和擦除(ECS)条目命令；
在ECS模式下，由所述半导体存储装置响应于所述ECS条目命令，对由至少内部生成的地址指示的所述存储装置的一些页执行误差校验和校正(ECC)解码，从而检测所述一些页中的每一页的至少一个位误差，以及
由所述半导体存储装置中的控制电路基于对应检测的至少一个位误差的数量确定用于所述一些页中的每一页的误差事件计数；以及
由所述半导体存储装置执行误差记录操作以将页误差信息写入误差日志寄存器，所述页误差信息包括用于所述一些页中的每一页的误差事件计数。
18.一种半导体存储装置，包括：
存储单元阵列；
寄存器，储存用于所述存储单元阵列的多个页中的每一页的误差事件计数，其中，每一个存储的误差事件计数基于在所述多个页中的对应一页中发生的至少一个误差位；以及
控制器，被配置为通过所述半导体存储装置的第一引脚接收命令，通过所述半导体存储装置的第二引脚接收地址，在第一模式期间通过所述半导体存储装置的第三引脚接收数据，以及在其他第二模式期间通过所述第三引脚将包括所述寄存器的信息的信号输出至存储控制器。
19.如权利要求18所述的半导体存储装置，其中所述控制器响应于所述命令对由所述内部生成的地址指示的一些页执行误差校验和校正(ECC)解码以检测至少一个位误差，并在所述其他第二模式期间将从所述检测确定的误差事件计数写入所述寄存器，
其中，所述第二命令是指示所述其他第二模式的误差检查和擦除(ECS)条目命令，
并且所述其他第二模式对应于ECS模式。
20.如权利要求18所述的半导体存储装置，其中所述控制器被配置为，当所述多个页中的一页中的误差事件计数的数量达到阈值时，通过所述半导体存储装置的第四引脚将警报信号提供至所述存储控制器。
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