CN108122587B - 半导体存储器装置的擦除控制器和半导体存储器装置 - Google Patents

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Abstract

提供一种半导体存储器装置的擦除控制器和半导体存储器装置。一种半导体存储器装置的擦除控制器包括擦除地址产生器和弱码字地址产生器。擦除地址产生器在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的所有码字的擦除地址。擦除地址与正常擦除操作相关联，并响应于内部擦除信号和擦除命令而改变。弱码字地址产生器在第二擦除模式下产生针对第一存储体阵列中的弱码字的弱码字地址。弱码字地址与弱擦除操作相关联，并响应于内部擦除信号而产生。

Description

半导体存储器装置的擦除控制器和半导体存储器装置
本申请要求于2016年11月28日提交到韩国知识产权局的第10-2016-0159158号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及存储器，更具体地讲，涉及半导体存储器装置的擦除控制器、半导体存储器装置及操作半导体存储器装置的方法。
背景技术
半导体存储器装置可被分类为在断电之后保留存储的信息的非易失性存储器装置以及在断电时丢失内容的易失性存储器装置。闪存装置是非易失性存储器装置的示例，动态随机存取存储器(DRAM)是易失性装置的示例。DRAM由于它们的高速操作和成本效率而正被用于系统存储器。然而，随着DRAM尺寸缩小，DRAM中的存储器单元的位错误可增加，因此DRAM的收益可下降。
发明内容
根据本发明构思的示例性实施例，一种半导体存储器装置的擦除控制器包括擦除地址产生器和弱码字地址产生器。擦除地址产生器在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的所有码字的擦除地址。擦除地址与正常擦除操作相关联，并响应于内部擦除信号和擦除命令而改变。弱码字地址产生器在第二擦除模式下产生针对第一存储体阵列中的弱码字的弱码字地址。弱码字地址与弱擦除操作相关联，并响应于内部擦除信号而产生。
根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列、控制逻辑电路、多个纠错码(ECC)引擎和擦除控制器。存储器单元阵列包括多个存储体阵列。控制逻辑电路响应于来自外部存储器控制器的命令和地址，控制对存储器单元阵列的访问。所述多个ECC引擎与所述多个存储体阵列对应。擦除控制器包括分别与所述多个存储体阵列对应的多个擦除控制引擎。控制逻辑电路响应于从存储器控制器提供的擦除命令，控制所述多个ECC引擎和所述多个擦除控制引擎，使得对所述多个存储体阵列中的第一存储体阵列中的所有码字顺序地执行正常擦除操作，并对所述多个存储体阵列中的除了第一存储体阵列之外的第二存储体阵列的弱码字顺序地执行弱擦除操作。
根据本发明构思的示例性实施例，在操作包括多个存储体阵列的半导体存储器装置的方法中：从外部存储器装置接收擦除命令；响应于擦除命令和擦除地址，通过半导体存储器装置中的第一ECC引擎，对所述多个存储体阵列中的第一存储体阵列中的所有码字顺序地执行正常擦除操作；响应于擦除命令和弱码字地址，通过半导体存储器装置中的至少两个其他ECC引擎，对所述多个存储体阵列中的除了第一存储体阵列之外的至少两个其他存储体阵列中的弱码字顺序地执行弱擦除操作。
根据本发明构思的示例性实施例，一种半导体存储器装置的擦除控制器，所述擦除控制器包括：擦除地址产生器，被配置为在第一擦除模式下产生多个存储体阵列中的第一存储体阵列中的多个码字的擦除地址；弱码字地址产生器，被配置为在第二擦除模式下产生针对第一存储体阵列中的多个弱码字的弱码字地址。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将被更清楚地理解。
图1是示出根据本发明构思的示例性实施例的电子系统的框图。
图2是示出根据本发明构思的示例性实施例的图1中所示的存储器系统的框图。
图3是示出根据本发明构思的示例性实施例的图2中的半导体存储器装置的框图。
图4A、图4B、图4C、图4D和图4E是根据本发明构思的示例性实施例的图3中所示的存储器单元的电路图。
图5示出根据本发明构思的示例性实施例的图3中所示的存储器单元。
图6示出本发明构思的图3的半导体存储器装置中的第一存储体阵列。
图7是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的干扰检测电路的框图。
图8是示出根据本发明构思的示例性实施例的图7的干扰检测电路中的干扰检测器的框图。
图9是示出根据本发明构思的示例性实施例的图3中的擦除(scrubbing)控制器中的擦除控制引擎的框图。
图10是示出根据本发明构思的示例性实施例的图9的擦除控制引擎中的擦除地址产生器的框图。
图11示出根据本发明构思的示例性实施例的图9的擦除控制引擎中的弱码字(weak codeword)地址产生器。
图12示出根据本发明构思的示例性实施例的第一擦除模式或第二擦除模式下的图3的半导体存储器装置。
图13示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的纠错码(ECC)引擎和连接到存储体阵列的输入/输出(I/O)门控电路。
图14示出根据本发明构思的示例性实施例的图13中的ECC引擎中的ECC编码器。
图15示出根据本发明构思的示例性实施例的图13中的ECC引擎中的ECC解码器。
图16和图17示出根据本发明构思的示例性实施例的在图12的半导体存储器装置中对码字执行的擦除操作。
图18和图19示出根据本发明构思的示例性实施例的在图12的半导体存储器装置中对码字执行的擦除操作。
图20是示出根据本发明构思的示例性实施例的操作包括多个存储体阵列的半导体存储器装置的方法的流程图。
图21示出根据本发明构思的示例性实施例的在图3的半导体存储器装置中执行的正常擦除操作和弱擦除操作。
图22示出根据本发明构思的示例性实施例分组的图3的半导体存储器装置中的存储体阵列。
图23示出根据本发明构思的示例性实施例分组的图3的半导体存储器装置中的存储体阵列。
图24是示出根据本发明构思的示例性实施例的半导体存储器装置的结构图。
图25是示出根据本发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。
具体实施方式
在下文中，将参照附图更充分地描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的电子系统的框图。
参照图1，电子系统(或者，电子装置)10可包括主机15(例如，主机装置、主机计算机等)和存储器系统20。存储器系统20可包括存储器控制器100和多个半导体存储器装置200a～200k(半导体存储器装置的数量是大于2的整数)。
主机15可通过诸如外围组件互联-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接小型计算机系统接口(SAS)的各种接口协议与存储器系统20通信。此外，主机15还可通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型设备接口(ESDI)或集成驱动电路(IDE)的接口协议与存储器系统20通信。
存储器控制器100可控制存储器系统20的全部操作。存储器控制器100可控制主机15与多个半导体存储器装置200a～200k之间的全部数据交换。例如，存储器控制器100可响应于来自主机15的请求，将数据写入多个半导体存储器装置200a～200k，或者从多个半导体存储器装置200a～200k读取数据。例如，该请求可以是包括读取命令的读取请求或包括写入命令和用于写入的数据的写入请求。读取命令和写入命令可被称为访问命令。
此外，存储器控制器100可将操作命令发到多个半导体存储器装置200a～200k，用于控制多个半导体存储器装置200a～200k。
在本发明构思的示例性实施例中，多个半导体存储器装置200a～200k中的每个是包括阻抗型存储器单元(诸如，磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等)的存储器装置。在本发明构思的示例性实施例中，多个半导体存储器装置200a～200k中的每个包括动态存储器单元(诸如，动态随机存取存储器(DRAM))。
MRAM是基于磁阻的非易失性计算机存储器。MRAM与易失性RAM不同。例如，由于MRAM是非易失性的，因此即使当关闭电力时，MRAM也可保留所有存储的数据。
尽管非易失性RAM可能比易失性RAM慢，但是MRAM具有可与易失性RAM的读取和写入响应时间相比的读取和写入响应时间。此外，MRAM通过使用磁阻(或者，磁阻性的)元件来存储数据。例如，磁阻元件由两个磁性层组成，每个磁性层具有磁化作用。
MRAM通过使用包括两个磁性层的磁性隧道结(MTJ)图案(pattern)和设置在两个磁性层之间的绝缘膜，来读取和写入数据。磁隧道结图案的阻值可根据每个磁性层的磁化作用方向而改变。MRAM可通过使用阻值的改变来对数据进行编程或移除。
MRAM成本低并且具有高容量(类似于DRAM)，以高速操作(类似于静态随机存取存储器(SRAM))并且是非易失性的(类似于闪存)。
图2是示出根据本发明构思的示例性实施例的图1中所示的存储器系统的框图。
在图2中，为了方便，仅示出一个半导体存储器装置200a与存储器控制器100通信。然而，在此讨论的与半导体存储器装置200a有关的细节可同样地应用于其他半导体存储器装置200b～200k。
参照图2，存储器系统20可包括存储器控制器100和半导体存储器装置200a。存储器控制器100和半导体存储器装置200a中的每个可形成为单独的半导体芯片或单独的芯片组(例如，存储器控制器100和半导体存储器装置200a可一起封装在堆叠的半导体芯片中)。
存储器控制器100将命令CMD和地址ADDR发送到半导体存储器装置200a，并与半导体存储器装置200a交换主数据MD。
半导体存储器装置200a包括存储主数据MD的存储器单元阵列(MCA)300、纠错码(ECC)引擎块400和擦除控制器500。ECC引擎块400和擦除控制器500响应于来自存储器控制器100的擦除命令，对存储在存储器单元阵列300中的第一单元的数据执行擦除操作。第一单元的数据可对应于半导体存储器装置200a的码字。
图3是示出根据本发明构思的示例性实施例的图2中的半导体存储器装置的框图。
参照图3，半导体存储器装置200a包括：控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址多路器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路块290、ECC引擎块400、数据输入/输出(I/O)缓冲器295、擦除控制器500和干扰检测电路450。
ECC引擎块400包括第一ECC引擎400a至第八ECC引擎400h。擦除控制器500包括第一擦除控制引擎500a至第八擦除控制引擎500h。I/O门控电路块290包括与多个存储体阵列对应的多个I/O门控电路。
在本发明构思的示例性实施例中，刷新计数器245从半导体存储器装置200a被省略。换言之，当使用多个阻抗型存储器单元来实现存储器单元阵列300时，省略刷新计数器245。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h和第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。尽管半导体存储器装置200a在图3中被示出为包括八个存储体，但是半导体存储器装置200a可包括任意数量的存储体。例如，可具有多于八个的存储体或少于八个的存储体。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址多路器240，并将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR产生存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号被激活，第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号被激活。
行地址多路器240从地址寄存器220接收行地址ROW_ADDR，并从刷新计数器245接收刷新行地址REF_ADDR。行地址多路器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路器240输出的行地址RA被应用于第一存储体行解码器260a至第八存储体行解码器260h。
第一储体行解码器260a至第八存储体行解码器260h中的激活的一个对从行地址多路器240输出的行地址RA进行解码，并激活与行地址RA对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址RA对应的字线。列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并暂时存储接收的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式(burst mode)下，列地址锁存器250产生从接收的列地址COL_ADDR增加的列地址。列地址锁存器250将暂时存储的列地址或产生的列地址应用于第一列解码器270a至第八列解码器270h。
第一列解码器270a至第八存储体列解码器270h中的激活的一个对从列地址锁存器250输出的列地址COL_ADDR进行解码，并控制I/O门控电路块290输出与列地址COL_ADDR对应的数据。I/O门控电路块290中的每个包括用于门控输入/输出数据的电路，并且还包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器和用于将数据写入第一存储体阵列310至第八存储体阵列380的写入驱动器。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字CW由连接到数据将被读取的所述一个存储体阵列的感测放大器来感测，并被存储在(I/O门控电路块290的)读取数据锁存器中。存储在读取数据缓冲器中的码字CW可在由对应的ECC引擎(400a-400h中的一个)执行ECC解码之后，经由数据I/O缓冲器295提供给存储器控制器100。将被写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的主数据MD可从存储器控制器100提供给数据I/O缓冲器295，并且由对应的ECC引擎执行ECC解码。
数据I/O缓冲器295可在写入操作中将主数据MD从存储器控制器100提供到ECC引擎块400，并可在读取操作中将主数据MD从ECC引擎块400提供到存储器控制器100。
在写入操作中，ECC引擎块400可基于来自数据I/O缓冲器295的主数据MD产生奇偶校验数据，并可向I/O门控电路块290提供包括主数据MD和奇偶校验数据的码字CW。I/O门控电路块290可将码字CW写入到一个存储体阵列中。
此外，在读取操作中，ECC引擎块400可从I/O门控电路块290接收从一个存储体阵列读取的码字CW。ECC引擎块400可基于码字CW中的奇偶校验数据对主数据MD执行ECC解码，可校正主数据MD中的单个错误位，并可将校正后的主数据提供给数据I/O缓冲器295。
此外，在第一擦除模式下，ECC引擎块400对从由擦除地址SRA和SCA指定的存储器位置读取的码字执行正常擦除操作，其中，从擦除控制器500提供擦除地址SRA和SCA，或者在第二擦除模式下，对从由弱码字地址WCRA和WCCA指定的存储器位置读取的码字执行弱擦除操作，其中，从擦除控制器500提供弱码字地址WCRA和WCCA。在正常擦除操作或弱擦除操作期间，ECC引擎块400从存储器位置读取包括主数据和奇偶校验数据的第一单元的数据，使用奇偶校验数据校正第一单元的数据中的至少一个错误位以产生校正后的第一单元的数据，并将校正后的第一单元的数据写回到存储器位置中。
控制逻辑电路210可控制半导体存储器装置200a的操作。例如，控制逻辑电路210可针对半导体存储器装置200a产生用于执行写入操作或读取操作的控制信号。控制逻辑电路210包括：命令解码器211和模式寄存器212，其中，命令解码器211对从存储器控制器100接收的命令CMD进行解码，模式寄存器212设置半导体存储器装置200a的操作模式。
例如，命令解码器211可通过对写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等进行解码，来产生与命令CMD对应的控制信号。控制逻辑电路210可产生用于控制I/O门控电路290的第一控制信号CTL1、用于控制ECC引擎块400的第二控制信号CTL2、以及用于控制擦除控制器500的内部擦除信号ISRB和擦除模式信号SMS。控制逻辑电路210可将内部擦除信号ISRB和擦除模式信号SMS提供给擦除控制器500。
当干扰检测电路450检测到对存储器单元阵列300的第一存储器区域的集中访问时，干扰检测电路450可向擦除控制器500提供与第一存储器区域相邻的至少一个存储器区域中的至少一个被干扰对象地址(victim address)VCT_ADDR，使得对与第一存储器区域相邻的所述至少一个存储器区域执行擦除操作。相邻的存储器区域可被称为邻近存储器区域或邻近的存储器区域。
图4A、图4B、图4C、图4D和图4E是根据本发明构思的示例性实施例的图3中所示的存储器单元的电路图。
图4A至图4D示出阻抗型存储器单元MC，图4E示出动态存储器单元MC。
图4A示出在没有选择元件的情况下的阻抗型存储器单元，而图4B至图4D示出均包括选择元件的阻抗型存储器单元。
参照图4A，存储器单元MC可包括连接到位线BTL和字线WL的电阻元件RE。具有无选择元件的结构的这样的电阻式存储器单元可通过位线BTL与字线WL之间施加的电压来存储数据。
参照图4B，存储器单元MC可包括电阻元件RE和二极管D。电阻元件RE可包括用于数据存储的电阻材料。二极管D可以是根据字线WL和位线BTL的偏置将电流供应到电阻元件RE或者切断供应到电阻元件RE的电流的选择元件(或者，开关元件)。二极管D可连接在电阻元件RE和字线WL之间，电阻元件RE可连接在位线BTL与二极管D之间。二极管D和电阻元件RE的位置可互换。二极管D可通过字线电压导通或截止。因此，在恒定电平或更高的电压被供应到未选择的字线WL的情况下，电阻式存储器单元不能被驱动。
参照图4C，存储器单元MC可包括电阻元件RE和双向二极管BD。电阻元件RE可包括用于数据存储的电阻材料。双向二极管BD可连接在电阻元件RE与字线WL之间，电阻元件RE可连接在位线BTL与双向二极管BD之间。双向二极管BD和电阻元件RE的位置可互换。双向二极管BD可阻止漏电流流向未选择的半导体存储器单元。
参照图4D，存储器单元MC可包括电阻元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压将电流供应到电阻元件RE或者切断供应到电阻元件RE的电流的选择元件(或者，开关元件)。晶体管CT可连接在电阻元件RE与字线WL之间，电阻元件RE可连接在位线BTL与晶体管CT之间。晶体管CT和电阻元件RE的位置可互换。可根据由字线WL驱动的晶体管CT被导通还是截止，来选择或不选择半导体存储器单元。
参照图4E，存储器单元MC可包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压将单元电容器CC连接到位线BTL或将单元电容器CC与位线BTL断开连接的选择元件(或者，开关元件)。晶体管CT可连接在单元电容器CC、字线WL和位线BTL之间，单元电容器CC可连接在晶体管CT与板电压(plate voltage)之间。
图5示出根据本发明构思的示例性实施例的图3中所示的存储器单元。存储器单元可被称为自旋转移力矩MRAM(STT-MRAM)单元。
参照图5，STT-MRAM单元30可包括MTJ元件40和单元晶体管CT。单元晶体管CT的栅极连接到字线WL，单元晶体管CT的漏极通过MTJ元件40连接到位线BTL。此外，单元晶体管CT的源极连接到源线SL。
MTJ元件40可包括自由层41、钉扎层(pinned layer)43和设置在自由层41与钉扎层43之间的隧道层42。钉扎层43的磁化作用方向可被固定，自由层41的磁化作用方向可根据写入的数据而与钉扎层43的磁化方向平行或者与钉扎层43的磁化方向反向平行。例如，为了固定钉扎层43的磁化方向，还可设置反铁磁层。
为了执行STT-MRAM单元30的写入操作，逻辑高电压被施加到字线WL以导通单元晶体管CT。程序电流(例如，写入电流)被施加到位线BTL和源线SL。写入电流的方向由MTJ元件40的逻辑状态来确定。
为了执行STT-MRAM单元30的读取操作，逻辑高电压被施加到字线WL，以导通单元晶体管CT，读取电流被施加到位线BTL和源线SL。因此，电压在MTJ元件40的两端产生，由感测放大器285a检测，并与参考电压比较，以确定MTJ元件40的逻辑状态。因此，存储在MTJ元件40中的数据可被检测。
图6示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的第一存储体阵列。
参照图6，第一存储体阵列310包括：多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)和设置在靠近字线WL1～WLm与位线BTL1～BTLn之间的交点的多个存储器单元MC。
图7是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的干扰检测电路的框图。
参照图7，干扰检测电路450包括干扰检测器460和被干扰对象地址产生器470。
干扰检测器460可基于行地址ROW_ADDR对至第一存储器区域的访问的数量进行计数，并可当在参考(或者，预定)时间间隔期间计数的访问的数量达到参考值时产生检测信号DET。例如，第一存储器区域可与连接到存储器单元阵列300的存储体的行的存储器单元对应，其中，所述存储器单元与输入到干扰检测器460的行地址ROW_ADDR对应。
被干扰对象地址产生器470可响应于行地址ROW_ADDR和检测信号DET产生至少一个被干扰对象地址(例如，VCT_ADDR1和/或VCT_ADDR2)。至少一个被干扰对象地址(例如，VCT_ADDR1和/或VCT_ADDR2)可以是指定与第一存储器区域相邻的第二存储器区域和第三存储器区域的行地址。被干扰对象地址产生器470可将至少一个被干扰对象地址(例如，VCT_ADDR1和/或VCT_ADDR2)提供给擦除控制器500。例如，被干扰对象地址VCT_ADDR1可与行地址ROW_ADDR上面的地址对应，被干扰对象地址VCT_ADDR2可与行地址ROW_ADDR下面的地址对应。换言之，被干扰对象地址VCT_ADDR1可对应于与第一存储器区域的存储器单元对应的存储体的行上面的行，被干扰对象地址VCT_ADDR2可对应于与第一存储器区域的存储器单元对应的存储体的行下面的行。
图8是示出根据本发明构思的示例性实施例的图7的干扰检测电路中的干扰检测器的框图。
参照图8，干扰检测器460包括访问计数器461、阈值寄存器463和比较器465。
访问计数器461可基于行地址ROW_ADDR对向特定地址(或者，特定存储器区域)的访问的数量进行计数。例如，访问计数器461可对向特定字线的访问的数量进行计数。可对特定字线或包括至少两条字线的字线组的访问的数量进行计数。此外，访问的数量的计数可由特定块单元、存储体单元或芯片单元来执行。
阈值寄存器463可存储保证特定字线或存储器单元中的数据的可靠性的最大干扰发生数。例如，关于一条字线的阈值(或者，第一参考值)可被存储在阈值寄存器463中。可选地，关于一个字线组、一个块、一个存储体单元或一个芯片单元的阈值可被存储在阈值寄存器463中。
比较器465可将存储在阈值寄存器463中的阈值与由访问计数器461计数的向特定存储器区域的访问的数量进行比较。如果存在计数的访问的数量达到第一参考值的存储器区域，则比较器465产生检测信号DET。
图9是示出根据本发明构思的示例性实施例的图3中的擦除控制器中的擦除控制引擎的框图。
参照图9，擦除控制引擎500a包括擦除地址产生器510a和弱码字地址产生器520a。
在第一擦除模式下，擦除地址产生器510a产生与针对第一存储体阵列310中的所有码字的正常擦除操作相关联的擦除地址SCADDR。擦除地址SCADDR响应于内部擦除信号ISRB和擦除模式信号SMS1在第一擦除模式下逐渐改变。内部擦除信号ISRB与来自存储器控制器100的擦除命令的接收时序同步地被启用。擦除地址SCADDR包括擦除行地址SRA和擦除列地址SCA。擦除行地址SRA指定第一存储体阵列310中的一页，擦除列地址SCA指定该一页中的码字中的一个。擦除地址产生器510a将擦除行地址SRA提供给第一行解码器260a，并将擦除列地址SCA提供给第一列解码器270a。
在第二擦除模式下，弱码字地址产生器520a产生与弱擦除操作相关联的弱码字地址WCADDR，其中，该弱擦除操作与第一存储体阵列310中的弱码字相关联。弱码字地址WCADDR响应于内部擦除信号ISRB和擦除模式信号SMS1而产生。弱码字地址WCADDR包括弱码字行地址WCRA和弱码字列地址WCCA。当擦除模式信号SMS1具有第一逻辑电平时，擦除模式信号SMS1指示第一擦除模式，当擦除模式信号SMS1具有第二逻辑电平时，擦除模式信号SMS1指示第二擦除模式。弱码字地址产生器520a将弱码字行地址WCRA提供给第一行解码器260a，并将弱码字列地址WCCA提供给第一列解码器270a。
图10是示出根据本发明构思的示例性实施例的图9的擦除控制引擎中的擦除地址产生器的框图。
参照图10，擦除地址产生器510a包括页段计数器(page segment(SG)counter)511和行计数器513。
当在第一擦除模式下施加擦除命令时，页段计数器511将擦除列地址SCA增加1。在第一擦除模式下，页段计数器511响应于内部擦除信号ISRB和擦除模式信号SMS1在擦除列地址SCA达到其最大值时激活最大地址检测信号MADT。页段计数器511将最大地址检测信号MADT提供给行计数器513。行计数器513在它接收到内部擦除信号ISRB时开始计数操作，并在它接收到激活的最大地址检测信号MADT时将擦除行地址SRA增加1。
图11示出根据本发明构思的示例性实施例的图9的擦除控制引擎中的弱码字地址产生器。
参照图11，弱码字地址产生器520a包括表指针521、地址存储表530和感测单元540。
地址存储表530将弱码字的地址信息WCRA1～WARAp和WCCA1～WCCAq(q是大于p的正整数)存储在对应的存储体阵列中。弱码字可以是第一存储体阵列310的页之中的包括大于参考值的错误位的数量的弱页中全部或一些。此外，弱码字可以是与集中访问的存储器区域相邻的邻近页的码字。
表指针521产生指针信号TPS并将指针信号TPS提供给地址存储表530。指针信号TPS提供针对地址存储表530的位置信息。当表指针521在第二擦除模式下接收到内部擦除信号ISRB时，指针信号TPS响应于内部擦除信号ISRB和擦除模式信号SMS而产生。地址存储表530可包括非易失性存储器。从图7中的被干扰对象地址产生器470提供的至少一个被干扰对象地址(例如，VCT_ADDR1和/或VCT_ADDR2)可被存储在地址存储表530中。
当施加内部擦除信号ISRB时，指针信号TPS逐渐增加。地址存储表530可响应于施加指针信号TPS时的指针信号TPS，通过感测单元540输出存储在(由指针信号TPS指示的)位置中的弱码字地址，作为弱码字行地址WCRA和弱码字列地址WCCA。感测单元540将弱码字行地址WCRA提供给行解码器260的对应的行解码器，并将弱码字列地址WCCA提供给列解码器270的对应的列解码器。
图12示出根据本发明构思的示例性实施例的在第一擦除模式或第二擦除模式下的图3的半导体存储器装置。
在图12中，示出第一存储体阵列310以及与第一存储体阵列310相关联的行解码器260a、列解码器270a、I/O门控电路290a、ECC引擎400a和擦除控制引擎500a。
在第一擦除模式下，擦除控制引擎500a将擦除行地址SRA提供给行解码器260a，并将擦除列地址SCA提供给列解码器270a。第一擦除模式通过来自存储器控制器100的命令CMD和地址ADDR，指定对第一存储体阵列310的正常擦除操作，当施加擦除命令CMD时，擦除行地址SRA和擦除列地址SCA响应于内部擦除信号ISRB和擦除模式信号SMS1来指定将被擦除的码字。I/O门控电路290a和ECC引擎400a执行擦除操作，使得I/O门控电路290a读取由擦除行地址SRA和擦除列地址SCA访问的码字，并将读取的码字提供给ECC引擎400a。ECC引擎400a使用码字中的奇偶校验数据来校正主数据中的错误位，并将校正后的码字提供给I/O门控电路290a。I/O门控电路290a将校正后的码字重写入码字被读取的存储器位置。在第一擦除模式下，当施加擦除命令CMD时，对第一存储体阵列310中的所有码字CW顺序地执行正常擦除操作NSO。
在第二擦除模式下，来自存储器控制器100的命令CMD和地址ADDR指定将对除了第一存储器阵列310之外的另一存储体阵列执行的正常擦除操作。在第二擦除模式下，当施加擦除命令CMD时，擦除控制引擎500a响应于内部擦除信号ISRB和擦除模式信号SMS1将弱码字行地址WCRA提供给行解码器260a，并将弱码字列地址WCCA提供给列解码器270a。I/O门控电路290a和ECC引擎400a对由弱码字行地址WCRA和弱码字列地址WCCA访问的弱码字WCW执行擦除操作。对弱码字WCW的擦除操作可被称为弱擦除操作。对存储在地址存储表530中的弱码字执行弱擦除操作。
因此，半导体存储器装置200a响应于擦除命令对一个存储体阵列中的码字顺序地执行正常擦除操作，同时对至少一个其他存储体阵列中的弱码字执行弱擦除操作。因此，半导体存储器装置200a可提高数据可靠性并提高性能。
图13示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的ECC引擎和连接到一个存储体阵列的I/O门控电路。
参照图13，ECC引擎400a包括ECC编码器410和ECC解码器430。I/O门控电路290a包括开关单元291、写入驱动器293和锁存单元297。开关单元291可包括连接到第一存储体阵列310的多个开关。在擦除模式下，I/O门控电路290a可向ECC解码器430提供从存储器单元阵列300中的页的子页读取的读取码字RCW。ECC解码器430可使用读取码字RCW中的奇偶校验数据来校正读取码字RCW中的错误位，并可将校正后的码字C_CW提供给I/O门控电路290a。I/O门控电路290a从ECC解码器430接收校正后的码字C_CW，并将读取码字RCW的校正后的数据写回与子页中的读取码字RCW对应的存储器位置。ECC编码器410在写入操作中对主数据MD执行ECC编码，以将写入码字WRCW提供给I/O门控电路290a。ECC引擎400a可响应于第二控制信号CTL2来执行上述操作。
图14示出根据本发明构思的示例性实施例的图13中的ECC引擎中的ECC编码器。
参照图14，ECC编码器410包括奇偶校验产生器411。在写入操作中，奇偶校验产生器411对主数据MD执行ECC编码，以产生奇偶校验数据PRT，并向I/O门控电路290a提供包括主数据MD和奇偶校验数据PRT的码字CW。
图15示出根据本发明构思的示例性实施例的图13中的ECC引擎中的ECC解码器。
参照图15，ECC解码器430包括检查位产生器431、校验子(syndrome)产生器433和数据校正器435。
检查位产生器431基于读取数据RMD产生检查位CHB。校验子产生器433基于检查位CHB与包括在读取码字中的奇偶校验数据PRT的比较，产生校验子数据SDR。校验子数据SDR可指示读取数据RMD是否包括至少一个错误位，并且还可指示错误位的位置。数据校正器435可基于校验子数据SDR校正读取数据RMD中的错误位，可在擦除模式下将校正后的码字C_CW提供给I/O门控电路290a，并可在读取操作中将校正后的主数据C_MD提供给数据I/O缓冲器295。
图16和图17示出根据本发明构思的示例性实施例的在图12的半导体存储器装置中对码字执行的擦除操作。
参照图3、图12、图16和图17，控制逻辑电路210从存储器控制器100接收第一命令CMD和地址ADDR(S610)。第一命令CMD指定对第一存储体阵列310的擦除操作。
如由参考标号621所指示的，I/O门控电路290a从第一存储体阵列310中的存储器位置读取包括128位主数据611和8位奇偶校验数据PRT的码字CW，并将码字CW提供给ECC解码器430(S620)。ECC解码器430产生校验子数据(S630)以确定码字CW是否包括错误位(S640)。
当码字CW包括错误位ER时(S640中的“是”)，ECC解码器430基于校验子数据来确定至少一个错误位的位置(S650)，如由参考标号622所指示的，基于码字中的奇偶校验数据PRT来校正主数据611中的错误位ER(S660)，并将校正后的主数据611’和奇偶校验数据PRT提供给I/O门控电路290a。如由参考标号623所指示的，I/O门控电路290a将主数据611’和奇偶校验数据PRT写回入存储器位置中(S670)。
在写回校正后的数据之后，控制逻辑电路210从存储器控制器接收第二命令CMD(S680)。当码字CW不包括错误位ER时(S640中的“否”)，控制逻辑电路210从存储器控制器接收第二命令CMD(S680)。
图16中的擦除操作可对应于对一个码字的正常擦除操作或对弱码字的弱擦除操作。
图18和图19示出根据本发明构思的示例性实施例的在图12的半导体存储器装置中的对码字执行的擦除操作。
参照图3、图12、图18和图19，控制逻辑电路210从存储器控制器100接收第一命令CMD和地址ADDR(S615)。第一命令CMD指定对第一存储体阵列310的正常擦除操作。
如由参考标号641所指示的，I/O门控电路290a从第一存储体阵列310中的页的子页读取包括64位的第一子单元的数据631、64位的第二子单元的数据633和8位的奇偶校验数据PRT的码字CW，并将码字CW提供给ECC解码器430。换言之，从存储器单元阵列读取数据(S625)。ECC解码器430通过对主数据631和633执行ECC解码来产生校验子数据(S635)，以确定码字CW是否包括错误位(S645)。第二子单元的数据633可包括错误位ER。
如由参考标号642所指示的，当码字CW包括错误位ER时(S645中的“是”)，ECC解码器430对码字CW执行ECC解码以确定错误位ER的位置(S655)，校正第二子单元的数据633中的错误位ER(S665)并将校正后的第二子单元的数据633’提供给I/O门控电路290a。如由参考标号643所指示的，I/O门控电路290a可将校正后的第二子单元的数据633’写回到与子页的第二子单元的数据633对应的存储器位置(S675)。然而，I/O门控电路290a可屏蔽(阻断)第一子单元的数据631写回到与第一子单元的数据631对应的存储器位置。
控制逻辑电路210从存储器控制器接收第二命令CMD(S685)。当码字CW不包括错误位ER时(S645中的“否”)，控制逻辑电路210从存储器控制器接收第二命令CMD(S685)。
图18中的擦除操作可通过仅将包括错误位的子单元的数据写回到存储器位置而在擦除操作期间减少功耗。
图18中的擦除操作可对应于对一个码字的正常擦除操作或对弱码字的弱擦除操作。
图20是示出根据本发明构思的示例性实施例的操作包括多个存储体阵列的半导体存储器装置的方法的流程图。
参照图2至图20，在操作包括多个存储体阵列310～380的半导体存储器装置200a的方法中，半导体存储器装置200a周期性地或非周期性地从存储器控制器100接收擦除命令CMD(S710)。
当存储器装置200a接收到擦除命令CMD时，与第一存储体阵列310对应的擦除控制引擎500a响应于内部擦除信号ISRB和擦除模式信号SMS1顺序地产生擦除地址SCADDR。I/O门控电路290a和ECC引擎400a执行正常擦除操作，以从由擦除地址SCADDR指定的存储器位置读取码字CW，对码字CW执行ECC解码，当码字CW包括错误位时校正错误位并将校正了错误的码字写回到存储器位置(S720)。
在第一存储体阵列310中，擦除控制引擎500a在接收到擦除命令CMD时顺序地增加擦除地址SCADDR，以对第一存储体阵列310中的所有码字顺序地执行正常擦除操作，使得第一存储体阵列310中的每个码字在擦除周期期间被擦除一次。
虽然对第一存储体阵列310中的码字顺序地执行正常擦除操作，但是在第二存储体阵列320至第八存储体阵列380中的至少一个中，对应的擦除控制引擎响应于内部擦除信号ISRB和擦除模式信号SMS1顺序地产生弱码字地址WCADDR。对应的I/O门控电路和对应的ECC引擎执行弱擦除操作，以从由弱码字地址WCADDR指定的存储器位置读取码字CW，对码字CW执行ECC解码，当码字CW包括错误位时校正错误位并将校正了错误的码字写回到存储器位置(S730)。
因此，半导体存储器装置200a响应于擦除命令对一个存储体阵列中的码字顺序地执行正常擦除操作，同时对至少一个其他存储体阵列中的弱码字执行弱擦除操作。因此，半导体存储器装置200a可提高可靠性并提高性能。
图21示出根据本发明构思的示例性实施例的在图3的半导体存储器装置中执行的正常擦除操作和弱擦除操作。
参照图21，擦除地址产生器510a响应于与第一存储体阵列310对应的擦除控制引擎500a中的擦除模式信号SMS1被激活，并产生擦除地址SCADDR。与第一存储体阵列310对应的ECC引擎(ECCE)400a对第一存储体阵列310中的所有码字顺序地执行正常擦除操作NSO。
弱码字地址产生器520b响应于与第二存储体阵列320对应的擦除控制引擎500b中的擦除模式信号SMS2被激活，并产生弱码字地址WCADDRb。与第二存储体阵列320对应的ECC引擎400b对第二存储体阵列320中的弱码字顺序地执行弱擦除操作。此外，弱码字地址产生器520h响应于与第八存储体阵列380对应的擦除控制引擎500h中的擦除模式信号SMS8被激活，并产生弱码字地址WCADDRh。与第八存储体阵列380对应的ECC引擎400h对第八存储体阵列380中的弱码字顺序地执行弱擦除操作。
图22示出根据本发明构思的示例性实施例分组的图3的半导体存储器装置中的存储体阵列。
参照图3和图22，第一存储体阵列310至第八存储体阵列380被分组为第一存储体组BG11和第二存储体组BG12。
第一存储体组BG11包括第一存储体阵列310、第三存储体阵列330、第五存储体阵列350和第七存储体阵列370，第二存储体组BG12包括第二存储体阵列320、第四存储体阵列340、第六存储体阵列360和第八存储体阵列380。
一个或多个存储体(或者，阵列)可被称为存储体组，一个或多个存储体可共享数据输入/输出线。包括在单个存储体组中的多个存储体阵列可共享用于输入和输出数据的全局输入/输出线。如在图22中所示，虽然对第一存储体组BG11的第一存储体阵列310、第三存储体阵列330、第五存储体阵列350和第七存储体阵列370中的每个执行正常擦除操作，但是在第二存储体组BG12的第二存储体阵列320、第四存储体阵列340、第六存储体阵列360和第八存储体阵列380中的每个中执行弱擦除操作。然而，本发明构思不限于此。例如，可对第一存储体组BG11的存储体阵列执行弱擦除操作，而对第二存储体组BG12的存储体阵列执行正常擦除操作。
图23示出根据本发明构思的示例性实施例分组的图3的半导体存储器装置中的存储体阵列。
参照图3和图23，第一存储体阵列310至第八存储体阵列380可被分组为第一存储体组BG21至第四存储体组BG24。
第一存储体组BG21包括第一存储体阵列310和第三存储体阵列330，第二存储体组BG22包括第二存储体阵列320和第四存储体阵列340，第三存储体组BG23包括第五存储体阵列350和第七存储体阵列370，第四存储体组BG24包括第六存储体阵列360和第八存储体阵列380。如在图23中所示，虽然对第一存储体组BG21执行正常擦除操作，但是在第二存储体组BG22、第三存储体组BG23和第四存储体组BG24中的每个中执行弱擦除操作。然而，本发明构思不限于此。例如，可在第一存储体组BG21、第三存储体组BG23和第四存储体组BG24中的每个中执行弱擦除操作，而对第二存储体组BG22执行正常擦除操作。
图24是示出根据本发明构思的示例性实施例的半导体存储器装置的结构图。
参照图24，半导体存储器装置800可包括第一半导体集成电路层LA1至第s半导体集成电路层LAs(s是大于2的自然数)，其中，最低的第一半导体集成电路层LA1是接口或控制芯片，其他半导体集成电路层LA2至LAs是包括核心存储器芯片的从芯片。第一半导体集成电路层LA1至第s半导体集成电路层LAs可通过硅通孔(TSV)在它们之间发送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可通过形成在外部表面上的导电结构与外部存储器控制器进行通信。将通过主要使用第一半导体集成电路层LA1或810作为接口或控制芯片以及第s半导体集成电路层LAs或820作为从芯片，进行关于半导体存储器装置800的结构和操作的描述。
第一半导体集成电路层810可包括用于驱动设置在第s半导体集成电路层820中的存储器区域821的各种外围电路。例如，第一半导体集成电路层810可包括用于驱动存储器的字线的行(X)驱动器8101、用于驱动存储器的位线的列(Y)驱动器8102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)8103、用于从外部接收命令CMD并对命令CMD进行缓冲的命令(CMD)缓冲器8104以及用于接收地址并对地址进行缓冲的地址(ADDR)缓冲器8105。
第一半导体集成电路层810还可包括控制逻辑电路8107。控制逻辑电路8107可访问存储器区域821，并可基于来自存储器控制器的命令产生用于访问存储器区域821的控制信号。
第s半导体集成电路层820可包括存储器区域821、对存储器区域821的数据执行ECC编码和ECC解码的ECC引擎块(ECCB)822、在擦除模式下产生擦除地址或弱码字地址的擦除控制器(SCRB CON)823。第s半导体集成电路层820还可包括外围区域，其中，在外围区域中，设置有外围电路(诸如，行解码器、列解码器和位线感测放大器)，用于在存储器区域821中写入/读取数据。
如参照图3至图23所述，ECC引擎块822和擦除控制器823响应于擦除命令对一个存储体阵列中的码字顺序地执行正常擦除操作，同时对至少一个其他存储体阵列中的弱码字执行弱擦除操作。因此，半导体存储器装置800可提高数据可靠性并提高性能。
此外，在本发明构思的示例性实施例中，在半导体存储器装置800中设置三维(3D)存储器阵列。3D存储器阵列单片地形成在存储器单元的阵列的一个或多个物理级中，其中，存储器单元的阵列具有设置在硅基底之上的有源区域和与这些存储器单元的操作相关联的电路。相关联的电路可在基底之上或在基底内。术语“单片的”可表示阵列的每级的层直接设置在阵列的每个基础级(underlying level)的层上。下面的专利文件描述3D存储器阵列的配置，其中，3D存储器阵列被配置为具有在级之间共享的字线和/或位线的多个级：美国专利号7,679,133、8,553,466、8,654,587、8,559,235和美国专利申请公开号2011/0233648。前述专利文件通过整体引用包含于此。
图25是示出根据本发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。
参照图25，移动系统900可包括经由总线970连接的应用处理器(AP)910、连接单元920、易失性存储器(VM)装置950、非易失性存储器(NVM)装置940、用户接口930和电源960。
应用处理器910可执行应用(诸如，网页浏览器、游戏应用、视频播放器等)。连接单元920可执行与外部装置的有线或无线通信。易失性存储器装置950可存储由应用处理器910处理的数据，或用作工作存储器。易失性存储器装置950可采用图3的半导体存储器装置200a。易失性存储器装置950包括擦除控制器951和ECC引擎块953。
非易失性存储器装置940可存储用于启动移动装置900的启动镜像。用户接口930可包括至少一个输入装置(诸如，键区、触摸屏等)和至少一个输出装置(诸如，扬声器、显示器装置等)。电源960可将电源电压供应给移动系统900。
在本发明构思的示例性实施例中，可以以各种形式封装移动系统900和/或移动系统900的组件。
本发明构思的示例性实施例可应用于使用半导体存储器装置的系统。例如，本发明构思的示例性实施例可应用于诸如以下项的系统：移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统或其他这样的电子装置。
虽然已参照本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域普通技术人员将清楚，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可对其做出形式上和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置的擦除控制器，所述擦除控制器包括：
擦除地址产生器，被配置为：在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的所有码字的擦除地址，其中，擦除地址与正常擦除操作相关联，并且擦除地址响应于内部擦除信号和擦除命令而改变；
弱码字地址产生器，被配置为：在第二擦除模式下产生针对所述多个存储体阵列中的第二存储体阵列中的弱码字的弱码字地址，其中，弱码字地址与弱擦除操作相关联，并且弱码字地址响应于内部擦除信号而产生，
其中，弱擦除操作和正常擦除操作同时被执行。
2.如权利要求1所述的擦除控制器，其中，擦除地址包括：指定第一存储体阵列中的第一页的擦除行地址和指定第一页中的第一码字的擦除列地址，
其中，擦除地址产生器包括：
页段计数器，被配置为：当擦除命令在第一擦除模式下被施加时，将擦除列地址增加1；
行计数器，被配置为：当擦除列地址达到预定值时，将擦除行地址增加1。
3.如权利要求1所述的擦除控制器，其中，弱码字地址产生器包括：
地址存储表，被配置为：存储弱码字的地址信息；
表指针，被配置为：响应于内部擦除信号产生标识地址存储表中的位置的指针信号。
4.如权利要求3所述的擦除控制器，其中，地址存储表被配置为：当指针信号在第二擦除模式下被施加到地址存储表时，输出弱码字的行地址和列地址作为弱码字行地址和弱码字列地址，其中，弱码字行地址和弱码字列地址被存储在由指针信号标识的位置中。
5.如权利要求3所述的擦除控制器，其中，地址存储表包括非易失性存储器。
6.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储体阵列；
控制逻辑电路，被配置为：响应于来自外部存储器控制器的命令和地址，控制对存储器单元阵列的访问；
多个纠错码引擎，与所述多个存储体阵列对应；
擦除控制器，包括分别与所述多个存储体阵列对应的多个擦除控制引擎，
其中，控制逻辑电路被配置为：响应于从存储器控制器提供的擦除命令，控制所述多个纠错码引擎和所述多个擦除控制引擎，使得对所述多个存储体阵列中的第一存储体阵列中的所有码字顺序地执行正常擦除操作，并对所述多个存储体阵列中的除了第一存储体阵列之外的第二存储体阵列的弱码字顺序地执行弱擦除操作，
其中，弱擦除操作和正常擦除操作同时被执行。
7.如权利要求6所述的半导体存储器装置，其中，所述多个擦除控制引擎中的至少一个包括：
擦除地址产生器，被配置为：在第一擦除模式下产生针对对应的存储体阵列中的所有码字的擦除地址，其中，擦除地址与正常擦除操作相关联，并且擦除地址响应于与擦除命令的接收时间同步地启用的内部擦除信号而改变；
弱码字地址产生器，被配置为：在第二擦除模式下产生针对所述对应的存储体阵列中的弱码字的弱码字地址，其中，弱码字地址与弱擦除操作相关联，并且弱码字地址响应于内部擦除信号而产生。
8.如权利要求7所述的半导体存储器装置，其中，擦除地址包括：指定所述对应的存储体阵列中的第一页的擦除行地址和指定第一页中的第一码字的擦除列地址，
其中，擦除地址产生器包括：
页段计数器，被配置为：当擦除命令在第一擦除模式下被施加时，将擦除列地址增加1；
行计数器，被配置为：当擦除列地址达到预定值时，将擦除行地址增加1。
9.如权利要求7所述的半导体存储器装置，其中，弱码字地址产生器包括：
地址存储表，被配置为：存储弱码字的地址信息；
表指针，被配置为：响应于内部擦除信号产生标识地址存储表的位置的指针信号。
10.如权利要求9所述的半导体存储器装置，其中，地址存储表被配置为：当指针信号在第二擦除模式下被施加到地址存储表时，输出弱码字的行地址和列地址作为弱码字行地址和弱码字列地址，其中，弱码字行地址和弱码字列地址被存储在由指针信号标识的位置中。
11.如权利要求7所述的半导体存储器装置，其中，在第一擦除模式下，所述多个纠错码引擎中的至少一个被配置为：
读取存储在由擦除地址指定的存储器位置中的码字中的主数据和奇偶校验数据；
基于奇偶校验数据，检测主数据中的错误位；
基于奇偶校验数据，校正错误位；
将校正后的主数据和奇偶校验数据重写到由擦除地址指定的存储器位置中，或者，
当主数据包括第一子单元的数据和第二子单元的数据时，重写错误位被校正的子单元的数据。
12.如权利要求7所述的半导体存储器装置，其中，在第二擦除模式下，所述多个纠错码引擎中的至少一个被配置为：
读取存储在由弱码字地址指定的存储器位置中的码字中的主数据和奇偶校验数据；
基于奇偶校验数据，检测主数据中的错误位；
基于奇偶校验数据，校正错误位；
将校正后的主数据和奇偶校验数据重写到由弱码字地址指定的存储器位置中，或者，
当主数据包括第一子单元的数据和第二子单元的数据时，重写错误位被校正的子单元的数据。
13.如权利要求7所述的半导体存储器装置，还包括：
干扰检测电路，被配置为：对向存储器单元阵列的第一存储器区域的访问的数量进行计数，并被配置为：当所述访问的数量在参考间隔期间达到参考值时，产生与第一存储器区域相邻的至少一个邻近存储器区域中的至少一个被干扰对象地址。
14.如权利要求13所述的半导体存储器装置，其中，干扰检测电路被配置为：将所述至少一个被干扰对象地址提供给对应于与所述至少一个被干扰对象地址相关联的存储体阵列的擦除控制引擎；
其中，所述擦除控制引擎被配置为：存储所述至少一个被干扰对象地址作为弱码字地址。
15.如权利要求6所述的半导体存储器装置，其中，弱码字地址对应于与包括通过所述多个纠错码引擎中的至少一个的纠错码解码操作检测到的错误位的页相关联的地址，并且所述错误位的数量超过参考值。
16.如权利要求6所述的半导体存储器装置，其中，控制逻辑电路被配置为：响应于擦除命令，控制所述多个纠错码引擎和所述多个擦除控制引擎，使得以所述多个存储体阵列为单位执行正常擦除操作和弱擦除操作。
17.如权利要求6所述的半导体存储器装置，其中，
所述多个存储体阵列被划分为多个存储体组，
所述多个存储体组中的每个包括至少两个存储体阵列，
控制逻辑电路被配置为：响应于擦除命令，控制所述多个纠错码引擎和所述多个擦除控制引擎，使得以所述多个存储体组为单位执行正常擦除操作和弱擦除操作。
18.如权利要求6所述的半导体存储器装置，其中，
所述多个存储体阵列中的每个包括连接到字线和位线的多个存储器单元，
所述多个存储器单元中的每个包括动态存储器单元或阻抗型存储器单元，存储器单元阵列包括三维存储器单元阵列。
19.一种半导体存储器装置的擦除控制器，所述擦除控制器包括：
擦除地址产生器，被配置为：在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的多个码字的擦除地址；
弱码字地址产生器，被配置为：在第二擦除模式下产生针对所述多个存储体阵列中的第二存储体阵列中的多个弱码字的弱码字地址，
其中，对第一存储体阵列中的所述多个码字执行正常擦除操作，同时对第二存储体阵列中的所述多个弱码字执行弱擦除操作。
20.如权利要求19所述的擦除控制器，其中，擦除地址和弱码字地址中的每个响应于内部擦除信号和擦除模式信号而产生。
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