JPS6226930A - 誤り訂正復号装置 - Google Patents
誤り訂正復号装置Info
- Publication number
- JPS6226930A JPS6226930A JP60165573A JP16557385A JPS6226930A JP S6226930 A JPS6226930 A JP S6226930A JP 60165573 A JP60165573 A JP 60165573A JP 16557385 A JP16557385 A JP 16557385A JP S6226930 A JPS6226930 A JP S6226930A
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- JP
- Japan
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- error correction
- decoder
- output
- decoding
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- Pending
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は伝送路雑音によって発生する受信信号の符号誤
りを削減する誤り訂正方式に用いられる復号装置に関し
、特に低速度で動作する復号器を用いて、等制約に高速
度な誤り訂正復号装置を実現するものである。
りを削減する誤り訂正方式に用いられる復号装置に関し
、特に低速度で動作する復号器を用いて、等制約に高速
度な誤り訂正復号装置を実現するものである。
（従来の技術）
誤り訂正方式は送信側に配置される符号化装置と受信側
に配置される復号装置から成るが、従来の誤り訂正装置
は符号化装置、復号装置共に符号化装置は単一の符号器
、復号装置も単一の復号器により構成されていた。従っ
て、符号器も復号器も入力符号列のデータ速度で動作す
る必要があった。
に配置される復号装置から成るが、従来の誤り訂正装置
は符号化装置、復号装置共に符号化装置は単一の符号器
、復号装置も単一の復号器により構成されていた。従っ
て、符号器も復号器も入力符号列のデータ速度で動作す
る必要があった。
（発明が解決しようとする問題点）
しかしながら、復号器を構成する論理回路や集積回路等
には周知のように動作速度に上限があり、従って、複雑
な回路構成をとるのが通常の復号器の動作速度の上限も
使用される論理回路や集積回路の動作速度上限値によっ
て決定され、高速で動作させることがむずかしいという
欠点を有していた。その結果、単一の復号器で構成され
る従来の誤り訂正復号装置で誤り訂正の復号が実行でき
る入力符号列のデータ速度は用いられる復号器の動作速
度によって制約を受けるという問題があった。本発明の
目的は、従来の、動作速度に制約のある復号器を用いな
がらも従来の動作速度の上限値を越える動作速度を有す
る誤り訂正復号装置を提供しようとするものである。
には周知のように動作速度に上限があり、従って、複雑
な回路構成をとるのが通常の復号器の動作速度の上限も
使用される論理回路や集積回路の動作速度上限値によっ
て決定され、高速で動作させることがむずかしいという
欠点を有していた。その結果、単一の復号器で構成され
る従来の誤り訂正復号装置で誤り訂正の復号が実行でき
る入力符号列のデータ速度は用いられる復号器の動作速
度によって制約を受けるという問題があった。本発明の
目的は、従来の、動作速度に制約のある復号器を用いな
がらも従来の動作速度の上限値を越える動作速度を有す
る誤り訂正復号装置を提供しようとするものである。
（問題点を解決するための手段）
本発明は、−上記の目的を達成するなめに次の構成を有
する。即ち、本発明の誤り訂正復号装置はＮ（２以上の
自然数）個の誤り訂正復号用の復号器と：入力符号列を
一定のビット数のブロックに区切って、前記Ｎ個の復号
器へ順次分配を繰り返す分岐回路と；前記Ｎ個の復号器
から、前記一定のビット数のブロックに対して誤り訂正
復号が実行された信号を、前記分配の速度に対応した速
度で順次取り出し多重化する多重化回路と；を有する構
成となっている。
する。即ち、本発明の誤り訂正復号装置はＮ（２以上の
自然数）個の誤り訂正復号用の復号器と：入力符号列を
一定のビット数のブロックに区切って、前記Ｎ個の復号
器へ順次分配を繰り返す分岐回路と；前記Ｎ個の復号器
から、前記一定のビット数のブロックに対して誤り訂正
復号が実行された信号を、前記分配の速度に対応した速
度で順次取り出し多重化する多重化回路と；を有する構
成となっている。
第１図は本発明の構成を示すブロック図である９１は入
力符号列、２は分岐回路、３−１〜３−Ｎは入力符号列
から一定のビット数毎に区切られて順次分岐された分岐
出力、４−１〜４−Ｎは誤り訂正用の復号器、５−１〜
５−Ｎは誤り訂正復号が実行された復号器出力、６は多
重化回路、７は誤り訂正復号が実行された出力符号列で
ある。
力符号列、２は分岐回路、３−１〜３−Ｎは入力符号列
から一定のビット数毎に区切られて順次分岐された分岐
出力、４−１〜４−Ｎは誤り訂正用の復号器、５−１〜
５−Ｎは誤り訂正復号が実行された復号器出力、６は多
重化回路、７は誤り訂正復号が実行された出力符号列で
ある。
（作用〉
以下、上記構成を有する本発明の作用を図面に基づいて
説明する。
説明する。
第２図は入力符号列を示す図で、分岐回路２で一定ビッ
ト数のブロック毎に区切られて分岐出力３−１〜同３−
Ｎになる様相を示す。
ト数のブロック毎に区切られて分岐出力３−１〜同３−
Ｎになる様相を示す。
第３図は出力符号列を示す図で、復号器出力５−１〜同
５−Ｎが多重化回路６で多重化され１系列の符号列にな
る様相を示す。このように、本発明では１系列の入力符
号列１が−・旦Ｎ系列に分岐され、各系列で誤り訂正用
の復号が実行された後再び１系列の出力符号列７（第３
図）に復元されている。このように入力符号列１がＮ系
列に分岐されているため各分岐出力のデータ速度は入力
符号列１のデータ速度の１．／Ｈにすることができる。
５−Ｎが多重化回路６で多重化され１系列の符号列にな
る様相を示す。このように、本発明では１系列の入力符
号列１が−・旦Ｎ系列に分岐され、各系列で誤り訂正用
の復号が実行された後再び１系列の出力符号列７（第３
図）に復元されている。このように入力符号列１がＮ系
列に分岐されているため各分岐出力のデータ速度は入力
符号列１のデータ速度の１．／Ｈにすることができる。
すなわち、第２図において１ブロツク内のビット数が１
の場合には、そのビットのとる値を周期Ｔの問保持する
ことにより１／Ｎのデータ速度となるし、１ブロツク２
ビツトの場合であれば周期Ｔを２分し、各ビットのとる
値をＴ／２の間それぞれ保持せしめればやはり１／Ｎの
データ速度となり、一般的に１ブロツクｎビツトであれ
ば周期Ｔをｎ等分して各ビットのとる値をＴ ／ ｎの
間ずつ順次保持させることによりデータ速度を１／Ｎに
することができる。従って、復号器４−１〜同４−Ｎは
入力符号列１のデータ速度の１／Ｎのデータ速度の符号
列に対して誤り訂正用の復号を実行できればよいことと
なる。
の場合には、そのビットのとる値を周期Ｔの問保持する
ことにより１／Ｎのデータ速度となるし、１ブロツク２
ビツトの場合であれば周期Ｔを２分し、各ビットのとる
値をＴ／２の間それぞれ保持せしめればやはり１／Ｎの
データ速度となり、一般的に１ブロツクｎビツトであれ
ば周期Ｔをｎ等分して各ビットのとる値をＴ ／ ｎの
間ずつ順次保持させることによりデータ速度を１／Ｎに
することができる。従って、復号器４−１〜同４−Ｎは
入力符号列１のデータ速度の１／Ｎのデータ速度の符号
列に対して誤り訂正用の復号を実行できればよいことと
なる。
換言すれば、分岐回路２および多重回路６が入力符号列
および出力符号列のデータ速度で動作が可能でありさえ
すれば、復号器をＮ個用いた場合には、各復号器の動作
速度のＮ倍のデータ速度の入力符号列に対して誤り訂正
用の復号が実行できることを意味する。このように各復
号器は入力符号列のデータ速度の１／Ｎのデータ速度の
分岐出力に対し誤り訂正用の復号を実行し、各復号器の
出力は、多重化回路６で、分岐回路２における分配の速
度に対応した速度で多重化され出力符号列７となる。
および出力符号列のデータ速度で動作が可能でありさえ
すれば、復号器をＮ個用いた場合には、各復号器の動作
速度のＮ倍のデータ速度の入力符号列に対して誤り訂正
用の復号が実行できることを意味する。このように各復
号器は入力符号列のデータ速度の１／Ｎのデータ速度の
分岐出力に対し誤り訂正用の復号を実行し、各復号器の
出力は、多重化回路６で、分岐回路２における分配の速
度に対応した速度で多重化され出力符号列７となる。
なお本発明の誤り訂正復号装置で高速復号の可４゜
能な入力符号列は分岐回路で分岐される一定のビット数
のブロック毎に符号化されていることおよびその符号化
に対応する復号を行う復号器に分配されることが必要で
ある。このような符号列は、発明者および出願人が本特
許出願と同一である同日出願の誤り訂正符号化装置の特
許出願明細書および図面に記載された誤り訂正符号化装
置によって実現できる。
のブロック毎に符号化されていることおよびその符号化
に対応する復号を行う復号器に分配されることが必要で
ある。このような符号列は、発明者および出願人が本特
許出願と同一である同日出願の誤り訂正符号化装置の特
許出願明細書および図面に記載された誤り訂正符号化装
置によって実現できる。
以下、この誤り訂正符号化装置について簡単に述べる。
第４図はデータの送信側に配置される誤り訂正符号化装
置の構成を示すブロック図である。第５図は誤り訂正符
号化前の入力符号列８を示す図であり、番号の付されて
いる各ブロックが１ブロツクずつ第４図の分岐回路９に
よって同一番号の分岐出力となることを示している。
置の構成を示すブロック図である。第５図は誤り訂正符
号化前の入力符号列８を示す図であり、番号の付されて
いる各ブロックが１ブロツクずつ第４図の分岐回路９に
よって同一番号の分岐出力となることを示している。
こうして分岐された分岐出力１０−１〜同１０−Ｎはそ
れぞれ符号器１１−１〜同１１−Ｎで誤り訂正用の符号
化が実行され符号器出力１２−１〜同１２−Ｎとして出
力される。そして、これらの符号器出力は多重化回路１
３で、分岐回路９における分岐の速度に対応した速度で
多重化され、出力符号列１４となって受信側へ送出され
る。
れぞれ符号器１１−１〜同１１−Ｎで誤り訂正用の符号
化が実行され符号器出力１２−１〜同１２−Ｎとして出
力される。そして、これらの符号器出力は多重化回路１
３で、分岐回路９における分岐の速度に対応した速度で
多重化され、出力符号列１４となって受信側へ送出され
る。
第６図はこの出力符号列１４を示す図であり、各ブロッ
ク毎に付されている１２−１〜１２〜Ｎの番号は第４図
の分岐出力１２−１〜同１２−Ｎが第６図に示される番
号の順序で多重化されている。ことを示す。
ク毎に付されている１２−１〜１２〜Ｎの番号は第４図
の分岐出力１２−１〜同１２−Ｎが第６図に示される番
号の順序で多重化されている。ことを示す。
このようにして誤り訂正用の符号化が実行された第６図
の如き出力符号列が、本発明の誤り訂正復号装置の入力
符号列として入力される。従って、本発明装置の分岐回
路２はこの入力符号列のブロックの区分に応じて分岐し
且つ送信側での符号器の符号化に対応する復号を行う復
号器へ供給すれば復号は完全に実行され、各復号器の出
力を多重化することによって誤り訂正の行われた出力符
号列が得られることになる。そして、入力符号列の符号
化ブロック毎に分岐することは各ブロックの境界に標識
となるビットを設けおけば容易に実現可能であり、また
、誤り訂正符号化装置の特定の符号器で符号化が実行さ
れたブロックが本発明装置の特定の復号器へ入力される
ようにすることは誤り訂正符号化装置における各符号器
に対する分岐・多重化の順序と本発明の誤り訂正復号装
置の各復号器に対する分岐・多重化の順序を特定の符号
器で符号化されたブロックが特定の復号器に分配される
ように予め設定しておきさえずれば容易に行うことがで
きる。
の如き出力符号列が、本発明の誤り訂正復号装置の入力
符号列として入力される。従って、本発明装置の分岐回
路２はこの入力符号列のブロックの区分に応じて分岐し
且つ送信側での符号器の符号化に対応する復号を行う復
号器へ供給すれば復号は完全に実行され、各復号器の出
力を多重化することによって誤り訂正の行われた出力符
号列が得られることになる。そして、入力符号列の符号
化ブロック毎に分岐することは各ブロックの境界に標識
となるビットを設けおけば容易に実現可能であり、また
、誤り訂正符号化装置の特定の符号器で符号化が実行さ
れたブロックが本発明装置の特定の復号器へ入力される
ようにすることは誤り訂正符号化装置における各符号器
に対する分岐・多重化の順序と本発明の誤り訂正復号装
置の各復号器に対する分岐・多重化の順序を特定の符号
器で符号化されたブロックが特定の復号器に分配される
ように予め設定しておきさえずれば容易に行うことがで
きる。
（実施例）
最も単純な第１の実施例としては１ブロツクが１ビツト
で、入力符号列の１ビツトずつをＮ系列に分岐し、且つ
各系列とも同じ復号を実行する例である。この実施例で
は、分岐された符号列のデータ速度を簡単な回路構成で
入力符号列のデータ速度の１／Ｎにすることができ、ま
た入力符号列の各ビット情報はどの系列に入っても同一
の復号を受けるので、ブロックの境界を示す標識ビット
は不要であり、復号の際の同期の問題や復号器を対応さ
せなければならないという問題から解放される。
で、入力符号列の１ビツトずつをＮ系列に分岐し、且つ
各系列とも同じ復号を実行する例である。この実施例で
は、分岐された符号列のデータ速度を簡単な回路構成で
入力符号列のデータ速度の１／Ｎにすることができ、ま
た入力符号列の各ビット情報はどの系列に入っても同一
の復号を受けるので、ブロックの境界を示す標識ビット
は不要であり、復号の際の同期の問題や復号器を対応さ
せなければならないという問題から解放される。
第２の実施例として、１ブロツクが複数ビットで、各系
列は同じ復号を実行する例である。この例は、分岐され
た符号列のデータ速度を１／Ｎにするのに第１の実施例
よりもメモリ等若干複雑な回路を必要とする。
列は同じ復号を実行する例である。この例は、分岐され
た符号列のデータ速度を１／Ｎにするのに第１の実施例
よりもメモリ等若干複雑な回路を必要とする。
第３の実施例として、】ブロックが複数ビットで、且つ
各系列毎にいくっがの異なった符号化が実行された入力
符号列を復号する例である。この例は第２の実施例の場
合に加えて、前述のように特定の符号器で符号化を実行
された符号列のブロックは特定の復号器へ分岐されなけ
ればならないという符号器と復号器の対応関係を持たせ
ることになる。
各系列毎にいくっがの異なった符号化が実行された入力
符号列を復号する例である。この例は第２の実施例の場
合に加えて、前述のように特定の符号器で符号化を実行
された符号列のブロックは特定の復号器へ分岐されなけ
ればならないという符号器と復号器の対応関係を持たせ
ることになる。
（発明の効果）
以上説明したように、本発明の誤り訂正復号装置におい
ては入力符号列をＮ系列に分岐して各系列毎に復号器を
設けて誤り訂正の復号を実行し、各復号器の出力を多重
化して出力符号列としているので各分岐された分岐出力
符号列のデータ速度を入力符号列のデータ速度の１／Ｎ
にすることができ、従って、各系列毎に設けられる復号
器の動作速度も入力符号列のデータ速度の１／Ｎでよい
こととなる。その結果、復号器を構成する論理回路や集
積回路の動作速度によって復号速度に限界があり単一で
は入力符号列のデータ速度に及ばず誤り訂正用の復号の
実行が不可能な復号器であっても、これを複数個用いる
ことによって誤り訂正用の復号の実行が可能になるとい
う利点がある。
ては入力符号列をＮ系列に分岐して各系列毎に復号器を
設けて誤り訂正の復号を実行し、各復号器の出力を多重
化して出力符号列としているので各分岐された分岐出力
符号列のデータ速度を入力符号列のデータ速度の１／Ｎ
にすることができ、従って、各系列毎に設けられる復号
器の動作速度も入力符号列のデータ速度の１／Ｎでよい
こととなる。その結果、復号器を構成する論理回路や集
積回路の動作速度によって復号速度に限界があり単一で
は入力符号列のデータ速度に及ばず誤り訂正用の復号の
実行が不可能な復号器であっても、これを複数個用いる
ことによって誤り訂正用の復号の実行が可能になるとい
う利点がある。
第１図は本発明の構成を示すブロック図、第２図は入力
符号列を示す図、第３図は出方符号列を示す図、第４図
は本発明への入力符号列を生成する誤り訂正符号化装置
の構成を示すブロック図、第５図は誤り訂正符号化実行
前の入力符号列を示す図、第６図は誤り訂正符号化装置
の出方符号列を示す図である６ １・・・・・・入力符号列、 ２・・・・・・分岐回路
、３−１〜３−Ｎ・・・・・・分岐出方、４−１〜４−
Ｎ・・・・・・復号器、 ５−１〜５−Ｎ・・・・・・復号器出力、６・・・・・
・多重化回路、 ７・・・・・・出力符号列、８・・・
・・・入力符号列、 ９・・・・・・分岐回路、１０−
１〜１０−Ｎ・・・・・・分岐出力、１１−１〜１１−
Ｎ・・・・・・符号器、１２−１〜１２−Ｎ・・・・・
・符号器出力、１３・・・・・・多重化回路、 １４・
・・・・・出力符号列。 代理人 弁理士 八 幡 義 博 本踏明のＡ、仄 第１図 入力符号列 第 ２ 凹 出力搏号ダ１ｊ
符号列を示す図、第３図は出方符号列を示す図、第４図
は本発明への入力符号列を生成する誤り訂正符号化装置
の構成を示すブロック図、第５図は誤り訂正符号化実行
前の入力符号列を示す図、第６図は誤り訂正符号化装置
の出方符号列を示す図である６ １・・・・・・入力符号列、 ２・・・・・・分岐回路
、３−１〜３−Ｎ・・・・・・分岐出方、４−１〜４−
Ｎ・・・・・・復号器、 ５−１〜５−Ｎ・・・・・・復号器出力、６・・・・・
・多重化回路、 ７・・・・・・出力符号列、８・・・
・・・入力符号列、 ９・・・・・・分岐回路、１０−
１〜１０−Ｎ・・・・・・分岐出力、１１−１〜１１−
Ｎ・・・・・・符号器、１２−１〜１２−Ｎ・・・・・
・符号器出力、１３・・・・・・多重化回路、 １４・
・・・・・出力符号列。 代理人 弁理士 八 幡 義 博 本踏明のＡ、仄 第１図 入力符号列 第 ２ 凹 出力搏号ダ１ｊ
Claims (1)
- Ｎ個の誤り訂正復号化用の復号器と；入力符号列を一定
のビット数のブロックに区切って、前記Ｎ個の復号器へ
順次分配を繰り返す分岐回路と；前記Ｎ個の復号器から
、前記一定のビット数のブロックに対して誤り訂正復号
が実行された信号を、前記分配の速度に対応した速度で
順次取り出し多重化する多重化回路と；を有することを
特徴とする誤り訂正復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165573A JPS6226930A (ja) | 1985-07-26 | 1985-07-26 | 誤り訂正復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165573A JPS6226930A (ja) | 1985-07-26 | 1985-07-26 | 誤り訂正復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226930A true JPS6226930A (ja) | 1987-02-04 |
Family
ID=15814926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165573A Pending JPS6226930A (ja) | 1985-07-26 | 1985-07-26 | 誤り訂正復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063540A1 (fr) * | 1998-06-04 | 1999-12-09 | Hitachi, Ltd. | Processeur de donnees et procede de traitement de donnees |
| JP2016219961A (ja) * | 2015-05-18 | 2016-12-22 | キヤノン株式会社 | データ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法 |
-
1985
- 1985-07-26 JP JP60165573A patent/JPS6226930A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063540A1 (fr) * | 1998-06-04 | 1999-12-09 | Hitachi, Ltd. | Processeur de donnees et procede de traitement de donnees |
| JP2016219961A (ja) * | 2015-05-18 | 2016-12-22 | キヤノン株式会社 | データ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法 |
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