JP6141032B2 - 記録素子基板、記録ヘッド及び記録装置 - Google Patents

Description

本発明は、記録素子基板、記録ヘッド及び記録装置に関する。

インクジェット記録方式を採用する記録装置が知られている。このタイプの記録装置においては、一般に、複数の記録素子が配列された記録ヘッドが設けられており、当該記録ヘッドを記録媒体に対して相対走査することにより画像を記録する。

ここで、特許文献１には、このような記録ヘッドにおいて、記録素子を駆動するためのシリアルデータを入力し、温度情報やヘッド特性情報などのデジタル情報をシリアル出力する方法が開示されている。

この手法では、記録素子を駆動するためのシリアルデータを入力するための入力用シフトレジスタと、記録ヘッド内の温度情報をデジタル化しシリアル出力するための出力用シフトレジスタとがそれぞれ記録ヘッドに設けられている。

特開２００１−０８００６０号公報

しかし、上記従来例では、入力用シフトレジスタと出力用シフトレジスタとの２つのシフトレジスタを同一基板上に設ける必要があるため、回路規模が大きくなり、基板サイズを増大させてしまう。

半導体の製造工程においては、同一ウェハから取れる基板数を増加させてコストダウンを図りたいため、基板サイズを小さくする必要がある。そのため、このような基板サイズの増大は、コストアップを招いてしまう。

近年、記録ヘッド（基板）は、高精細化と高速化のため、記録素子数が増えるとともに、また、長尺化している。また、高品位な記録を達成するには、基板内の温度分布に応じた記録素子の駆動制御が必要となり、それに伴い基板内の複数箇所での温度検知も必要となっている。

ここで、基板内に複数の温度検知回路を設けた場合、検知情報を出力するための配線も基板の長尺化に伴って長くなり、基板内部での配線面積が大きくなる。この場合にも、基板サイズの増大を招いてしまう。

本発明は、上記課題に鑑みてなされたものであり、基板内情報を出力する記録素子基板の回路規模を抑え、基板サイズの縮小化を図る技術を提供することを目的とする。

上記課題を解決するため、本発明の一態様は、複数の記録素子を有する記録素子基板であって、前記記録素子基板における基板内の情報を検知する検知回路と、前記記録素子の駆動の制御を行なうための記録信号をシリアル入力し、シリアル／パラレル変換して当該記録信号をパラレル出力するシフトレジスタと、前記シフトレジスタからパラレル出力された前記記録信号をラッチするラッチ回路と、前記ラッチ回路にラッチされた前記記録信号に基づいて、前記複数の記録素子を駆動する駆動回路とを具備し、前記シフトレジスタから前記記録信号が前記ラッチ回路にパラレル出力された後、次の記録信号のシリアル入力が開始されるまでの間に、前記検知回路からの前記情報に基づく検知信号が前記シフトレジスタにパラレル入力され、前記シフトレジスタは、前記検知信号が前記シフトレジスタにパラレル入力された後、前記記録信号がシリアル入力されるのに同期して当該入力された検知信号をパラレル／シリアル変換してシリアル出力する。

本発明によれば、記録信号の入力と基板内情報の出力とを共用のシフトレジスタを用いて行なうため、記録素子基板の回路規模を抑え、基板サイズの縮小化を図れる。

本発明の一実施の形態に係わるインクジェット記録装置１の斜視図。 図１に示す記録装置１の機能的な構成の一例を示す図。 図２に示す記録素子基板５０の構成の一例を示す図。 図４（ａ）は、記録素子基板５０の回路構成を示す図であり、図４（ｂ）は、ゲート回路１０７の構成を示す図。 図４（ａ）に示す回路の動作を説明するための図。 記録データ及び検知データの入力及び出力の概要を説明するための図。 実施形態２に係わる記録素子基板５０の回路構成の一例を示す図。 図７に示す記録素子基板５０の回路構成の一例を示す図。 記録データ及び検知データの入力及び出力の概要を説明するための図。 実施形態１に係わる記録素子基板５０の回路構成の第１の変形例を説明するための図。 実施形態１に係わる記録素子基板５０の回路構成の第２の変形例を説明するための図。

以下、本発明の一実施の形態について添付図面を参照して詳細に説明する。なお、以下の説明では、インクジェット記録方式を用いた記録装置を例に挙げて説明する。記録装置としては、例えば、記録機能のみを有するシングルファンクションプリンタであってもよいし、また、例えば、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタであっても良い。また、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であっても良い。

なお、以下の説明において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。更に人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン、構造物等を形成する、又は媒体の加工を行なう場合も表す。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、布、プラスチック・フィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、インクを受容可能なものも表す。

更に、「インク」とは、上記「記録」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理（例えば、記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表す。

また更に、「記録素子」（「ノズル」という場合もある）とは、特に断らない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括していうものとする。

（実施形態１）
図１は、本発明の一実施の形態に係わるインクジェット記録装置（以下、記録装置と呼ぶ）１の斜視図である。

記録装置１は、インクジェット方式に従ってインクを吐出して記録を行なうインクジェット記録ヘッド（以下、記録ヘッドと呼ぶ）３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向（走査方向）に往復移動させて記録を行なう。記録装置１は、記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送する。そして、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

記録装置１のキャリッジ２には、記録ヘッド３の他、例えば、インクカートリッジ６が搭載される。インクカートリッジ６は、記録ヘッド３に供給するインクを貯留する。なお、インクカートリッジ６は、キャリッジ２に対して着脱自在になっている。

図１に示す記録装置１は、カラー記録が可能である。そのため、キャリッジ２には、例えば、マゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容する４つのインクカートリッジが搭載されている。これら４つのインクカートリッジは、それぞれ独立して着脱できる。

記録ヘッド３には、記録素子基板（以下、基板と略す場合もある）が設けられており、当該基板上には、複数のノズル列が配列される。記録ヘッド３は、例えば、熱エネルギーを利用してインクを吐出するインクジェット方式により構成される。そのため、記録ヘッド３には、発熱素子（いわゆる、ヒータ）等から構成される記録素子や、ヒータの駆動制御を行なう制御回路が設けられる。ヒータは、各ノズル（吐出口）に対応して設けられ、記録信号(記録データ)に応じて対応するヒータにパルス電圧が印加される。なお、本実施形態においては、インクの吐出方式として、発熱素子を用いてインクを吐出する場合について説明するが、これに限定されない。例えば、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式など、様々なインクジェット方式を採用しても良い。

キャリッジ２の往復運動の範囲外（記録領域外）には、記録ヘッド３の吐出不良を回復する回復装置４が配設されている。回復装置４が設けられる位置は、いわゆるホームポジションなどと呼ばれ、記録動作が行なわれていない間、記録ヘッド３はこの位置で静止する。

以上が記録装置１の構成の一例についての説明である。なお、図１に示す記録装置１の構成は、あくまで一例であり、必ずしもこのような構成に限られない。例えば、図１の構成では、記録ヘッド３に対して記録媒体Ｐが搬送される構成であったが、記録ヘッド３と記録媒体Ｐとが相対的に移動する構成であれば良く、その構成は特に問わない。例えば、記録ヘッド３が記録媒体Ｐに対して移動する構成であっても良い。

図２は、図１に示す記録装置１の機能的な構成の一例を示す図である。

記録装置１は、ホスト装置４０と接続されている。ホスト装置４０は、画像データの供給源となるコンピュータ（或いは、画像読取用のリーダやデジタルカメラなど）で実現される。ホスト装置４０と記録装置１との間では、インタフェース（以下、Ｉ／Ｆと呼ぶ）１１を介して画像データ、コマンド等の授受が行なわれる。

コントローラ部２０は、いわゆる、制御回路であり、ＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、画像処理部２４と、記録ヘッド制御部２５とを具備して構成される。

ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２１は、コントローラ部２０における処理を統括制御する。ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２２は、プログラムや各種データを記憶する。ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３は、ＣＰＵ２１によるプログラムの実行時にワークエリアとして使用され、各種演算結果等を一時的に記憶する。

画像処理部２４は、ホスト装置４０からＩ／Ｆ１１を介して受信した画像データに対して各種画像処理を行なう。

記録ヘッド制御部２５は、記録ヘッド３を制御する。記録ヘッド制御部２５には、信号生成部２６が設けられている。信号生成部２６は、各種信号を生成し、当該生成した信号を記録ヘッド３へ向けて転送する。記録ヘッド３へ転送される信号としては、例えば、シリアルクロック（ＣＬＫ信号）、シリアルデータ（ＤＡＴＡ信号）、ラッチ信号（ＬＴ信号）、ヒートイネーブル信号（ＨＥ信号）等が挙げられる。

記録ヘッド３は、記録ヘッド制御部２５から転送されてきた信号に基づいて記録ヘッド３内の各吐出口からインクを吐出させる。記録ヘッド３には、詳細については後述するが、複数の記録素子が配される記録素子基板５０が設けられている。記録素子基板５０から記録ヘッド制御部２５へは、基板内情報（例えば、温度情報）が検知信号として転送される。

図３は、図２に示す記録素子基板５０の構成の一例を示す図である。記録素子基板５０には、複数の記録素子１０２が備えられており、記録信号（記録データ）に基づいて記録素子が駆動されることで記録媒体上に画像が記録される。

ここで、記録素子基板５０は、記録素子１０２と、ラッチ回路１０５と、シフトレジスタ１０６と、ゲート回路１０７と、検知回路１０８と、駆動回路１０９とを具備して構成される。

駆動回路１０９（駆動ユニット）には、駆動素子１０３と、記録素子選択回路１０４とが具備される。駆動素子（例えば、ＭＯＳトランジスタ）１０３及び記録素子選択回路１０４は、記録素子１０２各々に対応して設けられており、駆動素子１０３は、記録素子選択回路１０４からの駆動信号に基づいて、対応する記録素子を駆動させる。これにより、対応するノズルからインクが吐出される。記録素子選択回路１０４には、ヒートイネーブル信号（ＨＥ信号）と、（ラッチ回路１０５から）記録信号（シリアルデータ：ＤＡＴＡ信号）とが入力される。そして、これら信号の論理積により、駆動素子１０３に駆動信号を出力する。

シフトレジスタ１０６（送受信ユニット）には、シリアルデータ入力端子ＤＡＴＡｉｎ、クロック入力端子ＣＬＫ及びシリアルデータ出力端子ＤＡＴＡｏｕｔが設けられている。シフトレジスタ１０６は、ＣＬＫ信号に同期して、記録信号（シリアルデータ）をシリアル入力し、それをシリアル／パラレル変換してラッチ回路１０５に出力する。また、シフトレジスタ１０６は、記録信号や検出信号などのデータを保持する保持領域を有する。

ラッチ回路１０５（ラッチユニット）には、ＬＴ信号を入力するＬＴ信号入力端子ＬＴが備えられており、当該端子からのＬＴ信号に同期してシフトレジスタ１０６からの記録信号（パラレルデータ）がパラレルに入力される。ラッチ回路１０５から出力される記録信号（パラレルデータ）は、記録素子選択回路１０４に入力される。記録素子選択回路１０４は、駆動素子１０３に接続されており、また、各駆動素子１０３は、記録素子１０２にそれぞれ接続されている。

検知回路１０８（取得ユニット）は、記録素子基板５０の基板内情報（例えば、温度情報）を検知（取得）し、デジタル変換して検知信号として出力する。検知回路１０８の出力端子は、ゲート回路１０７の入力端子に接続されている。

ゲート回路１０７（格納ユニット）は、（ＬＴ信号を入力する）ゲート端子Ｇａｔｅからの出力が有効になると、出力端子（ＯＵＴ１、ＯＵＴ２）から出力し、その出力がシフトレジスタ１０６の保持領域における各ビットに設定される。即ち、ゲート回路１０７は、検知回路１０８からの検知信号をシフトレジスタ１０６の保持領域に書き込む。

ここで、図４（ａ）は、図２に示す記録素子基板５０の回路構成の一例を示す図である。この場合、ｎ個の記録素子とｎ個の検知回路の出力とを持つ構成が示されている。なお、図２を説明した構成と同じものについては同じ符号を付してある。

記録素子１０２、駆動素子１０３及び記録素子選択回路１０４は、直列に接続されており、電源供給線２０１の間に設けられている。駆動素子１０３の制御端子（ゲート）には、記録素子選択回路１０４が接続されており、また、記録素子選択回路１０４の入力端子には、ラッチ回路１０５の出力端子が接続されている。

ラッチ回路１０５の入力端子には、１ビット分のシフトレジスタ１０６の出力端子が接続されている。シフトレジスタ１０６には、ゲート回路１０７の出力が接続されている。ゲート回路１０７の入力には、検知回路１０８の出力端子が接続されている。

また、ゲート回路１０７は、例えば、図４（ｂ）に示す構成で実現される。ゲート回路１０７は、検知回路１０８からの検知信号を入力端子（ＩＮ）から入力し、ゲート端子（Ｇａｔｅ）へのＬＴ信号の入力に基づいて、当該検知信号に基づく出力を出力端子（ＯＵＴ１、ＯＵＴ２）のいずれかからシフトレジスタ１０６に出力する。

ここで、図５（ａ）及び図５（ｂ）を用いて、図４（ａ）に示す回路の動作について説明する。

図５（ａ）には、記録素子基板５０に入力される信号の全体的なタイミングが示されている。ＨＥは、（ＨＥ信号入力端子からの）記録素子を駆動するためのＨＥ信号の波形を示し、”Ｈ（ハイ）”の期間、記録素子が駆動される。ＬＴ、ＣＬＫ、ＤＡＴＡｉｎ及びＤＡＴＡｏｕｔは、図１及び図２におけるそれぞれ対応する端子から入力される信号波形をそれぞれ示す。本実施形態では、ｎ個の記録素子を駆動する場合を示す。

続いて、図５（ｂ）は、図５（ａ）に示すＣＬＫ信号、ＤＡＴＡｉｎ信号及びＤＡＴＡｏｕｔ信号について時間レンジを拡大して示している。

１回のデータ転送でｎ個の記録素子を駆動する場合、ＤＡＴＡｉｎ信号は、ｎ個の記録素子を駆動するためのｎビットを単位とするデータで構成される。ＣＬＫ信号の遷移（立ち上がり）のタイミングでシフトレジスタ１０６は、ＤＡＴＡｉｎ端子から記録信号を順次取り込む。シフトレジスタ１０６に取り込まれた記録信号は、シフトレジスタ１０６の保持領域に格納される。この場合、ＣＬＫ信号の立ち上がりに同期してシフトレジスタ１０６に記録信号（Ｄ１〜Ｄｎ）を取り込む場合を示している。また、ＣＬＫ信号の立ち下りに同期してシフトレジスタ１０６に取り込まれた検知信号（Ｓ１〜Ｓｎ）が順次出力される。

ここで、図６を用いて、記録信号及び検知信号の入力及び出力の概要について説明する。

記録信号のシリアル転送期間の間、ＣＬＫ信号のタイミングに同期して記録信号が順次シフトレジスタ１０６に送信される。このとき、ＣＬＫ信号に同期して、順次隣のビットのシフトレジスタ１０６に記録信号がシフトされて入力される。ｎ回のＣＬＫ信号の立ち上がり波形が入力されることでｎビットのシフトレジスタ１０６へのデータ転送が完了する。

シフトレジスタ１０６への記録信号の転送が完了すると、当該記録信号は、ＬＴ信号の立ち下りタイミングでラッチ回路１０５へパラレル出力され、ラッチ回路１０５にラッチされる（ラッチ期間）。そして、ラッチ回路１０５への転送が完了すると、検知回路１０８の出力（検知信号）がシフトレジスタ１０６の各ビットに設定される。

以下、この動作について詳述する。検知回路１０８からの検知信号は、まず、ゲート回路１０７に入力される。ゲート回路１０７に入力された検知信号は、ゲート回路１０７のゲート端子からの信号の入力に応じてその出力が制御される。本実施形態では、ＬＴ信号の立ち下りに同期して、ゲート回路１０７への検知回路１０８の出力が有効となる。

ここで、シフトレジスタ１０６の各ビットには、Ｓ（セット）端子及びＲ（リセット）端子が備えられている（図４（ａ）参照）。Ｓ端子に”Ｈ”が入力されると、シフトレジスタ１０６のデータに”Ｈ”が設定される。また、Ｒ端子に”Ｈ（ハイ）”が入力されると、シフトレジスタ１０６のデータが”Ｌ（ロー）”に設定される。

ゲート回路１０７のゲート端子に”Ｈ”が入力されると、ゲート回路１０７の出力として、ＯＵＴ１若しくはＯＵＴ２のいずれかから”Ｈ”が出力され、それがＳ端子及びＲ端子を介してシフトレジスタ１０６に入力される。これにより、検知回路１０８からパラレルに送られてきた検知信号がシフトレジスタ１０６の各ビットに設定される。すなわち、検知回路１０８からの温度情報がシフトレジスタ１０６に設定されることになる。

ここで、検知回路１０８の出力ビット数も、記録素子の（同時）駆動数と同じｎビットであり、検知回路１０８の出力ビットをＳ１〜Ｓｎとすると、ＬＴ信号の立ち下りのタイミングでＳ１〜Ｓｎの検知信号がシフトレジスタ１０６の各ビットに設定される。

図６に示すように、シフトレジスタ１０６からラッチ回路１０５へパラレル転送する期間（ラッチ期間）と、検知信号が格納される期間（検知データ格納期間）とには、ＣＬＫの立ち上がり及び立ち下り遷移がない。そのため、この期間の間は、シフトレジスタ１０６でシリアル転送は発生しない。検知回路１０８の出力がシフトレジスタ１０６に設定された後、シフトレジスタ１０６のクロック入力端子ＣＬＫに対して、ＣＬＫ信号の立ち上がり波形が入力される。これにより、シフトレジスタ１０６による検知信号のシリアル転送（パラレル／シリアル変換）が開始される。

シフトレジスタ１０６に対してＣＬＫ信号の立ち上がり波形がｎ回入力されると、シフトレジスタ１０６の出力端子であるＤＡＴＡｏｕｔ端子から検知信号Ｓ１〜Ｓｎが順次（外部（コントローラ部２０）に向けて）シリアル出力される。また同時に、シフトレジスタ１０６の入力端子であるＤＡＴＡｉｎ端子からは、記録信号が順次シリアル入力される。

以上の動作を繰り返すことにより、基板内情報であるＳ１〜Ｓｎのビットの出力と、記録素子１０２の駆動データであるＤ１〜Ｄｎの入力とを連続して行なうことができる。

図９を用いて、図６の補足説明をする。図９は、ゲート回路１０７からシフトレジスタ１０６へＳ１〜Ｓ８の８ビットのデータ転送と、シフトレジスタ１０６からラッチ回路１０５へのＤ１〜Ｄ８の８ビットのデータ転送とを連続して行なうことを示している。タイミングｔ１のＬＴ信号の立ち上がりに同期して、シフトレジスタ１０６からラッチ回路１０５へデータ（Ｄ１〜Ｄ８）が転送される。そして、タイミングｔ２のＬＴ信号の立ち下がりに同期して、ゲート回路１０７からシフトレジスタ１０６へデータ（Ｓ１〜Ｓ８）が転送される。タイミングｔ１まで、データ（Ｄ１〜Ｄ８）がシフトレジスタに１ビットずつ入力される様子を示す。タイミングｔ２からｔ３までの期間において、データ（Ｓ１〜Ｓ８）がシフトレジスタ１０６から出力されるとともに、データ（Ｄ１〜Ｄ８）がシフトレジスタ１０６に入力される様子を示している。

シフトレジスタ１０６にシリアル入力された記録信号（記録素子駆動データ）がラッチ回路１０５へ出力されたタイミングの後、検知回路１０８からの検知信号がシフトレジスタ１０６へパラレル入力される。そのため、シフトレジスタ１０６においては、記録信号と検知信号とが相互に干渉することなく、両信号を入れ替えて格納することができる。

以上説明したように実施形態１によれば、記録信号の入力と基板内情報の出力とを共用のシフトレジスタを用いて行なうため、記録素子基板の回路規模を抑え、基板サイズの縮小化を図れる。

また、実施形態１によれば、シフトレジスタにシリアル入力された記録信号をラッチ回路へパラレル出力するタイミングと、検知回路からシフトレジスタに検知信号をパラレル入力するタイミングとの調整をラッチ信号のみに基づいて行なう。そのため、各タイミングを個々の信号を設けて制御する場合よりも、信号配線及び入力端子の数を減らすことができ、基板サイズの縮小化を図れるとともに、基板コストの低下を図れる。

また更に、１つの信号でシフトレジスタの入出力のタイミングを制御するため、２つの信号を用いて各タイミングを個別に制御する場合よりも、シフトレジスタにおける入出力の干渉を防ぐためのタイミングマージンを小さくすることができる。これにより、転送に関わる時間を縮小でき、データ転送レートの高速化が図れる。

なお、図１０に示すように、第１の変形例として、記録素子基板１０１は、２種類の検知回路１０８Ａと１０８Ｂ、セレクタ１１１、判定回路１１０を備えている。判定回路１１０は、ラッチ回路から出力されたデータ（Ｄ１）の値に基づいて、セレクタを制御する信号を生成する。セレクタは、２種類の検知回路１０８Ａと１０８Ｂからそれぞれ出力された信号を入力し、判定回路１１０で生成された信号に基づいて、出力する信号を選択する。図９で説明したように、検知回路１０８Ａと１０８Ｂは、それぞれ８ビットのデータ（Ｓ１〜Ｓ８）を出力する。従って、図１０のセレクタ１１１は、例えば、Ｓ１について検知回路１０８Ａと１０８Ｂから入力するために、２ビットの信号が入力されることを示している。これは、Ｓ２〜Ｓ８も同様である。次に判定回路１１０の動作を説明する。判定回路１１０は、Ｄ１の値が０であれば、セレクタ１１１が検知回路１０８Ａを選択するように信号を出力する。一方、判定回路１１０は、Ｄ１の値が１であれば、セレクタ１１１が検知回路１０８Ｂを選択するように信号を出力する。検知回路１０８Ａ、Ｂは例えば、温度検知回路である。

また、図１１に示すように、第２の変形例として、記録素子基板１０１は、検知回路１０８とメモリ回路１１２、セレクタ１１１、判定回路１１０を備えている。判定回路１１０は、ラッチ回路から出力されたデータ（Ｄ１）の値に基づいて、セレクタを制御する信号を生成する。セレクタは、検知回路１０８とメモリ回路１１２からそれぞれ出力された信号を入力し、判定回路１１０で生成された信号に基づいて、出力する信号を選択する。従って、図１１のセレクタ１１１は、図１０のセレクタ１１１と同様であるので、説明を省く。次に判定回路１１０の動作を説明する。判定回路１１０は、Ｄ１の値が０であれば、セレクタ１１１が検知回路１０８を選択するように信号を出力する。一方、判定回路１１０は、Ｄ１の値が１であれば、セレクタ１１１がメモリ回路１１２を選択するように信号を出力する。検知回路１０８は例えば、温度検知回路であり、メモリ回路１１２は、記録素子基板の特性データを保持している。

（実施形態２）
次に、実施形態２について説明する。まず、図７を用いて、実施形態２に係わる記録素子基板５０の回路構成の一例について説明する。

ここで、実施形態２においては、ｍ×ｎ個の記録素子をｍ個ずつｎ回のタイミングで時分割駆動させる場合について説明する。より具体的には、ｍ×ｎ個の記録素子をｎ個の記録素子で構成されたＭ個のグループ（複数の記録素子を所定数含むグループ）に分割し、グループ内のヒータが同時に２つ以上駆動されないように１シーケンスの時間をｎ回のタイミングで時分割する。そして、時分割された時間内でｍビットの記録信号でｍ個の記録素子を同時に駆動するように制御する。

記録素子１０２は、駆動素子１０３に直列に接続され、駆動素子１０３のゲート端子からの入力に基づいてその駆動が制御される。駆動素子１０３のゲート端子には、３つの信号の論理積の出力が入力される。具体的には、ＨＥ端子、デコーダ１１０からの出力、ラッチ回路１０５からの出力が入力される。ＨＥ端子は、記録素子選択回路１０４に共通に接続される。ＨＥ端子に入力されるＨＥ信号は、記録素子１０２の駆動タイミングの制御を行なう。記録素子１０２は、ＨＥ信号の“Ｈ”期間の間、他の論理積入力端子からの入力が“Ｈ”となれば、駆動される。

デコーダ１１０からｎ個の出力信号線が各グループ内のｎ個の記録素子選択回路１０４の入力にそれぞれ接続される。デコーダ１１０からの出力線は、グループ内の１つの記録素子１０２を選択するため、出力信号のうちの１つが有効となる。ラッチ回路１０５からの出力信号は、各グループの記録素子選択回路１０４に共通に接続され、グループの選択を行なう。

なお、ラッチ回路１０５、シフトレジスタ１０６、ゲート回路１０７及び検知回路１０８の相互の接続及び各回路の動作は、実施形態１と同様となるため、ここでは、その説明については省略する。デコーダ１１０の入力には、ラッチ回路１０５が接続され、シフトレジスタ１０６からの信号がＬＴ信号の“Ｈ”のタイミングで、デコーダ１１０に出力される。

デコーダ１１０は、ラッチ回路１０５からの記録信号に基づきデコーダ１１０の出力の１つを有効（“Ｈ”）にする。ｎ本のデコーダ出力配線のうち、１本の配線が“Ｈ”となる。つまり、実施形態２の基本的な構成は、実施形態１と同様となるが、実施形態１に対して、デコーダ１１０、それに接続されるラッチ回路１０５及びシフトレジスタ１０６の構成が追加されている。

図８は、図７に示す記録素子基板５０のレイアウト構成の一例を示す図である。なお、ここでは、記録素子（ヒータ）を加熱することで、当該ヒータ上面に供給されたインクを発砲し、基板上面に設けられたノズル（不図示）からインクを吐出する方式を採る記録素子基板について説明する。

基板５０の中央部には、インク供給口７０４が設けられている。インク供給口７０４は、基板裏面（紙面裏側）よりインクが基板上部（紙面表側）に供給されるために設けられる。これにより、各記録素子１０２にインクが供給される。すなわち、図７で説明した回路構成がインク供給口７０４をはさんで両側に対称に配置されている。

ヒータ１０２は、インク供給口７０４に沿って１列に配列されている。各ヒータ１０２に対応して駆動素子１０３及び記録素子選択回路１０４がそれぞれ配置されている。ｎ個のヒータ１０２、駆動素子１０３、記録素子選択回路１０４が１つのグループを構成しており、グループ毎に１ビット分のシフトレジスタ１０６及びラッチ回路１０５が配置されている。また、デコーダ１１０からの出力配線が、各グループに共通して基板長手方向に配置されている。また、検知回路１０８及びゲート回路１０７も、各グループに対応して設けられている。

ここで、図８に示すレイアウト構成によれば、シフトレジスタ１０６に隣接してゲート回路１０７及び検知回路１０８が配置されている。そのため、検知回路１０８とゲート回路１０７とを相互に接続する配線、ゲート回路１０７とシフトレジスタ１０６とを相互に接続する配線をそれぞれ短くできる。

この構成により、検知回路１０８からの検知信号の出力を個々に入出力部へ配線を伸ばし出力するような構成にする場合よりも、配線の閉める面積を効率的に減少させられる。また、配線長を短くできることから、配線に寄生する抵抗、容量による遅延を減らすことができ、検知回路１０８やゲート回路１０７からの遅延が減り、データ転送の高速化が図れる。

以上が本発明の代表的な実施形態の一例であるが、本発明は、上記及び図面に示す実施形態に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。

上述した実施形態においては、ラッチ信号の立ち上がりのタイミングにおいてシフトレジスタ１０６からラッチ回路１０５へ記録信号をパラレル出力し、また、ラッチ信号の立ち下りのタイミングにおいて検知信号をシフトレジスタにパラレル入力する。しかしながら、これに限られるものではなく、例えば、ラッチ信号の信号値（第１の値、第２の値）が遷移したタイミングに同期してこれら制御を行なえれば良く、ラッチ信号の立ち上がりのタイミングであるか立ち下りのタイミングであるかは特に問わない。

また更に、上述した実施形態においては、このようなタイミングを規定する信号として、ラッチ信号を用いたが、これに限られない。配線数の増加は招かれるが、新たな信号を設け、当該信号に基づいて上記処理を行うようにしても良い。

Claims (7)

1. 複数の記録素子を有する記録素子基板であって、
   前記記録素子基板における基板内の情報を検知する検知回路と、
   前記記録素子の駆動の制御を行なうための記録信号をシリアル入力し、シリアル／パラレル変換して当該記録信号をパラレル出力するシフトレジスタと、
   前記シフトレジスタからパラレル出力された前記記録信号をラッチするラッチ回路と、
   前記ラッチ回路にラッチされた前記記録信号に基づいて、前記複数の記録素子を駆動する駆動回路と、
   を具備し、
   前記シフトレジスタから前記記録信号が前記ラッチ回路にパラレル出力された後、次の記録信号のシリアル入力が開始されるまでの間に、前記検知回路からの前記情報に基づく検知信号が前記シフトレジスタにパラレル入力され、
   前記シフトレジスタは、前記検知信号が前記シフトレジスタにパラレル入力された後、前記記録信号がシリアル入力されるのに同期して当該入力された検知信号をパラレル／シリアル変換してシリアル出力する、
   ことを特徴とする記録素子基板。
2. ラッチ信号が第１の値に遷移したタイミングにおいて前記シフトレジスタに格納された前記記録信号が前記ラッチ回路に入力され、前記ラッチ信号の信号値が第２の値に遷移したタイミングにおいて前記検知信号が前記シフトレジスタにパラレル入力され、前記ラッチ信号の信号値が更に前記第１の値に遷移するまでの間に、前記シフトレジスタに前記記録信号がシリアル入力され、
   前記駆動回路は、
   前記ラッチ信号が前記第１の値に遷移するタイミングにおいて前記ラッチ回路にラッチされた記録信号に基づいて、前記複数の記録素子を駆動する、
   ことを特徴とする請求項１に記載の記録素子基板。
3. 前記検知信号を前記シフトレジスタに向けてパラレル出力するゲート回路を更に具備し、
   前記記録素子基板には、
   前記ゲート回路を挟んで前記検知回路と前記シフトレジスタとが隣接して配されている、
   ことを特徴とする請求項１又は２に記載の記録素子基板。
4. 前記駆動回路は、
   前記複数の記録素子を所定数含むグループに分けて各グループ内の記録素子を時分割駆動させ、
   前記検知回路および前記ゲート回路は、各グループに対応して設けられている、
   ことを特徴とする請求項３に記載の記録素子基板。
5. 記録素子を有する記録素子基板であって、
   記録データに基づいて、前記記録素子を駆動する駆動ユニットと、
   前記記録素子基板の情報を取得する取得ユニットと、
   データを保持する保持領域を有し、前記保持領域に保持された情報を前記記録素子基板の外へシリアルに送信しながら前記記録素子基板の外から前記記録データをシリアルに受信して、受信した記録データを前記保持領域に格納する送受信ユニットと、
   前記保持領域に保持された前記記録データをラッチするラッチユニットと、
   前記ラッチユニットによって前記記録データがラッチされた後、前記送受信ユニットが次の送信を行う前に、前記取得ユニットによって取得された情報を前記保持領域に書き込む格納ユニットと、
   を具備することを特徴とする記録素子基板。
6. 請求項１から５のいずれか１項に記載の記録素子基板を具備する記録ヘッド。
7. 請求項６に記載の記録ヘッドと、
   前記記録ヘッドを制御する制御回路と
   を具備し、
   前記制御回路は、
   前記記録ヘッドに向けて記録信号を送信するとともに、前記記録ヘッドから前記情報を受信する
   ことを特徴とする記録装置。

Images