JPS61212937A - フレ−ム同期伝送装置 - Google Patents
フレ−ム同期伝送装置Info
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- JPS61212937A JPS61212937A JP60053934A JP5393485A JPS61212937A JP S61212937 A JPS61212937 A JP S61212937A JP 60053934 A JP60053934 A JP 60053934A JP 5393485 A JP5393485 A JP 5393485A JP S61212937 A JPS61212937 A JP S61212937A
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- Japan
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- flag
- frame
- pattern
- transmission frame
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Facsimile Transmission Control (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同期方式によるデジタルデータ通信において
、受信点におけるタイミング信号および各タイミング区
間の意味を維持するフレーム同期伝送装置に関するもの
である。
、受信点におけるタイミング信号および各タイミング区
間の意味を維持するフレーム同期伝送装置に関するもの
である。
従来の技術
最近、同期方式を用いた高能率デジタルデータ伝送は、
コンピュータ間通信、ファクシミリ通信などの各種デー
タ通信の分野で盛んに利用される３ ページ ようになってきた。同期式データ通信においては、■タ
イミングクロックによって、時間軸上のタイムスロット
が明確になっていること、■各タイムスロットのもつ意
味、例えば′このタイムスロットの意味は、８桁２進数
の最下位ピット ”の如き意味が明確であるとき、この
タイミングスロット時のデータ線上の信号の値を知るこ
とで、デジタルデータ通信がおこなえる。
コンピュータ間通信、ファクシミリ通信などの各種デー
タ通信の分野で盛んに利用される３ ページ ようになってきた。同期式データ通信においては、■タ
イミングクロックによって、時間軸上のタイムスロット
が明確になっていること、■各タイムスロットのもつ意
味、例えば′このタイムスロットの意味は、８桁２進数
の最下位ピット ”の如き意味が明確であるとき、この
タイミングスロット時のデータ線上の信号の値を知るこ
とで、デジタルデータ通信がおこなえる。
上述の如きタイミングとタイミングスロットの意味を明
確にするための手段の１つとして、ハイレベルデータリ
ンク制御手順（）ＩＤＬＣ）が定められている。これの
フレームフォーマットの構造は、第４図に示す如くであ
って、例えば電子通信学会編、データ通信ノ・ンドプッ
ク、オーム社発行。
確にするための手段の１つとして、ハイレベルデータリ
ンク制御手順（）ＩＤＬＣ）が定められている。これの
フレームフォーマットの構造は、第４図に示す如くであ
って、例えば電子通信学会編、データ通信ノ・ンドプッ
ク、オーム社発行。
１９６ページに記載されている。第４図に示すものは、
転送単位としてのフレームであり、４０１はフラグフィ
ールドで、８ビツトの０１１１１１１０の符号列である
。４０２はアドレスフィールド、４０３は制御信号フィ
ールド、４０４は情報フィールド、４ｏ５はフレームチ
ェックシーケンスフィールドである。ＨＤＬＣにおいて
は、フレームの先頭と末尾はフラグを付ける。フレーム
が連続している場合、フレーム間のフラグは１個とする
ことができる。
転送単位としてのフレームであり、４０１はフラグフィ
ールドで、８ビツトの０１１１１１１０の符号列である
。４０２はアドレスフィールド、４０３は制御信号フィ
ールド、４０４は情報フィールド、４ｏ５はフレームチ
ェックシーケンスフィールドである。ＨＤＬＣにおいて
は、フレームの先頭と末尾はフラグを付ける。フレーム
が連続している場合、フレーム間のフラグは１個とする
ことができる。
発明が解決しようとする問題点
しかし、ＨＤＬＣは、以下に示す２つの問題を有してい
る。
る。
（１） フラグ以外のフレームで転送する情報の中に
、フラグシーケンスと同じピット列が出現すると、受信
側がフレームの終りと見なすのを防止するために（５個
の連続するビット１のパターンが出現）、送信側はその
直後にピットｏを強制的に挿入して送信する。一方受信
側は、ビット１のパターンが５個連続すると、次のピッ
トｏを除去する。これは非常に煩雑な問題で、装置規模
を増大させるばかりでなく、発生パターンに依存して０
を挿入するので、各タイミングスロットの意味を知るの
は、極めて困難な作業を必要とする。
、フラグシーケンスと同じピット列が出現すると、受信
側がフレームの終りと見なすのを防止するために（５個
の連続するビット１のパターンが出現）、送信側はその
直後にピットｏを強制的に挿入して送信する。一方受信
側は、ビット１のパターンが５個連続すると、次のピッ
トｏを除去する。これは非常に煩雑な問題で、装置規模
を増大させるばかりでなく、発生パターンに依存して０
を挿入するので、各タイミングスロットの意味を知るの
は、極めて困難な作業を必要とする。
（２）情報の転送中に、フラグシーフェンスに伝送５ペ
ージ 誤シが発生すると、フレームの先頭又は末尾が不明とな
り、データ伝送が行なえなく、又逆に、他の符号に伝送
誤りが発生して、フラグシーフェンスと同一のパターと
なると、受信側は、フレームの終了と判断するために、
同様データ伝送が行なえなくなる。
ージ 誤シが発生すると、フレームの先頭又は末尾が不明とな
り、データ伝送が行なえなく、又逆に、他の符号に伝送
誤りが発生して、フラグシーフェンスと同一のパターと
なると、受信側は、フレームの終了と判断するために、
同様データ伝送が行なえなくなる。
本発明は上記従来の問題点に鑑み、回線ノイズや瞬断に
よって生じるフレームおよびタイミングクロックの同期
外れを軽減するとともに、データの一部にフラグパター
ンと同じシーフェンスのデータが存在しても良好なフレ
ーム同期伝送装置を提供するものである。
よって生じるフレームおよびタイミングクロックの同期
外れを軽減するとともに、データの一部にフラグパター
ンと同じシーフェンスのデータが存在しても良好なフレ
ーム同期伝送装置を提供するものである。
問題点を解決するための手段
本発明における送信装置においては、一定ビツト数から
なるフラグパターンと、別の一定ビット数からなるデー
タ部で構成される伝送フレームを連続して送出する。ト
レーニング期間においては、データ部にフラグパターン
と同一のパターンを含まないダミーデータを送出する。
なるフラグパターンと、別の一定ビット数からなるデー
タ部で構成される伝送フレームを連続して送出する。ト
レーニング期間においては、データ部にフラグパターン
と同一のパターンを含まないダミーデータを送出する。
受信装置におい。
では、周波数が回線タイミングクロックに極めて６ ぺ
−７ 近いタイミングクロックを自励発振で生成する手段、こ
れを受信タイミングクロックと位相同期させる手段、受
信４号からフラグパターンを検出する手段、間隔がフレ
ーム長であるフラグパターンを一定の整数回受信すると
伝送フレーム同期状態を示す信号を発生する手段、フレ
ーム同期状態においては、フラグ位置にフラグパターン
の存在を検出する手段、データ部にフラグパターンと同
一の符号シーフェンスが存在しても無視する手段をもち
、フラグの位置にフラグパターンを連続別に定められた
整数回検出できないとき、フレーム非同期状態を示す信
号を発生する手段をもち、送信装置が行う上記トレーニ
ング期間は、少くなくとも、フレーム非同期状態からフ
レーム同期状態に移行するに要するフラグ検出回数のフ
ラグを送出する期間であるようにしたものである。
−７ 近いタイミングクロックを自励発振で生成する手段、こ
れを受信タイミングクロックと位相同期させる手段、受
信４号からフラグパターンを検出する手段、間隔がフレ
ーム長であるフラグパターンを一定の整数回受信すると
伝送フレーム同期状態を示す信号を発生する手段、フレ
ーム同期状態においては、フラグ位置にフラグパターン
の存在を検出する手段、データ部にフラグパターンと同
一の符号シーフェンスが存在しても無視する手段をもち
、フラグの位置にフラグパターンを連続別に定められた
整数回検出できないとき、フレーム非同期状態を示す信
号を発生する手段をもち、送信装置が行う上記トレーニ
ング期間は、少くなくとも、フレーム非同期状態からフ
レーム同期状態に移行するに要するフラグ検出回数のフ
ラグを送出する期間であるようにしたものである。
″“ ：
本発明は上記構成によシ、通常の運用時であるフレーム
同期状態においては、連続Ｎ５ＯＵＴ−１フレームにわ
たってフラグフィールドに誤りが７へ−７ 発生しても、受信側のフレーム同期は維持される。
同期状態においては、連続Ｎ５ＯＵＴ−１フレームにわ
たってフラグフィールドに誤りが７へ−７ 発生しても、受信側のフレーム同期は維持される。
また１時的な回線の瞬断によって受信側にデータおよび
タイミングクロックが受信できないときも、送信側と、
受信側の内部タイミング発生回路が発生するタイミング
クロックが１タイムスロツトの差異を生ずる時間か、Ｎ
５ＯＵＴ−１回のフラグフィールドを受信する時間の短
い方の時間の間、受信装置内部のタイミングクロックお
よびフレーム同期を維持することができる。このため、
回線が回復した直後の正しく受信したデータの意味およ
び値を、受信側で正しく知ることができるようにしたも
のである。
タイミングクロックが受信できないときも、送信側と、
受信側の内部タイミング発生回路が発生するタイミング
クロックが１タイムスロツトの差異を生ずる時間か、Ｎ
５ＯＵＴ−１回のフラグフィールドを受信する時間の短
い方の時間の間、受信装置内部のタイミングクロックお
よびフレーム同期を維持することができる。このため、
回線が回復した直後の正しく受信したデータの意味およ
び値を、受信側で正しく知ることができるようにしたも
のである。
実施例
以下、本発明の一実施例について説明する。
なお、以下に説明する実施例においては、１フレームの
ビット数ＢＦＭ＝１０２４．フラグフィールドのビット
数ＢＦＬＧ−１６．フレーム同期状態になるためのフレ
ーム数（フラグ数）ＮＳＩＮ−４，フレーム非同期状態
になるためのフレーム数（フラグ数）ＮＳＯＵＴ＝ｓ、
伝送回線のタイミングクロックおよび受信装置のデータ
タイミングクロックＦ Ｔ Ｉ Ｍ−１４４Ｋｂｐｓ
（キロビット／秒）の場合について説明するが、ＢＦＭ
〉８゜ＢＦＬＧ〉２．Ｎ５ＩＮ〉２．Ｎ５ＯＵＴ〉１
。
ビット数ＢＦＭ＝１０２４．フラグフィールドのビット
数ＢＦＬＧ−１６．フレーム同期状態になるためのフレ
ーム数（フラグ数）ＮＳＩＮ−４，フレーム非同期状態
になるためのフレーム数（フラグ数）ＮＳＯＵＴ＝ｓ、
伝送回線のタイミングクロックおよび受信装置のデータ
タイミングクロックＦ Ｔ Ｉ Ｍ−１４４Ｋｂｐｓ
（キロビット／秒）の場合について説明するが、ＢＦＭ
〉８゜ＢＦＬＧ〉２．Ｎ５ＩＮ〉２．Ｎ５ＯＵＴ〉１
。
ＦＴＩＭ−任意の場合について適用可能である。
第１図は、本発明の一実施例におけるフレーム同期伝送
装置のブロック図である。
装置のブロック図である。
第１図において、端子１０１に、第２図ａに示す受信回
線データ２０２が入力される。端子１０２には第２図す
に示す１４４ＫｂｐＳの回線タイミングクロック２０２
が入力される。１０３はフラグ検出回路であり回路に入
力したデータのシーフェンスが、フラグパターン、例え
ば ０１１１１１１０１０１０１０１０ と一致したとき第
２図Ｃに示すフラグ検出信号２０３を、線１０４上に出
力する。１０５は電圧制御型の発振回路で、中心周波数
は９．２１６ ＭＨｚである。発振回路１０５として電
圧制御型の水晶発振器を使用すると周波数が±５０ＰＰ
Ｍの範囲内で線１０７を介して制御可能である。このｖ
ｘｃｏ発振回路１０６は、９ヘーン 端子１０２に回線タイミングクロック２０２が入力して
いるときは、６４分の１分周回路１０８の出力の周波数
と位相とが回線タイミングクロック２０２にほぼ合致す
るよう発振し、回線タイミングクロック２０２が入力し
ないときは、９．２１６ＭＨｚに近い周波数で自励発振
する。従って、端子１０９には、いつも受信装置データ
タイミングクロックが出力されている。
線データ２０２が入力される。端子１０２には第２図す
に示す１４４ＫｂｐＳの回線タイミングクロック２０２
が入力される。１０３はフラグ検出回路であり回路に入
力したデータのシーフェンスが、フラグパターン、例え
ば ０１１１１１１０１０１０１０１０ と一致したとき第
２図Ｃに示すフラグ検出信号２０３を、線１０４上に出
力する。１０５は電圧制御型の発振回路で、中心周波数
は９．２１６ ＭＨｚである。発振回路１０５として電
圧制御型の水晶発振器を使用すると周波数が±５０ＰＰ
Ｍの範囲内で線１０７を介して制御可能である。このｖ
ｘｃｏ発振回路１０６は、９ヘーン 端子１０２に回線タイミングクロック２０２が入力して
いるときは、６４分の１分周回路１０８の出力の周波数
と位相とが回線タイミングクロック２０２にほぼ合致す
るよう発振し、回線タイミングクロック２０２が入力し
ないときは、９．２１６ＭＨｚに近い周波数で自励発振
する。従って、端子１０９には、いつも受信装置データ
タイミングクロックが出力されている。
今受信装置のフレーム同期状態を″非同期′”と仮定し
、端子１１０のレベルは低（記号Ｌ）とする。この信号
はインバータ１１１により反転し、論理積回路１１２に
入力する。論理積回路１１２には、更に２つの信号、即
ちフラグ検出信号２０３と、分周回路１０８の出力に、
わずかの遅延（例えば２０ｏｎ８ ）を加えた信号が加
わる。これら３種類の信号の論理積が、反転論理和回路
１１３を介して、値が１０２４になると第２図ｄに示す
信号２０４を出力する１０２４カウントのカウンタ１１
４のリセット回路１１６に入力し、カウンタ１１４の値
を０にリセットする。カウンタ１１４１０ ｌ＼−７ は、１／６４分周回路１０８の出力毎に値を１づつ増し
、値が１０２４になる毎に信号２０４を出力する。信号
２０４は、反転論理和回路１１３を介してカウンタ１１
４のリセット回路１１６に加えられるが、このときカウ
ンタ１１４の値は１０２４であシ、又、論理積回路１１
２から加えられる信号とほぼ同期している。カウンタ１
１４の出力信号２０４は、線１１６上にあり、受信装置
のフラグ時刻を示すフラグパルスであり、これは論理積
回路１１７に入力される。論理積回路１１７からは、カ
ウンタ１１４からの出力パルスと、フラグ検出回路１０
３からのフラグ検出信号２０３とが一致したときのみ出
力される。即ち１フレームの周期ＢＦＭ（＝１０２４）
クロック毎のフラグ検出信号のみがシフトレジスタ１１
８に入力される。シフトレジスタ１１８のクロック入力
回路１１９には、デレー回路１２０によりわずかの遅延
（例えば、２００ｎ８ ）を加えたカウンタ出力信号
２０４が加えられる。シフトレジスタ１１８のクロック
回路１１９には、フラグ信号が１１ へ−／ 入力すべき予定時刻にパルスが入力し、入力毎に出力デ
ータがシフトする。シフトレジスタ１１８の連続するＮ
５ＩＮ＝４個の出力が全てＯＮとなると、フリップフロ
ップ回路１２１はセットされ、その出力は０Ｎ（−Ｈ）
となり、受信装置は同期状態となる。一方シフトレジス
タ１１８の連続するＮ３０ＵＴ＝ｓ個（正確に図示せず
）の出力が全て０ＦＦ（−Ｌ）となると、受信装置は非
同期状態となる。同期状態となると、論理積回路１１２
に入力する線１２２上のフレーム同期信号がＬとなるの
で、カウンタ１１４をリセットするのは、カウンタ値が
１０２４のとき出力されるパルスのみとなり、フラグ検
出信号は所定の時刻に存在を調べ、存在していればシフ
トレジスタ１１８にＯＮが入力される。
、端子１１０のレベルは低（記号Ｌ）とする。この信号
はインバータ１１１により反転し、論理積回路１１２に
入力する。論理積回路１１２には、更に２つの信号、即
ちフラグ検出信号２０３と、分周回路１０８の出力に、
わずかの遅延（例えば２０ｏｎ８ ）を加えた信号が加
わる。これら３種類の信号の論理積が、反転論理和回路
１１３を介して、値が１０２４になると第２図ｄに示す
信号２０４を出力する１０２４カウントのカウンタ１１
４のリセット回路１１６に入力し、カウンタ１１４の値
を０にリセットする。カウンタ１１４１０ ｌ＼−７ は、１／６４分周回路１０８の出力毎に値を１づつ増し
、値が１０２４になる毎に信号２０４を出力する。信号
２０４は、反転論理和回路１１３を介してカウンタ１１
４のリセット回路１１６に加えられるが、このときカウ
ンタ１１４の値は１０２４であシ、又、論理積回路１１
２から加えられる信号とほぼ同期している。カウンタ１
１４の出力信号２０４は、線１１６上にあり、受信装置
のフラグ時刻を示すフラグパルスであり、これは論理積
回路１１７に入力される。論理積回路１１７からは、カ
ウンタ１１４からの出力パルスと、フラグ検出回路１０
３からのフラグ検出信号２０３とが一致したときのみ出
力される。即ち１フレームの周期ＢＦＭ（＝１０２４）
クロック毎のフラグ検出信号のみがシフトレジスタ１１
８に入力される。シフトレジスタ１１８のクロック入力
回路１１９には、デレー回路１２０によりわずかの遅延
（例えば、２００ｎ８ ）を加えたカウンタ出力信号
２０４が加えられる。シフトレジスタ１１８のクロック
回路１１９には、フラグ信号が１１ へ−／ 入力すべき予定時刻にパルスが入力し、入力毎に出力デ
ータがシフトする。シフトレジスタ１１８の連続するＮ
５ＩＮ＝４個の出力が全てＯＮとなると、フリップフロ
ップ回路１２１はセットされ、その出力は０Ｎ（−Ｈ）
となり、受信装置は同期状態となる。一方シフトレジス
タ１１８の連続するＮ３０ＵＴ＝ｓ個（正確に図示せず
）の出力が全て０ＦＦ（−Ｌ）となると、受信装置は非
同期状態となる。同期状態となると、論理積回路１１２
に入力する線１２２上のフレーム同期信号がＬとなるの
で、カウンタ１１４をリセットするのは、カウンタ値が
１０２４のとき出力されるパルスのみとなり、フラグ検
出信号は所定の時刻に存在を調べ、存在していればシフ
トレジスタ１１８にＯＮが入力される。
以上の説明から分るように、本実施例においては、非同
期状態において１フレームの周期毎にフラグパターンが
連続Ｎ５ＩＮ＝４回入力すると同期状態になり、同期状
態においては第３図に示す伝送フレーム３ｏｏの情報部
３０２に、３９１に示スフラグパターンと同一のパター
ンが存在しても差支えない。非同期状態においては、フ
レームの情報部３０２にフラグパターン３０１と同一の
パターンが存在してはならない。このため、送信装置側
では、装置の使用に先立って、トレーニング期間を設け
、トレーニング期間においては、フレーム３００のフラ
グ３０１部にのみフラグパターンが存在する信号を送出
しなければならない。
期状態において１フレームの周期毎にフラグパターンが
連続Ｎ５ＩＮ＝４回入力すると同期状態になり、同期状
態においては第３図に示す伝送フレーム３ｏｏの情報部
３０２に、３９１に示スフラグパターンと同一のパター
ンが存在しても差支えない。非同期状態においては、フ
レームの情報部３０２にフラグパターン３０１と同一の
パターンが存在してはならない。このため、送信装置側
では、装置の使用に先立って、トレーニング期間を設け
、トレーニング期間においては、フレーム３００のフラ
グ３０１部にのみフラグパターンが存在する信号を送出
しなければならない。
トレーニング期間終了後においては、受信装置は同期状
態になっていることが好ましい。本実施例においてはト
レーニング期間は４フレ一ム以上、８フレ一ム程度に選
ぶのが好ましい。第１図に示す比較回路は、線１０７を
介して、端子１０９のタイミングクロックが、端子１０
２に入力する回線タイミングクロックと同位相となるよ
うに制御するが、回線断などによって一時的に回線タイ
ミングクロックが入力しなくなるか、減衰したときも、
ｖｃｘｏ回路１０５は、所定周波数の近傍で自励してお
り引き続き受信装置に対してデータタイミングクロック
、フラグパルス、を供給し続るこ１３ ヘ一／゛ とができるので、一時的回線断が生じても、位相比較回
路の制御によって、正しいデータタイミングクロックが
回復できる範囲内において、回線断回復後直ちに、各ク
ロックスロットの意味を知ることができる。本実施例に
おいて同期状態から非同期状態に移行するのは、連続４
フレームにわたシフラグ部において、フラグシーケンス
を受信できない場合のみで、フラグの７個の連続欠落は
許される。従って、本実施例によるフレーム伝送方式は
、上述の説明から理解できるように、極めて回線の雑音
や瞬断に強く、安定しており、かつデータ部にフラグパ
ターンと同一のデーターシーフェンスを許す。安定で使
い易い方式であるといえる。なお、第３図は、フレーム
３００の構成を示すもので、フラグ３０１と情報部３０
２とからなる。第３図の場合では、フラグを１６ビツト
トシたパターンとして、図示の如く、 ０１１１１１１０１０１０１０１０を用いているが、こ
れは１例である。
態になっていることが好ましい。本実施例においてはト
レーニング期間は４フレ一ム以上、８フレ一ム程度に選
ぶのが好ましい。第１図に示す比較回路は、線１０７を
介して、端子１０９のタイミングクロックが、端子１０
２に入力する回線タイミングクロックと同位相となるよ
うに制御するが、回線断などによって一時的に回線タイ
ミングクロックが入力しなくなるか、減衰したときも、
ｖｃｘｏ回路１０５は、所定周波数の近傍で自励してお
り引き続き受信装置に対してデータタイミングクロック
、フラグパルス、を供給し続るこ１３ ヘ一／゛ とができるので、一時的回線断が生じても、位相比較回
路の制御によって、正しいデータタイミングクロックが
回復できる範囲内において、回線断回復後直ちに、各ク
ロックスロットの意味を知ることができる。本実施例に
おいて同期状態から非同期状態に移行するのは、連続４
フレームにわたシフラグ部において、フラグシーケンス
を受信できない場合のみで、フラグの７個の連続欠落は
許される。従って、本実施例によるフレーム伝送方式は
、上述の説明から理解できるように、極めて回線の雑音
や瞬断に強く、安定しており、かつデータ部にフラグパ
ターンと同一のデーターシーフェンスを許す。安定で使
い易い方式であるといえる。なお、第３図は、フレーム
３００の構成を示すもので、フラグ３０１と情報部３０
２とからなる。第３図の場合では、フラグを１６ビツト
トシたパターンとして、図示の如く、 ０１１１１１１０１０１０１０１０を用いているが、こ
れは１例である。
発明の効果
１４ ｌ＼−／゛
以上説明したように、本発明は簡単な回路構成でありな
がら、回線ノイズや瞬断によってフレームおよびタイミ
ングクロックの同期外れが生じ難く、かつ通常の運用時
にあっては、データ一部にフラグパターンと同じシーフ
ェンスのデータが存在することを許す、安定度の高い、
使用し易い、フレームの同期式データ伝送の方法を提供
するもので、その効果は大きい。
がら、回線ノイズや瞬断によってフレームおよびタイミ
ングクロックの同期外れが生じ難く、かつ通常の運用時
にあっては、データ一部にフラグパターンと同じシーフ
ェンスのデータが存在することを許す、安定度の高い、
使用し易い、フレームの同期式データ伝送の方法を提供
するもので、その効果は大きい。
第１図は本発明の一実施例におけるフレーム同期伝送装
置のブロック図、第２図は同装置の主要信号のタイミン
グ図、第３図は同装置が用いるフレームの構成図、第４
図は従来のフレーム同期伝送装置におけるフレームの構
成図である。 １０３・・・・・・フラグ検出回路、１ｏ６・・・・・
・発振回路、１ｏ６・・・・・・位相比較回路、１ｏ８
・・・・・・分周回路、１１４・・・・・・カウンタ、
１１８・・・・・・シフトレジスタ、１２１・川・・フ
リップ、フロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名０
０ 寸 Ｃ） 城 憾
置のブロック図、第２図は同装置の主要信号のタイミン
グ図、第３図は同装置が用いるフレームの構成図、第４
図は従来のフレーム同期伝送装置におけるフレームの構
成図である。 １０３・・・・・・フラグ検出回路、１ｏ６・・・・・
・発振回路、１ｏ６・・・・・・位相比較回路、１ｏ８
・・・・・・分周回路、１１４・・・・・・カウンタ、
１１８・・・・・・シフトレジスタ、１２１・川・・フ
リップ、フロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名０
０ 寸 Ｃ） 城 憾
Claims (1)
- 周波数が回線タイミングクロックに応じたタイミングク
ロックを発生するタイミングクロック発生手段と、前記
タイミングクロックを受信タイミングクロックと位相同
期させる位相同期手段と、受信信号からフラグパターン
を検出するフラグパターン検出手段と、間隔がフレーム
長であるフラグパターンを一定回数受信すると伝送フレ
ーム同期状態信号を発生する伝送フレーム同期状態信号
発生手段と、フレーム同期状態においてフラグ位置にフ
ラグパターンの存在を検出するフラグパターン検出手段
と、受信信号のデータ部にフラグパターンと同一のデー
タシークエンスが存在しても無視するよう指示する指示
手段と、フラグの位置にフラグパターンを連続別に定め
る回数検出ができないときに伝送フレーム非同期状態を
示す信号を発生する伝送フレーム非同期状態信号発生手
段とを具備し、送信装置が情報送信時に一定ビット数か
らなるフラグパターンと、別の一定ビット数からなるデ
ータ部とで構成された伝送フレームを連続送出するとと
もに、トレーニング期間時にデータ部にはフラグパター
ンと同一のパターンを含まないダミーデータを送出し、
そのトレーニング期間は少なくとも伝送フレーム非同期
状態から伝送フレーム同期状態に移行するに要するフラ
グ検出回数のフラグを検出する期間であるようにしたこ
とを特徴とするフレーム同期伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053934A JPS61212937A (ja) | 1985-03-18 | 1985-03-18 | フレ−ム同期伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053934A JPS61212937A (ja) | 1985-03-18 | 1985-03-18 | フレ−ム同期伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212937A true JPS61212937A (ja) | 1986-09-20 |
Family
ID=12956568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053934A Pending JPS61212937A (ja) | 1985-03-18 | 1985-03-18 | フレ−ム同期伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106742U (ja) * | 1989-02-09 | 1990-08-24 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140813A (en) * | 1978-04-25 | 1979-11-01 | Fujitsu Ltd | Frame synchronization system |
| JPS5985154A (ja) * | 1982-11-05 | 1984-05-17 | Akai Electric Co Ltd | デイジタル信号の同期分離回路 |
-
1985
- 1985-03-18 JP JP60053934A patent/JPS61212937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140813A (en) * | 1978-04-25 | 1979-11-01 | Fujitsu Ltd | Frame synchronization system |
| JPS5985154A (ja) * | 1982-11-05 | 1984-05-17 | Akai Electric Co Ltd | デイジタル信号の同期分離回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106742U (ja) * | 1989-02-09 | 1990-08-24 |
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