JPH01238221A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入力されたデータからクロックを再生するクロック再生
回路に関し、 小型化を可能とすることを目的とし、 入力されたデータをサンプリングクロックによりサンプ
リングして、該データの変化点を検出するデータ変化点
検出部と、該データ変化点検出部によるデータの変化点
が所定位相となるように、前記サンプリングクロックを
制御するサンプリングクロック調整部と、該サンプリン
グクロック調整部から出力する前記サンプリングクロッ
クを分周して、クロックを出力する再生部とを備えて構
成した。

〔産業上の利用分野〕

本発明は、入力されたデータからクロックを再生するク
ロック再生回路に関するものである。

データ伝送方式等に於いて、入力されたデータからクロ
ックを再生し、そのクロックを用いてデータの処理を行
う構成が採用されており、そのクロックを再生する構成
を経済的に且つ小型化することが要望されている。

〔従来の技術〕

ページング・システム（ポケットベルの呼出通信システ
ム）に於けるページャ受信機は、受信デ−夕の識別処理
を行う為に、受信データからクロックを再生するクロッ
ク再生回路が設けられている。このようなりロック再生
回路は、従来、例えば、第１１図に示すように、位相比
較器６１と電圧制御発振器（ＶＣＯ）６２とにより位相
同期ループ（ＰＬＬ）を構成し、図示を省略した受信部
で変調波を受信して復調したデータと、電圧制御発振器
６２の出力信号の再生クロックとの位相を位相比較器６
１により比較し、データと再生クロックとの位相差に対
応した出力信号を制御電圧として電圧制御発振器６２に
加えて、この電圧制御発振器６２からデータに位相同期
した再生クロックを得るもので、この再生クロックを用
いて受信したデータの識別処理等が行われる。

〔発明が解決しようとする課題〕

前述の従来例に於いては、機能ブロック図としては簡単
であるが、電圧制御発振器６２等のアナログ回路部分を
含み、且つ回路規模が比較的大きいものである。従って
、ページャ受信機等に適用した場合、他の回路構成部分
を集積回路化等により小型化しても、クロック再生回路
部゛分を小型化することが困難であり、その為に、ペー
ジャ受信機を小型化して携帯を容易にすることが困難で
あった。

本発明は、小型化を可能とすることを目的とするもので
ある。

〔課題を解決するための手段〕

本発明のクロック再生回路は、ディジタル的に処理して
クロックを再生するものであり、第１図を参照して説明
する。

入力されたデータをサンプリングクロックによりサンプ
リングして、そのデータの変化点を検出するデータ変化
点検出部１と、このデータ変化点検出部１によるデータ
の変化点が所定位相となるように、サンプリングクロッ
クを制御するサンプリングクロック調整部２と、このサ
ンプリングクロック調整部２から出力されるサンプリン
グクロックを分周してクロックを再生する再生部３とを
備えているものである。

〔作用〕

データ変化点検出部１は、入力されたデータをサンプリ
ングクロックによりサンプリングして、データの“１”
と“０”との間の変化点を検出するものである。サンプ
リングクロック調整部２は、データの変化点の検出位相
が所定の位相となるように、サンプリングクロックを間
引くが或いは挿入する調整を行うものである。又再生部
３は、サンプリングクロック調整部２がら出力されるサ
ンプリングクロックを分周することにより、変化点が平
均化されたクロックを再生することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のブロック図であり、１１は
シフトレジスタ、１２−１〜１２−ｎは排他的オア回路
、１３−１〜１３−ｎはフリップフロップ、１４はマイ
クロプロセッサ、１５はバッファメモリ、１６は演算処
理部である。シフトレジスタ１１と排他的オア回路１２
−１〜１２−ｎとフリップフロップ１３−１〜１３−ｎ
等の構成によりデータ変化点検出部を構成し、マイクロ
プロセッサ１４によりサンプリングクロック調整部及び
再生部を構成している。

シフトレジスタ１１は、データの１ビットをｎサンプリ
ングする場合に、ｎ段の構成を用いるもので、マイクロ
プロセッサ１４がらのサンプリングクロックをシフトク
ロックとして、入力されたデータをシフトし、各段の出
力をサンプリング出力として排他的オア回路１２−１〜
１２−ｎに加える。データの変化点に相当する排他的オ
ア回路の出力信号のみが“１”となり、他の排他的オア
回路の出力信号は“０”となるがら、変化点の検出を行
うことができる。

これらの排他的オア回路１２−１〜１２−ｎの出力信号
をフリップフロップ１３−１〜１３−ｎに加えて、マイ
クロプロセッサ１４がらのクロックによりラッチし、マ
イクロプロセッサ１４内のバッファメモリ１５のフリン
プフロソプ１３−１〜１３−ｎ対応領域Ｂｌ＝Ｂｎにに
蓄積する。

マイクロプロセッサ１４に於いては、バッファメモリ１
５に蓄積された内容を基に、演算処理部１６によりデー
タ変化点が同一位相で検出されているか否か判定し、検
出された変化点の位相が進んでいる場合は、シフトレジ
スタ１１に加えるサンプリングクロックを１パルス挿入
し、又変化点の位相が遅れている場合は、１パルス間引
くことになる。それによって、検出される変化点の平均
位相が一定となり、そのサンプリングクロックをマイク
ロプロセッサ１４によりｎ分周することにより、再生ク
ロックが出力される。

第３図は動作説明図であり、ｎ＝８とした場合に相当し
、（ａｌに示すデータが人力されて、（ｂｌに示すタイ
ミングのサンプリングクロックによりサンプリングされ
ると、８サンプリングクロフクからなる周期Ｌ１では、
サンプリングにより得られた８ビツトｎ０〜ｎ７はオー
ル″Ｏ″となる。次の周期ｔ２では、サンプリングによ
り得られた８ビットｎｏ〜ｎ、はオール“１”となる。

この場合、“０”と“１”との境界が変化点であり、次
の周期ｔ３では、サンプリングにより得られた８ビツト
ｎｏ〜ｎ７は、ｎｏのみ“ｌ”で他のピントはオール″
０′となる。即ち、周期ｔ１．ｔ２間では、ピッＦ　ｎ
ｌ　＋　　ｎ０間が変化点であるが、周期ｔ２．ｔ３間
では、ビットｎｏ、ｎ１間が変化点となる。

従って、（Ｃ１に示すデータの“０”をサンプリングし
たサンプリングデータは、（ｄ）に示すものとなり、周
期ｔ１．ｔ２に於けるサンプリングデータを比較するこ
とにより、変化点位相が遅れたことが判る。そこで、次
のサンプリングクロックを点線矢印で示すように１パル
ス間引くものである。

なお、変化点位相が進んでいる場合は、１パルスを挿入
してサンプリングを行うものである。

第４図は本発明の一実施例のプロセッサの概略フローチ
ャートを示し、サンプルデータの取込ルーチン■と、平
均変化点決定ルーチン■と、平均変化点からのクロック
再生ルーチン■とからなる場合を示し、所定の周期で繰
り返される。

サンプルデータの取込ルーチン■は、第５図に示す概略
フローチャートからなり、ＭＰＵ　（マイクロプロセッ
サ）の自走クロックによりサンプルデータの取込みを行
い■、そのサンプルデータをバッファへ格納する■。即
ち、第２図に於けるフリップフロップ１３−１〜１３−
ｎにラッチされたサンプルデータを、マイクロプロセッ
サ１４のバッファメモリ１５のフリップフロップ対応領
域に格納する。そして、平均対象骨のデータの取込みを
行ったか否か判定し■、平均変化点を求める為のサンプ
ルデータの取込みを行うと、次のルーチンへ移行する。

第６図は平均変化点決定ルーチン■の概略フローチャー
トであり、第２図に於けるフリップフロップ１３−１〜
１３−ｎにラッチされたサンプルデータを、バッファメ
モリ１５のフリップフロップ対応領域８１〜Ｂｎに順次
蓄積し、フリップフロップ対応領域Ｂ１＝Ｂｎの内容を
それぞれ加算する■。即ち、８サンプルデータをバッフ
ァメモリ１５のフリップフロップ対応領域８１〜Ｂ８に
順次蓄積し、それぞれ蓄積されたｍ回の内容Ｂｌｌ〜Ｂ
　ＩＩ　１　＋　　・・・ＢＩＭ〜Ｂａｆｆ１を、Ｔｌ
　　＝Ｂ＋＋＋Ｂｔｚ＋・・・８１１１１％　Ｔ　２　
＝　Ｂ　ｚＩ＋　Ｂ　ｚｚ＋・・・Ｂ２い・・・、Ｔ、
＝Ｂ□＋ＢＩＩ２＋・・・８８ｍで示すように加算する
。例えば、変化点が第３ビツト目に常に存在する場合は
、フリップフロップ対応領域Ｂ３に蓄積されたＢ２．”
ｚＢ、、が総で“１″となるから、加算出力Ｔ３はｍと
なり、他のフリップフロップ対応領域Ｂｌ、Ｂ２，８４
〜Ｂ８の加算出力Ｔ、、Ｔ２．Ｔ、〜Ｔ８は０となる。

又変化点が各回毎に多少ずれる場合は、加算出力の最も
大きい位置が最も多（変化点が生じる位置であることが
判る。

次に、サンプルデータの取込みが１回目又は同期外れ後
のものであるか否か判定する■。１回目の取込み又は同
期外れ後の場合は、前回に於ける加算出力の最大値ｍ　
ａ　ｘ　（Ｔ　ｎ　）の位置を変化点ＴＰ、とする■。

そして、平均変化点の決定を行い［相］、次のルーチン
へ移行する。

ステップ■に於いて、１回目の取込み又は同期外れ後の
取込みでない場合は、今回の加算出力の最大値ｍａｘ（
Ｔｆｉ　’）を変化点ＴＰｆｉ　”とする（ＴＰ、’　
＝ｍａ　ｘ　（Ｔ、　　°））■。そして、今回の変化
点ＴＰ、　　°が、前回の変化点ＴＰ、に対してサンプ
ルデータの±１ビットの範囲内であるか、又は同一位置
であるかを判定する＠。この条件内の場合は、前回の変
化点ＴＰｆｉを用いて平均変化点を決定する［相］。又
その条件内でない場合は、今回の変化点ＴＰ、１　’を
用いることにし０、この変化点ＴＰ、　　°を用いて平
均変化点を決定する０、そして、次のルーチンに移行す
る。

第７図はクロック再生ルーチン■の概略フローチャート
であり、ＴＰ、、’＝ＴＰ、、であるか否か判定し［相
］、その条件である場合は、再生クロックの周期を減少
させる。即ち、サンプリングクロックを１パルス間引く
ことになる。又その条件でない場合は、ＴＰ、　　°＝
　Ｔ　Ｐ　、、、であるか否か判定し［相］、その条件
である場合は、再生クロックの周期を増加させる。即ち
、サンプリングクロックを１パルス挿入する。又その条
件でない場合は、そのまま最初のサンプルデータの取込
ルーチン■に移行する。

前述のように、プロセッサ１４がサンプルデータを取込
んで変化点を求め、その変化点を基にサンプリングクロ
ックの挿入、削除を制御して、平均変化点に基づいた周
期のクロックを再生するものである。

第８図は本発明の他の実施例のブロック図であり、３１
はシフトレジスタ、３２−１〜３２−３は排他的オア回
路、３３−１〜３３−３．３４−１〜３４−３はフリッ
プフロップ、３５．３６はラッチ回路、３７は比較回路
、３８は調整部である。この実施例に於いては、シフト
レジスタ３１と排他的オア回路３２−１〜３２−３とフ
リップフロップ３３−１〜３３−３とラッチ回路３５゜
３６と比較回路３７とにより、データ変化点検出部を構
成し、調整部３８によりサンプリングクロック調整部と
再生部とを構成している。

調整部３８は、シフトレジスタ３１に加えるサンプリン
グクロックを調整すると共に、そのサンプリングクロフ
タに基づいて再生クロックを出力し、又各フリップフロ
ップ３３−１〜３３−３゜３４−１〜３４−３のクロッ
ク端子Ｃにクロックを加えるものである。又シフトレジ
スタ３１の各段の出力信号は、排他的オア回路３２−１
〜３２−３に加えられ、それぞれの排他的オア回路３２
−１〜３２−３の出力信号は、フリップフロップ３３−
１〜３３−３．３４−１〜３４−３のデータ端子りに加
えられる。

排他的オア回路３２−１〜３２−３の出力信号が“１”
となる点がデータの変化点であり、例えば、１回目の排
他的オア回路３２−１〜３２−３の出力信号をフリップ
フロップ’３３−１〜３３−３にセットするように、調
整部３８からフリップフロップ３３−１〜３３−３のク
ロック端子Ｃにクロックを加え、次の周期に於ける排他
的オア回路３２−１〜３２−３の出力信号をフリップフ
ロップ３４−１〜３４−３にセットするように、調整部
３８からフリップフロップ３４−１〜３４−３のクロッ
ク端子Ｃにクロックを加える。そして、フリップフロッ
プ３３−１〜３３−３の出力信号をラッチ回路３５にラ
ッチし、同時にフリップフロン７”３４−１〜３４−３
の出力信号をラッチ回路３６にラッチし、ラッチ回路３
５．３６にラッチされた３ビツトについて比較回路３７
で比較する。

例えば、ラッチ回路３５にラッチされた３ビツトが０１
０”で、ラッチ回路３６にラッチされた３ビツトも同一
の“ＯＩＯ”の場合、比較回路３７は比較一致の信号を
調整部３８に加える。調整部３８は、それによって、サ
ンプリングクロッｉりを変更しない。又ラッチ回路３６
にラッチされた３ビア）が“１００”の場合、１ビット
進んでいるので、調整部３８はサンプリングクロックを
１パルス間引き、又ラッチ回路３６にラッチされた３ビ
ツトが“００１″の場合、１ビツト遅れているので、調
整部３８はサンプリングクロックを１パルス挿入する。

それによって、次の周期で排他的オア回路３２−１〜３
２−３の出力信号をフリップフロップ３４−１〜３４−
３にセットし、ラッチ回路３６にラッチして比較回路３
７で比較することにより、比較一致の状態となる。即ち
、データの変化点が中央ビット位置となるように、サン
プリングクロックが調整され、そのサンプリングクロッ
クを３分周することにより、再生クロックが出力される
。

第９図は前述の調整部３８の要部ブロック図であり、４
１〜４３はマスタクロツタＭＣＫに基づいてクロックを
発生するクロック発生器、４４はフリップフロップ、４
５は排他的オア回路、４６．４７はインバータ、４８．
４９はアンド回路、５０．５１はオア回路、５２は分周
器である。又３７は第８図に於ける比較回路であり、ラ
ッチ回路３５にラッチされた３ビツトに対して、ラッチ
回路３６にラッチされた３ビツトの位相が進む方向の場
合に比較出力信号ｄが“１”、反対に遅れる方向の場合
に比較出力信号ｅが“ｌ”となるもので、比較出力信号
ｄはインバータ４７を介してアンド回路４８に加えられ
、又比較出力信号ｅはアンド回路４９とインバータ４６
を介してアンド回路４８とに加えられる。

クロック発生器４１〜４３は、マスタクロックＭＣＫを
基にそれぞれ位相の異なるクロックａ〜Ｃを出力する。

従って、これらのクロック発生器４１〜４３を、マスタ
クロックＭＣＫを２分周したパルスを３分配してクロッ
クａ　”−ｃとする構成とすることもできる。又クロッ
クａ、ｂはオア回路５０を介してオア回路５１に加えら
れ、又クロックＣはアンド回路４８とフリ７プフロツプ
４４のデータ端子りと排他的オア回路４５とに加えられ
る。このフリップフロップ４４のクロック端子Ｃにマス
タクロツタＭＣＫが加えられ、その出力端子Ｑからの出
力信号と、クロック発生器４３からのクロックＣとが排
他的オア回路４５に加えられるので、クロックＣのタイ
ミングでマスククロツタＭＣＫを反転した位相の信号、
即ち、２パルスからなる信号をアンド回路４９に加える
ことになる。

そして、オア回路５１を介してサンプリングクロックが
出力されて、前述のシフトレジスタ３１に加えられ、又
分周器５２により３分周されて再生クロックとなる。

第１０図は調整部の動作説明図であり、第９図の各部の
信号ａ−ｉの一例を（ａｌ〜（１１で示す。クロック発
生器４１〜４３からのクロックａ　”−ｃは、（ａｌ〜
（Ｃ１に示すように、それぞれ位相が異なるものであり
、オア回路５０の出力信号ｆは、（ｆ）に示すように、
クロックａ、ｂの論理和の信号となる。

期間Ｐ１に於いて、ラッチ回路３５のラッチデータに対
して、ラッチ回路３６のラッチデータの位相が進む方向
の場合、即ち、ラッチ回路３５のラッチデータ“０１０
”に対して、ラッチ回路３６のラッチデータが“１００
”となった場合、比較回路３７からの比較出力信号ｄが
“１”となるから、インバータ４７の出力信号が“０”
となり、アンド回路４８は閉じられ、クロック発生器４
３からのクロックＣはオア回路５１に入力されないこと
になり、クロック発生器４１．４２からのクロックａ、
ｂのみがオア回路５１からサンプリングクロックｉとし
て出力される。即ち、１パルスが間引きされる。

次の期間Ｐ２に於いて、比較回路３７がらの比較出力信
号ｄ、ｅが共に“０”であると、クロック発生器４３か
らのクロックＣはアンド回路４８を介してオア回路５１
に加えられる。即ち、アンド回路４８の出力信号ｇは、
（ｇ）に示すように、比較出力信号ｄ、ｅが共に“ｏ″
の時のみ、クロックＣのタイミングで１″となる。

次の期間Ｐ３に於いて、ラッチ回路３５０ラツチデータ
に対して、ラッチ回路３６のラッチデータの位相が遅れ
る方向の場合、比較回路３７の比較出力信号ｅが“１”
となり、アンド回路４８はＩ閉じられる。又排他的オア
回路４５の出力信号がアンド回路４９を介してオア回路
５１に加えられる。従って、アンド回路４９の出力信号
りは、（ｈ）に示すように、クロックＣのパルス幅を半
分として、その１パルスに対して２パルスがらなり、従
って、サンプリングクロックｉは１パルス挿入されたも
のとなる。次の期間Ｐ４に於いても同様である。

次の期間Ｐ５．Ｐ６は期間Ｐ２と同一で、クロックａ　
”−ｃが共にサンプリングクロックとして、オア回路５
１から出力される。

従って、分周器５２によりサンプリングクロックｉを３
分周した再生クロックは、入力されたデータの位相に同
期したものとなる。

この実施例に於けるシフトレジスタ３１のビット数を更
に多くすること、即ち、サンプリング数を更に多くする
ことも可能である。

〔発明の効果〕

以上説明したように、本発明は、入力されたデータをサ
ンプリングクロックによりサンプリングして、データの
変化点を検出するデータ変化点検出部１と、サンプリン
グクロックを制御するサンプリングクロック調整部２と
、サンプリングクロックを分周してクロックを再生する
再生部３とを備えており、電圧制御発振器等のアナログ
回路部分を含まないので、集積回路化も容易であり、又
マイクロプロセッサ１４等により容易にクロック再生制
御を行うことも可能となる。従って、ページャ受信機等
に適用して、携帯が容易となるように小型化を図ること
ができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は本発明の実施例の動作説明図
、第４図は本発明の一実施例のプロセッサの概略フロー
チャート、第５図はサンプルデータ取込ルーチンの概略
フローチャート、第６図は平均変化点決定ルーチンの概
略フローチャート、第７図はクロック再生ルーチンの概
略フローチャート、第８図は本発明の他の実施例のブロ
ック図、第９図は調整部の要部ブロック図、第１０図は
調整部の動作説明図、第１１図は従来例の要部ブロック
図である。 ■はデータ変化点検出部、２はサンプリングクロック調
整部、３は再生部、１１はシフトレジスタ、１２−１〜
１２−ｎは排他的オア回路、１３−ｔ〜１３−ｎはフリ
ップフロップ、１４はマイクロプロセッサ、１５はパフ
ファメモリ、１６は演算処理部、３１はシフトレジスタ
、３２−１〜３２−３は排他的オア回路、３３−１〜３
３−３．３４−１〜３４−３はフリップフロップ、３５
．３６はランチ回路、３７は比較回路、３８は調整部で
ある。

Claims (1)

1. 【特許請求の範囲】 入力されたデータをサンプリングクロックによりサンプ
   リングして、該データの変化点を検出するデータ変化点
   検出部（１）と、 該データ変化点検出部（１）によるデータの変化点が所
   定位相となるように、前記サンプリングクロックを制御
   するサンプリングクロック調整部（２）と、 該サンプリングクロック調整部（２）から出力する前記
   サンプリングクロックを分周して、クロックを出力する
   再生部（３）とを備えた ことを特徴とするクロック再生回路。