JP2850800B2 - ディスク装置 - Google Patents
ディスク装置Info
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- JP2850800B2 JP2850800B2 JP19283895A JP19283895A JP2850800B2 JP 2850800 B2 JP2850800 B2 JP 2850800B2 JP 19283895 A JP19283895 A JP 19283895A JP 19283895 A JP19283895 A JP 19283895A JP 2850800 B2 JP2850800 B2 JP 2850800B2
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- Japan
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- disk
- microprocessor
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサを
内蔵する磁気ディスク装置、又磁気ディスクコントロー
ラを内蔵する磁気ディスク装置及び光ディスク装置にお
ける位相同期回路のウインドウの位置を自動的に最適な
位置に調整する調整方式に関する。
内蔵する磁気ディスク装置、又磁気ディスクコントロー
ラを内蔵する磁気ディスク装置及び光ディスク装置にお
ける位相同期回路のウインドウの位置を自動的に最適な
位置に調整する調整方式に関する。
【０００２】
【従来の技術】磁気ディスク装置等のシステムにおい
て、記録信号を再生し復調するときに用いられる位相同
期回路は、従来図７に示すブロック構成が一般的であ
る。ＰＬＬ（Phase Looke Loop）回路５８、タップ付遅
延素子５５、ラッチなどで構成されるデータ弁別回路５
６及びデコーダ５７で構成され、復調も行なう。
て、記録信号を再生し復調するときに用いられる位相同
期回路は、従来図７に示すブロック構成が一般的であ
る。ＰＬＬ（Phase Looke Loop）回路５８、タップ付遅
延素子５５、ラッチなどで構成されるデータ弁別回路５
６及びデコーダ５７で構成され、復調も行なう。
【０００３】さらにＰＬＬ回路５８は、位相比較器５
１、チャージポンプ５２、ループフィルタ５３、及び電
圧制御発振器５４で構成される。記録信号を再生し復調
するときは、再生信号ＲＡＷＲＤをＰＬＬ回路５８に入
力する。位相比較器５１は再生信号ＲＡＷＲＤとＶＣＯ
５４出力のクロック（ＶＣＯＣＬＫ）の位相を比較し、
位相差に比例した時間巾のＩＮＣパルス又はＤＥＣパル
スを出力する。
１、チャージポンプ５２、ループフィルタ５３、及び電
圧制御発振器５４で構成される。記録信号を再生し復調
するときは、再生信号ＲＡＷＲＤをＰＬＬ回路５８に入
力する。位相比較器５１は再生信号ＲＡＷＲＤとＶＣＯ
５４出力のクロック（ＶＣＯＣＬＫ）の位相を比較し、
位相差に比例した時間巾のＩＮＣパルス又はＤＥＣパル
スを出力する。
【０００４】チャージポンプ５２は、ＩＮＣパルス、Ｄ
ＥＣパルスに対応して電流もしくは電圧を出力する。ル
ープフィルタ５３は、チャージポンプ５２の出力を積分
平滑化し、ＶＣＯ５４は、積分平滑化された電圧に比例
して、その出力クロックの周波数を変化させる。
ＥＣパルスに対応して電流もしくは電圧を出力する。ル
ープフィルタ５３は、チャージポンプ５２の出力を積分
平滑化し、ＶＣＯ５４は、積分平滑化された電圧に比例
して、その出力クロックの周波数を変化させる。
【０００５】以上の如くＰＬＬ回路５８が動作してＶＣ
Ｏ５４の出力クロックの位相を再生信号ＲＡＷＲＤの位
相に一致させる。次にタップ付遅延線５５とデータ弁別
回路５６の動作を図８に示すタイムチャートを用いて説
明する。初め再生信号ＲＡＷＲＤとＶＣＯ５４の出力で
あるＶＣＯＣＬＫの位相が、ＰＬＬ回路５８によって完
全に一致しているとする。タップ付遅延線５５は再生信
号ＲＡＷＲＤをＶＣＯＣＬＫの半周期時間遅らせる。こ
れによりラッチにより構成されるデータ弁別回路５６に
おける遅延線５５の出力のＶＣＯＣＬＫに対するセット
アップ時間は、ＶＣＯＣＬＫの半周期となり最適な位相
関係にある。
Ｏ５４の出力クロックの位相を再生信号ＲＡＷＲＤの位
相に一致させる。次にタップ付遅延線５５とデータ弁別
回路５６の動作を図８に示すタイムチャートを用いて説
明する。初め再生信号ＲＡＷＲＤとＶＣＯ５４の出力で
あるＶＣＯＣＬＫの位相が、ＰＬＬ回路５８によって完
全に一致しているとする。タップ付遅延線５５は再生信
号ＲＡＷＲＤをＶＣＯＣＬＫの半周期時間遅らせる。こ
れによりラッチにより構成されるデータ弁別回路５６に
おける遅延線５５の出力のＶＣＯＣＬＫに対するセット
アップ時間は、ＶＣＯＣＬＫの半周期となり最適な位相
関係にある。
【０００６】一般にディスク装置ではメディアの磁化反
転による磁化干渉が原因で再生信号ＲＡＷＲＤにピーク
シフト現象が起きる。このピークシフトが許容できる範
囲をウインドマージンと呼びディスク装置の性能を決定
する大きな要因となる。このウインドマージンを最大に
するためデータ弁別回路５６の入力データのセットアッ
プ時間には高い精度が要求される。先に述べたように再
生信号ＲＡＷＲＤとＶＣＯＣＬＫの位相が完全に一致
し、さらにタップ付遅延線５５が正確にＶＣＯＣＬＫの
半周期時間だけ遅延を行なえばウインドマージンは最大
となるが、実際には図８に示すように、ＰＬＬ回路５８
の性能により安定した同期状態において再生信号ＲＡＷ
ＲＤとＶＣＯＣＬＫの位相差は、ゼロにならないことが
多い。
転による磁化干渉が原因で再生信号ＲＡＷＲＤにピーク
シフト現象が起きる。このピークシフトが許容できる範
囲をウインドマージンと呼びディスク装置の性能を決定
する大きな要因となる。このウインドマージンを最大に
するためデータ弁別回路５６の入力データのセットアッ
プ時間には高い精度が要求される。先に述べたように再
生信号ＲＡＷＲＤとＶＣＯＣＬＫの位相が完全に一致
し、さらにタップ付遅延線５５が正確にＶＣＯＣＬＫの
半周期時間だけ遅延を行なえばウインドマージンは最大
となるが、実際には図８に示すように、ＰＬＬ回路５８
の性能により安定した同期状態において再生信号ＲＡＷ
ＲＤとＶＣＯＣＬＫの位相差は、ゼロにならないことが
多い。
【０００７】この位相ズレは、さらに温度変動により変
化する。この場合タップ付遅延線５５が正確にＶＣＯＣ
ＬＫの半周期時間だけ遅延を行なってもウインドマージ
ンは最大にならない。従来はこのウインドマージンのロ
スを放置するか、タップ付遅延線の遅延量を人手で調整
していた。しかし調整によるコスト高を招き、さらに先
に述べた同期状態での位相ズレが温度により変動する場
合、もしくはタップ付遅延線５５の遅延量が温度により
変動する場合は、ウインドマージンのロス分を調整しき
れない。
化する。この場合タップ付遅延線５５が正確にＶＣＯＣ
ＬＫの半周期時間だけ遅延を行なってもウインドマージ
ンは最大にならない。従来はこのウインドマージンのロ
スを放置するか、タップ付遅延線の遅延量を人手で調整
していた。しかし調整によるコスト高を招き、さらに先
に述べた同期状態での位相ズレが温度により変動する場
合、もしくはタップ付遅延線５５の遅延量が温度により
変動する場合は、ウインドマージンのロス分を調整しき
れない。
【０００８】この問題を解決するために特開昭５９−１
６１８１３では、遅延量調整回路を設け既知量遅延した
データを位相同期回路に入力して、誤り発生の有無を判
別することによりデータのパルス列とウインド間の位相
ズレ量を測定し、その位相ズレ量を適当な値に調整する
処理を一定の時間ごとに行なっていた。又前記調整処理
中に、ホストがディスクへのアクセス動作を開始したと
きは、前記調整処理を中断し、前記ホストのアクセスが
終了したとき前記調整処理を再実行していた。
６１８１３では、遅延量調整回路を設け既知量遅延した
データを位相同期回路に入力して、誤り発生の有無を判
別することによりデータのパルス列とウインド間の位相
ズレ量を測定し、その位相ズレ量を適当な値に調整する
処理を一定の時間ごとに行なっていた。又前記調整処理
中に、ホストがディスクへのアクセス動作を開始したと
きは、前記調整処理を中断し、前記ホストのアクセスが
終了したとき前記調整処理を再実行していた。
【０００９】
【発明の解決しようとする課題】上記従来技術は、既知
量遅延したデータが必要であるため、タップ付き遅延線
に高い精度が要求され、またタップ付遅延線の温度ドリ
フト及び経年変化について配慮がされておらず、コスト
及び精度の点に問題があった。
量遅延したデータが必要であるため、タップ付き遅延線
に高い精度が要求され、またタップ付遅延線の温度ドリ
フト及び経年変化について配慮がされておらず、コスト
及び精度の点に問題があった。
【００１０】また、従来技術では調整処理を行なうか否
かを、位相同期回路内のコントローラが判断するため、
ホスト又はディスクコントローラからディスクアクセス
動作と前記調整処理が重なるときがあり、そのときは調
整処理を中断しなければならず、またその中断が、任意
の時刻に発生する可能性があり、そのため調整が不充分
の状態で、ホスト又はディスクコントローラからのディ
スクアクセスによる位相同期回路が動作することにな
る。
かを、位相同期回路内のコントローラが判断するため、
ホスト又はディスクコントローラからディスクアクセス
動作と前記調整処理が重なるときがあり、そのときは調
整処理を中断しなければならず、またその中断が、任意
の時刻に発生する可能性があり、そのため調整が不充分
の状態で、ホスト又はディスクコントローラからのディ
スクアクセスによる位相同期回路が動作することにな
る。
【００１１】本発明の目的は、遅延線の遅延量精度のバ
ラツキ、温度ドリフト及び経年変化による影響を受け
ず、常にウインドマージンが最大となるよう位相ズレを
調整できる自動位相調整方式を提供することにある。
ラツキ、温度ドリフト及び経年変化による影響を受け
ず、常にウインドマージンが最大となるよう位相ズレを
調整できる自動位相調整方式を提供することにある。
【００１２】
【課題を解決するための手段】ウインドマージンを最大
にするために必要な遅延量を得るために、複数の等差数
列の規則に従った遅延量を持つ遅延素子及びその遅延量
を選択出力するセレクタからなるウインド調整回路と、
ウインドから外れたことを検出するウインド異常検出回
路を設け、マイクロプロセッサにウインド調整処理を行
なわせたものである。
にするために必要な遅延量を得るために、複数の等差数
列の規則に従った遅延量を持つ遅延素子及びその遅延量
を選択出力するセレクタからなるウインド調整回路と、
ウインドから外れたことを検出するウインド異常検出回
路を設け、マイクロプロセッサにウインド調整処理を行
なわせたものである。
【００１３】又ホスト又はディスクコントローラがディ
スクアクセス時、常に位相同期回路のウインドが最適で
あるためには、前記ウインド調整処理を、少くともホス
ト又はホスト側のディスクコントローラとのインタフェ
ース制御を行なうディスク装置内のマイクロプロセッサ
に行なわせたものである。
スクアクセス時、常に位相同期回路のウインドが最適で
あるためには、前記ウインド調整処理を、少くともホス
ト又はホスト側のディスクコントローラとのインタフェ
ース制御を行なうディスク装置内のマイクロプロセッサ
に行なわせたものである。
【００１４】
【作用】ウインド調整回路は、複数の等差数列の規則に
従った遅延量のうちマイクロプロセッサからの指令によ
り選択された１つの遅延量を入力データに加える。
従った遅延量のうちマイクロプロセッサからの指令によ
り選択された１つの遅延量を入力データに加える。
【００１５】通常モードでは調整の結果得られた最適な
遅延量を入力データに加える。
遅延量を入力データに加える。
【００１６】ウインド異常検出回路は、再生データ信号
をモニタしてウインドから外れてエラーが発生したこと
を検出する。
をモニタしてウインドから外れてエラーが発生したこと
を検出する。
【００１７】マイクロプロセッサは、ホスト又はディス
クコントローラからのディスクアクセス指令の無いこと
を検出すると、ウインド調整処理を開始し、前記ウイン
ド調整回路とウインド異常検出回路により、再生復調可
能な遅延量のうち最大の遅延量を選択する情報と、最小
の遅延量を選択する情報を検出する。その後、マイクロ
プロセッサは、前記２つの情報を用いて内分比の形で計
算し、最適な遅延量を選択する情報を算出し、前記情報
を、ウインド調整回路に指定する。これらの処理によ
り、必要とする遅延量は相対的な内分比の方式で選択さ
れるため、遅延素子の精度及び温特に依存しない。
クコントローラからのディスクアクセス指令の無いこと
を検出すると、ウインド調整処理を開始し、前記ウイン
ド調整回路とウインド異常検出回路により、再生復調可
能な遅延量のうち最大の遅延量を選択する情報と、最小
の遅延量を選択する情報を検出する。その後、マイクロ
プロセッサは、前記２つの情報を用いて内分比の形で計
算し、最適な遅延量を選択する情報を算出し、前記情報
を、ウインド調整回路に指定する。これらの処理によ
り、必要とする遅延量は相対的な内分比の方式で選択さ
れるため、遅延素子の精度及び温特に依存しない。
【００１８】また上記調整処理は、ディスク装置内のマ
イクロプロセッサの管理の基にホスト又はディスクコン
トローラがディスクをアクセスする以外の時に行なわれ
るため、ホスト又はディスクコントローラがディスクを
アクセスするときは、位相同期回路のウインドは最適な
状態に保たれる。
イクロプロセッサの管理の基にホスト又はディスクコン
トローラがディスクをアクセスする以外の時に行なわれ
るため、ホスト又はディスクコントローラがディスクを
アクセスするときは、位相同期回路のウインドは最適な
状態に保たれる。
【００１９】また上記ウインド調整処理を行なう前に、
マイクロプロセッサは、ホスト又はディスクコントロー
ラへディスクアクセス動作待ちの情報を送出後、調整処
理を行なうか、又はホスト又はディスクコントローラか
らのディスクアクセスより、上記ウインド調整処理を優
先させて行なわせることにより、位相同期回路のウイン
ドを最適な状態に保たれる。
マイクロプロセッサは、ホスト又はディスクコントロー
ラへディスクアクセス動作待ちの情報を送出後、調整処
理を行なうか、又はホスト又はディスクコントローラか
らのディスクアクセスより、上記ウインド調整処理を優
先させて行なわせることにより、位相同期回路のウイン
ドを最適な状態に保たれる。
【００２０】
【実施例】本発明を実施したディスク装置の全体構成を
図２及び図３を使って説明する。図２の場合は、ディス
クコントローラ（以後ＨＤＣとする）を内蔵するディス
ク装置で、データを記録するディスク円板１９、ディス
ク円板上のデータを電気信号に変換するヘッド２０、ヘ
ッド２０の出力を増幅したり、又書き込みを行なうリー
ドライトＡＭＰ１４、又リードライトＡＭＰ１４の出力
をパルス波形に整形する波形整形１３、波形整形１３の
出力からデータの弁別を行ないＮＲＺデータ（ＮＲＺＲ
Ｄ）に変換したり逆に入力されたＮＲＺデータ（ＮＲＺ
ＷＤ）を記録符号にエンコードする本発明の位相同期回
路１２、位相同期回路の出力から、データを直並列変換
して、パラレルデータを抽出したり逆にホストからのパ
ラレルデータを、ディスク特有のフォーマットのシリア
ルデータに変換するＨＤＣ１０、又、本ディスク装置と
ホスト２１とのインタフェースを制御するホストインタ
フェース１１、又前記ヘッド２０を目的のトラックに位
置決めするアクチュエータ１６及びその制御回路１５、
又前記ディスク円板２０を定速回転させるスピンドルモ
ータ１８及びその制御回路１７、及びこれら全ての電子
回路を制御するマイクロプロセッサ９から構成される。
ここでマイクロプロセッサ９は、全ての電子回路を制御
しているが、アクチュエータ制御とスピンドルモータ制
御用に、マイクロプロセッサを追加することもある。
図２及び図３を使って説明する。図２の場合は、ディス
クコントローラ（以後ＨＤＣとする）を内蔵するディス
ク装置で、データを記録するディスク円板１９、ディス
ク円板上のデータを電気信号に変換するヘッド２０、ヘ
ッド２０の出力を増幅したり、又書き込みを行なうリー
ドライトＡＭＰ１４、又リードライトＡＭＰ１４の出力
をパルス波形に整形する波形整形１３、波形整形１３の
出力からデータの弁別を行ないＮＲＺデータ（ＮＲＺＲ
Ｄ）に変換したり逆に入力されたＮＲＺデータ（ＮＲＺ
ＷＤ）を記録符号にエンコードする本発明の位相同期回
路１２、位相同期回路の出力から、データを直並列変換
して、パラレルデータを抽出したり逆にホストからのパ
ラレルデータを、ディスク特有のフォーマットのシリア
ルデータに変換するＨＤＣ１０、又、本ディスク装置と
ホスト２１とのインタフェースを制御するホストインタ
フェース１１、又前記ヘッド２０を目的のトラックに位
置決めするアクチュエータ１６及びその制御回路１５、
又前記ディスク円板２０を定速回転させるスピンドルモ
ータ１８及びその制御回路１７、及びこれら全ての電子
回路を制御するマイクロプロセッサ９から構成される。
ここでマイクロプロセッサ９は、全ての電子回路を制御
しているが、アクチュエータ制御とスピンドルモータ制
御用に、マイクロプロセッサを追加することもある。
【００２１】前記ディスクシステム２３において、位相
同期回路１２のウインド調整処理は、マイクロプロセッ
サ９が行なう。ただし、追加したマイクロプロセッサ
が、ホスト又はディスクコントローラからのディスクア
クセス指令を直接的もしくは間接的に検出できるとき
は、前記追加したマイクロプロセッサでも実行可能であ
る。次に図３の場合はディスクコントローラに内蔵しな
い場合のディスク装置の全体構成図でありこの場合も、
マイクロプロセッサ９が位相同期回路１２のウインド調
整処理を行なう。
同期回路１２のウインド調整処理は、マイクロプロセッ
サ９が行なう。ただし、追加したマイクロプロセッサ
が、ホスト又はディスクコントローラからのディスクア
クセス指令を直接的もしくは間接的に検出できるとき
は、前記追加したマイクロプロセッサでも実行可能であ
る。次に図３の場合はディスクコントローラに内蔵しな
い場合のディスク装置の全体構成図でありこの場合も、
マイクロプロセッサ９が位相同期回路１２のウインド調
整処理を行なう。
【００２２】次にホスト又はディスクコントローラとの
インタフェース制御を行なうマイクロプロセッサ９と位
相同期回路１２とのウインド調整について図１を使って
説明する。
インタフェース制御を行なうマイクロプロセッサ９と位
相同期回路１２とのウインド調整について図１を使って
説明する。
【００２３】本発明の主要回路である位相同期回路１２
は、ＰＬＬ１、複数の等差数列の規則に従った遅延量を
持つ遅延素子及び複数の遅延量のうち１つを選択出力す
るセレクタから構成されるウインド調整回路３、ＰＬＬ
１の出力クロックとウインド調整回路３の出力からデー
タを弁別するデータ弁別回路４、データ弁別回路４の出
力からウインド調整回路３のウインド異常を検出するウ
インド異常検出回路５、及び再生信号をＮＲＺデータ
（ＮＲＺＲＤ）にデコードするデコーダ６、又ディスク
コントローラからのＮＲＺデータ（ＮＲＺＷＤ）を記録
符号に変換するエンコーダ８、又前記エンコーダのエン
コード時の基準クロック及び、ウインド調整モード時、
ＰＬＬ１とウインド調整回路３に入力するテスト信号
（ＴＥＳＴＳＩＧ）を生成する基準信号生成回路７と、
調整モードと通常モードにより、ＰＬＬ１とウインド調
整回路３に入力するデータを、ディスクからの読み出し
データＲＡＷＲＤか基準信号生成７からの出力テスト信
号（ＴＥＳＴ ＳＩＧ）のどちらか１つを切換える切換
回路２から構成される。
は、ＰＬＬ１、複数の等差数列の規則に従った遅延量を
持つ遅延素子及び複数の遅延量のうち１つを選択出力す
るセレクタから構成されるウインド調整回路３、ＰＬＬ
１の出力クロックとウインド調整回路３の出力からデー
タを弁別するデータ弁別回路４、データ弁別回路４の出
力からウインド調整回路３のウインド異常を検出するウ
インド異常検出回路５、及び再生信号をＮＲＺデータ
（ＮＲＺＲＤ）にデコードするデコーダ６、又ディスク
コントローラからのＮＲＺデータ（ＮＲＺＷＤ）を記録
符号に変換するエンコーダ８、又前記エンコーダのエン
コード時の基準クロック及び、ウインド調整モード時、
ＰＬＬ１とウインド調整回路３に入力するテスト信号
（ＴＥＳＴＳＩＧ）を生成する基準信号生成回路７と、
調整モードと通常モードにより、ＰＬＬ１とウインド調
整回路３に入力するデータを、ディスクからの読み出し
データＲＡＷＲＤか基準信号生成７からの出力テスト信
号（ＴＥＳＴ ＳＩＧ）のどちらか１つを切換える切換
回路２から構成される。
【００２４】マイクロプロセッサ９は、ホスト又はディ
スクコントローラからディスクアクセス指令がないこと
を検出すると、切換回路２の（ｄ）端子に対し、端子
（ａ）と（ｃ）が接続されるように指令を出力し又ウイ
ンド異常検出回路５のリセットをネゲートし、位相同期
回路１２を調整モードにする。マイクロプロセッサ９
は、ＰＬＬ１の位相同期を完了するのを待って動作を開
始する。ＴＥＳＴ ＳＧＩは、ウインド調整回路内の遅
延素子によって遅延されるが、その遅延量は、マイクロ
プロセッサ９のウインド調整回路内のセレクタへの設定
値Ｎによって決まる。又複数の遅延量は （遅延量）N＝ｔc＋Ｎ×ｔ2 ｔc：一定遅延量 Ｎ ：セレクタへの設定値により決定される値（整数） ｔd：整数遅延量 によって決定される。
スクコントローラからディスクアクセス指令がないこと
を検出すると、切換回路２の（ｄ）端子に対し、端子
（ａ）と（ｃ）が接続されるように指令を出力し又ウイ
ンド異常検出回路５のリセットをネゲートし、位相同期
回路１２を調整モードにする。マイクロプロセッサ９
は、ＰＬＬ１の位相同期を完了するのを待って動作を開
始する。ＴＥＳＴ ＳＧＩは、ウインド調整回路内の遅
延素子によって遅延されるが、その遅延量は、マイクロ
プロセッサ９のウインド調整回路内のセレクタへの設定
値Ｎによって決まる。又複数の遅延量は （遅延量）N＝ｔc＋Ｎ×ｔ2 ｔc：一定遅延量 Ｎ ：セレクタへの設定値により決定される値（整数） ｔd：整数遅延量 によって決定される。
【００２５】調整前においてＮ＝Ｎｏとすると図４に示
すようにマイクロプロセッサは、Ｎ＝Ｎｏ−１，Ｎｏ−
２，…，Ｎｏ−ｍと設定値を変化させ、そのたびにウイ
ンド異常検出回路５の出力をモニタする。Ｎ＝Ｎｏ−ｍ
にてウインド異常検出回路５が、異常を検出すると、マ
イクロプロセッサ９が（Ｎｏ−ｍ）の値を記録してお
く。次に上述とは、逆の方向にＮ＝Ｎｏ＋１，Ｎｏ＋２
……Ｎ＝Ｎｏ＋ｎとマイクロプロセッサ９が設定値を変
え、Ｎ＝Ｎｏ＋ｎのときウインド異常検出回路５が異常
を検出すると、前述と同様に、そのときのＮｏ＋ｎの値
をマイクロプロセッサ９が記憶しておく。その後マイク
ロプロセッサ９は、上記処理により検出した値（Ｎｏ−
ｍ）と（Ｎｏ＋ｎ）を用いて、 Ｔ＝｛（Ｎｏ−ｍ）＋（Ｎｏ＋ｎ）｝／２の演算を行な
い、この演算によって得た値Ｔを、前記ウインド調整回
路３のセレクタに設定する。Ｔが整数でない場合は、Ｔ
に最も近い整数をＴとする。
すようにマイクロプロセッサは、Ｎ＝Ｎｏ−１，Ｎｏ−
２，…，Ｎｏ−ｍと設定値を変化させ、そのたびにウイ
ンド異常検出回路５の出力をモニタする。Ｎ＝Ｎｏ−ｍ
にてウインド異常検出回路５が、異常を検出すると、マ
イクロプロセッサ９が（Ｎｏ−ｍ）の値を記録してお
く。次に上述とは、逆の方向にＮ＝Ｎｏ＋１，Ｎｏ＋２
……Ｎ＝Ｎｏ＋ｎとマイクロプロセッサ９が設定値を変
え、Ｎ＝Ｎｏ＋ｎのときウインド異常検出回路５が異常
を検出すると、前述と同様に、そのときのＮｏ＋ｎの値
をマイクロプロセッサ９が記憶しておく。その後マイク
ロプロセッサ９は、上記処理により検出した値（Ｎｏ−
ｍ）と（Ｎｏ＋ｎ）を用いて、 Ｔ＝｛（Ｎｏ−ｍ）＋（Ｎｏ＋ｎ）｝／２の演算を行な
い、この演算によって得た値Ｔを、前記ウインド調整回
路３のセレクタに設定する。Ｔが整数でない場合は、Ｔ
に最も近い整数をＴとする。
【００２６】以上により、ウインド調整処理が終了した
のでマイクロプロセッサ９は、切換回路２に指定を出し
スイッチ２の端子（ａ）と（ｂ）を接続させウインド異
常検出回路５をリセットし、調整モードからノーマルモ
ードに設定する。ただし、マイクロプロセッサ９は、位
相同期回路のウインドズレの概略値を把握している場合
はＮ＝Ｎｏ−１，Ｎｏ−２…又はＮ＝Ｎｏ＋１，Ｎｏ＋
２…とウインド内の全ての設定値を設定する必要なく、
より最短時間で（Ｎｏ−ｍ）と（Ｎｏ＋ｎ）の値を検知
することも可能である。
のでマイクロプロセッサ９は、切換回路２に指定を出し
スイッチ２の端子（ａ）と（ｂ）を接続させウインド異
常検出回路５をリセットし、調整モードからノーマルモ
ードに設定する。ただし、マイクロプロセッサ９は、位
相同期回路のウインドズレの概略値を把握している場合
はＮ＝Ｎｏ−１，Ｎｏ−２…又はＮ＝Ｎｏ＋１，Ｎｏ＋
２…とウインド内の全ての設定値を設定する必要なく、
より最短時間で（Ｎｏ−ｍ）と（Ｎｏ＋ｎ）の値を検知
することも可能である。
【００２７】ここで本実施例ではテスト信号ＴＥＳＴ
ＳＩＧとして４Ｔパターン（１０００１０００…）と
し、その場合のウインド異常検出回路５は、図５に示す
ような５ビットのシフトレジスタと、２つの信号
（ｉ），（ｊ）の差異を検出するＥＯＲと、その結果を
ラッチする２つのフリップフロップから構成される。ウ
インド調整回路３の出力が、データ弁別回路４のウイン
ドからはずれるほど、位相がずれると、図６に示すよう
に、データ弁別回路の出力は、４Ｔパターン（１０００
１０００…）から３Ｔ（１００１００…）に変動する。
その変動をフリップフロップにより検出することによ
り、異常を検出する。
ＳＩＧとして４Ｔパターン（１０００１０００…）と
し、その場合のウインド異常検出回路５は、図５に示す
ような５ビットのシフトレジスタと、２つの信号
（ｉ），（ｊ）の差異を検出するＥＯＲと、その結果を
ラッチする２つのフリップフロップから構成される。ウ
インド調整回路３の出力が、データ弁別回路４のウイン
ドからはずれるほど、位相がずれると、図６に示すよう
に、データ弁別回路の出力は、４Ｔパターン（１０００
１０００…）から３Ｔ（１００１００…）に変動する。
その変動をフリップフロップにより検出することによ
り、異常を検出する。
【００２８】以上はウインド異状検出のためのテストパ
ターンが４Ｔの場合のウインド異状検出回路の構成例で
あるが、テスト信号ＴＥＳＴ ＳＩＧが３Ｔパターン
（１００１００…）のときは、５ビットのシフトレジス
タを４ビットに変更するだけである。又テスト信号は、
上記３Ｔパターン，４Ｔパターン以外でも支障はなく、
そのときは、前記ウインド異常検出回路５内のシフトレ
ジスタのビット数を変更すれば良い。
ターンが４Ｔの場合のウインド異状検出回路の構成例で
あるが、テスト信号ＴＥＳＴ ＳＩＧが３Ｔパターン
（１００１００…）のときは、５ビットのシフトレジス
タを４ビットに変更するだけである。又テスト信号は、
上記３Ｔパターン，４Ｔパターン以外でも支障はなく、
そのときは、前記ウインド異常検出回路５内のシフトレ
ジスタのビット数を変更すれば良い。
【００２９】ここでマイクロプロセッサ９がウインド調
整処理を行なうのは、ホスト又はディスクコントローラ
からのディスクアクセス指令のないときに行なっていた
が、もしウインド調整処理中にホスト又はディスクコン
トローラからのディスクアクセス指令が起こり得る時
は、ＥＳＤＩ（Enhance Small Device Interface）有す
るディスク装置においてはウインド調整処理を行なう前
にＲＥＡＤＹ信号をネゲートするか、ＮＲＺＲＤデータ
を固定レベルにするなどの処理をマイクロプロセッサ９
が行なえば良い。
整処理を行なうのは、ホスト又はディスクコントローラ
からのディスクアクセス指令のないときに行なっていた
が、もしウインド調整処理中にホスト又はディスクコン
トローラからのディスクアクセス指令が起こり得る時
は、ＥＳＤＩ（Enhance Small Device Interface）有す
るディスク装置においてはウインド調整処理を行なう前
にＲＥＡＤＹ信号をネゲートするか、ＮＲＺＲＤデータ
を固定レベルにするなどの処理をマイクロプロセッサ９
が行なえば良い。
【００３０】またＳＣＳＩ（Small Computer System In
terface）などのディスクコントローラ内蔵のディスク
装置においては、ディスクアクセスウエイトのステータ
スをマイクロプロセッサ９が出力するか、又はウインド
調整処理中は、ホスト又はディスクコントローラからの
ディスクアクセス指令を一時記憶しておき、ウインド調
処理終了後、前記記憶されていたホスト又はディスクコ
ントローラからのディスクアクセス指令を実行すれば良
い。
terface）などのディスクコントローラ内蔵のディスク
装置においては、ディスクアクセスウエイトのステータ
スをマイクロプロセッサ９が出力するか、又はウインド
調整処理中は、ホスト又はディスクコントローラからの
ディスクアクセス指令を一時記憶しておき、ウインド調
処理終了後、前記記憶されていたホスト又はディスクコ
ントローラからのディスクアクセス指令を実行すれば良
い。
【００３１】
【発明の効果】本発明によれば、遅延量の絶対精度を必
要としない低コストの遅延素子からなる簡単なウインド
調整回路と簡単なウインド異常検出回路を用いて位相同
期回路のウインドを高精度にマイクロプロセッサがディ
スクアクセス以外の任意の時に自動調整できるため、高
性能な装置が実現でき装置の低コスト化に大きな効果が
ある。
要としない低コストの遅延素子からなる簡単なウインド
調整回路と簡単なウインド異常検出回路を用いて位相同
期回路のウインドを高精度にマイクロプロセッサがディ
スクアクセス以外の任意の時に自動調整できるため、高
性能な装置が実現でき装置の低コスト化に大きな効果が
ある。
【００３２】又上記遅延素子は、半導体遅延でも実現で
きるため、ウインド調整回路、ウインド異常検出回路を
内蔵した位相同期回路を１チップにＬＳＩ化できる。そ
の場合、ＬＳＩ化による低コスト化及びディスク装置の
位相同期回路の基板占有面積を大巾に削減できる。
きるため、ウインド調整回路、ウインド異常検出回路を
内蔵した位相同期回路を１チップにＬＳＩ化できる。そ
の場合、ＬＳＩ化による低コスト化及びディスク装置の
位相同期回路の基板占有面積を大巾に削減できる。
【図１】本発明の実施例の位相同期回路の回路図であ
る。
る。
【図２】本発明のディスク装置の実施例の全体構成を示
す回路図である。
す回路図である。
【図３】本発明のディスク装置の他の実施例の全体構成
を示す回路図である。
を示す回路図である。
【図４】ウインド調整タイミングを示すタイミング図で
ある。
ある。
【図５】ウインド異常検出回路の構成を示す回路図であ
る。
る。
【図６】ウインド異常検出回路の動作タイミングを示す
タイミング図である。
タイミング図である。
【図７】従来の位相同期回路の構成を示す回路図であ
る。
る。
【図８】従来の位相同期回路の動作タイミングを示すタ
イミング図である。
イミング図である。
１…ＰＬＬ（Phased Locked Loop）、 ２…切換回
路、３…ウインド調整回路、 ４…デー
タ弁別回路、５…ウインド異常検出回路、
６…デコーダ、７…基準信号生成、
８…エンコーダ、９…マイクロプロセッサ、１０…デ
ィスクコントローラ（ＨＤＣ）、１１…ホストインタフ
ェース、１２…位相同期回路、 １３
…波形整形、１４…リードライトＡＭＰ、
１５…アクチュエータ制御、１６…アクチュエータ、
１７…スピンドルモータ制御、１８…ス
ピンドルモータ、 １９…ディスク円板、
２０…ヘッド、 ２１…ホス
ト、２２…ホスト又はディスクコントローラ、２３…デ
ィスクコントローラ内蔵ディスク装置、２４…ディスク
装置、 ５５…タップ付遅延線、５６
…データ弁別回路、 ５７…デコーダ、
５８…従来のＰＬＬ回路。
路、３…ウインド調整回路、 ４…デー
タ弁別回路、５…ウインド異常検出回路、
６…デコーダ、７…基準信号生成、
８…エンコーダ、９…マイクロプロセッサ、１０…デ
ィスクコントローラ（ＨＤＣ）、１１…ホストインタフ
ェース、１２…位相同期回路、 １３
…波形整形、１４…リードライトＡＭＰ、
１５…アクチュエータ制御、１６…アクチュエータ、
１７…スピンドルモータ制御、１８…ス
ピンドルモータ、 １９…ディスク円板、
２０…ヘッド、 ２１…ホス
ト、２２…ホスト又はディスクコントローラ、２３…デ
ィスクコントローラ内蔵ディスク装置、２４…ディスク
装置、 ５５…タップ付遅延線、５６
…データ弁別回路、 ５７…デコーダ、
５８…従来のＰＬＬ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 健一 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所マイクロエレクトロニ クス機器開発研究所内 (72)発明者 児島 伸一 群馬県高崎市西横手町111番地株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭61−287347（ＪＰ，Ａ) 特開 昭60−50755（ＪＰ，Ａ) 特開 昭52−55616（ＪＰ，Ａ) 特開 昭59−113517（ＪＰ，Ａ) 特開 昭63−107231（ＪＰ，Ａ) 特開 昭58−182117（ＪＰ，Ａ) 特開 昭63−10824（ＪＰ，Ａ) 特開 昭59−45615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 20/10 - 20/14
Claims (1)
- 【請求項１】デイスクの記録データを再生および復調す
るために用いる位相同期回路はウインド調整回路と、ウ
インド異常検出回路とを有し、前記ウインド調整回路は
等差数列の規則に従った複数の遅延量を持つ遅延素子
と、前記複数の遅延量のうちどれか一つを選択するセレ
クタとを有しており、 前記ウインド異常検出回路がウインド異常を検出した場
合にマイクロプロセッサが前記ウインド調整回路を用い
てウインドの位相を調整することを特徴とするデイスク
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19283895A JP2850800B2 (ja) | 1995-07-28 | 1995-07-28 | ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19283895A JP2850800B2 (ja) | 1995-07-28 | 1995-07-28 | ディスク装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18840788A Division JP2804044B2 (ja) | 1988-07-29 | 1988-07-29 | ディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845197A JPH0845197A (ja) | 1996-02-16 |
| JP2850800B2 true JP2850800B2 (ja) | 1999-01-27 |
Family
ID=16297826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19283895A Expired - Lifetime JP2850800B2 (ja) | 1995-07-28 | 1995-07-28 | ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998033362A1 (fr) * | 1997-01-29 | 1998-07-30 | Tadahiro Ohmi | Dispositif a plasma |
-
1995
- 1995-07-28 JP JP19283895A patent/JP2850800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0845197A (ja) | 1996-02-16 |
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