JP2003091941A

JP2003091941A - 記憶装置

Info

Publication number: JP2003091941A
Application number: JP2002192632A
Authority: JP
Inventors: Ryutaro Hotta; 龍太郎堀田; Shoichi Miyazawa; 章一宮沢; Kenichi Hase; 健一長谷; Akihiko Hirano; 章彦平野; Shinichi Kojima; 伸一児島; Ken Uragami; 憲浦上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-30
Filing date: 2002-07-01
Publication date: 2003-03-28

Abstract

(57)【要約】【課題】位相同期回路の特性を、データ転送速度に応
じて、最適に切り替えることができ、データ転送速度に
対して安定に動作できる位相同期回路を提供する。【解決手段】位相比較部２と、チャージポンプ部３
と、フィルタ部４と電圧制御発振部５と、応答特性の変
更の指示を格納する格納手段１１と、該格納手段１１に
格納された指示に基づいて、チャージポンプ部３のゲイ
ン量またはフィルタ部４のフィルタ定数または電圧制御
発振部５の中心周波数のうち、少なくとも１つを変更す
る手段９とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期回路に係り、
特に、内外周に応じて、書き込みデータの転送速度が変
化する磁気ディスク装置、および、該磁気ディスク装置
を有する情報処理システムに関するものである。

【０００２】

【従来の技術】従来、同期クロックを生成する位相同期
回路は、通常、ＰＬＬ(Phase-Locked-Loop）で構成され
ている。ＰＬＬの応答性を示す定数として特性周波数ｗ
_n、及び減衰率ξがあるが、これらの定数は初期位相差
φ、位相引き込み時間Ｔaq等の条件により決定される。

【０００３】ここで位相引き込み時間Ｔaqは、位相同期
パターン内で位相引き込みを行わなければならないた
め、パターン長が一定とするとデータの転送速度によっ
て変化する。周波数位相比較器＋チャージポンプのゲイ
ンをＫd、ＶＣＯのゲインをＫcとし、第５図に示すフィ
ルタを用いてＰＬＬを構成した場合、特性周波数ｗ_n及
び減衰率ξはそれぞれ、

【０００４】

【数１】

【０００５】と表される。

【０００６】従来のシステム用の位相同期回路では、一
つのシステムに対して、データ転送速度が一義的に定ま
るので、システムの転送速度が定まれば、最適のＰＬＬ
定数を算出し、その定数を固定値として設定することが
可能であった。

【０００７】一方、情報処理システムにおける磁気ディ
スク装置は、一般的に書き込みデータ速度が一定であっ
たが、この場合、線記録密度の限界は最内周で決定され
てしまい、外周に行くほど線記録密度は小さくなってい
た。

【０００８】

【発明が解決しようとする課題】しかし、近年、磁気デ
ィスク全体の記録容量を向上させるため、一定の線記録
密度でデータを書き込む技術が考案されるようになっ
た。

【０００９】すなわち、これらの技術においては、書き
込みクロックを内外周で変化させ、転送速度を可変とす
ることにより、線密度を一定に記録している。

【００１０】このような磁気ディスクの読み出しは、デ
ィスクの回転速度を一定に行われるため、読み出しデー
タ速度が異なる。したがって、この場合、読み出しデー
タ速度に同期し、かつ、可変なクロックを生成すること
が必要となる。

【００１１】ところが、前記従来技術に係るＰＬＬは、
一つのシステムで複数のデータ速度を有する場合につい
て考慮されておらず、ＰＬＬの特性を、データ速度に応
じて、切換ることができなかった。したがって、すべて
のデータ速度に対して安定動作を得ることができないと
いう問題があった。

【００１２】本発明は、位相同期回路の特性を、データ
転送速度に応じて、最適に切り替えることができ、デー
タ転送速度に対して安定に動作できる位相同期回路を提
供することにある。

【００１３】なお、後述する実施例において、切り替え
る位相同期回路の各特性は、広義に応答特性として捕ら
えることができる。そこで、本明細書中において、応答
特性というときは、この広義の意味で用いることとす
る。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、応答特性の変更の指示を格納する格納手
段と、該格納手段に格納された指示に基づいて、応答特
性を変更する手段を有することを特徴とする位相同期回
路を提供する。

【００１５】また、前記目的達成のために、位相比較部
とチャージポンプ部とフィルタ部と電圧制御発振部と、
応答特性の変更の指示を格納する格納手段と、該格納手
段に格納された指示に基づいて、チャージポンプ部のゲ
イン量またはフィルタ部のフィルタ定数または電圧制御
発振部の中心周波数のうち、少なくとも１つを変更する
手段とを備えたことを特徴とする位相同期回路を提供す
る。

【００１６】また、本発明は、被同期信号周期の変化に
応じて、応答特性の変更を指示する手段と、該指示を格
納する格納手段および該格納手段に格納された指示に基
づいて応答特性を変更する手段を有する位相同期回路と
を備えたことを特徴とするクロック発生回路をも提供す
る。

【００１７】また、あわせて、本発明は、ディスク型記
憶媒体を備えた記憶装置であって、ディスク型記憶媒体
のリードアクセス時、そのディスク型記憶媒体上におけ
るアクセス位置に応じて、リードデータを取り扱う基準
クロックを発生する位相同期回路の応答特性の変更を指
示する手段と、該指示を格納する格納手段および該格納
手段に格納された指示に基づいて応答特性を変更する手
段を有する前記位相同期回路とを有することを特徴とす
る第１の記憶装置を提供する。

【００１８】なお、前記第１の記憶装置が、磁気ディス
ク装置である場合には、磁気ディスクのリードアクセス
時、その磁気ディスク上におけるアクセス位置に応じ
て、リードデータを取り扱う基準クロックを発生する位
相同期回路の応答特性の変更を、記憶データ位置のピー
クシフトによる符号間干渉に起因する誤動作が発生しな
いよう指示する手段と、該指示を格納する格納手段およ
び該格納手段に格納された指示に基づいて応答特性を変
更する手段を有する前記位相同期回路とを備えることが
望ましい。

【００１９】また、本発明は、ディスク型記憶媒体を備
えた記憶装置であって、ディスク型記憶媒体のリードア
クセス時、リードデータに同期したリ−ドクロックを発
生する位相同期回路と、リ−ドクロックを用いてリード
データを復号する復号化回路と、リ−ドデ−タを遅延さ
せ、位相同期回路が被同期対象とするリ−ドデ−タと復
号化回路が復号化対象とするリ−ドデ−タとの間に位相
差を与える遅延手段と、リ−ド動作を制御する制御手段
とを備え、前記制御手段は、ディスク型記憶媒体におけ
るリードアクセス位置に応じて、遅延手段における遅延
量を変化させることを特徴とする第２の記憶装置を提供
する。

【００２０】また、さらに、本発明は、ディスク型記憶
媒体を備えた記憶装置であって、ディスク型記憶媒体の
ライトアクセス時、基準クロックを発生する発振器と、
ディスク型記憶媒体におけるライトアクセス位置に応じ
て、基準クロックに同期したライトクロックを発生する
位相同期回路と、ライトクロックを用いて書き込みデー
タを符号化する符号化回路と、符号化したライトデ−タ
をディスク型記憶媒体に記憶する書き込み手段と、位相
同期回路の同期が外れたことを検出する同期外れ検出手
段と、同期外れ検出回路が同期外れを検出した場合に、
ディスク型記憶媒体へのライトデ−タの書き込みを抑止
する手段とを有することを特徴とする第３の記憶装置を
提供する。

【００２１】また、さらに本発明は、前記記憶装置と、
該記憶装置と接続する情報処理装置とを有することを特
徴とする情報処理システムを提供する。

【００２２】また、本発明は、位相同期回路と、位相同
期回路の応答性を設定するレジスタを有することを特徴
とする１チップＬＳＩを提供する。

【００２３】なお、前記各位相同期回路およびックロッ
ク発生回路は、ＬＳＩ内に構成することが望ましい。

【００２４】また、前記位相同期回路、または、前記ク
ロック発生回路、または、前記１チップＬＳＩを備えた
ことを特徴とする情報処理装置を提供する。

【００２５】

【作用】本発明に係る位相同期回路によれば、応答特性
の変更の指示を格納する格納手段に、格納された指示に
基づいて、応答特性を変更する。

【００２６】また、本発明に係る他の位相同期回路によ
れば、応答特性の変更の指示を格納する格納手段に格納
された指示に基づいて、チャージポンプ部のゲイン量ま
たはフィルタ部のフィルタ定数または電圧制御発振部の
中心周波数のうち、少なくとも１つを変更する。

【００２７】また、本発明に係るクロック発生回路によ
れば、同期信号周期の変化に応じて、応答特性の変更の
指示が格納手段に設定され、また、該格納手段に格納さ
れた指示に基づいて、位相同期回路は応答特性を変更す
る。

【００２８】また、本発明に係る第１の記憶装置によれ
ば、ディスク型記憶媒体のリードアクセス時、そのディ
スク型記憶媒体上におけるアクセス位置に応じて、リー
ドデータを取り扱う基準クロックを発生する位相同期回
路の応答特性の変更の指示が格納手段に格納され、位相
同期回路は格納手段に格納された指示に基づいて応答特
性を変更する。

【００２９】また、本発明に係る磁気ディスク装置によ
れば、磁気ディスクのリードアクセス時、その磁気ディ
スク上におけるアクセス位置に応じて、リードデータを
取り扱う基準クロックを発生する位相同期回路の、応答
特性の記憶データ位置のピークシフトによる符号間干渉
に起因する誤動作が発生しないような変更の指示が、格
納手段に格納される。また、位相同期回路は、該格納手
段に格納された指示に基づいて応答特性を変更する。

【００３０】以上のように本発明によれば、たとえば、
一つのシステムで複数の転送速度を有するシステムに対
して、すべてのデータ速度に応じて、最適な応答特性を
設定することが可能となり、常に安定したクロックを供
給できる位相同期回路を実現することができる。

【００３１】特に、磁気ディスク装置においては、磁気
ディスク上の記録データのピークシフトによる符号間干
渉に起因する誤同期やデッドロックや過度追従等が発生
しないよう、ＰＬＬの特性を、データ速度に応じて、精
度良く切り替える必要があるが、本発明によれば、その
要求に応えることができる。また、本発明に係る第２
の記憶装置によれば、ディスク型記憶媒体のリードアク
セス時、リードアクセス位置に応じてリ−ドデ−タを遅
延させ、位相同期回路が被同期対象とするリ−ドデ−タ
と復号化回路が復号化対象とするリ−ドデ−タとの間に
所定の位相差を与え、リ−ドデータの転送速度によら
ず、安定な復号化動作を実現する。

【００３２】また、本発明に係る第３の記憶装置によれ
ば、ライトデ−タの転送速度が変化するため、位相同期
回路の同期が外れる場合が有りえるが、位相同期回路の
同期が外れた場合に、ディスク型記憶媒体へのライトデ
−タの書き込みを抑止し、記憶媒体の記憶データの破壊
等を防止する。

【００３３】

【実施例】以下、本発明に係るＰＬＬの実施例を、磁気
ディスク装置への適用を例に取り説明する。

【００３４】まず、第１の実施例について説明する。

【００３５】第１図は本実施例に係る磁気デイスク装置
のＰＬＬ（位相同期回路）周辺の構成を示すブロック図
である。

【００３６】本構成は、Code Data１の周波数及び位相
比較を行う位相比較器２、前記位相比較器２の比較した
位相差に応じた期間一定電流を出力するチャージポンプ
３、前記チャージポンプ３の電流出力を電圧に変換する
フィルタ４、前記フィルタ４の電圧に応じた周波数のク
ロックであるSync Clock６を発生するＶＣＯ（電圧制御
発信器）５からなるＰＬＬおよびこれらの各ブロックに
対してゲインや定数等の切換情報を蓄えるレジスタ７、
前記レジスタ７の書き込みを行うためのマイコンバス
８、全体の演算処理を行うＣＰＵ９、全体の制御を行う
ＨＤＣ（ハードディスクコントローラ）１０、およびＣ
ＰＵのプログラムおよび最適定数などのデータが記憶さ
れているＲＯＭまたはＲＡＭ１１より成る。

【００３７】第２図は前記レジスタ７の内部信号を示し
たもので、前記マイコンバス８は、双方向のデータバス
Ｄ_o〜Ｄ_n１２、アドレスバスＡ_o〜Ａ_n１３、および制御
信号１４からなり、また、出力信号ｎ_o〜ｎ_n１５が各ブ
ロックへ接続される。

【００３８】本実施例における磁気ディスク装置は、デ
ィスクの記録容量向上のため、各シリンダごと、あるい
は全シリンダをいくつかのゾーンに分割し、そのゾーン
ごとに書き込み速度を変化させ、線密度の変化を減少さ
せるシステムとする。

【００３９】この場合、読み出しデータの周期も各シリ
ンダあるいは各ゾーンごとに変化するため、位相同期回
路のＰＬＬの特性を、それぞれのデータ周期の示す転送
速度に合せて最適化する必要がある。

【００４０】いま、あるトラックに書き込まれたデータ
を読み出す場合の動作を具体的に説明すると、ホストコ
ンピュータ等の読み出し命令に対して前記ＣＰＵ９は、
目的のデータが書かれたセクタのあるトラックがどのシ
リンダあるいはどのゾーンに含まれるかを判断し、前記
ＲＯＭまたはＲＡＭ１１の中からそのシリンダあるいは
ゾーンに対応したＰＬＬの定数をもつ情報を選択し、前
記マイコンバス８を通して、前記レジスタ７に書き込
む。

【００４１】前記レジスタ７は、その情報をＰＬＬの各
ブロックに送り、各ブロックはその情報をもとにゲイ
ン、モード等を切換え、目的のデータの書かれた転送速
度に最適な特性をもつＰＬＬを構成する。

【００４２】前記ＲＯＭまたはＲＡＭ１１には、各シリ
ンダあるいはゾーンでの転送速度に対して最適なＰＬＬ
を構成する定数を理論より、あるいは、実験的に求め、
その情報をあらかじめ蓄えておく、前記レジスタ７への
情報の書き込みは、一般的な外部ＲＡＭへの書き込みと
同様に、前記データバス１２上のデータが、前記アドレ
スバス１３で指定されたレジスタに、前記制御信号１４
の中の／ＣＳおよび／ＷＥ信号によって行われ、その情
報は前記出力信号１５として各ＰＬＬブロックへ出力さ
れている。

【００４３】また前記レジスタ７の書き換えは、ヘッド
のシーク動作と同時期または直前に行われるため、ヘッ
ドの位置決めが完了するまでの時間（十数ｍｓ）には、
前記レジスタ７の書き換え、および、各ブロックのゲイ
ン、定数等の切換は完了し、十分安定な状態になってお
り、読み出し動作に対する問題は生じない。

【００４４】次に、第３図〜第６図を用いて各ＰＬＬブ
ロックのゲイン切換の例を説明する。

【００４５】第３図は、前記チャージポンプ３の出力す
る一定電流の値を切り替える、ゲイン切換回路を示した
もので、カレントミラー１６、レベルシフトトランジス
タＡ１７、アナログスイッチＡ１８、抵抗Ｒ₁〜Ｒ_n１９
からなる。なお、チャージポンプのゲインは、ゲイン切
換回路より供給される基準電流をＩa２１とすると、Ｉa
／８πで表わされる。

【００４６】基準電圧Ｖrefa２０から、前記トランジス
タＡ１７を介し、前記アナログスイッチＡ１８で選択さ
れた前記抵抗１９の中の１つで決定される電流が、前記
カレントミラー１６で折り返されて前記基準電流Ｉa２
１となる。したがって前記抵抗１９にｎ通りの抵抗値を
用意し、前記レジスタ７から送られる制御信号Ａ２２で
前記アナログスイッチＡを切換えることにより、ｎ通り
の前記基準電流Ｉaが得られ、ｎ通りのゲイン切換がで
きる。

【００４７】第４図は、前記チャージポンプ３のゲイン
切換回路の別の例を示したもので、トランジスタＴ_r1〜
Ｔ_rnよりなるカレントミラー２９、トランジスタＣ３
０、抵抗Ｒ₃₁３１、およびアナログスイッチＣ３２から
なり、第３図の例と同様に、基準電圧Ｖrefc３３から前
記トランジスタＣ３０、前記抵抗Ｒ₃₁３１で決定される
電流を前記カレントミラー２９で折り返して基準電流Ｉ
ｃ３４を生成するが、前記カレントミラー２９の受け側
にｎ個のトランジスタを並列に接続し、前記レジスタ７
からの制御信号Ｃ３５により前記アナログスイッチＣ３
２で接続個数を切換え、折り返し電流の比率を変化させ
ることで前記基準電流Ｉｃ３４を変化させる。

【００４８】なお、Ｖrefa２０を切り替えることによ
り、ゲイン切換回路の出力電流Ｉaを切り替えることも
可能であるが、この方式は、外乱による影響が大きく動
作が不安定となる欠点を有している。

【００４９】第５図は、前記フィルタの切換回路を示し
たもので、コンデンサＣ₁２３、コンデンサＣ₂２４、抵
抗Ｒ₁₁〜Ｒ_1n２５およびアナログスイッチＢ２６からな
る。第４図に示す構成のフィルタの場合、減衰率ξは、
特性周波数Ｗｎを用いて、ξ＝(Ｃ₁＋Ｃ₂)・Ｒ・Ｗｎ／２
で表される。ここでＲは前記抵抗Ｒ₁₁〜Ｒ_1n２５の中の
１つを示す。したがって、前記抵抗２５にｎ通りの抵抗
値を用意し、前記レジスタ７から送られる制御信号Ｂ２
８で前記アナログスイッチＢ２８を切換えることによ
り、ｎ通りの減衰率ξを設定することができる。

【００５０】第６図は前記ＶＣＯ５のゲイン切換回路を
示したもので、２ｎ個の入力トランジスタＴ_rr1〜
Ｔ_rrn，Ｔ_rl1〜Ｔ_rln３６、基準電流源３７、負荷トラ
ンジスタ３８よりなる差動増幅回路およびアナログスイ
ッチＤ３９で構成される。

【００５１】前記ＶＣＯ５のゲインは第６図に示す様
に、入力段の差動増幅回路のゲインで決定され、前記入
力トランジスタ３６のサイズの１／２乗に比例すること
が知られている。したがって前記入力トランジスタ３６
にｎ個のトランジスタを２対並列に接続し、前記レジス
タ７からの制御信号Ｄ４０により前記アナログスイッチ
Ｄ３９で接続個数を切換え、等化的にサイズをｎ通りに
変化させ、ゲインを切換える。

【００５２】前記ＶＣＯ５は引き込み時間の短縮とキャ
プチャレンジの拡大のため、引き込み動作に入る直前は
転送速度で決まる中心周波数に固定しておく必要があ
る。前記ＶＣＯ５の中心周波数ｆ_cは、タイミングコン
デンサＣ、トランジスタのベースエミッタ間電圧Ｖ_BE、
および基準電流Ｉｃを用いて、

【００５３】

【数２】

【００５４】で表わされる。

【００５５】転送速度可変のシステムにおいては、それ
ぞれの転送速度に対して前記基準電流Ｉｃを変化させ、
中心周波数を設定する必要がある。この基準電流Ｉｃの
変化は第４図に示す前記チャージポンプのゲイン変換回
路と同様の回路を用いれば、基準電流Ｉｃを任意に設定
でき、中心周波数を変化させることができる。

【００５６】次に、第７図を用いて、本実施例に係るＰ
ＬＬを備えた磁気ディスクデータ制御回路７０の例を説
明する。

【００５７】第７図に示す例は、本実施例の位相同期回
路に周辺機能ブロックを統合したものであり、ＰＬＬ４
３、レジスタ７に加えて、記録符号への変換、逆変換を
行うエンコーダ４７、デコーダ４５、Code Read Data５
０の位相調整を行うウィンドウ調整４４、システムクロ
ックとデータ転送クロックの変換を行うクロック調整４
６、参照クロック５１を基準に書き込み用の任意の周波
数のクロックを生成する書き込みクロック生成４９、ピ
ークシフト等の影響を書き込み時に補償する書き込み補
償４８、および前記マイコンバス８を備えている。

【００５８】本制御回路７０において、前記レジスタ７
は、前記ＰＬＬ４３の最適値の他に、他ブロックの調整
用切換信号等の情報も蓄えることにより、システム全体
を、常に最適な状態に保つ。

【００５９】なお、本制御回路７０は、ＬＳＩとして磁
気ディスクに備えることが望ましい。この場合、ＰＬＬ
に使用される、特性切り替え用の抵抗ＲやコンデンサＣ
はＬＳＩの外付け素子としても良い。ＬＳＩ中に、高精
度の抵抗やコンデンサを設けることは困難と考えられる
からである。

【００６０】第８図は、ＲＡＭ１１を、ＰＬＬ４３設定
用の情報を蓄えるための専用として独立させて設けた例
で、この場合は、制御回路７０への前記マイコンバス８
を使ったデータ転送が不要となり、切換に要する時間の
短縮になる。

【００６１】第９図に、本実施例に係る情報処理システ
ムの構成を示す。

【００６２】本システムは、ホストコンピュータ９１と
磁気ディスク装置９２よりなり、磁気ディスク装置９２
は、磁気ディスク９３、磁気ディスクを制御するコント
ローラ９８、磁気ヘッド９４、磁気ヘッドで感知したデ
ータの電気信号を増幅するヘッドアンプ９５、増幅した
データの電気的波形を整形する波形整形部９６、前記デ
ータ制御回路７０、コード変換部９７、および、装置全
体を制御するＣＰＵ９を備えている。

【００６３】以下、本発明に係る第２の実施例を説明す
る。

【００６４】第１０図に、本実施例に係るＰＬＬの構成
を示す。

【００６５】ＰＬＬは位相比較器１１０、フィルタ１２
０、ＶＣＯ１３０で構成される。本実施例に係るＰＬＬ
においては、前記第１実施例に係るＰＬＬのチャ−ジポ
ンプ３は、位相比較器１１０内に備えられているものと
して説明する。

【００６６】第２図に、本実施例に係るＰＬＬの動作タ
イミングを示す。

【００６７】位相比較器１１０は、入力パルス信号１０
００とＶＣＯ１３０の出力クロック１０４０の位相を比
較し、入力パルス信号１０００の位相が出力クロック１
０４０の位相より進んでいた場合は、その位相差に相当
する時間だけ電流Ｉ_Oをフィルタ１２０に流し出す。逆
に、入力パルス信号１０００の位相が出力クロック１０
４０の位相より遅れていた場合は、その位相差に相当す
る時間だけ電流Ｉ_Oをフィルタ１２０から引き出す。

【００６８】また、入力パルス信号１０００の位相と出
力クロック１０４０の位相が一致していた場合には、フ
ィルタ１２０に対して作用しない。

【００６９】ＰＬＬを構成する位相比較器１１０、フィ
ルタ１２０、ＶＣＯ１３０は、それぞれに制御バス１０
５０が接続され、これにより、各ブロックの定数が設定
される。

【００７０】第１２図に、本第２実施例に係るＶＣＯ１
３０の内部構成を示す。

【００７１】図示するように、ＶＣＯ１３０は、電圧電
流変換器２１０、電流制御発振器２２０、デジタル・ア
ナログ変換器２３０より構成される。

【００７２】図中、制御電圧１０３０は、電圧電流変換
器２１０に入力され、制御電流２０００に変換される。

【００７３】この制御電流２０００は、電流制御発振器
２２０に入力され、出力クロック１０４０の周波数を制
御する。

【００７４】一方、デジタル・アナログ変換器２３０
は、基準抵抗Ｒ_EXで生成される電流を基準に制御バスに
よる指示１０５０に従い自走周波数を設定する基準電流
２０１０を生成し、電流制御発振器２２０へ入力する。

【００７５】第１４図に、この、本第２実施例に係るＶ
ＣＯ１３０の具体的な回路構成を示す。

【００７６】図中、２１０が電圧電流変換器、２２０が
電流制御発振器、２３０がデジタル・アナログ変換器で
ある。

【００７７】図示するように、電流制御発振器２２０
は、既知のエミッタ結合型非安定マルチバイブレータで
あり、図中のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ
５が制御電流２０００と基準電流２０１０の和電流Ｉｃ
を折り返すためのカレントミラーを構成している。

【００７８】前記第１実施例で述べたように、このと
き、出力クロック１０４０の周波数ｆ _oは

【００７９】

【数３】

【００８０】ただし、Ｖ_BEはトランジスタのベース・エ
ミッタ間電圧で与えられる。

【００８１】次に電圧電流変換器２１０は、トランジス
タＱ６、Ｑ７、抵抗Ｒ１、Ｒ２、電流源Ｉaで構成され
る差動増幅器と、差動増幅器の差電流を取出すＱ８、Ｑ
９とから成る。

【００８２】さらにデジタル・アナログ変換器２３０
は、電流出力型であり、制御バスのビット数に相当する
数の差動スイッチ、ビット数に相当する重みづけをした
電流源で構成される。そして制御バス１０５０の各ビッ
トに相当する電流の総和を基準電流２０１０として出力
する。

【００８３】ここで、第１３図に、制御バス１０５０か
ら入力されるｎビットのデジタル制御値に対する基準電
流２０１０および自走周波数の関係を示す。

【００８４】図示するように、基準電流２０１０および
自走周波数は制御バス１０５０の制御値によって線形的
に変化する。

【００８５】また、第１５図に、デジタル・アナログ変
換器２３０の他の構成を示す。

【００８６】図中、トランジスタＭbは、バイアス電圧
を生成し、トランジスタＭ１、Ｍ２、…Ｍnは制御バス
のｎビットにそれぞれ対応しており、ゲート幅Ｗが倍々
に大きくなるよう構成している。

【００８７】つまりトランジスタＭnのゲート幅Ｗはト
ランジスタＭ１のゲート幅の２^n-1倍となる。

【００８８】Ｍで示す以外の残りの（２×ｎ）個のトラ
ンジスタはスイッチとして使用され、トランジスタＭｂ
で生成したバイアス電圧を各Ｍ１からＭｎのトランジス
タのゲートに印加するかしないかを、制御バス１０５０
の、対応する各ビットに従い決定する。

【００８９】なお、デジタル・アナログ変換器は、電流
出力型であれば他の回路方式でも使用可能である。

【００９０】次に、第１６図に、位相比較器１１０の構
成を示す。

【００９１】図示するように、位相比較器１１０は、フ
リップ・フロップＦＦ１、ＦＦ２、ＮＡＮＤゲートＮＡ
１、トランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ
１４、Ｍ_s1、Ｍ_s2、Ｍ_s3、Ｍ_s4、およびデジタル・アナ
ログ変換器２３０で構成される。

【００９２】フリップ・フロップＦＦ１、ＦＦ２、およ
びＮＡＮＤゲートＮＡ１は、入力パルス信号１０００と
出力クロック１０４０の位相差を検出する。そして、入
力パルス信号１０００の位相が出力クロック１０４０の
位相より進んでいるときは、その位相差に相当する時間
だけＦＦ１のＱ出力が“Ｈ”になり、逆に入力パルス信
号１００の位相が出力クロック１０４０の位相より遅れ
ているときは、その位相差に相当する時間だけＦＦ２の
Ｑ出力が“Ｈ”になる。

【００９３】トランジスタＭ_s1とＭ_s2、およびＭ_s3とＭ
_s4は、それぞれ差動スイッチを構成しており、ＦＦ１の
Ｑ出力が“Ｈ”の時間だけ電流を流し出す。逆に、ＦＦ
２のＱ出力が“Ｈ”の時間だけ電流を引き込む。

【００９４】トランジスタＱ１０、Ｑ１１、Ｑ１２およ
びＱ１３、Ｑ１４はそれぞれ折り返しカレントミラーを
構成しており、デジタル・アナログ変換器２３０で生成
された基準電流を、差動スイッチに供給している。

【００９５】デジタル・アナログ変換器２３０の内部構
成は、先に述べた電圧制御発信器１３０に用いた（第１
４図、第１５図参照）ものを用いれば良い。

【００９６】ただしＶＣＯ１３０とは独立に定数が設定
できるように、ＶＣＯ１３０に使用した制御バス１０５
０のビットとは、別のｍ個のビットを使用し、かつ基準
抵抗Ｒ_OXは独立に設ける。

【００９７】もちろん制御バスを共用し、同一制御信号
で切替えることも可能である。

【００９８】なお、前記第１の実施例で示したように、
ＰＬＬの各部の制御は、第１７図に示すように、レジス
タを介して行うようにしても良い。

【００９９】第１７図中において、ＰＬＬは、位相比較
器１１０、フィルタ１２０、ＶＣＯ１３０、レジスタ１
５０で構成され、レジスタ１５０は、マイクロプロセッ
サ１６０により情報が書き込まれ、レジスタ１５０の出
力が制御バス１０５０となり、これを介して、位相比較
器１１０、フィルタ１２０、ＶＣＯ１３０の回路定数を
設定する。

【０１００】以上示したように、本第２実施例に係るＰ
ＬＬは、前記第１実施例に係るＰＬＬの効果に加え、主
として半導体素子により構成した為、前記第１実施例で
示したＰＬＬよりも集積化し易いというメリットがあ
る。

【０１０１】なお、ＰＬＬを、前記第１実施例で示した
ＶＣＯ、位相比較器等の構成部と、本第２実施例で示し
た構成部とを組み合わせて構成するようにしても良い。

【０１０２】また、前記磁気ディスクデータ制御回路７
０（第７図参照）または情報処理システム（第９図参
照）において、第１実施例に係るＰＬＬに代えて、本第
２実施例に係るＰＬＬを備えるようにしても良い。

【０１０３】次に、本発明の第３の実施例として各シリ
ンダごと、あるいは全シリンダをいくつかのゾーンに分
割し、そのゾーンごとに書き込み速度を変化させ、線密
度の変化を減少させる磁気ディス装置に適した、磁気デ
ィスクシステム回路について説明する。磁気ディスクシ
ステム回路は、前記情報処理システム（第９図参照）に
おける磁気ディスク装置９２の、磁気ディスク９３、コ
ントローラ９８、磁気ヘッド９４、ヘッドアンプ９５、
波形整形部９６、データ制御回路７０、コード変換部９
７、装置全体を制御するＣＰＵ９の、読み出し、書き込
みに関した部分に相当するものである。第１８図に、本
実施例に係る磁気ディスクシステム回路のリ−ド側の構
成を示す。

【０１０４】図示するように、磁気ディスクシステム回
路は、マイクロプロセッサ１６０、不揮発性記憶素子１
７０、ディスクコントローラ１９０、デコーダ２００、
セレクタ３１０、遅延線３２０、前記第１または第２実
施例に係るＰＬＬ３３０で構成される。

【０１０５】図中において、磁気媒体１８０から読み出
された符号化信号４０００は、タップ付き遅延線３２０
に入力される。

【０１０６】タップ付き遅延線３２０の各タップはセレ
クタ３１０に入力される。

【０１０７】一方、遅延線３２０の最大遅延の約半分の
遅延量を有するセンタタップから取り出した符号化信号
４０１０をＰＬＬ３３０へ入力する。

【０１０８】そして、ＰＬＬ３３０で生成された出力ク
ロック１０４０を、デコーダ２００のデータ取り込みの
タイミングクロックとしてデコーダ２００に入力する。

【０１０９】不揮発性記憶素子１７０には、出力クロッ
ク１０４０に対して最適な位相関係になるタップを選択
するためのセレクタ制御情報が書かれており、この情報
をマイクロプロセッサ１６０が読み出してセレクタ３１
０に入力する。

【０１１０】これにより、符号化信号４０００の転送速
度が変わった場合であっても、ＰＬＬ３３の回路定数を
制御バスにより切り換えると共にマイクロプロセッサ１
６がセレクタ３１の制御情報を切換えることにより、常
に符号化信号４０２０と出力クロック１０４０は、最適
な位相関係を保つことができる。

【０１１１】これにより、デコーダ２００は安定した復
号化処理を行ない、ディスクコントローラ１９０に復号
化信号４０３０とリードクロック４０４０を供給するこ
とができる。

【０１１２】次に、本第３実施例に係る磁気ディスクシ
ステム回路において、前記第１または第２実施例に係る
ＰＬＬを磁気媒体への書き込みクロック発生用に用いた
場合について説明する。

【０１１３】第１９図に、この磁気ディスクシステム回
路のライト側の構成を示す。

【０１１４】磁気ディスクシステム回路は、ディスクコ
ントローラ１９０、リード・ライト・アンプ４１０、Ａ
ＮＤゲート４２０、エンコーダ４３０、Ｄ−タイプフリ
ップフロップ４４０、インバータ４７０、同期外れ検出
回路４５０およびＰＬＬ４６０とから構成される。

【０１１５】ＰＬＬ４６０は、基準クロック信号５００
０をもとにして必要な周波数の書き込みクロック５０２
０を生成する。本実施例においては、基準クロック信号
５０００は、装置の簡略化等のため固定値とし、ＰＬＬ
４６０にて周波数を変化させ、書き込み転送速度に応じ
たクロックを生成する。

【０１１６】エンコーダ４３０は、この書き込みクロッ
ク５０２０を用い、ディスクコントローラ１９０から入
力される書き込み信号５０１０を符号化し、符号化信号
５０３０を生成する。

【０１１７】書き込みクロック５０２０が基準クロック
信号５０００と同期しているときは、符号化信号５０３
０はＡＮＤゲートをそのまま通過して、リード・ライト
・アンプ４１に入力され、磁気媒体上に信号が記録され
る。しかし、書き込みクロック５０２０と基準クロック
信号５０００の同期が外れると、同期外れ検出回路４５
０が、同期外れを検出し、同期外れ信号５０４０を出力
してディスクコントローラへ知らせると同時に、インバ
ータ４７０およびＤ−タイプフリップフロップ４４０を
用いて直ちにＡＮＤゲート４２の出力を“Ｌ”固定にす
る。これにより、磁気媒体への記録が抑止される。

【０１１８】その後、同期外れ信号５０４０が出力され
なくなったことを確認して、ディスクコントローラ１９
０は、フリップフロップ４４０をクリアし、上位装置の
制御下において書き込み動作を再開する。

【０１１９】ここで、第２０図に、書き込み用ＰＬＬ４
６０と、同期外れ検出回路４５０の内部構成図を示す。

【０１２０】ＰＬＬ４６０は、基準クロック信号をＭ分
周するＭ分周器５００と、ＶＣＯ１３０と、ＶＣＯ１３
０の出力クロック１０４０をＮ分周するＮ分周器１４０
と、位相比較器１１０と、フィルタ１２０とで構成され
る。このＰＬＬ４６０においては、前記第１、第２実施
例と同様に、ＶＣＯ等の各部の設定を変えることによる
他、Ｍ分周器、Ｎ分周器の分周率を変えることにより所
定の周波数の出力を得る。

【０１２１】また、同期外れ検出回路４５０は、判定用
ウインド生成回路５１０と、判定回路５２０で構成され
る。

【０１２２】判定用ウインド生成回路５１０は、基準ク
ロック信号５０００をＭ分周するＭ分周器５００から信
号を受けとり、位相比較器１１０で比較されるエッジの
前後にある幅を持ったウインドを生成する。

【０１２３】判定回路５２０は、Ｎ分周器１４０の出力
である分周クロック１０１０のエッジがウインド内にあ
るかどうかを判定し、ウインド内にあれば同期してい
る。ウインド内になければ同期が外れていると判定す
る。

【０１２４】第２１図に、以上のＭ分周器５００、判定
用ウインド生成回路５１０、判定回路５２０の構成を示
す。具体的な実施例を示す。

【０１２５】以下その動作を基準クロック信号５０００
を２^k分周する場合について説明する。

【０１２６】２^k分周であるため、Ｄ−フリップフロッ
プを用いた２分周回路をｋ個接続する。これがＭ分周器
５００に相当する。

【０１２７】判定用ウインド生成回路５１０は、ｋ入力
ＮＡＮＤ７０００、インバータ７０１０、フリップ・フ
ロップ７０２０で構成される。

【０１２８】判定回路はフリップ・フロップ７０３０で
構成されている。

【０１２９】第２２図に、その動作タイミングチャート
を示す。

【０１３０】判定用ウインド生成回路５１０は、Ｍ分周
器５００の出力であるＭ分周信号６０００の立ち上がり
エッジの前後に、それぞれ基準クロック信号５０００の
半周期に相当する時間幅を持ったウインド信号６０１０
を生成する。もちろん、ｋ入力ＮＡＮＤ７０００に入力
する信号本数を減らせば、ウインド幅は広くなり、同期
判定基準は、ゆるくなる。

【０１３１】このウインド信号６０１０を、判定回路５
２０のフリップフロップ７０３０のＤ入力に接続し、Ｎ
分周器１４０の出力である分周クロック１０１０をフリ
ップフロップ７０３０のクロック入力に接続する。

【０１３２】タイミングチャートに示す如く、分周クロ
ック１０１０の立ち上がりエッジがウインド内に存在す
れば、同期外れ信号５０４０は“Ｈ”、逆に、ウインド
外に存在するときは“Ｌ”を出力する。

【０１３３】以上のように、本第３実施例に係る磁気デ
ィスクシステム回路を備えた磁気ディスク装置によれ
ば、磁気媒体から読み出したデータとタイミングクロッ
クの位相関係を最適に設定できるため、信頼性の高い復
号化が可能になる。

【０１３４】また、磁気媒体にデータを書き込む際に、
書き込みクロックの同期が外れると直ちに書き込み動作
を禁止できるため、媒体上のデータ破壊を防止できる。

【０１３５】以上、本発明に係るＰＬＬの実施例を、磁
気ディスク装置への適用を例に取り説明した。

【０１３６】なお、以上の実施例に係るＰＬＬは、他の
ディスク型記憶媒体を用いる光ディスク記憶装置や光磁
気ディスク記憶装置等の記憶装置においても同様に適用
できる。

【０１３７】また、データ速度が可変である情報処理装
置においても、各実施例に係るＰＬＬは、同様に実現で
き、有効に作用する。

【０１３８】

【発明の効果】以上のように、本発明によれば、その特
性を、データ転送速度に応じて最適に切り替えることが
でき、転送速度に対して安定に動作できる位相同期回路
を提供することができる。

【図面の簡単な説明】

【図１】本実施例に係るＰＬＬとその周辺部の構成を示
すブロック図である。

【図２】レジスタ回路の構成を示すシンボル図である。

【図３】チャージポンプのゲイン切換回路を示す回路図
である。

【図４】他のチャージポンプのゲイン切換回路を示す回
路図である。

【図５】フィルタの定数切換回路を示す回路図である。

【図６】ＶＣＯのゲイン切換回路を示す回路図である。

【図７】データ制御回路の構成を示すブロック図であ
る。

【図８】他のデータ制御回路の構成を示すブロック図で
ある。

【図９】情報処理システムの構成を示すブロック図であ
る。

【図１０】本発明の第２実施例に係るＰＬＬの構成を示
すブロック図である。

【図１１】ＰＬＬの動作を示すタイミングチャートであ
る。

【図１２】ＶＣＯの構成を示すブロック図である。

【図１３】ＶＣＯの特性を示す特性図である。

【図１４】ＶＣＯの構成を示す回路図である。

【図１５】デジタル・アナログ変換器の構成を示す回路
図である。

【図１６】位相比較器の構成を示す回路図である。

【図１７】ＰＬＬの他の構成を示すブロック図である。

【図１８】第３実施例に係る磁気ディスクシステム回路
のリ−ド側の構成を示すブロック図である。

【図１９】磁気ディスクシステム回路のライト側の構成
を示すブロック図である。

【図２０】同期外れ検出回路の構成を示すブロック図で
ある。

【図２１】同期外れ検出回路の構成を示す回路図であ
る。

【図２２】同期外れ検出回路の動作を示すタイミングチ
ャートである。

【符号の説明】

１…Codo Data信号、２…周波数位相比較、３…チャー
ジポンプ、４…フィルタ、５…ＶＣＯ、６…Sync Clock
信号、７…レジスタ、８…マイコンバス、９…ＣＰＵ、
１０…ＨＤＣ（ハードディスクコントローラ）、１１…
ＲＡＭ、４３…ＰＬＬ、１１０…位相比較器、１２０…
フィルタ、１３０…ＶＣＯ、１６０…マイクロプロセッ
サ、１７０…不揮発性記憶素子、１９０…ディスクコン
トローラ、２００…デコーダ、３１０…セレクタ、３２
０…遅延線、３３０…ＰＬＬ、４１０…リード・ライト
・アンプ、４２０…ＡＮＤ、４３０…エンコーダ、４５
０…同期外れ検出回路、４６０…ＰＬＬ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年７月１日（２００２．７．１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】記憶装置

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮沢章一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者長谷健一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者平野章彦神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者児島伸一群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (72)発明者浦上憲群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内Ｆターム(参考） 5D044 BC01 CC05 FG05 GM14 GM18 5J106 AA04 BB03 BB04 CC01 CC24 CC41 DD32 DD33 DD34 DD35 DD38 EE08 EE14 FF02 GG01 GG07 GG15 HH10 KK12 LL01

Claims

【特許請求の範囲】

【請求項１】応答特性の変更の指示を格納する格納手段
と、該格納手段に格納された指示に基づいて、応答特性
を変更する手段を有することを特徴とする位相同期回
路。
【請求項２】位相比較部とチャージポンプ部とフィルタ
部と電圧制御発振部と、応答特性の変更の指示を格納する格納手段と、該格納手段に格納された指示に基づいて、チャージポン
プ部のゲイン量またはフィルタ部のフィルタ定数または
電圧制御発振部の中心周波数のうち、少なくとも１つを
変更する手段とを備えたことを特徴とする位相同期回
路。
【請求項３】被同期信号周期の変化に応じて、応答特性
の変更を指示する手段と、該指示を格納する格納手段お
よび該格納手段に格納された指示に基づいて応答特性を
変更する手段を有する位相同期回路とを備えたことを特
徴とするクロック発生回路。
【請求項４】ディスク型記憶媒体を備えた記憶装置であ
って、ディスク型記憶媒体のリードアクセス時、そのディスク
型記憶媒体上におけるアクセス位置に応じて、リードデ
ータを取り扱う基準クロックを発生する位相同期回路の
応答特性の変更を指示する手段と、該指示を格納する格
納手段および該格納手段に格納された指示に基づいて応
答特性を変更する手段を有する前記位相同期回路とを有
することを特徴とする記憶装置。
【請求項５】磁気ディスクのリードアクセス時、その磁
気ディスク上におけるアクセス位置に応じて、リードデ
ータを取り扱う基準クロックを発生する位相同期回路の
応答特性の変更を、記憶データ位置のピークシフトによ
る符号間干渉に起因する誤動作が発生しないよう指示す
る手段と、該指示を格納する格納手段および該格納手段
に格納された指示に基づいて応答特性を変更する手段を
有する前記位相同期回路とを有することを特徴とする磁
気ディスク記憶装置。
【請求項６】ディスク型記憶媒体を備えた記憶装置であ
って、ディスク型記憶媒体のリードアクセス時、リードデータ
に同期したリ−ドクロックを発生する位相同期回路と、
リ−ドクロックを用いてリードデータを復号する復号化
回路と、リ−ドデ−タを遅延させ、位相同期回路が被同
期対象とするリ−ドデ−タと復号化回路が復号化対象と
するリ−ドデ−タとの間に位相差を与える遅延手段と、
リ−ド動作を制御する制御手段とを備え、前記制御手段は、ディスク型記憶媒体におけるリードア
クセス位置に応じて、遅延手段における遅延量を変化さ
せることを特徴とする記憶装置。
【請求項７】ディスク型記憶媒体を備えた記憶装置であ
って、ディスク型記憶媒体のライトアクセス時、基準クロック
を発生する発振器と、ディスク型記憶媒体におけるライ
トアクセス位置に応じて、基準クロックに同期したライ
トクロックを発生する位相同期回路と、ライトクロック
を用いて書き込みデータを符号化する符号化回路と、符
号化したライトデ−タをディスク型記憶媒体に記憶する
書き込み手段と、位相同期回路の同期が外れたことを検
出する同期外れ検出手段と、同期外れ検出回路が同期外
れを検出した場合に、ディスク型記憶媒体へのライトデ
−タの書き込みを抑止する手段とを有することを特徴と
する記憶装置。
【請求項８】請求項４、５、６または７記載の記憶装置
と、該記憶装置と接続する情報処理装置とを有すること
を特徴とする情報処理システム。
【請求項９】位相同期回路と、位相同期回路の応答性を
設定するレジスタを有することを特徴とする１チップＬ
ＳＩ。
【請求項１０】位相比較部とチャージポンプ部とフィル
タ部と、応答特性の変更の指示を格納する格納手段と、該格納手
段に格納された指示に基づいて、チャージポンプ部のゲ
イン量またはフィルタ部のフィルタ定数または電圧制御
発振部の中心周波数のうち、少なくとも１つを変更する
手段とを備えた位相同期回路と、を有することを特徴と
する半導体集積回路。
【請求項１１】請求項１または２記載の位相同期回路、
または、請求項３記載のクロック発生回路、または、請
求項７または８記載の半導体集積回路ＬＳＩを備えたこ
とを特徴とする情報処理装置。
【請求項１２】請求項６または７記載の記憶装置であっ
て、前記ディスク型記憶媒体として磁気ディスクを備え
たことを特徴とする記憶装置、特に、磁気ディスク装
置。