JPH08316805A - 周波数差検出回路 - Google Patents

周波数差検出回路

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JPH08316805A
JPH08316805A JP7117226A JP11722695A JPH08316805A JP H08316805 A JPH08316805 A JP H08316805A JP 7117226 A JP7117226 A JP 7117226A JP 11722695 A JP11722695 A JP 11722695A JP H08316805 A JPH08316805 A JP H08316805A
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JP
Japan
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phase difference
difference
phase
input clock
clock
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Pending
Application number
JP7117226A
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English (en)
Inventor
Shigenori Yamaguchi
繁徳 山口
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US08/645,220 priority patent/US5652532A/en
Publication of JPH08316805A publication Critical patent/JPH08316805A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage

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  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】 周波数差の検出感度を高めるとともに周波数
差の検出時間を短縮すること。 【構成】 入力クロック１００の揺らぎを吸収した高安
定な出力クロック１０２を第１ＰＬＬ１０で生成し、入
力クロック１００の変動を即座に吸収した出力クロック
１０４を第２ＰＬＬ１２で生成し、入力クロック１００
と出力クロック１０２との位相差を検出し、入力クロッ
ク１００と出力クロック１０４の位相差を検出し、各位
相差の差分を位相差差分検出部１８で検出し、この差分
に周波数差検出部２０で統計的処理を施し、入力クロッ
ク１００と基準周波数との周波数差を検出する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、周波数差検出回路に係
わり、詳細には網同期装置に入力される高精度なクロッ
クの基準周波数からのずれを検出するに好適な周波数差
検出回路に関する。
【０００２】
【従来の技術】従来、周波数差検出回路として、図２に
示すものが知られている。この回路は、例えば、特開平
４─３１６２１３号公報に記載されているように、単一
のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）５０
と、位相差検出部５２と、周波数差検出部５４を備えて
構成されている。ＰＬＬ５０は、入力したディファレン
スクロック２００に応答して、ディファレンスクロック
２００に基づいた出力クロック２０２を生成するととも
に、ディファレンスクロック２００と出力クロック２０
２との位相差を検出して位相差を零に抑制するための制
御を行い、ディファレンスクロック２００と位相が同期
した出力クロック２０２を出力するようになっている。
すなわちＰＬＬ５０は、ディファレンスクロック２００
とある位相差で高安定に周波数位相の同期した出力クロ
ック２０２を生成するようになっている。位相差検出部
５２は、ディファレンスクロック２００と出力クロック
２０２との位相差を検出し、検出出力を周波数差検出部
５４へ出力するようになっている。周波数差検出部５４
は、位相差検出部５２の検出による位相差を時系列デー
タとして取り込み、この時系列データを解析することに
よりディファレンスクロック２００の公称周波数からの
ずれを検出するようになっている。
【０００３】図２に示す周波数差検出回路においては、
周波数位相同期時に、ディファレンスクロック２００と
出力クロック２０２との位相差がＰＬＬ５０の有する位
相誤差の範囲で揺らいだ場合でも、位相差検出部５２の
検出出力に周波数差検出部５４で統計的手法を用いた平
均化処理を施すとともに、ＰＬＬ５０の高安定性を利用
することにより、ディファレンスクロック２００の変動
を長い時間かけて吸収できるようになっている。
【０００４】
【発明が解決しようとする課題】しかし、従来の周波数
差検出回路では、検出できる周波数差および検出時間
は、それぞれＰＬＬ５０の有する定常位相誤差および追
従特性によって制限されるという問題点がある。
【０００５】そこで本発明の目的は、周波数差の検出感
度を高めるとともに周波数差の検出時間を短縮すること
ができる周波数差検出回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）入力クロックに応答して入力クロックと出力
クロックとの位相差を検出してこの位相差を順次零に抑
制する制御を行う第１フェーズ・ロックド・ループ部
と、（ロ）入力クロックに応答して入力クロックと出力
クロックとの位相差を検出してこの位相差を第１フェー
ズ・ロックド・ループ部よりも早い速度で零に抑制する
制御を行う第２フェーズ・ロックド・ループ部と、
（ハ）入力クロックと第１フェーズ・ロックド・ループ
部の出力クロックとの位相差を検出する第１位相差検出
部と、（ニ）入力クロックと第２フェーズ・ロックド・
ループ部の出力クロックとの位相差を検出する第２位相
差検出部と、（ホ）第１位相差検出部の検出による位相
差と第２位相差検出部の検出による位相差との差分を検
出する位相差差分検出部と、（ヘ）位相差差分検出部の
検出出力から入力クロックと基準周波数との周波数差を
検出する周波数差検出部とを周波数差検出回路に具備さ
せる。
【０００７】すなわち請求項１記載の発明では、第１フ
ェーズ・ロクッド・ループ部で入力クロックと出力クロ
ックとの位相差を順次零に抑制し、第２フェーズ・クド
・ループ部で入力クロックと出力クロックとの位相差を
第１フェーズ・ロクッド・ループ部よりも早い速度で零
に抑制し、入力クロックと第１フェーズ・ロックド・ル
ープ部の出力クロックとの位相差を第１位相差検出部で
検出し、入力クロックと第２フェーズ・ロックド・ルー
プ部の出力クロックとの位相差を第２位相差検出部で検
出し、各検出された位相差の差分を位相差差分検出部で
検出し、位相差差分検出部の検出出力から入力クロック
と基準周波数差を検出することを特徴としている。
【０００８】請求項２記載の発明では、（イ）入力クロ
ックに応答して入力クロックと出力クロックとの位相差
を検出してこの位相差を順次零に抑制する制御を行う第
１フェーズ・ロックド・ループ部と、（ロ）入力クロッ
クに応答して入力クロックと出力クロックとの位相差を
検出してこの位相差を第１フェーズ・ロックド・ループ
部よりも早い速度で零に抑制する制御を行う第２フェー
ズ・ロックド・ループ部と、（ハ）入力クロックと第１
フェーズ・ロックド・ループ部の出力クロックとの位相
差を検出する第１位相差検出部と、（ニ）入力クロック
と第２フェーズ・ロックド・ループ部の出力クロックと
の位相差を検出する第２位相差検出部と、（ホ）第１位
相差検出部の検出による位相差と第２位相差検出部の検
出による位相差との差分を検出する位相差差分検出部
と、（ヘ）位相差差分検出部の検出出力を時系列データ
に変換し、変換した時系列データを解析して入力クロッ
クと基準周波数との周波数差を検出する周波数差検出部
とを周波数差検出回路に具備させる。
【０００９】すなわち請求項２記載の発明では、第１フ
ェーズ・ロクッド・ループ部で入力クロックと出力クロ
ックとの位相差を順次零に抑制し、第２フェーズ・クド
・ループ部で入力クロックと出力クロックとの位相差を
第１フェーズ・ロクッド・ループ部よりも早い速度で零
に抑制し、入力クロックと第１フェーズ・ロックド・ル
ープ部の出力クロックとの位相差を第１位相差検出部で
検出し、入力クロックと第２フェーズ・ロックド・ルー
プ部の出力クロックとの位相差を第２位相差検出部で検
出し、各検出された位相差の差分を位相差差分検出部で
検出し、位相差差分検出部の検出出力を時系列データに
変換し、変換した時系列データを解析して入力クロック
と基準周波数差を検出することを特徴としている。
【００１０】請求項３記載の発明では、（イ）入力クロ
ックに応答して入力クロックと出力クロックとの位相差
を検出してこの位相差を順次零に抑制する制御を行う第
１フェーズ・ロックド・ループ部と、（ロ）入力クロッ
クに応答して入力クロックと出力クロックとの位相差を
検出してこの位相差を第１フェーズ・ロックド・ループ
部よりも早い速度で零に抑制する制御を行う第２フェー
ズ・ロックド・ループ部と、（ハ）入力クロックと第１
フェーズ・ロックド・ループ部の出力クロックとの位相
差を検出する第１位相差検出部と、（ニ）入力クロック
と第２フェーズ・ロックド・ループ部の出力クロックと
の位相差を検出する第２位相差検出部と、（ホ）第１位
相差検出部の検出による位相差と第２位相差検出部の検
出による位相差との差分を検出する位相差差分検出部
と、（ヘ）位相差差分検出部の検出出力を時系列データ
に変換し、変換した時系列データに統計的処理を施して
入力クロックと基準周波数との周波数差を検出する周波
数差検出部とを周波数差検出回路に具備させる。
【００１１】すなわち請求項３記載の発明では、第１フ
ェーズ・ロクッド・ループ部で入力クロックと出力クロ
ックとの位相差を順次零に抑制し、第２フェーズ・クド
・ループ部で入力クロックと出力クロックとの位相差を
第１フェーズ・ロクッド・ループ部よりも早い速度で零
に抑制し、入力クロックと第１フェーズ・ロックド・ル
ープ部の出力クロックとの位相差を第１位相差検出部で
検出し、入力クロックと第２フェーズ・ロックド・ルー
プ部の出力クロックとの位相差を第２位相差検出部で検
出し、各検出された位相差の差分を位相差差分検出部で
検出し、位相差差分検出部の検出出力を時系列データに
変換し、変換した時系列データに統計的処理を施して入
力クロックと基準周波数差を検出することを特徴として
いる。
【００１２】請求項４記載の発明では、（イ）入力クロ
ックに応答して入力クロックと出力クロックとの位相差
を検出してこの位相差を零に抑制するために、入力クロ
ックの揺らぎを吸収して高安定な出力クロックを生成す
る第１フェーズ・ロックド・ループ部と、（ロ）入力ク
ロックに応答して入力クロックと出力クロックとの位相
差を検出してこの位相差を第１フェーズ・ロックド・ル
ープ部よりも早い速度で零に抑制するために、入力クロ
ックの変動に即座に応答した出力クロックを生成する第
２フェーズ・ロックド・ループ部と、（ハ）入力クロッ
クと第１フェーズ・ロックド・ループ部の出力クロック
との位相差を検出する第１位相差検出部と、（ニ）入力
クロックと第２フェーズ・ロックド・ループ部の出力ク
ロックとの位相差を検出する第２位相差検出部と、
（ホ）第１位相差検出部の検出による位相差と第２位相
差検出部の検出による位相差との差分を検出する位相差
差分検出部と、（ヘ）位相差差分検出部の検出出力から
入力クロックと基準周波数との周波数差を検出する周波
数差検出部とを周波数差検出回路に具備させる。
【００１３】すなわち請求項４記載の発明では、入力ク
ロックの揺らぎを第１フェーズ・ロクッド・ループ部で
順次吸収し、入力クロックの短時間の変動を第２フェー
ズ・クド・ループ部で吸収し、入力クロックと第１フェ
ーズ・ロックド・ループ部の出力クロックとの位相差を
第１位相差検出部で検出し、入力クロックと第２フェー
ズ・ロックド・ループ部の出力クロックとの位相差を第
２位相差検出部で検出し、各検出された位相差の差分を
位相差差分検出部で検出し、位相差差分検出部の検出出
力から入力クロックと基準周波数差を検出することを特
徴としている。
【００１４】請求項５記載の発明では、（イ）入力クロ
ックに応答して入力クロックと出力クロックとの位相差
を検出してこの位相差を零に抑制するために、入力クロ
ックの揺らぎを吸収して高安定な出力クロックを生成す
る第１フェーズ・ロックド・ループ部と、（ロ）入力ク
ロックに応答して入力クロックと出力クロックとの位相
差を検出してこの位相差を第１フェーズ・ロックド・ル
ープ部よりも早い速度で零に抑制するために、入力クロ
ックの変動に即座に応答した出力クロックを生成する第
２フェーズ・ロックド・ループ部と、（ハ）入力クロッ
クと第１フェーズ・ロックド・ループ部の出力クロック
との位相差を検出する第１位相差検出部と、（ニ）入力
クロックと第２フェーズ・ロックド・ループ部の出力ク
ロックとの位相差を検出する第２位相差検出部と、
（ホ）第１位相差検出部の検出による位相差と第２位相
差検出部の検出による位相差との差分を検出する位相差
差分検出部と、（ヘ）位相差差分検出部の検出出力を時
系列データに変換し、変換した時系列データに統計的処
理を施して入力クロックと基準周波数との周波数差を検
出する周波数差検出部とを周波数差検出回路に具備させ
る。
【００１５】すなわち請求項５記載の発明では、入力ク
ロックの揺らぎを第１フェーズ・ロクッド・ループ部で
順次吸収し、入力クロックの短時間の変動を第２フェー
ズ・クド・ループ部で吸収し、入力クロックと第１フェ
ーズ・ロックド・ループ部の出力クロックとの位相差を
第１位相差検出部で検出し、入力クロックと第２フェー
ズ・ロックド・ループ部の出力クロックとの位相差を第
２位相差検出部で検出し、各検出された位相差の差分を
位相差差分検出部で検出し、位相差差分検出部の検出出
力を時系列データに変換し、変換した時系列データに統
計的処理を施して入力クロックと基準周波数差を検出す
ることを特徴としている。
【００１６】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１７】図１は本発明の一実施例における周波数差
検出回路の全体構成を示したものである。
【００１８】図１において、周波数検出回路は、第１フ
ェーズ・ロックド・ループ部（以下第１ＰＬＬと称す
る。）１０、第２フェーズ・ロックド・ループ部（以
下、第２ＰＬＬと称する。）１２、第１位相差検出部１
４、第２位相差検出部１６、位相差差分検出部１８、周
波数差検出部２０を備えて構成されている。第１ＰＬＬ
１０は、網同期装置に入力される高精度なディファレン
スクロックとしての入力クロック１００が入力端子２２
に入力されたときに、入力クロック１００に応答して、
入力クロック１００に基づいた出力クロック１０２を生
成するとともに、入力クロック１００と出力クロック１
０２との位相差を検出し、この位相差を順次零に抑制す
るための制御を行い、入力クロック１００の揺らぎを吸
収して高安定な出力クロック１０２を生成し、出力クロ
ック１０２を出力端子２４と第１位相差検出部１４へ出
力するようになっている。第１位相差検出部１４は、入
力クロック１００と出力クロック１０２の立ち上がりエ
ッジに応答して、入力クロック１００と出力クロック１
０２の位相差を検出し、検出した位相差を位相差差分検
出部１８へ出力するようになっている。
【００１９】一方、第２ＰＬＬ１０４は、入力クロック
１００に応答して入力クロック１００に基づいた出力ク
ロック１０４を生成するとともに、入力クロック１００
と出力クロック１０４との位相差を検出し、この位相差
を第１ＰＬＬ１０よりも早い速度で零に抑制するための
制御を行い、入力クロック１００の変動に即座に応答し
た出力クロック１０４を生成し、出力クロック１０４を
第２位相差検出部１６へ出力するようになっている。第
２位相差検出部１６は、入力クロック１００と出力クロ
ック１０４の立ち上がりエッジに応答して、入力クロッ
ク１００と出力クロック１０４の位相差を検出し、検出
出力を位相差差分検出部１８へ出力するようになってい
る。位相差差分検出部１８は、第１位相差検出部１４の
検出による位相差と第２位相差検出部１６の検出による
位相差との差分を検出するように構成されており、この
位相差差分検出部１８としては、例えば、第１位相差検
出部１４、第２位相差検出部１６の出力をそれぞれポー
トデータとして取り込み、このポートデータを代数演算
処理するプロセッサで実現することができる。
【００２０】周波数差検出部２０は、位相差差分検出部
１８の検出出力を時系列データに変換し、変換した時系
列データに統計的処理を施して、入力クロック１００と
基準周波数（公称周波数）との周波数差を検出するよう
になっている。この周波数差検出部２０としては、統計
的手法のプログラムを内蔵したプロセッサで実現するこ
とができ、この周波数差検出部２０は、第１ＰＬＬ１０
と第２ＰＬＬ１２の揺らぎによる周波数差による不確定
性を統計的手法によって零にすることができる。
【００２１】上記構成において、入力端子２２に入力ク
ロック１００が入力されると、第１ＰＬＬ１０から入力
クロック１００の揺らぎを吸収した高安定な出力クロッ
ク１０２が生成される。一方第２ＰＬＬ１２により入力
クロック１００の変動に敏感に応答した出力クロック１
０４が生成される。そして第１位相差検出部１４で入力
クロック１００と出力クロック１０２との位相差が検出
され、第２位相差検出部１６で入力クロック１００と出
力クロック１０４との位相差が検出される。この後第１
ＰＬＬ１０の位相差と第２ＰＬＬ１２の位相差との差分
が位相差差分検出部１８で検出されると、この位相差の
差分が周波数差検出部２０で時系列データに変換され、
変換された時系列データに統計的処理が施され、周波数
差検出部２０からは、入力クロック１００と基準周波数
との周波数差を示す信号が出力される。
【００２２】この場合、第１ＰＬＬ１０を主とする系で
は入力クロック１００の揺らぎを長い時間かけて吸収
し、第２ＰＬＬ１２を主とする系では入力クロック１０
０の短時間の変動を即座に吸収し、周波数差検出感度を
高めるとともに周波数差の検出時間を短くすることがで
きる。
【００２３】このように、本実施例によれば、入力クロ
ック１００の揺らぎや変動を第１ＰＬＬ１０と第２ＰＬ
Ｌ１２の特性の違いを利用して入力クロック１００と基
準周波数との位相差を検出するようにしているため、周
波数差の検出感度を高めるとともに周波数差の検出時間
を短縮することができる。
【００２４】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、入力クロックと出力クロックとの位相差を
順次零に抑制する第１フェーズ・ロックド・ループ部の
特性と、入力クロックと出力クロックとの位相差を第１
フェーズ・ロックド・ループ部よりも早い速度で零に抑
制する第２フェーズ・ロックド・ループ部の特性とを利
用して入力クロックと基準周波数との周波数差を検出す
るようにしたため、周波数差の検出感度を高めることが
できるとともに、周波数差の検出時間を短縮することが
できる。
【００２５】また請求項２記載の発明によれば、入力ク
ロックと出力クロックとの位相差を順次零に抑制する第
１フェーズ・ロックド・ループ部の特性と、入力クロッ
クと出力クロックとの位相差を第１フェーズ・ロックド
・ループ部よりも早い速度で零に抑制する第２フェーズ
・ロックド・ループ部の特性とを利用して入力クロック
と基準周波数との周波数差を検出するようにしたため、
周波数差の検出感度を高めることができるとともに、周
波数差の検出時間を短縮することができる。
【００２６】請求項３記載の発明によれば、入力クロッ
クと出力クロックとの位相差を順次零に抑制する第１フ
ェーズ・ロックド・ループ部の特性と、入力クロックと
出力クロックとの位相差を第１フェーズ・ロックド・ル
ープ部よりも早い速度で零に抑制する第２フェーズ・ロ
ックド・ループ部の特性とを利用して入力クロックと基
準周波数との周波数差を検出するようにしたため、周波
数差の検出感度を高めることができるとともに、周波数
差の検出時間を短縮することができる。
【００２７】請求項４記載の発明によれば、入力クロッ
クの揺らぎを順次吸収する第１フェーズ・ロクッド・ル
ープ部の特性と、入力クロックの短時間の変動を吸収す
る第２フェーズ・クド・ループ部の特性とを利用して入
力クロックと基準周波数との周波数差を検出するように
したため、周波数差の検出感度を高めることができると
ともに、周波数差の検出時間を短縮することができる。
【００２８】請求項５記載の発明では、入力クロックの
揺らぎを順次吸収する第１フェーズ・ロクッド・ループ
部の特性と、入力クロックの短時間の変動を吸収する第
２フェーズ・クド・ループ部の特性とを利用して入力ク
ロックと基準周波数との周波数差を検出するようにした
ため、周波数差の検出感度を高めることができるととも
に、周波数差の検出時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の一実施例における周波数差検出回路の
全体構成図である。
【図２】従来例の全体構成図である。
【符号の説明】
１０ 第１フェーズ・ロックド・ループ部（第１ＰＬ
Ｌ） １２ 第２フェーズ・ロックド・ループ部（第２ＰＬ
Ｌ） １４ 第１位相差検出部 １６ 第２位相差検出部 １８ 位相差差分検出部 ２０ 周波数差検出部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力クロックに応答して入力クロックと
    出力クロックとの位相差を検出してこの位相差を順次零
    に抑制する制御を行う第１フェーズ・ロックド・ループ
    部と、 前記入力クロックに応答して入力クロックと出力クロッ
    クとの位相差を検出してこの位相差を前記第１フェーズ
    ・ロックド・ループ部よりも早い速度で零に抑制する制
    御を行う第２フェーズ・ロックド・ループ部と、 前記入力クロックと前記第１フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第１位相差検
    出部と、 前記入力クロックと前記第２フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第２位相差検
    出部と、 前記第１位相差検出部の検出による位相差と前記第２位
    相差検出部の検出による位相差との差分を検出する位相
    差差分検出部と、 前記位相差差分検出部の検出出力から前記入力クロック
    と基準周波数との周波数差を検出する周波数差検出部と
    を具備することを特徴とする周波数差検出回路。
  2. 【請求項２】 入力クロックに応答して入力クロックと
    出力クロックとの位相差を検出してこの位相差を順次零
    に抑制する制御を行う第１フェーズ・ロックド・ループ
    部と、 前記入力クロックに応答して入力クロックと出力クロッ
    クとの位相差を検出してこの位相差を前記第１フェーズ
    ・ロックド・ループ部よりも早い速度で零に抑制する制
    御を行う第２フェーズ・ロックド・ループ部と、 前記入力クロックと前記第１フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第１位相差検
    出部と、 前記入力クロックと前記第２フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第２位相差検
    出部と、 前記第１位相差検出部の検出による位相差と前記第２位
    相差検出部の検出による位相差との差分を検出する位相
    差差分検出部と、 前記位相差差分検出部の検出出力を時系列データに変換
    し、変換した時系列データを解析して前記入力クロック
    と基準周波数との周波数差を検出する周波数差検出部と
    を具備することを特徴とする周波数差検出回路。
  3. 【請求項３】 入力クロックに応答して入力クロックと
    出力クロックとの位相差を検出してこの位相差を順次零
    に抑制する制御を行う第１フェーズ・ロックド・ループ
    部と、 前記入力クロックに応答して入力クロックと出力クロッ
    クとの位相差を検出してこの位相差を前記第１フェーズ
    ・ロックド・ループ部よりも早い速度で零に抑制する制
    御を行う第２フェーズ・ロックド・ループ部と、 前記入力クロックと前記第１フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第１位相差検
    出部と、 前記入力クロックと前記第２フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第２位相差検
    出部と、 前記第１位相差検出部の検出による位相差と前記第２位
    相差検出部の検出による位相差との差分を検出する位相
    差差分検出部と、 前記位相差差分検出部の検出出力を時系列データに変換
    し、変換した時系列データに統計的処理を施して前記入
    力クロックと基準周波数との周波数差を検出する周波数
    差検出部とを具備することを特徴とする周波数差検出回
    路。
  4. 【請求項４】 入力クロックに応答して入力クロックと
    出力クロックとの位相差を検出してこの位相差を零に抑
    制するために、前記入力クロックの揺らぎを吸収して高
    安定な出力クロックを生成する第１フェーズ・ロックド
    ・ループ部と、 前記入力クロックに応答して入力クロックと出力クロッ
    クとの位相差を検出してこの位相差を前記第１フェーズ
    ・ロックド・ループ部よりも早い速度で零に抑制するた
    めに、前記入力クロックの変動に即座に応答した出力ク
    ロックを生成する第２フェーズ・ロックド・ループ部
    と、 前記入力クロックと前記第１フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第１位相差検
    出部と、 前記入力クロックと前記第２フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第２位相差検
    出部と、 前記第１位相差検出部の検出による位相差と前記第２位
    相差検出部の検出による位相差との差分を検出する位相
    差差分検出部と、 前記位相差差分検出部の検出出力から前記入力クロック
    と基準周波数との周波数差を検出する周波数差検出部と
    を具備することを特徴とする周波数差検出回路。
  5. 【請求項５】 入力クロックに応答して入力クロックと
    出力クロックとの位相差を検出してこの位相差を零に抑
    制するために、前記入力クロックの揺らぎを吸収して高
    安定な出力クロックを生成する第１フェーズ・ロックド
    ・ループ部と、 前記入力クロックに応答して入力クロックと出力クロッ
    クとの位相差を検出してこの位相差を前記第１フェーズ
    ・ロックド・ループ部よりも早い速度で零に抑制するた
    めに、前記入力クロックの変動に即座に応答した出力ク
    ロックを生成する第２フェーズ・ロックド・ループ部
    と、 前記入力クロックと前記第１フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第１位相差検
    出部と、 前記入力クロックと前記第２フェーズ・ロックド・ルー
    プ部の出力クロックとの位相差を検出する第２位相差検
    出部と、 前記第１位相差検出部の検出による位相差と前記第２位
    相差検出部の検出による位相差との差分を検出する位相
    差差分検出部と、 前記位相差差分検出部の検出出力を時系列データに変換
    し、変換した時系列データに統計的処理を施して前記入
    力クロックと基準周波数との周波数差を検出する周波数
    差検出部とを具備することを特徴とする周波数差検出回
    路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021184219A (ja) * 2020-05-22 2021-12-02 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5848265A (en) * 1997-08-25 1998-12-08 Cypress Semiconductor Corp. Circuit and method for measuring the difference frequency between two clocks
US6424687B1 (en) 1999-03-15 2002-07-23 Cirrus Logic, Inc. Method and device for alignment of audio data frames using interpolation and decimation
US6791382B1 (en) * 2002-04-08 2004-09-14 Etron Technology, Inc. Noise reduction method and system for a multiple clock, mixed signal integrated circuit
US7630468B2 (en) * 2003-12-19 2009-12-08 Broadcom Corporation Dual-PLL signaling for maintaining synchronization in a communications system
CN102353837B (zh) * 2011-10-10 2013-12-18 国电联合动力技术有限公司 一种脉冲频率测量方法和装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8502234A (nl) * 1985-08-13 1987-03-02 Philips Nv Kloksignaalinrichting voor het regeneren van een kloksignaal.
JPH04316213A (ja) * 1991-04-16 1992-11-06 Nec Corp 周波数差検出回路
US5473285A (en) * 1993-12-13 1995-12-05 Motorola, Inc. Method and apparatus for performing phase acquisition in an all digital phase lock loop
US5534823A (en) * 1994-02-28 1996-07-09 Nec Corporation Phase locked loop (PLL) circuit having variable loop filter for shortened locking time
US5463351A (en) * 1994-09-29 1995-10-31 Motorola, Inc. Nested digital phase lock loop

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021184219A (ja) * 2020-05-22 2021-12-02 ルネサスエレクトロニクス株式会社 半導体装置

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