JP2819890B2 - スキュー調整回路 - Google Patents
スキュー調整回路Info
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- JP2819890B2 JP2819890B2 JP3258983A JP25898391A JP2819890B2 JP 2819890 B2 JP2819890 B2 JP 2819890B2 JP 3258983 A JP3258983 A JP 3258983A JP 25898391 A JP25898391 A JP 25898391A JP 2819890 B2 JP2819890 B2 JP 2819890B2
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- terminal
- input terminal
- output terminal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はスキュー調整回路に関
し、特に高速ＬＳＩにおいて高速化の妨げとなるクロッ
クスキューを抑えるスキュー調整回路に関する。
し、特に高速ＬＳＩにおいて高速化の妨げとなるクロッ
クスキューを抑えるスキュー調整回路に関する。
【０００２】
【従来の技術】従来のこの種のスキュー調整回路の一例
を図２に示す。図２において、２００は周波数可変発振
回路、２０１は周波数可変発振回路２００の第１の入力
端子、２０６は周波数可変発振回路２００の第１の出力
端子、２１０は位相比較回路、２１１は位相比較回路２
１０の第１の入力端子、２１２は位相比較回路２１０の
第２の入力端子、２１６は位相比較回路２１０の第１の
出力端子、２２０は本従来例を含むＬＳＩ内部のクロッ
ク分配系、２２１はクロック分配系２２０の入力端子、
２２６はクロック分配系２２０の出力端子の１つ、２９
１は本従来例の入力端子を表す。
を図２に示す。図２において、２００は周波数可変発振
回路、２０１は周波数可変発振回路２００の第１の入力
端子、２０６は周波数可変発振回路２００の第１の出力
端子、２１０は位相比較回路、２１１は位相比較回路２
１０の第１の入力端子、２１２は位相比較回路２１０の
第２の入力端子、２１６は位相比較回路２１０の第１の
出力端子、２２０は本従来例を含むＬＳＩ内部のクロッ
ク分配系、２２１はクロック分配系２２０の入力端子、
２２６はクロック分配系２２０の出力端子の１つ、２９
１は本従来例の入力端子を表す。
【０００３】本従来例の動作について説明する。
【０００４】図２に示すように、例えば、外部からクロ
ック回路を入力端子２９１に接続し、クロック分配系２
２０の出力端子２２６の出力と入力端子２９１から入力
されたクロック信号との位相差を位相比較回路２１０で
検出し、例えば、位相差に相当する電圧値を出力端子２
１６から出力する。その電圧値を入力端子２０１から入
力し、外部のクロック信号と周波数可発振回路２００の
出力信号との位相差をなくす、あるいは、ある一定の値
になるように発振周波数を変化させる。
ック回路を入力端子２９１に接続し、クロック分配系２
２０の出力端子２２６の出力と入力端子２９１から入力
されたクロック信号との位相差を位相比較回路２１０で
検出し、例えば、位相差に相当する電圧値を出力端子２
１６から出力する。その電圧値を入力端子２０１から入
力し、外部のクロック信号と周波数可発振回路２００の
出力信号との位相差をなくす、あるいは、ある一定の値
になるように発振周波数を変化させる。
【０００５】クロック分配系２２０はデバイスのバラツ
キや温度変化等によって入力端子２２１から出力端子２
２６に至る遅延時間が大幅に変化する。このため、外部
のＬＳＩとクロックの位相を調整するためにクロック分
配系２２０の出力と外部から入力されるクロックとの位
相差を位相比較回路２１０で検出し、スキューを減少さ
せるように周波数可変発振回路２００への入力を変化さ
せることで調整を行なう。位相比較回路２１０は、例え
ば、入力される一方の信号を分周、あるいは、倍周させ
ることも可能である。
キや温度変化等によって入力端子２２１から出力端子２
２６に至る遅延時間が大幅に変化する。このため、外部
のＬＳＩとクロックの位相を調整するためにクロック分
配系２２０の出力と外部から入力されるクロックとの位
相差を位相比較回路２１０で検出し、スキューを減少さ
せるように周波数可変発振回路２００への入力を変化さ
せることで調整を行なう。位相比較回路２１０は、例え
ば、入力される一方の信号を分周、あるいは、倍周させ
ることも可能である。
【０００６】このように、従来のスキュー調整回路は周
波数可変発振回路２００、例えば、電圧制御発振回路か
ら出力される信号をスキュー調整されたクロックとして
用いている。
波数可変発振回路２００、例えば、電圧制御発振回路か
ら出力される信号をスキュー調整されたクロックとして
用いている。
【０００７】
【発明が解決しようとする課題】この従来のスキュー調
整回路では、例えば、通常の動作状態からデバッグモー
ドに移行する場合にはクロックを途中で停止する必要が
あるが、この場合、位相比較回路２１０は外部からのク
ロックの速度が変化したのか周波数可変発振回路２００
の周波数が落ちたのか判断できない。そのため、外部の
クロックが停止しても内部の周波数可変発振回路２００
は数〜数十クロック停止しない場合が考えられる。しか
しながら、デバッグを行う際には、クロックを停止させ
た直後の内部情報を収集し、解析を行う必要があるが、
上記の場合にはクロックを停止させたい状態で、外部ク
ロックを停止させたとしても、必ず数〜数十クロック分
先に進んでしまう。よって、解析したい状態を正確に再
現するためには、進んだクロック分、逆に内部状態をた
どらなければならない。このようになるとクロックを停
止させる度にどの程度の余分にクロックが入ったかを調
べる必要があり、デバッグに非常な困難を伴うことにな
る。また、デバッグのためにクロックを再び入力した場
合にも内部のクロックが安定するまでに必要となるクロ
ック数を決定することは非常に困難である。また、デバ
ッグ時には、クロックを停止させた後に、再度クロック
を入力してあるステップ数進めた状態で解析を進める場
合がある。このような場合、従来の入力クロックにのみ
対応するスキュー回路では、クロックを再入力し始めた
段階からスキュー調整も再開されるため、クロックが安
定するまで内部の動作が保証できない。
整回路では、例えば、通常の動作状態からデバッグモー
ドに移行する場合にはクロックを途中で停止する必要が
あるが、この場合、位相比較回路２１０は外部からのク
ロックの速度が変化したのか周波数可変発振回路２００
の周波数が落ちたのか判断できない。そのため、外部の
クロックが停止しても内部の周波数可変発振回路２００
は数〜数十クロック停止しない場合が考えられる。しか
しながら、デバッグを行う際には、クロックを停止させ
た直後の内部情報を収集し、解析を行う必要があるが、
上記の場合にはクロックを停止させたい状態で、外部ク
ロックを停止させたとしても、必ず数〜数十クロック分
先に進んでしまう。よって、解析したい状態を正確に再
現するためには、進んだクロック分、逆に内部状態をた
どらなければならない。このようになるとクロックを停
止させる度にどの程度の余分にクロックが入ったかを調
べる必要があり、デバッグに非常な困難を伴うことにな
る。また、デバッグのためにクロックを再び入力した場
合にも内部のクロックが安定するまでに必要となるクロ
ック数を決定することは非常に困難である。また、デバ
ッグ時には、クロックを停止させた後に、再度クロック
を入力してあるステップ数進めた状態で解析を進める場
合がある。このような場合、従来の入力クロックにのみ
対応するスキュー回路では、クロックを再入力し始めた
段階からスキュー調整も再開されるため、クロックが安
定するまで内部の動作が保証できない。
【０００８】
【課題を解決するための手段】本発明のスキュー調整回
路は、第１の出力端子を持つ発振回路と、第１及び第２
の入力端子ならびに第１の出力端子を持ち第１の入力端
子から得る信号から第１の出力端子へ出力する信号に第
２の入力端子から得る信号によって制御される遅延時間
を付加する可変遅延回路と、第１及び第２の入力端子な
らびに第１の出力端子を持ち第１の入力端子から入力さ
れる信号と第２の入力端子から入力される信号との位相
差を検出し位相差に応じた信号を第１の出力端子から出
力する第１の位相比較回路と、第１及び第２の入力端子
ならびに第１の出力端子を持ち第１の入力端子から入力
される信号を第２の入力端子から入力される信号によっ
て記憶し第１の出力端子からその結果を出力する記憶回
路とを備え、前記発振回路の第１の出力端子を前記第１
の位相比較回路の第２の入力端子に接続し前記第１の位
相比較回路の第１の出力端子を前記記憶回路の第１の入
力端子に接続し前記記憶回路の第１の出力端子を前記可
変遅延回路の第２の入力端子に接続し、前記可変遅延回
路の第１の入力端子と前記第１の位相比較回路の第１の
入力端子とを接続して第１の外部入力端子とし、前記記
憶回路の第２の入力端子を第２の外部入力端子とし、前
記可変遅延回路の第１の出力端子を第１の外部出力端子
とする。
路は、第１の出力端子を持つ発振回路と、第１及び第２
の入力端子ならびに第１の出力端子を持ち第１の入力端
子から得る信号から第１の出力端子へ出力する信号に第
２の入力端子から得る信号によって制御される遅延時間
を付加する可変遅延回路と、第１及び第２の入力端子な
らびに第１の出力端子を持ち第１の入力端子から入力さ
れる信号と第２の入力端子から入力される信号との位相
差を検出し位相差に応じた信号を第１の出力端子から出
力する第１の位相比較回路と、第１及び第２の入力端子
ならびに第１の出力端子を持ち第１の入力端子から入力
される信号を第２の入力端子から入力される信号によっ
て記憶し第１の出力端子からその結果を出力する記憶回
路とを備え、前記発振回路の第１の出力端子を前記第１
の位相比較回路の第２の入力端子に接続し前記第１の位
相比較回路の第１の出力端子を前記記憶回路の第１の入
力端子に接続し前記記憶回路の第１の出力端子を前記可
変遅延回路の第２の入力端子に接続し、前記可変遅延回
路の第１の入力端子と前記第１の位相比較回路の第１の
入力端子とを接続して第１の外部入力端子とし、前記記
憶回路の第２の入力端子を第２の外部入力端子とし、前
記可変遅延回路の第１の出力端子を第１の外部出力端子
とする。
【０００９】又、本発明のスキュー調整回路は、第１の
入力端子及び第１の出力端子をもち第１の入力端子の信
号によって第１の出力端子から出力する信号の周波数を
変化させられる周波数可変発振回路と、第１及び第２の
入力端子ならびに第１の出力端子を持ち第１の入力端子
から入力される信号と第２の入力端子から入力される信
号との位相差を検出し位相差に応じた信号を第１の出力
端子から出力する第２の位相比較回路と、第１，第２の
及び第３の入力端子ならびに第１の出力端子を持ち第３
の入力端子に入力される信号によって第１の出力端子を
持ち第３の入力端子に入力される信号によって第１の出
力端子に出力する信号を第１の入力端子から入力される
信号と第２の入力端子から入力される信号とのどちらか
に選択する選択回路とを含み、前記周波数可変発振回路
の第１の出力端子を外部回路を介して前記第２の位相比
較回路の第２の入力端子に接続し、前記第２の位相比較
回路の第１の出力端子を前記周波数可変発振回路の第１
の入力端子に接続し、前記第１の外部出力端子を前記選
択回路の第１の入力端子に接続し、前記第１の外部入力
端子と前記第２の位相比較回路の第１の入力端子とを接
続し、前記選択回路の第３の入力端子を第３の外部入力
端子とし、前記第３の外部入力端子には通常時とデバッ
グ時とを切替えるモード信号を印加することを特徴とす
る
入力端子及び第１の出力端子をもち第１の入力端子の信
号によって第１の出力端子から出力する信号の周波数を
変化させられる周波数可変発振回路と、第１及び第２の
入力端子ならびに第１の出力端子を持ち第１の入力端子
から入力される信号と第２の入力端子から入力される信
号との位相差を検出し位相差に応じた信号を第１の出力
端子から出力する第２の位相比較回路と、第１，第２の
及び第３の入力端子ならびに第１の出力端子を持ち第３
の入力端子に入力される信号によって第１の出力端子を
持ち第３の入力端子に入力される信号によって第１の出
力端子に出力する信号を第１の入力端子から入力される
信号と第２の入力端子から入力される信号とのどちらか
に選択する選択回路とを含み、前記周波数可変発振回路
の第１の出力端子を外部回路を介して前記第２の位相比
較回路の第２の入力端子に接続し、前記第２の位相比較
回路の第１の出力端子を前記周波数可変発振回路の第１
の入力端子に接続し、前記第１の外部出力端子を前記選
択回路の第１の入力端子に接続し、前記第１の外部入力
端子と前記第２の位相比較回路の第１の入力端子とを接
続し、前記選択回路の第３の入力端子を第３の外部入力
端子とし、前記第３の外部入力端子には通常時とデバッ
グ時とを切替えるモード信号を印加することを特徴とす
る
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１２】図１において、１００は可変遅延回路、１
０１は可変遅延回路１００の第１の入力端子、１０２は
可変遅延回路１００の第２の入力端子、１０６は可変遅
延回路１００の第１の出力端子、１１０は位相比較回
路、１１１は位相比較回路１１０の第１の入力端子、１
１２は位相比較回路１１０の第２の入力端子、１１６は
位相比較回路１１０の第１の出力端子、１２０は記憶回
路、１２１は記憶回路１２０の第１の入力端子、１２２
は記憶回路１２０の第２の入力端子、１２６は記憶回路
１２０の第１の出力端子、１３０は発振回路、１３１は
発振回路１３０の第１の出力端子、１９１は本実施例の
第１の入力端子、１９２は本実施例の第２の入力端子、
１９６は本実施例の第１の出力端子を表す。
０１は可変遅延回路１００の第１の入力端子、１０２は
可変遅延回路１００の第２の入力端子、１０６は可変遅
延回路１００の第１の出力端子、１１０は位相比較回
路、１１１は位相比較回路１１０の第１の入力端子、１
１２は位相比較回路１１０の第２の入力端子、１１６は
位相比較回路１１０の第１の出力端子、１２０は記憶回
路、１２１は記憶回路１２０の第１の入力端子、１２２
は記憶回路１２０の第２の入力端子、１２６は記憶回路
１２０の第１の出力端子、１３０は発振回路、１３１は
発振回路１３０の第１の出力端子、１９１は本実施例の
第１の入力端子、１９２は本実施例の第２の入力端子、
１９６は本実施例の第１の出力端子を表す。
【００１３】本実施例の動作について説明する。
【００１４】図１に示すように、例えば、外部からクロ
ック回路を入力端子１９１に接続し、発振回路１３０の
出力と入力端子１９１から入力されたクロック信号との
位相差を位相比較回路１１０で検出し、例えば、位相差
に相当する電圧値を出力端子１１６から出力する。発振
回路１３０は、例えば、リング発振器のように本実施例
を含むＬＳＩ内のデバイスで構成し、デバイスのバラツ
キ等によって周波数が変化する可能性を含むものであ
る。位相比較回路１１０が出力端子１１６から出力した
電圧値を記憶回路１２０で保持、あるいは、変換して
後、可変遅延回路１００に入力端子１０２から入力し、
外部のクロック信号と発振器１３０出力との位相差をな
くす、あるいは、ある一定の値になるように出力端子１
０６の出力信号の位相を変化させる。位相比較回路１１
０は、例えば、入力される一方の信号を分周、あるい
は、倍周させることも可能である。
ック回路を入力端子１９１に接続し、発振回路１３０の
出力と入力端子１９１から入力されたクロック信号との
位相差を位相比較回路１１０で検出し、例えば、位相差
に相当する電圧値を出力端子１１６から出力する。発振
回路１３０は、例えば、リング発振器のように本実施例
を含むＬＳＩ内のデバイスで構成し、デバイスのバラツ
キ等によって周波数が変化する可能性を含むものであ
る。位相比較回路１１０が出力端子１１６から出力した
電圧値を記憶回路１２０で保持、あるいは、変換して
後、可変遅延回路１００に入力端子１０２から入力し、
外部のクロック信号と発振器１３０出力との位相差をな
くす、あるいは、ある一定の値になるように出力端子１
０６の出力信号の位相を変化させる。位相比較回路１１
０は、例えば、入力される一方の信号を分周、あるい
は、倍周させることも可能である。
【００１５】図１の実施例のスキュー調整の動作原理を
以下に述べる。
以下に述べる。
【００１６】スキューが発生する原因は、先に述べたよ
うに、クロック分配系等のデバイスのバラツキ等であ
り、このバラツキによってスキューは大幅に変化する。
よってスキューを調整するためには、スキュー調整回路
を含むＬＳＩ内部のデバイスの動作速度がどの程度のも
のかを知る必要がある。そこで、内部に、例えばリング
発振器等の発振回路１３０を組み込み、外部から入力さ
れるクロック信号との周波数及び位相差を検出すること
でデバイスの動作速度の設計基準値からのずれを検出す
ることが可能になる。この検出結果からクロック分配系
の動作速度を算出し、設計値で定める値になるように可
変遅延回路１００の遅延時間を変化させることでスキュ
ー調整を行なうことが可能になる。この遅延時間の算出
が完了するまでの間、ＬＳＩ全体としては、例えば、リ
セット状態等を保ち、リセット状態を解除する時にその
時の算出結果を記憶回路１２０に次のリセット状態まで
保存する。よって、一度必要な遅延時間を算出した後
は、記憶回路１２０からデータを抽出し通常の動作を行
なえるようにするわけである。ここで用いているのは単
なる遅延回路であるから、一度記憶回路１２０で遅延制
御値を設定しておけばクロックが停止するかどうかに関
係なくスキューを減少したままで使用することが出来
る。また、記憶回路１２０に温度補正機能も持たせれ
ば、常に一定のスキューを保持できることができる。
うに、クロック分配系等のデバイスのバラツキ等であ
り、このバラツキによってスキューは大幅に変化する。
よってスキューを調整するためには、スキュー調整回路
を含むＬＳＩ内部のデバイスの動作速度がどの程度のも
のかを知る必要がある。そこで、内部に、例えばリング
発振器等の発振回路１３０を組み込み、外部から入力さ
れるクロック信号との周波数及び位相差を検出すること
でデバイスの動作速度の設計基準値からのずれを検出す
ることが可能になる。この検出結果からクロック分配系
の動作速度を算出し、設計値で定める値になるように可
変遅延回路１００の遅延時間を変化させることでスキュ
ー調整を行なうことが可能になる。この遅延時間の算出
が完了するまでの間、ＬＳＩ全体としては、例えば、リ
セット状態等を保ち、リセット状態を解除する時にその
時の算出結果を記憶回路１２０に次のリセット状態まで
保存する。よって、一度必要な遅延時間を算出した後
は、記憶回路１２０からデータを抽出し通常の動作を行
なえるようにするわけである。ここで用いているのは単
なる遅延回路であるから、一度記憶回路１２０で遅延制
御値を設定しておけばクロックが停止するかどうかに関
係なくスキューを減少したままで使用することが出来
る。また、記憶回路１２０に温度補正機能も持たせれ
ば、常に一定のスキューを保持できることができる。
【００１７】本発明の第２の実施例を図３に示す。
【００１８】図３において、３００は図１の実施例と同
じスキュー調整回路、３１０は周波数可変発振回路、３
１１は周波数可変発振回路３１０の第１の入力端子、３
１６は周波数可変発振回路３１０の第１の出力端子、３
２０は第２の位相比較回路、３２１は位相比較回路３２
０の第１の入力端子、３２２は位相比較回路３２０の第
２の入力端子、３２６は位相比較回路３２０の第１の出
力端子、３３０は選択回路、３３１は選択回路３３０の
第１の入力端子、３３２は選択回路３３０の第２の入力
端子、３３３は選択回路３３０の第３の入力端子、３３
６は選択回路３３０の第１の出力端子、３４０はクロッ
ク分配系、３４１はクロック分配系３４０の第１の入力
端子、３４６はクロック分配系３４０の第１の出力端
子、３９１は本実施例の第１の入力端子、３９２は本実
施例の第２の入力端子、３９３は本実施例の第３の入力
端子、３９６は本実施例の第１の出力端子を表す。
じスキュー調整回路、３１０は周波数可変発振回路、３
１１は周波数可変発振回路３１０の第１の入力端子、３
１６は周波数可変発振回路３１０の第１の出力端子、３
２０は第２の位相比較回路、３２１は位相比較回路３２
０の第１の入力端子、３２２は位相比較回路３２０の第
２の入力端子、３２６は位相比較回路３２０の第１の出
力端子、３３０は選択回路、３３１は選択回路３３０の
第１の入力端子、３３２は選択回路３３０の第２の入力
端子、３３３は選択回路３３０の第３の入力端子、３３
６は選択回路３３０の第１の出力端子、３４０はクロッ
ク分配系、３４１はクロック分配系３４０の第１の入力
端子、３４６はクロック分配系３４０の第１の出力端
子、３９１は本実施例の第１の入力端子、３９２は本実
施例の第２の入力端子、３９３は本実施例の第３の入力
端子、３９６は本実施例の第１の出力端子を表す。
【００１９】図３の実施例の動作について説明する。
【００２０】図３の実施例は、図１に示した本発明のス
キュー調整回路と図２に示した従来のスキュー調整回路
とを合成し、各々最適な条件のもとでどちらかの回路を
選択するようになっている。即ち、デバッグ時にはスキ
ュー調整回路３００の出力を、通常の場合には周波数可
変発振回路３１０の出力を選択回路３３０で選択する。
この切り替えは本実施例の第３の入力端子３９３に入力
される信号、例えば、デバッグモード信号によって制御
される。この実施例の特徴は、通常の動作時には従来の
スキュー調整回路並の精度を保ちつつ、デバッグ時にも
図１の実施例並のスキューを提供するものである。
キュー調整回路と図２に示した従来のスキュー調整回路
とを合成し、各々最適な条件のもとでどちらかの回路を
選択するようになっている。即ち、デバッグ時にはスキ
ュー調整回路３００の出力を、通常の場合には周波数可
変発振回路３１０の出力を選択回路３３０で選択する。
この切り替えは本実施例の第３の入力端子３９３に入力
される信号、例えば、デバッグモード信号によって制御
される。この実施例の特徴は、通常の動作時には従来の
スキュー調整回路並の精度を保ちつつ、デバッグ時にも
図１の実施例並のスキューを提供するものである。
【００２１】
【発明の効果】本発明のスキュー調整回路を用いること
により、デバッグ時のようにクロックを自由に停止させ
ることも容易に実行出来、かつ、スキューを小さくでき
ることから高速なＬＳＩ及びボード設計が可能になる。
により、デバッグ時のようにクロックを自由に停止させ
ることも容易に実行出来、かつ、スキューを小さくでき
ることから高速なＬＳＩ及びボード設計が可能になる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】従来のスキュー調整回路を示すブロック図であ
る。
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
１００ 可変遅延回路 １１０，３２０ 位相比較回路 １２０ 記憶回路 １３０ 発振回路 ３００ スキュー調整回路 ３１０ 周波数可変発振回路 ３３０ 選択回路 ３４０ クロック分配系
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−112290（ＪＰ，Ａ) 特開 平３−101412（ＪＰ，Ａ) 特開 昭55−37031（ＪＰ，Ａ) 特開 昭55−960（ＪＰ，Ａ) 特開 平２−189648（ＪＰ，Ａ) 特開 平２−240746（ＪＰ，Ａ) 特開 平３−64208（ＪＰ，Ａ) 特開 昭57−136236（ＪＰ，Ａ) 特開 平３−30518（ＪＰ，Ａ) 特開 平４−240920（ＪＰ，Ａ) 特開 平２−166918（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 G06F 1/10 G06F 11/28 H03K 5/00
Claims (1)
- 【請求項１】 第１の出力端子を持つ発振回路と、第１
及び第２の入力端子ならびに第１の出力端子を持ち第１
の入力端子から得る信号から第１の出力端子へ出力する
信号に第２の入力端子から得る信号によって制御される
遅延時間を付加する可変遅延回路と、第１及び第２の入
力端子ならびに第１の出力端子を持ち第１の入力端子か
ら入力される信号と第２の入力端子から入力される信号
との位相差を検出し位相差に応じた信号を第１の出力端
子から出力する第１の位相比較回路と、第１及び第２の
入力端子ならびに第１の出力端子を持ち第１の入力端子
から入力される信号を第２の入力端子から入力される信
号によって記憶し第１の出力端子からその結果を出力す
る記憶回路とを備え、前記発振回路の第１の出力端子を
前記第１の位相比較回路の第２の入力端子に接続し前記
第１の位相比較回路の第１の出力端子を前記記憶回路の
第１の入力端子に接続し前記憶回路の第１の出力端子を
前記可変遅延回路の第２の入力端子に接続し、前記可変
遅延回路の第１の入力端子と前記第１の位相比較回路の
第１の入力端子とを接続して第１の外部入力端子とし、
前記記憶回路の第２の入力端子を第２の外部入力端子と
し、前記可変遅延回路の第１の出力端子を第１の外部出
力端子とするスキュー回路において、第１の入力端子及
び第１の出力端子をもち第１の入力端子の信号によって
第１の出力端子から出力する信号の周波数を変化させれ
られる周波数可変発振回路と、第１及び第２の入力端子
ならびに第１の出力端子を持ち第１の入力端子から入力
される信号と第２の入力端子から入力される信号との位
相差を検出し位相差に応じた信号を第１の出力端子から
出力する第２の位相比較回路と、第１，第２及び第３の
入力端子ならびに第１の出力端子を持ち第３の入力端子
に入力される信号によって第１の出力端子に出力する信
号を第１の入力端子から入力される信号と第２の入力端
子から入力される信号とのどちらかに選択する選択回路
とを含み、前記周波数可変発振回路の第１の出力端子を
外部回路を介して前記第２の位相比較回路の第２の入力
端子に接続し、前記第２の位相比較回路の第１の出力端
子を前記周波数可変発振回路の第１の入力端子に接続
し、前記第１の外部出力端子を前記選択回路の第１の入
力端子に接続し、前記第１の外部入力端子と前記第２の
位相比較回路の第１の入力端子とを接続し、前記選択回
路の第３の入力 端子を第３の外部入力端子とし、前記第
３の外部入力端子には通常時とデバッグ時とを切替える
モード信号を印可することを特徴とするスキュー調整回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258983A JP2819890B2 (ja) | 1991-10-07 | 1991-10-07 | スキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258983A JP2819890B2 (ja) | 1991-10-07 | 1991-10-07 | スキュー調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102845A JPH05102845A (ja) | 1993-04-23 |
| JP2819890B2 true JP2819890B2 (ja) | 1998-11-05 |
Family
ID=17327727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258983A Expired - Lifetime JP2819890B2 (ja) | 1991-10-07 | 1991-10-07 | スキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819890B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198466A (ja) * | 2011-06-10 | 2011-10-06 | Panasonic Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187418A (ja) * | 1985-02-14 | 1986-08-21 | Fujitsu Ltd | 位相同期発振回路 |
| JP2553692B2 (ja) * | 1989-03-03 | 1996-11-13 | 株式会社日立製作所 | クロック発生装置及び周波数ー電流変換回路 |
| JPH03167920A (ja) * | 1989-11-28 | 1991-07-19 | Seiko Epson Corp | クロック供給回路 |
-
1991
- 1991-10-07 JP JP3258983A patent/JP2819890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102845A (ja) | 1993-04-23 |
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Legal Events
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|---|---|---|---|
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