JPS61171221A - 制御パルス発生装置 - Google Patents
制御パルス発生装置Info
- Publication number
- JPS61171221A JPS61171221A JP1074785A JP1074785A JPS61171221A JP S61171221 A JPS61171221 A JP S61171221A JP 1074785 A JP1074785 A JP 1074785A JP 1074785 A JP1074785 A JP 1074785A JP S61171221 A JPS61171221 A JP S61171221A
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- JP
- Japan
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- pulse
- pulses
- control
- circuit
- control period
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モータ等の速度制御に用いる制御パルスを発
生する装置に関する本のである。
生する装置に関する本のである。
マイクロプロセラ丈等によってモータ等の速度制御を行
なう場合、ディジタル値によって示される指令データを
ディジタｋ ＰＬＬ（Ｐｈａｔｅ Ｌｏｃｋ Ｌｏｏｐ
）へ与え、これの出力によりブーボ回路を制御するのが
一般的となっている。
なう場合、ディジタル値によって示される指令データを
ディジタｋ ＰＬＬ（Ｐｈａｔｅ Ｌｏｃｋ Ｌｏｏｐ
）へ与え、これの出力によりブーボ回路を制御するのが
一般的となっている。
しかし、同時に複数のモータ等に対し、高精度により速
度制御を行なう場合、例えば、走行車輛の左右両輪へ各
個にモータを設け、これらを高精度により制御し、直進
走行、方向転換等を行なわせる場合には、プロセラ丈等
から与えられる指令データの周期が制御上必要とする周
期より長く、制御状況が不円滑かつ不正確となる問題を
生ずる。
度制御を行なう場合、例えば、走行車輛の左右両輪へ各
個にモータを設け、これらを高精度により制御し、直進
走行、方向転換等を行なわせる場合には、プロセラ丈等
から与えられる指令データの周期が制御上必要とする周
期より長く、制御状況が不円滑かつ不正確となる問題を
生ずる。
前述の問題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、互に周期が異なりかつ補間的な位相関係の多
相パルスを一定の制御周期と同期して発生すると共に制
御周期毎に指令要求信号を送出するパルス発生回路と、
指令要求信号に応じて与えられる指令データを保持する
第１の保持回路と、この第１の保持回路の保持内容を制
御周期に応じたタイミングによシ保持する第２の保持回
路と、この第２の保持回路の保持内容にしたがい多相パ
ルス中の必要とするものを選択して合成し指令データと
対応するパルス数かつほゞ均等なパルス間隔のパルス列
として送出するパルス合成回路とを備えたものである。
相パルスを一定の制御周期と同期して発生すると共に制
御周期毎に指令要求信号を送出するパルス発生回路と、
指令要求信号に応じて与えられる指令データを保持する
第１の保持回路と、この第１の保持回路の保持内容を制
御周期に応じたタイミングによシ保持する第２の保持回
路と、この第２の保持回路の保持内容にしたがい多相パ
ルス中の必要とするものを選択して合成し指令データと
対応するパルス数かつほゞ均等なパルス間隔のパルス列
として送出するパルス合成回路とを備えたものである。
したがって、指令要求信号に応じて与えられる指令デー
タは、第１の保持回路により一旦保持され、これが制御
周期に応じたタイミングにより第２の保持回路により保
持されたうえ、これの内容にしたがってパルス合成回路
が多相パルス中の必要とするものを選択して合成し、こ
の合成されたパルス列を制御パルスとして送出するもの
となり、各制御周期毎に、指令データと対応するパルス
数であると共に、はソ均等なパルス間隔の制御パルスが
得られる。
タは、第１の保持回路により一旦保持され、これが制御
周期に応じたタイミングにより第２の保持回路により保
持されたうえ、これの内容にしたがってパルス合成回路
が多相パルス中の必要とするものを選択して合成し、こ
の合成されたパルス列を制御パルスとして送出するもの
となり、各制御周期毎に、指令データと対応するパルス
数であると共に、はソ均等なパルス間隔の制御パルスが
得られる。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図は全体のブロック図、第２図は第１図における各
部の波形を示すタイミングチャートでろυ、パルス発生
回路（以下、ＭＰＧ ） １が例えば３．９５ｍ５ｅｃ
の制御周期ｔＯ−ｔｉｌｌ毎に指令要求信号ＤＲＱ（ａ
） を送出すると共に、制御周期と同期して多相パル
スＰ。−Ｐ？を発生しており、指令要求（１号（ａ）が
マイクロプロセツプ等のプロセッサ（以下、ＣＰＵ ）
２へ割込信号曹として与えられると、これに応じてＣ
ＰＵ２が応答信号面画、曹込み信号面、アドレス指定信
号Ａ。−Ａ、を送出すると共に、指令データＤ。−Ｄ、
を送出するため、各信号πＲＱ 、 ＷＲ、Ａｏ−Ａ、
にしたがってデコーダ（以下、ＤＥＣ） ３がストロー
ブ信号（ｂ）を送出 ′するのに応じ、指令
データＤ。−Ｄ７が第１の保持回路として用いるラッチ
回路（以下、ＬＡＴ ） ４により保持され、これの保
持内容（Ｃ）が第２の保持回路としてのＬＡＴ ５へ与
えられる。
部の波形を示すタイミングチャートでろυ、パルス発生
回路（以下、ＭＰＧ ） １が例えば３．９５ｍ５ｅｃ
の制御周期ｔＯ−ｔｉｌｌ毎に指令要求信号ＤＲＱ（ａ
） を送出すると共に、制御周期と同期して多相パル
スＰ。−Ｐ？を発生しており、指令要求（１号（ａ）が
マイクロプロセツプ等のプロセッサ（以下、ＣＰＵ ）
２へ割込信号曹として与えられると、これに応じてＣ
ＰＵ２が応答信号面画、曹込み信号面、アドレス指定信
号Ａ。−Ａ、を送出すると共に、指令データＤ。−Ｄ、
を送出するため、各信号πＲＱ 、 ＷＲ、Ａｏ−Ａ、
にしたがってデコーダ（以下、ＤＥＣ） ３がストロー
ブ信号（ｂ）を送出 ′するのに応じ、指令
データＤ。−Ｄ７が第１の保持回路として用いるラッチ
回路（以下、ＬＡＴ ） ４により保持され、これの保
持内容（Ｃ）が第２の保持回路としてのＬＡＴ ５へ与
えられる。
たソし、ＬＡＴ５のストローブ信号ＰＣＫとしては、指
令要求信号（、）およびＤＥＣ３からのストローブ信号
（ｂ）に基づき、タイミング調整回路（以下、ＴＡＪ
） ６が発生するものを用いており、制御周期に応じた
タイミングによりストローブ信号ＰＣＫが与えられるた
め、はソ指令要求信号（＆）と同一のタイミングによ多
保持内容（ｃ）をＬＡＴ ５が保持し、この保持内容（
ｄ）をパルス合成回路（以下、ｐｓｙ）７へ与える。
令要求信号（、）およびＤＥＣ３からのストローブ信号
（ｂ）に基づき、タイミング調整回路（以下、ＴＡＪ
） ６が発生するものを用いており、制御周期に応じた
タイミングによりストローブ信号ＰＣＫが与えられるた
め、はソ指令要求信号（＆）と同一のタイミングによ多
保持内容（ｃ）をＬＡＴ ５が保持し、この保持内容（
ｄ）をパルス合成回路（以下、ｐｓｙ）７へ与える。
ＰＳＹ７、は、ＭＰＧｌからの多相パルスＰ０〜Ｐ７中
、必要とするものを保持内容（ｄ）にしたがって選択す
ると共に、これらを合成のうえパルス列（＠）として送
出するが、多相パルスＰ。−Ｐ、の各々は、互ＴＩＣＡ
期が異なり、かつ、補間的な位相関係となっているため
、パルス列（、）は、制御周期毎に、指令データＤ。−
Ｄ７と対応するパルス数、かつ、は！均等なパルス間隔
となり、指令データＤ。〜Ｄ、の変化が「０」〜［７］
〜「２」 としてあれば、制御置皿を−〜 會、−包
Ｆノくルス助萌；中噛 ｉ と飴！劇制御パルスとし
てＰＬＬ等へ与えれば、制御状況が円滑かつ高精度とな
る。
、必要とするものを保持内容（ｄ）にしたがって選択す
ると共に、これらを合成のうえパルス列（＠）として送
出するが、多相パルスＰ。−Ｐ、の各々は、互ＴＩＣＡ
期が異なり、かつ、補間的な位相関係となっているため
、パルス列（、）は、制御周期毎に、指令データＤ。−
Ｄ７と対応するパルス数、かつ、は！均等なパルス間隔
となり、指令データＤ。〜Ｄ、の変化が「０」〜［７］
〜「２」 としてあれば、制御置皿を−〜 會、−包
Ｆノくルス助萌；中噛 ｉ と飴！劇制御パルスとし
てＰＬＬ等へ与えれば、制御状況が円滑かつ高精度とな
る。
したがって、少くとも第１図のＬＡＴ４ 、５ 、ＰＳ
Ｙ７を制御対象部位毎に設ければ、複数のモータ等に対
し、指令データＤ。−Ｄ、による制御を各個に円滑かつ
高精度として行なうことができる。
Ｙ７を制御対象部位毎に設ければ、複数のモータ等に対
し、指令データＤ。−Ｄ、による制御を各個に円滑かつ
高精度として行なうことができる。
第３図はＭＰＧｌのブロック図、第４図は第３図におけ
る各部の波形を示すタイミングチャートで１７、図上省
略した発振回路から与えられる例えば２６６ＫＨｚのク
ロックパルスＣＬＫ（ａ ） をＤ形のフリップフロ
ップ回路（以下、ＦＦＣ） ３１により分局し、分局パ
ルス（ｂ）および（ｃ）とし、これらを更にＦＦＣ３２
，３３により分局のうえ、ＦＦＣ３２の出力（ｄ）をカ
ウンタ（以下、ＣＵＴ ） ３４により分周すると共に
、ＦＦＣ３３の出力をクリアパルス（以下、ＣＬ ）
（＠）として用い、Ｃ’ＵＴ３４の各カウント出力Ｑ１
−〜Ｑ８によりＦＦＣ４１〜４８を駆動し、かつ、ＣＩ
。
る各部の波形を示すタイミングチャートで１７、図上省
略した発振回路から与えられる例えば２６６ＫＨｚのク
ロックパルスＣＬＫ（ａ ） をＤ形のフリップフロ
ップ回路（以下、ＦＦＣ） ３１により分局し、分局パ
ルス（ｂ）および（ｃ）とし、これらを更にＦＦＣ３２
，３３により分局のうえ、ＦＦＣ３２の出力（ｄ）をカ
ウンタ（以下、ＣＵＴ ） ３４により分周すると共に
、ＦＦＣ３３の出力をクリアパルス（以下、ＣＬ ）
（＠）として用い、Ｃ’ＵＴ３４の各カウント出力Ｑ１
−〜Ｑ８によりＦＦＣ４１〜４８を駆動し、かつ、ＣＩ
。
（、）によりこれらを−斉にクリアして−る。
したがって、カウント出力（ｆ） 、 （ｈ） 、 （
ｋ）およびＦＦＣ４１〜４３の各出力（ｇ） 、 （ｊ
）、 （ｔ）を例示するとおり、各ＦＦＣ４１〜４８
の出力Ｑからは多相パルスＰ７〜Ｐｏが各個に送出され
、これらは、互に周期が異ると共に、補間的な位相関係
となる。
ｋ）およびＦＦＣ４１〜４３の各出力（ｇ） 、 （ｊ
）、 （ｔ）を例示するとおり、各ＦＦＣ４１〜４８
の出力Ｑからは多相パルスＰ７〜Ｐｏが各個に送出され
、これらは、互に周期が異ると共に、補間的な位相関係
となる。
一方、ＣＵＴ３４のカウント出力ＱＢは、インバータ３
５を介してＦＦＣ４９も駆動しており、ＦＦＣ４９の出
力Ｑから指令要求信号ＤＲＱを送出すると共に、ＣＬ（
ｅ）によりクリアを行なっている。
５を介してＦＦＣ４９も駆動しており、ＦＦＣ４９の出
力Ｑから指令要求信号ＤＲＱを送出すると共に、ＣＬ（
ｅ）によりクリアを行なっている。
このため、指令要求信号ＤＲＱは、第２図の制御周期ｔ
。〜ｔ１２ 毎に送出されると共に、多相パルスＰ。−
Ｐ７もこれと同期して発生のうえ送出される。
。〜ｔ１２ 毎に送出されると共に、多相パルスＰ。−
Ｐ７もこれと同期して発生のうえ送出される。
第５図はＴＡＪ ６のブロック図、第６図は第５図にお
ける各部の波形を示すタイミングチャートでおり、指令
要求信号ＤＲＱ（ａ ）が“ｆｒ（高レベル）として与
えられると、ＦＦＣ５１がイニシャルリセットパルス■
によりリセットされ、出力Ｑ （ｇ）を“「“とじてい
るため、腕ゲート５２の出力（、）が“Ｆ′へ転じ、こ
れに応じてＯＲゲート５３の出力（ｆ）も“Ｈ”となり
、これにしたがってＦＦＣ５１がセットされ、出力（ｇ
）を“Ｌｏｏ（低レベル）へ転するものとなり、これに
応じて出力（＠） 、 （ｆ）が“Ｌ”となる。
ける各部の波形を示すタイミングチャートでおり、指令
要求信号ＤＲＱ（ａ ）が“ｆｒ（高レベル）として与
えられると、ＦＦＣ５１がイニシャルリセットパルス■
によりリセットされ、出力Ｑ （ｇ）を“「“とじてい
るため、腕ゲート５２の出力（、）が“Ｆ′へ転じ、こ
れに応じてＯＲゲート５３の出力（ｆ）も“Ｈ”となり
、これにしたがってＦＦＣ５１がセットされ、出力（ｇ
）を“Ｌｏｏ（低レベル）へ転するものとなり、これに
応じて出力（＠） 、 （ｆ）が“Ｌ”となる。
一方、ＤＥＣ３からのストローブ信号（ｂ）が“Ｌ”と
して与えられると、単安定マルチバイブレータ等のパル
ス発生器（以下、ＰＧ）５４が一定パルス幅ｔｌのパル
ス（ｃ）を発生し、これを入力反転形のＭのゲート５５
へ与えるため、パルス（、）がＨ”から“Ｌｌｌへ復す
る際に翫ゲート５５の出力（ｄ）がＨ゛へ転じ、これに
よってＯＲゲート５３の出力（ｆ）も“Ｈ″′となり、
これに応じてＦＦＣ５１のリセットがなされ、出力（ｇ
）が“Ｌｌｌから“Ｉ（ＩＩへ変化し、これがストロー
ブ信号ＰＣＫとして送出される。
して与えられると、単安定マルチバイブレータ等のパル
ス発生器（以下、ＰＧ）５４が一定パルス幅ｔｌのパル
ス（ｃ）を発生し、これを入力反転形のＭのゲート５５
へ与えるため、パルス（、）がＨ”から“Ｌｌｌへ復す
る際に翫ゲート５５の出力（ｄ）がＨ゛へ転じ、これに
よってＯＲゲート５３の出力（ｆ）も“Ｈ″′となり、
これに応じてＦＦＣ５１のリセットがなされ、出力（ｇ
）が“Ｌｌｌから“Ｉ（ＩＩへ変化し、これがストロー
ブ信号ＰＣＫとして送出される。
したがって、指令要求信号（ａ）の終了に応じてストロ
ーブ信号ＰＣＫ（ｇ ） の送出がなされるが、スト
ローブ信号（ｂ）の“Ｌｏ”から“Ｈ”への立上りにょ
ルＬＡＴ４の保持動作中は、ＰＧ５４からのパルス（Ｃ
）によりストローブ信号ＰＣＫの送出が禁止され、ＬＡ
Ｔ５の保持内容が不安定となることを阻止するものとな
る。
ーブ信号ＰＣＫ（ｇ ） の送出がなされるが、スト
ローブ信号（ｂ）の“Ｌｏ”から“Ｈ”への立上りにょ
ルＬＡＴ４の保持動作中は、ＰＧ５４からのパルス（Ｃ
）によりストローブ信号ＰＣＫの送出が禁止され、ＬＡ
Ｔ５の保持内容が不安定となることを阻止するものとな
る。
第７図はＰＳＹ７のブロック図、第８図はｗＸ７図にお
ける各部の波形を示すタイミングチャートで１、ＡＮＤ
ゲート７１〜７８の各々へ多相パルスＰ。
ける各部の波形を示すタイミングチャートで１、ＡＮＤ
ゲート７１〜７８の各々へ多相パルスＰ。
〜Ｐ７ が各個に与えられていると共に、これらの他
方の入力には、ＬＡＴ ５の保持出力が対応した順位に
より各個に与えられており、ＡＮＤゲート７１〜７８の
各出力をＯＲゲート７９により合成し、パルス列（ｆ）
として送出するものとなっている。
方の入力には、ＬＡＴ ５の保持出力が対応した順位に
より各個に与えられており、ＡＮＤゲート７１〜７８の
各出力をＯＲゲート７９により合成し、パルス列（ｆ）
として送出するものとなっている。
このため、多相パルスＰ８（＆）〜Ｐｏ （ｄ ）を例
示するとお９、ＬＡＴ５によシ、ストローブ信号ＰＣＫ
（ｅ）に応じて保持される指令データＤ。−Ｄ、の値が
「１０」であれば、保持出力のピッ）Ｂ、、Ｂ工のみが
“Ｈ”、「３」であればビットＢＩＩＢＯのみが“Ｈ″
、「１５」であればビットＢ８〜Ｂ。のみが“Ｈｌｌと
なり、これにしたがい、ＡＮＤゲート７１〜７４がオン
となって必要とするもの＼選択を行なうものとなる。
示するとお９、ＬＡＴ５によシ、ストローブ信号ＰＣＫ
（ｅ）に応じて保持される指令データＤ。−Ｄ、の値が
「１０」であれば、保持出力のピッ）Ｂ、、Ｂ工のみが
“Ｈ”、「３」であればビットＢＩＩＢＯのみが“Ｈ″
、「１５」であればビットＢ８〜Ｂ。のみが“Ｈｌｌと
なり、これにしたがい、ＡＮＤゲート７１〜７４がオン
となって必要とするもの＼選択を行なうものとなる。
したがって、ストローブ信号（、）の周期によって示さ
れる制御周期ｔｎ、ｔｎ＋１毎にパルス列（ｆ）のパル
ス数が指令データＤ。−Ｄ７に応じて定まり、とおり、
１０パルス、「３」のときは（ｆ、）のとおり３パルス
、「１５」のときは（ｆａ）のとおり１５パルスが送出
されると共に、これらのパルス間隔がは譬均等となる。
れる制御周期ｔｎ、ｔｎ＋１毎にパルス列（ｆ）のパル
ス数が指令データＤ。−Ｄ７に応じて定まり、とおり、
１０パルス、「３」のときは（ｆ、）のとおり３パルス
、「１５」のときは（ｆａ）のとおり１５パルスが送出
されると共に、これらのパルス間隔がは譬均等となる。
たソし、胎ゲート７１〜７８の代りに他のゲートを用い
てもよく、ＯＲゲート７９０代りにＮＯＲゲート等を用
いても同様である。
てもよく、ＯＲゲート７９０代りにＮＯＲゲート等を用
いても同様である。
また、第１図においては、状況にしたがいＴＡＪ６を省
略してもよく、第３図、第５図の構成も条件に応じた選
定が任意である等、種々の変形が自在である。
略してもよく、第３図、第５図の構成も条件に応じた選
定が任意である等、種々の変形が自在である。
以上の説明により明らかなとおり本発明によれば、ディ
ジタル値として与えられる指令データに応じ、制御周期
毎にパルス数が定まると共に、はソ均等なパルス間隔の
パルス列が送出嘔れるため、モータ等の制御状況が正確
かつ円滑となｐ、各種用途の制御パルス発生において顕
著な効果が得られる。
ジタル値として与えられる指令データに応じ、制御周期
毎にパルス数が定まると共に、はソ均等なパルス間隔の
パルス列が送出嘔れるため、モータ等の制御状況が正確
かつ円滑となｐ、各種用途の制御パルス発生において顕
著な効果が得られる。
図は本発明の実姉例を示し、第１図は全体のブロック図
、第２図は第１図における各部の波形を示すタイミング
チャート、第３図はＭＰＧのブロック図、第４図は第３
図における各部の波形を示すタイミングチャート、第５
図はＴＡＪのブロック図、第６図Ｆ！第５図における各
部の波形を示すタイミングチャート、第７図はＰＳＹの
ブロック図、第８図は第７図における各部の波形を示す
タイミングチャートである。
、第２図は第１図における各部の波形を示すタイミング
チャート、第３図はＭＰＧのブロック図、第４図は第３
図における各部の波形を示すタイミングチャート、第５
図はＴＡＪのブロック図、第６図Ｆ！第５図における各
部の波形を示すタイミングチャート、第７図はＰＳＹの
ブロック図、第８図は第７図における各部の波形を示す
タイミングチャートである。
１・・・・ＭＰＧ （パルス発生回路）、２・・・・ｃ
ｐｕ （プロセップ）、４，５・・・・ＬＡＴ （ラッ
テ回路）、７・・・・ＰＳＹ （パルス合成回路）。
ｐｕ （プロセップ）、４，５・・・・ＬＡＴ （ラッ
テ回路）、７・・・・ＰＳＹ （パルス合成回路）。
特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ｔ／勃λ２名） 第７図 Ｍｌ’（ｊ
樹（ｔ／勃λ２名） 第７図 Ｍｌ’（ｊ
Claims (1)
- 互に周期が異なりかつ補間的な位相関係の多相パルスを
一定の制御周期と同期して発生すると共に前記制御周期
毎に指令要求信号を送出するパルス発生回路と、前記指
令要求信号に応じて与えられる指令データを保持する第
１の保持回路と、該第１の保持回路の保持内容を前記制
御周期に応じたタイミングにより保持する第２の保持回
路と、該第２の保持回路の保持内容にしたがい前記多相
パルス中の必要とするものを選択して合成し前記指令デ
ータと対応するパルス数かつほゞ均等なパルス間隔のパ
ルス列として送出するパルス合成回路とを備えたことを
特徴とする制御パルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074785A JPS61171221A (ja) | 1985-01-25 | 1985-01-25 | 制御パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074785A JPS61171221A (ja) | 1985-01-25 | 1985-01-25 | 制御パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61171221A true JPS61171221A (ja) | 1986-08-01 |
Family
ID=11758898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074785A Pending JPS61171221A (ja) | 1985-01-25 | 1985-01-25 | 制御パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013528042A (ja) * | 2010-05-13 | 2013-07-04 | エルエスアイ・インダストリーズ・インコーポレーテッド | Ｄｃ負荷への電力を制御するための方法およびシステム |
-
1985
- 1985-01-25 JP JP1074785A patent/JPS61171221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013528042A (ja) * | 2010-05-13 | 2013-07-04 | エルエスアイ・インダストリーズ・インコーポレーテッド | Ｄｃ負荷への電力を制御するための方法およびシステム |
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