JPH04121085A

JPH04121085A - ディジタルパルス処理装置

Info

Publication number: JPH04121085A
Application number: JP2239742A
Authority: JP
Inventors: Mamoru Oba; 衛大場; Mitsuru Watabe; 満渡部; Toshika Onoe; 尾上　利香; Sanshiro Obara; 小原　三四郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-22
Also published as: US5289517A; EP0476478A2; EP0476478B1; KR920007349A; EP0476478A3; DE69117235D1; KR100214758B1; DE69117235T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタルパルス処理装置に係り、特に、移
動体２回転体などの速度を検出しアイシタル式電動機速
度制御装置に取り込む際の前処理を行なうに好適なディ
ジタルパルス処理装置に関する。

〔従来の技術〕

従来の速度検出装置のパルス処理機能を示すものとして
は、例えば特開昭５９−１００８６６号がある。この速
度検出装置のパルス処理機能は、パルス発生器が出力す
るパルス列を計数する第一のカウンタＡと、前記パルス
列よりも高い一定周波数のクロックパルスを計数する第
二のカウンタＢと、第二のカウンタＢの値を格納するラ
ッチとから構成されている。この速度検出装置は、第二
のカウンタＢの計数値を、パルス発生器が出力するパル
スごとにハードウェアでラッチに格納する。

速度検出装置内では、速度検出演算に必要なパルス発生
器からのパルスの計数とクロックパルスの計数とが任意
の時点で時間的に一致し、正確な速度検出値を得ること
ができる。速度検出演算とは、マイクロコンピュータが
取り込んだ時点の第一のカウンタＡのパルス計数値Ａ　
（ｉ）　、第二のカウンタＢのラッチされた値Ｂ　（ｉ
）と、前回取り込んだ時点のそれぞれの値Ａ（ｉ−１）
、Ｂ（ｉ−１）とから、Ｎｔ＝Ｋ・△Ａ　（ｉ）　／ΔＢ　（ｉ）二Ｋ・　（Ａ
　（ｉ）　−Ａ　（ｉ−１）　）　）／　（Ｂ　（ｉ）
　−Ｂ　（ｉ−１）　）の演算を実行し、速度検出値Ｎ
ｔを得ることである。ただし、Ｋは定数、△Ａ　（ｉ）
は第一のカウンタＡの変化分、ΔＢ　（ｉ）は第二のカ
ウンタＢの変化分である。

また、電動機などが低速回転している場合は、パルス発
生器の出力パルスのパルス幅が広く、マイクロコンピュ
ータの読み込みの間に計数値が変化せず、ΔＡ　（ｉ）
＝Ｏ，ΔＢ　（ｉ）＝Ｏとなり、速度検出演算が不可能
となる。

この対策として上記従来技術では、ソフトウェアにより
マイクロコンピュータからＲＤ（ｒｅａｄ）信号を出力
させる。速度検出装置は、このＲＤ倍信号受けると、パ
ルス出力器の計数と同期せずに、強制的にクロックパル
スの計数値をラッチに格納する機能をもつ。この場合、
前回計算し求めたΔＡ　（ｉ）の値をそのまま用いると
ともに、ＲＤ倍信号よりラッチしたクロックパルスの計
数値から前回読み込んだクロックパルスの計数値を引い
て求めた値を前記ΔＢ　（ｉ）として、速度検出演算を
実行する。

これ以降のマイクロコンピュータの読み出しに対して、
パルス出力器からのパルス入力が無い場合、△Ａ　（ｉ
）は前回の演算時に使用した値を用い、ΔＢ　（ｉ）は
ＲＤ倍信号よってラッチしたクロックパルスの計数値か
ら前回読み込んだクロックパルスの計数値をひいた値を
前回のΔＢ　（ｉ）に加算した値とする。したがって、
ΔＢ　（ｉ）はパルス発生器が出力した最後のパルスか
ら、マイクロコンピュータが読み込みを行った時点まで
の値である。

〔発明が解決しようとする課題〕

上記従来技術は、速度検出演算の際に△Ａ（１）＝Ｏと
なってしまった場合１分岐処理、ＲＤ信号の出力、ΔＢ
　（ｉ）の累積加算処理など複雑な処理を実行する必要
があり、ソフトウェアの負担となる問題があった。

また、パルス発生器のパルス計数用カウンタＡ（ｉ）お
よびクロックパルスの計数用カウンタＢ（ｉ）の値を格
納するラッチの精度についての配慮が無く、ビット数が
ある一定のビット数に固定されているため、用途により
必要以上の精度になりまたは必要以下の精度しか得られ
ないなどの点で汎用性に欠け、広範囲の精度のパルス処
理に的確に対応することができないという問題があった
。

さらに、クロックパルスの計数用カウンタＢ（ｉ）のオ
ーバフローについての配慮も欠いていた。すなわち、マ
イクロコンピュータが読み込んだカウンタのデータが、
前回読み込んだデータに対して１回までのオーバフロー
では、ΔＢ　（ｉ）を正確に求めることは可能であるが
、それ以上のオーバフローが発生している場合は、オー
バフロー回数をチエツクする機能が無く、正確にΔＢ（
ｉ）を求めることが不可能であり、正確な速度検出演算
ができないという問題があった。

本発明の目的は、マイクロコンピュータがカウンタのデ
ータを読み出した時点でタイマの値を検出し、簡単な処
理で速度検出演算を実行でき、ソフトウェアの負担を軽
減することが可能なディジタルパルス処理装置を提供す
ることである。

本発明の他の目的は、精度が可変のカウンタとラッチと
を持ち、マイクロコンピュータが正確な速度検出演算を
行うために必要かつ十分な精度の情報を提供できる精度
可変型パルス処理機能を有するディジタルパルス処理装
置を提供することである。

〔課題を解決するための手段〕

上記目的は、パルス出力発生器の出力パルスを計数する
複数のカウンタを分離・連結可能な構造とし、可変精度
とする方式を採用し、カウンタの分離・連結を指令する
モードコントロール回路とその指令に応じてカウンタの
分離・連結を行う制御回路とを設けることにより達成さ
れる。

カウンタの分離を選択した場合は、それぞれのカウンタ
は独立に動作でき、複数のパルス出力器からのパルスを
個別に処理できる。

また、前記カウンタのひとつはフリーランスカウンタと
し、このカウンタＢのオーバフローの検出には、オーバ
フローフラグを用いることにした。

このオーバフロー検出は２回以上のオーバフローが発生
した場合にフラグをセットし、リセットはソフトウェア
によりフラグの状態を書き換えることにより行う。なお
、１回のオーバフローは、従来通りに検出し、桁上げ（
または桁借り）として取り扱う。

さらに、マイクロコンピュータがカウンタＢの読み込み
を行った時点のカウンタＢの値を保持するレジスタを設
けた。これにより、△Ａ（ｉ）＝０の場合でも、カウン
タＡのデータと同じ時点でのカウントＢの値を用いて速
度検出演算を実行できるようになった。

〔作用〕

本発明において、パルス出力器からのパルスを計数する
カウンタは、２組のカウンタとその連結制御回路とから
なる。

カウンタは、それぞれアップカウント、ダウンカウント
、アップダウンカウントが可能である。

どのカウント方法を実行するかはモードコントロールレ
ジスタに設定する。

連結制御回路は、２つのカウンタを連結して用いる場合
は、一つのカウンタからの桁上げ信号または桁借り信号
を残りの一つのカウンタへのアップカウント信号または
ダウンカウント信号として出力する。２つのカウンタを
独立させて用いる場合は、パルス出力器から一方のカウ
ンタへの出力パルスは、この連結制御回路を経由した後
に与えられる。このように、桁上げ信号または桁借り信
号の伝播と、パルス出力器の出力パルスに切り換えるこ
とにより、カウンタの精度を変えることが可能となる。

また、クロックパルスを計数するカウンタのカウント値
は、それをどこに格納するかを指示する選択回路により
、カウンタの状態と対応したラッチに格納される。

クロックパルスを計数するフリーランカウンタの２回以
上のオーバフローの検出は、オーバフローが発生した場
合の桁上げを保持する１ビツトのラッチと、このラッチ
の値が１になった時に機能する同様のラッチとの論理積
の結果に基づきフラグをセットすることにより行う。フ
ラグのリセットは、ソフトウェアにより行う。このフラ
グのリセットにより上記２つのラッチはクリアされる。

速度検出演算においてΔＭ＾＝０となった場合、パルス
出力発生器が最後のパルスを出力してからマイクロコン
ピュータがカウンタＭａのデータの読み込む時点までの
タイマの値を検出する。この値を利用して△ＭＡ＝Ｏの
ときでも、最／Ｊ＼限の誤差で速度検出演算をできるよ
うにするため、マイクロコンピュータがカウンタＭ＾の
データを読み出した時点でのカウンタＭＢの値を格納す
るラッチを設置した。

〔実施例〕

次に、図面を参照して１本発明の詳細な説明する。

第１図は、本発明によるディジタルパルス処理装置の一
実施例の構成を示すブロック図である。

パルス処理部１００は１本発明のパルス処理機能を持ち
、以下のように構成されている。

データバス１０１は１、本発明のパルス処理機能を持つ
パルス処理部１００と図示しないマイクロコンピュータ
とが、データをやり取りするバスである。

クロックパルス１０２は、マイクロコンピュータの動作
クロックであり、パルス処理部１０ｏもこのパルスを基
準として動作する。

ＰＥ０Ａ１０３．ＰＥ０Ｂ１０４．ＰＩＩＡＩ０５、Ｐ
ＥｌＢ１０６．ＰＥ２Ａ１０７．ＰＥ２Ｂ１０８は、パ
ルス発生器からのパルスを入力する入力端子である。こ
れらは、ＰＥ０Ａ１０３゜ＰＥ０ＢＩ○４でチャネルＯ
，ＰＥｌＡｌＯ３゜ＰＥｌＢ１０６でチャネ／Ｌ／１．
ＰＥ２Ａ１０７゜ＰＥ０Ａ１０３でチャネル２となって
おり１合計３チャネルある。

パルス前処理部１０９は、それぞれのチャネルに与えら
れたパルスを逓倍し、ＰＲＥＧへのカウント信号を供給
する。逓倍とは、入力されたパルスの立上りと立下りと
を検出してそれらに同期したパルスを生成する処理であ
り、入力されたパルス発生器のパルスの整数分の１の周
期（換言すれば整数倍の数）のパルスを得ることができ
る。ここで生成された逓倍パルスは、ＰＲＥＧＯＡＩ　
１０、ＰＲＥＧＯＢ　１１１．ＰＲＥＧＩＡＩ　１２゜
ＰＲＥＧＩＢ１１３．ＰＲＥＧ２Ａ１１４．ＰＲＥＧＵ
２Ｂ　１１５へのカウント信号またはダウンカウント信
号となる。アップカウント信号とダウンカウント信号と
の切り換えは、モードコントロールレジスタＭＣＲＥＧ
１２９に設定された動作モードに応じてなされる。

ＰＲＥＧＯＡＩＩＯとＰＲＥＧＯＢｌ　１１とは。

パルス前処理部１０９で処理されたカウントアツプまた
はカウントダウン信号を実際にカウントする１６ビツト
カウンタであり、チャネル０の入力端子ＰＥ０Ａ１０３
．ＰＥ０Ｂ１０４に入力されたパルスをカウントする。

本発明は、この二つのカウンタの単独使用と連結使用と
を選択できるところに特徴がある。カウンタの連結は、
ＭＣＲＥＧ１２９で指定された情報により行われる。Ｐ
ＲＥＧＩＡＩ　１２とＰＲＥＧＩＢ１１３またはＰＥ２
Ａ１０Ｇ２Ｂ１１５もＰＲＥＧＯＡＩＩＯ，ＰＲＥＧＯＢｌｌ
ｌと同じ機能を持ち、それぞれ、チャネル１の入力端子
ＰＥｌＡｌＯ３，ＰＥｌＢ１０６とチャネル２のＰＥ２
Ａ１０７．ＰＥ２Ｂ１０８に対応する。

連結制御回路１１６は、ＰＲＥＧＯＡＩＩＯとＰＲＥＧ
ＯＢ　１１１とを分離し独立させて使用する場合と連結
させて使用する場合とを切り換える制御回路である。連
結制御回路１１７と連結制御回路１１８も、連結制御回
路１１６と同様の機能を持ち、それぞれ、ＰＲＥＧＩＡ
Ｉ　１２とＰＲＥＧＩＢ１１３．ＰＥ２Ａ１０７とＰＥ
２Ｂ１０８の分離と連結とを制御する。

ＴＲＥＧＯＡ１２１とＴＲＥＧＯＢｌ　２２は、タイマ
１１９の計数値を格納する１６ビツトのラッチである。

このラッチはＰＲＥＧＯＡＩ　１０とＰＲＥＧＯＢ　１
１１に対応じており、ＰＲＥＧＯＡＩＩＯとＰＲＥＧＯ
Ｂ　１１１が連結して使用されるときは、ＴＲＥＧＯＡ
Ｉ　２１とＴＲＥＧＯＢｌ２の二つのラッチで倍精度の
データを持つ。タイマ１１９の計数値を格納するタイミ
ングは、ＰＲＥＧＯＡＩＩＯとＰＲＥＧＯＢｌ　１１が
パルス前処理部１０９から出力されたカウントアツプ信
号またはダウン信号をカウントする動作と同期している
。ＴＲＥＧＩＡ１２３とＴＲＥＧＩＢ１２４、またＴＲ
ＥＧ２Ａ１２５とＴＲＥ０２Ｂ１２６もＴＲＥＧＯＡ１
２１．ＴＲＥＧＯＢｌ２２と同じ機能を持ち、それぞれ
ＰＲＥＧＩＡ１１２とＰＲＥＧＩＢ１１３．ＰＲＥＧ２
Ａ１１４とＰＲＥＧ２Ｂ１１５に対応じている。

タイマ１１９は、ここでは図示していないマイクロコン
ピュータの動作クロック１０２を計数するカウンタであ
る。動作クロックはＭＣＲＥＧＩ２９で指定された分周
比に分周された後にカウントされる。

格納先選択部１２０は、タイマ１１９のデータをどのＴ
ＲＥＧに格納するかを選択するものである。

モードコントロールレジスタＭＣＲＥＧ１２９は、パル
ス入力部１００の動作モートを指定するレジスタである
。

オーバフロースティタスレジスタ１２７は、ＴＲＥＧの
読み出し後、次の読み出しまでの間に発生したタイマ１
１９の２回以上のオーバーフローを反映するレジスタで
ある。このレジスタがセットされたときは、正確な速度
検出演算が不可能であることを警告する。

タイマラッチ１２８は、マイクロコンピュータがこのラ
ッチの読み込みを行うときに、タイマ１１９の値を格納
するラッチである。

第２図は、モードコントロールレジスタＭＣＲＥＧ１２
９のメモリのビット構成を示す図である。

このレジスタは１６ビツトで構成されており、そのうち
ビット２．ビット１．ビットＯは未使用となっている。

ビット１５〜ビツト１０は入力パルスを選択するビット
である。チャネル０のパルスに対するカウンタの連結、
カウント方法、使用入力端子の選択をビット１１とビッ
ト１０とからなるＩＰＯ部２００で、チャネル１のパル
スに対するカウンタの連結、カウント方法、使用入力端
子の選択をビット９とビット８とからなるＩＰ１部２０
１で、チャネル２のパルスに対するカウンタの連結、カ
ウント方法、使用入力端子の選択をビット７とビット６
からなるＩＰ２部２０２で行う。

各チャネルともコードの割付は共通であり、第１表のよ
うになっている。上位ビットと下位ビットの組み合わせ
がＯＯの時は、ＰＲＥＧＡとＰＲＥＧＢは連結せず独立
動作し、両カウンタともアップカウントされる。この時
パルス出力器からのパルスは、ＰＥＡ端子とＰＥＢ端子
の両方を使用できる。上位ビットと下位ビットの組み合
わせが０１の時はダウンカウントされる点が、ＯＯの時
と異なる。上位ビットと下位ビットの組み合わせが１０
の時は、ＰＲＥＧＡとＰＲＥＧＢは連結され、ＰＥＡ端
子にアップカウントまたはダウンカウントの指令を入力
し、ＦＥＢ端子にパルスを入力する。上位ビットと下位
ビットの組み合せが１１の時は、ＰＲＥＧＡとＰＲＥＧ
Ｂは連結され、ＰＥＡ端子とＰＥＢ端子には、方向成分
を持つ２相パルスが入力される。したがって、カウント
は、方向によりアップダウンカウントとなる。

ビット９〜ビツト４は、パルス前処理部１０９での逓倍
処理の逓倍数を設定する。すなわち、ビット５とビット
４からなるＭＰＯ部２０３はチャネルＯへの入力パルス
に対する逓倍数、ビ′ット７とビット６からなるＭＰ１
部２０４はチャネル１への入力パルスに対する逓倍数、
ビット９とビット８からなるＭＰ２部２０５はチャネル
２への入力パルスに対する逓倍数を設定する。設定でき
る逓倍数は、例えば第２表のように１倍、２倍、４倍で
ある。

ビット３のＴＣＬＫ部２０６は、タイマ１１９に入力さ
れる動作クロックの分周比を設定するものであり、第３表のように１倍と１／２倍を設定できる。

第表＊１：正転時とは、ＰＥＡ端子に入力されたパルスの立
ち上がり時にＦＥＢ端子に入力されたパルスがｈｉｇｈ
の時である本２：逆転時とは、ＰＥＡ端子に入力された
パルスの立ち上がり時にＦＥＢ端子に入力されたパルス
が１０瞥の時である第２表第３表第３図は、ＰＲＥＧの連結機能を実現する回路構成の一
実施例を示すブロック図である。ここでは、ＰＲＥＧＯ
ＡＩＩＯとＰＲＥＧＯＢｌ　１　］についての例を示す
。ＰＲＥＧＯＡＩ　Ｉ　ＯとＰＲＥＧＯＢ　ｌ　１１を
連結するか否かの指示はＭＣＲＥＧ１２９に設定し、デ
コーダ３０４により制御信号に変換する。

連結動作させる場合は、ＰＲＥＧＯＢ　１１１がパルス
前処理部１０９から出力されるアップカウント信号３０
０またはダウンカウント信号３０１によりカウントした
結果発生するキャリー（桁上げ）信号３０５またはボロ
ー（桁借り）信号３０６を、連結制御回路１１６により
、ＰＲＥＧＯＡｌｌｏのアップカウント信号３０７また
はダウンカウント信号３０８として使用する。

一方、独立動作させる場合は、パルス前処理部１０９か
ら出力されるＰＲＥＧＯＡＩＩＯへのアップカウント信
号３０２またはダウンカウント信号３０３を連結制御回
路１１６がそのままＰＲＥＧＯＡＩＩＯへのアップカウ
ント信号３０７またはダウンカウント信号３０８とし、
カウントさせる。他のＰＲＥＧの連結と分離についても
、これと同様である。

第４図は、ＴＲＥＧ読み出しまでにタイマ１１９の２回
以上のオーバフローが発生した場合の検出回路の構成の
一例を示すブロック図である。

タイマ１１９のオーバフローは、ＰＲＥＧ連結時は３２
ビツト力ウンタ桁上がりによって、ＰＲＥＧ分離時はビ
ット１７のビット状態によって検出する。

ＴＲＥＧＡ側については、タイマ１１９が連結時のオー
バフローと分離時のオーバフローを連結出力４０３によ
って判定した後、ワンショット八回路４０８によりワン
ショットのオーバフロー信号を生成する。未更新フラグ
４０２は、マイクロコンピュータの読み出し信号４００
によりセットされ、対応するＴＨＥＧＡの更新信号４０
１によりリセットされる。したがって、オーバフロー信
号により、フラグＡ４０２をラッチ４０５に格納したと
き、その状態が１であれば、ＴＲＥＧの更新後にオーバ
フローが発生したことを表わす。ラッチ４０６は、オー
バフロー信号によりラッチ４０５の値を格納する。これ
により、ラッチ０ＶＦＩＡ４０５とラッチ０ＶＦ２Ａ４
０６の論理積は、２回以上のオーバフロー発生をあられ
す信号となり、オーバフローステータスレジスタ１２７
に反映される。

ＴＲＥＧＢ側については、ビット１７のビットの状態か
ら、ワンショット回路Ｂ４Ｏ８によってワンショットの
オーバフロー信号を生成した後は、基本的にＴＲＥＧＡ
側と同様に動作し、マイクロコンピュータの読み出し信
号４１１とＴＲＥＧＢの更新信号４１２により、フラグ
未更新フラグ４０７をセットし、２回以上のオーバフロ
ー発生をラッチＯＶＦ　Ｉ　Ｂ　４０９とラッチ０ＶＦ
２Ｂ４１０から検出し、オーバフローステータスレジス
タ１２７に反映させる。

第５図は、速度検出演算でΔＭ＾＝Ｏのときの速度演算
に有効なマイクロコンピュータによるタイマ１１９の値
の読み出し部分の一例を示すブロツク図である。マイク
ロコンピュータのタイマラッチ１２８の読み出し信号５
０１が、ラッチ制御回路５００に入力されると、ラッチ
制御回路５００は、タイマ１１９のデータをタイマラッ
チ１２８に格納するとともに、マイクロコンピュータに
対して、タイマラッチ１２８の値が確定するまでの間は
ウェイト信号５０２を出力する。マイクロコンピュータ
は、ウェイト信号５０２の出力終了後にタイマラッチ１
２８を読み込み、タイマ１１９の値を得る。

本方式によれば、マイクロコンピュータがクロックパル
スを計数するフリーランカウンタのカウント値をパルス
出力器のパルス計数用カウンタと同じ時点で格納し読み
出すことになるので、速度検出演算のソフトウェアの負
荷を軽減できる。

なお、上記実施例においては、本発明のディジタルパル
ス処理装置をＣＰＵから独立したものとして説明したが
、第６図に示すように、本発明のディジタルパルス処理
装置をパルス入カニニットとしてＣＰＵと組合せ、いわ
ゆるワンチップマイコンの形にまとめることもできる。

〔発明の効果〕本発明によれば、パルス出力器のパルス計数において、
カウンタを連結または分離させる可変精度方式を採用し
たことにより、広範囲の計数が可能となり、用途に適し
た精度のパルス処理が可能となる。

また、クロックパルスを計数するフリーランカウンタの
オーバーフローを、パルス出力器のパルス計数用カウン
タの連結または分離に対応しながら検出でき、これらの
データを用いた速度検出のための演算をより正確に実行
できる。

さらに、マイクロコンピュータがクロックパルスを計数
するフリーランカウンタのカウント値をパルス出力器の
パルス計数用カウンタと同し時点で格納し読み出すこと
になるので、速度検出演算のソフトウェアの負荷を軽減
できる。

【図面の簡単な説明】

第１図は本発明によるディジタルパルス処理装置の一実
施例の構成を示すブロック図、第２図はＭＣＲＥＧｌ、
２９のメモリ構成を示す図、第３図はＰＲＥＧの連結機
能を実現する回路構成の一実施例を示すブロック図、第
４図はＴＲＥＧ読み出しまでにタイマ１１９の２回以上
のオーバフローが発生した場合の検出回路の構成の一例
を示すブロック図、第５図は速度検出演算でΔＭ＾＝Ｏ
のときの速度演算に有効なマイクロコンピュータによる
タイマ１１９の値の読み出し部分の一例を示すブロック
図、第６図は本発明ディジタルパルス処理装置をワンチ
ップマイコンに組み込んだ汎用制御用マイコンの構成の
一例を概念的に示す図である。１００・・・パルス処理部、１０１・・・バス、１０２
・・・クロック、１０３〜１０８・・・入力端子、１０
９・・・パルス前処理部、１１０〜１１５・・・カウンタ、１１６〜１１８・・・連結制御部、１１９・・・タイマ、１２０・・・格納先選択部。１２１〜１２６・・・１６ビツトラツチ、１２７・・・
オーバフロースティタスレジスタ、１２８・・・タイマ
ラッチ、１２９・・モードコントロールレジスタ。２００〜２０２・・・カウンタの連結、カウント方法、
使用入力端子の選択ビット、２０３〜２０５・・・入力パルスに対する逓倍数、２０
６・・・動作クロック分局比。３００・・・アップカウント信号、３０１・・・ダウンカウント信号。３０２・・・アップカウント信号、３０３・・・ダウンカウント信号、３０４・・・デコーダ、３０５・・・キャリー信号、３
０６・・・ボロー信号、３０７・・・アップカウント信号、３０８・・・ダウンカウント信号、４００・・・読み出し信号、４０１・・・更新信号、４
０２・・・未更新フラグ、４０３・・・連結信号、４０
４・・・ワンショット回路、４０５・・ラッチ、４０６
・・・ラッチ、４０７・・・未更新フラグ、４０８・・
・ワンショット回路、４０９・・・ラッチ、１０・・・
ラッチ、４１１・・・読み出し信号、４１２・・・更新
信号、５００・・・ラッチ制御回路、５０１・・読み出し信号、５０２・・・ウェイト信号。

Claims

【特許請求の範囲】１、パルス発生器からの出力パルスを計数するカウンタ
を少なくとも１つ持つ第１のカウンタ群と当該第１のカウンタ群のカウンタを単独で動作させるか
複数のカウンタを連結させて動作させるかを切り換える
連結制御手段とを含むディジタルパルス処理装置。２、パルス発生器からの出力パルスを計数するカウンタ
を少なくとも１つ持つ第１のカウンタ群と当該第１のカウンタ群のカウンタを単独で動作させるか
複数のカウンタを連結させて動作させるかを切り換える
連結制御手段手段と前記パルス発生器の出力パルスよりも高い周波数のクロ
ックパルスを計数する第２のカウンタ群と当該第２のカウンタ群の出力値を保持する前記第２のカ
ウンタと同数のラッチ群と前記第１のカウンタ群の単独動作と連結動作とに応じて
単独のラッチで前記第２のカウンタの出力値を保持する
か前記連結の数に応じて連結したラッチで前記第２のカ
ウンタの出力値を保持するかを決定する格納先選択手段
とを含むディジタルパルス処理装置。３、請求項２に記載のディジタルパルス処理装置におい
て、複数の前記単独のラッチでの第２のカウンタのオーバフ
ローと前記連結した複数のラッチでのオーバフローとを
前記第１のカウンタの単独動作または連結動作に応じた
ラッチの状態により検出するオーバフロー検出手段を備
えたことを特徴とするディジタルパルス処理装置。４、請求項２または３に記載のディジタルパルス処理装
置において、前記第２のカウンタ群と前記ラッチとを含むパルス計数
回路が、マイクロコンピュータからの前記ラッチへの読
込み命令により前記第２のカウンタの値を格納し、当該
カウンタの値が確定するまでの間は外部のマイクロコン
ピュータにウェイト信号を出力し、並列動作している複
数の前記カウンタから前記マイクロコンピュータに対し
て同時刻にデータを出力するラッチ制御手段を備えたこ
とを特徴とするディジタルパルス処理装置。５、請求項２ないし４のいずれか一項に記載のディジタ
ルパルス処理装置において、２つのパルス入力端子を持ち、１つまたは２つの単相パ
ルス入力の計数、方向成分を持つ２相パルス入力の計数
、１つのパルス列とそのカウント方法を指示する信号と
からなる入力の計数のいずれかを選択するパルス前処理
部を備えたことを特徴とするディジタルパルス処理装置
。６、請求項１ないし５のいずれか一項に記載のディジタ
ルパルス処理装置をシステムバスを介してＣＰＵと同一
基板上に形成したマイクロコンピュータ。