KR100214758B1

KR100214758B1 - 디지틀 펄스 처리장치

Info

Publication number: KR100214758B1
Application number: KR1019910015758A
Authority: KR
Inventors: 마모루 오바; 미쯔루 와따베; 리카 미나미; 산시로 오바라
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-09-10
Filing date: 1991-09-10
Publication date: 1999-08-02
Also published as: EP0476478A2; DE69117235T2; DE69117235D1; US5289517A; KR920007349A; EP0476478A3; JPH04121085A; EP0476478B1

Abstract

디지틀 펄스 처리장치는 정밀도를 선택할 수 있다.

상기 디지틀 펄스 처리장치는 펄스 출력장치에서 출력되는 펄스를 계수하며, 서로 연결되거나 또는 분리될 수 있는 복수의 카운터 A와 B를 포함하는 카운터 그룹과; 상기 카운터 A와 B의 분리와 연결을 명령하는 모드 제어회로와; 상기 모드제어회로의 명령에 따라 상기 카운터 A와 B를 분리하고 연결하는 제어회로를 구비한다.

프리-런 카운터 B의 오버플로우 조건은 오버플로우 플래그를 사용하여 검출된다. 상기 플래그를 세트함으로써, 오버플로우 조건이 두번이상 발생했을 때 오버플로우의 검출이 수행된다. 상기 플래그는 소프트웨어로 플래그의 상태를 재기입함으로써 리세트된다. 첫번째 발행한 오버플로우 조건은 종래 방식의 검출에서 캐리 또는 보로우로 간주된다.

레지스터는 마이크로 컴퓨터가 카운터 B를 판독했을 때 카운터 B의 값을 저장하도록 제공된다. 이 방법에서는 △A ( i ) = 0 인때 일지라도, 속도 검출연산이 카운터 A의 계수와 동기하여 획득된 카운터 B의 값을 사용하여 실행될 수 있다.

Description

디지틀 펄스 처리장치

제1도는 본 발명에 따른 디지틀 펄스 처리장치의 일실시예의 블록 다이어그램.

제2도는 모드제어레지스터(MCREG)의 메모리 구조를 나타낸 도.

제3도는 카운터(PREG) 연결기능을 실행하는 회로의 실시예의 블록 다이어그램.

제4도는 타이머(119)의 오버플로우 조건이 래치 TREG의 순차적 판독출력 이전에 두번 이상 발생한 것을 검출하는 회로의 실시예의 블록 다이어그램.

제5도는 △MA = 0 인 때 속도 연산에 유효한 타이머(119)의 값을 마이크로컴퓨터가 판독 출력하도록 구성된 저장 래치 선택 유니트(120)의 실시예의 블록 다이어그램.

제6도는 본 발명에 따른 디지틀 펄스 처리장치를 일반 목적 마이크로 컴퓨터로 구성한 실시예를 나타낸 도이다.

본 발명은 이동체 또는 회전체의 속도 검출신호를 디지틀 모터 속도제어장치에 공급하기 전에, 전처리하는데 사용하기에 알맞은 디지틀 펄스 처리장치에 관한 것이다.

종래 속도 검출장치의 펄스 처리장치는 일본국 특허 공개 공보 소59-100866 등에 기재되어 있다. 이러한 속도 검출장치의 펄스 처리기능은 펄스발생기의 펄스열 출력(pulse train output)을 계수하는 제1카운터 A와, 상기 펄스열 보다 높은 일정한 주파수를 갖는 클록 펄스를 계수하는 제2카운터 B, 그리고 상기 제2카운터 B의 계수를 저장하는 래치(latch)를 구비한다. 이 속도 검출장치는 펄스가 펄스 발생기에서 출력될때마다, 제2카운터 B의 클록펄스의 계수값을 저장하도록 설계된 하드웨어에 의해 실행된다.

전술한 속도 검출장치에서, 펄스 발생기의 펄스의 계수와 클록펄스의 계수는 정밀한 속도 검출을 달성하도록 동기화되어 있다. 속도 검출연산은 마이크로컴퓨터의 현재 판독으로 얻어진 제1카운터 A의 계수된 펄스값 A( i )와, 제2카운터 B의 래치된 값 B( i ) 및 마이크로 컴퓨터의 일회전 판독으로 얻어진 값 A( i - 1 ), B( i - 1 )을 사용하여 아래식으로부터 속도 검출값 Nt를 구하는 것이다.

Nt=K·△A(i)/△B(i)

=K·{AB(i)·A(i-1)}/{B(i)-B(i-1)}

여기서, K는 상수, △A는 제1카운터 A의 변화분, △B는 제2카운터 B의 변화분이다.

모터가 저속으로 회전하는 때에, 펄스발생기의 출력 펄스의 펄스폭은 넓으며, 펄스의 계수된 값은 일반적으로 수 msec인 마이크로컴퓨터의 판독개시 간격동안에 변화하지 않는다. 이 때에, △A( i ) = 0, △B( i ) = 0 이며, 속도 검출 연산은 불가능하다.

이 문제를 극복하기 위해서, 전술한 종래 기술에서는 판독신호를 소프트웨어로 마이크로 컴퓨터에서 출력시킨다. 속도 검출장치가 이 판독신호를 받았을 때, 펄스출력장치의 계수와 동기하도록 래치내의 클록펄스의 계수된 값은 강제로 저장된다. 이 경우, 속도 검출 연산은 판독신호에 의해 래치된 클럭펄스 계수값에서 일회전 판독된 클럭펄스 계수값을 뺄셈 함으로써 구해진 그림△A( i ) 와 △B( i )를 사용하여 실행한다.

마이크로 컴퓨터의 순차적인 판독에서, 만약 펄스출력장치에서의 출력펄스가 없다면, △B( i )는 판독신호에 의해 래치된 클록펄스 계수값에서 일회전 판독된 클록펄스 계수값을 뺄샘함으로써 획득된 값이다. 그러므로, △B( i )는 펄스발생기의 최종 펄스출력과 마이크로 컴퓨터의 현 판독치 사이에서 구해진 값이다.

전술한 종래 기술에서, △A( i ) = 0 일 때 속도검출 연산은 분기처리, 판독신호의 출력, 그리고 △B( i )의 누적가산과 같은 복잡한 처리를 요구함으로써 소프트웨어의 부담이 가중된다.

또한, 펄스 발생기의 펄스를 계수하는 카운터 및 클록 펄스를 계수하는 카운터의 계수값 A( i ) 와 B( i )를 저장하는 래치의 정밀도에 대한 고려가 주어지지 않았다. 즉, 래치의 비트수가 일정하면 정밀도 또한 고정된다. 따라서, 어떤 응용에 충분한 정밀도는 또다른 응용에는 필요이상의 정밀도가 된다. 그 결과, 종래 래칭은 융통성이 없으며, 펄스처리는 광범위한 정밀도를 획득할 수 없다.

또한, 클록펄스를 계수하는 카운터 B( i )의 오버플로우(overflow)에 대한 고려가 주어지지 않았다. 즉, 오버플로우 조건이 카운터 B( i )에서 한번 발생했을 때 △B( i )가 구해질 수 있다 할지라도, 오버플로우 조건이 여러번 발생하는 것을 검사하는 기능이 없기 때문에, 정확한 △B( i )를 구하는 것은 불가능하다. 이것은 정확한 속도검출 연산을 불가능하게 만든다.

본 발명의 목적은 단순처리로서 속도 검출연산을 실행하며, 마이크로컴퓨터가 카운터의 현 판독 데이터와 동기되도록 타이머의 값을 검출함으로써 소프트웨어의 부담을 경감시킬 수 있는 디지틀 펄스 처리장치를 제공하는 것이다.

본 발명의 또다른 목적은 가변 정밀도의 카운터와 래치를 가지며, 마이크로컴퓨터가 정확한 속도 검출연산을 수행하는데 요구되는 충분한 정밀도를 갖는 데이터를 제공할 수 있는 가변 정밀도타입 펄스처리 기능을 보유한 디지틀 펄스처리장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명은 정밀도를 선택할 수 있는 디지틀 펄스 처리장치를 제공한다. 이 디지틀 펄스 처리장치는 펄스 출력장치의 출력펄스를 계수하는 복수의 카운터로서 서로 분리ㆍ연결될 수 있는 카운터 그룹과, 카운터들의 분리ㆍ연결을 명령하는 모드 제어회로와, 모드 제어회로의 명령에 따라 카운터들을 분리하고 결합하는 제어회로를 구비한다.

카운터들이 분리된 때, 개개의 카운터들은 복수의 펄스 출력장치들로부터 펄스를 분리 처리하도록 개별 동작할 수 있다.

복수의 카운터들 중 하나인 프리-런(free-run) 카운터 B 의 오버플로우조건은 오버플로우 플래그를 사용하여 검출한다. 오버플로우의 검출은 오버플로우 조건이 두 번이상 발생된 때 플래그를 세팅함으로써 수행된다. 이 플래그는 소프트웨어로서 플래그의 상태를 재기록함으로서 리세트된다. 일회의 오버플로우는 종래의 검출 상태에서는 캐리(carry) 또는 보로우(borrow)로 취급되었다.

레지스터는 마이크로컴퓨터가 카운터 B를 읽었을 때 획득한 카운터 B의 값을 저장하도록 제공된다. 이 방법에서는 △A( i ) = 0 인 때에라도, 속도검출연산은 카운터 A의 계수와 동기되어 획득된 카운터 B의 값을 사용하여 수행된다.

본 발명에서, 펄스 출력장치의 펄스를 계수하는 카운터는 연결제어회로와 한쌍의 카운터를 이룬다.

카운터는 업 카운터, 다운카운터 또는 업ㆍ다운(up . down) 카운터가 가능하다. 계수방법을 실행하는 것은 모드 제어 레지스터에 의해 결정된다.

두개의 카운터가 서로 연결된 때, 연결 제어회로는 한쪽 카운터의 캐리 또는 보로우 신호를 다른쪽 카운터에 업 또는 다운 계수신호로 출력한다.

두개의 카운터가 서로 분리된 때, 펄스 출력장치에서 카운터중 하나에 출력된 펄스는 연결 제어회로를 통해 카운터에 공급된다.

이와 같이, 카운터의 정밀도는 캐리 또는 보로우 신호의 존재 유ㆍ무를 검사함으로써, 펄스 출력장치의 출력펄스의 목표를 변경함으로써 변화될 수 있다. 또한, 클록펄스를 계수하는 카운터의 계수값은 값을 저장하는 래치를 선택하는 선택회로에 의해 카운터에 대응하는 래치에 저장된다.

클록펄스를 계수하는 프리-런 카운터의 오버플로우 조건이 두번 이상 발생된 것을 검출하도록, 오버플로우가 발생한 때 획득된 캐리를 저장하는 1 - 비트 래치와 래치의 값이 1 일 때 동작하는 동류의래치사이에 논리 AND를 취한 결과에 근거하여 플래그가 세트된다. 이 플래그는 소프트웨어에 의해 리세트된다. 플래그가 리세트 된 때 두 개의 래치는 지워진다.

속도 검출 연산으로 △MA = 0이 구해진 때, 펄스 발생기의 최종 펄스 출력과 카운터 MB 데이터의 마이크로 컴퓨터 판독 사이에서 획득된 타이머의 값이 검출된다. 이 타이머의 값을 사용하여 △MA = 0인 때 최소한의 에러를 갖도록 속도 검출 연산을 행하기 위해, 마이크로 컴퓨터가 카운터 AM의 데이터를 판독출력한 때 획득된 카운터 MB의 값을 저장하도록 래치가 제공된다.

이하 도면을 참조하면서 본 발명의 일실시예를 설명한다.

제1도는 본 발명에 따른 디지틀 펄스 처리장치의 일실시예의 블록 다이어그램이다.

본 발명에 따른 펄스 처리기능을 갖는 펄스 처리유니트(100)는 아래의 구성을 갖고 있다.

데이터 버스(101)는 마이크로컴퓨터(도시되지 않음)와 본 발명에 따른 펄스 처리기능을 갖는 펄스 처리유니트(100)사이에서 데이터를 전송하는데 사용된다.

클록펄스(102)는 마이크로 컴퓨터내의 초기화에 사용된다. 또한, 펄스 처리유니트(100)내의 초기화에도 사용된다.

펄스 발생기로부터의 펄스는 입력단자 PE0A103, PE0B104, PE1A105, PE1B106, PE2A107, PE2B108에 의해 입력된다. 입력단자 PE0A103과 PE0B104는 채널 0을 구성하며, 입력단자 PE1A105와 PE1B106은 채널 1을, 입력단자 PE2A107과, PE2B108 은 채널 2를 구성한다. 총 3개의 채널이 있다.

펄스 전처리 유니트(109)는 개개의 채널에 계수신호로서 카운터 PREG의 체배된 주파수를 공급한다. 주파수 체배(Frequency multiplication)는 입력펄스의 상승과 하강을 검출하고, 검출된 펄스와 동기하여 펄스신호를 발생하는 처리이다. 그러므로, 이 주파수 체배처리에서, 펄스신호 사이클을 펄스 발생기에서 발생된 펄스신호의 정수분의 1배(환언하면 정수배의 주파수)로 발생하는 것이 가능하다. 이 발생된신호는 업 카운터 또는 다운 카운터 중 하나로 카운터 PREG0A110, PREBG0B111, PREG1A112, PREG1B113, PREG2A114, PREG2B115에 공급된다. 업과 다운 카운터 신호의 절환은 모드 제어 레지스터 MCREG129내에 설정된 동작모드에 따라 수행된다.

펄스 전처리 유니트(109)에 의해 획득된 업 또는 다운 카운터 신호의 계수는 16-비트 카운터 PREG에 의해 수행된다. 카운터 PREGOA110과 PREGOB111은 채널 0을 구성하는 입력단자 PE0A103과 PE0B104의 펄스 입력을 계수한다.

본 발명은 두개의 카운터가 분리사용되거나 연결 사용되는 것을 선택할 수 있는 특징이 있다. 카운터의 연결은 모드 제어 레지스터 MCREG120이 지정한 데이터에 의해 수행된다. 카운터 PREG1A112와 PREG1B113 또는 PREG2A114와 PREG2B115및 PREG0A110과 PERG0B111은 동일한 기능을 갖고 있으며, 채널 1을 구성하는 입력단자 PE1A105와 PE1B106 또는 채널 2를 구성하는 입력단자 PE2A107과 PE2B108의 펄스입력을 계수한다.

연결 제어회로(116)는 카운터 PREG0A110과 PREG0B111의 분리 또는 연결사용을 전환한다. 연결 제어회로(117,118)는 연결 제어회로(116)와 동일한 기능을 갖고 있으며, 각각 카운터 PREG1A112와 PREG1B113 그리고 PREG2A114와 PREG2B115의 분리와 연결을 제어한다.

타이머(119)의 계수값은 16-비트 래치에 저장된다. 래치TREG0A121과 TREG0B122는 카운터 PREG0A110과 PREG0B111에 대응한다. 카운터 PREG0A110 과 PREG0B111이 연결 사용된 때, 2개의 래치 TREG0A121과 TREG0B122는 배정도(double precision) 데이터를 갖고 있다. 타이머(119)의 계수값을 펄스 전처리 유니트(109)에서 출력된 업 또는 다운 계수신호를 계수하는 카운터 PREG0A110과 PREG0B111의 계수동작과 동기되도록 래치 TREG0A121과 TERG2B112에 저장한다. 래치 TREG1A123과 TREG1B124 또는 TREG2A125와 TREG2B126은 래치 TREG0A121과 TREG0B122와 동일한 기능을 갖고 있으며, 각각 카운터 PREG1A122와 PREG1B123 그리고 PREG2A114와 PREG2B115에 대응한다.

타이머(119)는 마이크로 컴퓨터(도시되지 않음)의 클록펄스(102)를 계수한다. 클록 펄스는 먼저 모드 제어레지스터 MCREG129가 지시하는 값으로 분주된 후 계수된다.

저장 래치 선택 유니트(120)는 래치 TREG121의 선택을 126에 만듬으로서, 타이머(119)의 데이터가 저장되는 래치를 결정한다. 제어신호는 펄스전처리 유니트(109)에서 저장 래치 선택유니트(120)로 펄스의 계수를 타이머 데이터의 래치와 동기하도록 전송한다. 또한 이 제어신호는 저장래치 선택유니트(120)에 카운터의 계수 또는 비계수를 지시하는데 사용된다.

모드 제어 레지스터 MCREG129는 펄스 입력 유니트(100)의 동작모드를 지시한다.

오버 플로우 상태 검출 유니트(127)는 타이머(119)의 오버플로우 조건이 126의 래치 TREG121의 순차적 판독 출력전에 2회이상 발생된 것을 기억하는 상태 레지스터를 갖고 있다. 이 상태 레지스터가 세트된 때, 정확한 속도검출 연산이 불가능함이 경고(Alarmed) 된다.

마이크로 컴퓨터가 래치(129)내의 값을 읽었을 때, 타이머(119)의 값이 타이머 래치(128)에 저장된다.

제2도는 모드 제어 레지스터 MCREG129내의 메모리의 비트 구성을 나타낸다. 레지스터(129)는 16-비트 구조를 갖고 있다. 16비트 사이에서, 비트 2와 1 그리고 0은 사용되지 않는다. 비트 15~10은 입력 펄스를 선택하는데 사용된다. IPO부분(200)을 구성하는 비트 11과 10은 채널 0에서의 입력 펄스를 계수하는 카운터의 연결 또는 비연결을 선택하는데 사용되며, 계수방법과 사용될 입력단자를 선택하는데 사용된다. IP1부분(201)을 구성하는 비트 13과 12는 채널 1에서의 입력펄스를 계수하는 카운터의 연결 또는 비연결을 선택하는데 사용되며, 계수방법과 사용될 입력단자를 선택하는데 사용된다. IP2부분(202)을 구성하는 비트 15와 14는 채널 2에서의 입력펄스를 계수하는 카운터의 연결 또는 비연결을 선택하는데 사용되며, 계수방법과 사용될 입력단자를 선택하는데 사용된다.

개개 채널용 코드의 위치는 표1에 나타낸 것과 동일하다. 상위와 하위비트의 조합이 00인때, 카운터 PREGA와 PREGB는 연결되지 않고, 개별적으로 동작하며, 두 카운터 모두 값을 업(UP)으로 계수한다. 이 때에, PEA와 PEB 양 단자는 펄스 출력장치에서 펄스를 입력하는데 사용된다. 상위와 하위 비트의 조합이 10인 때, 카운터 PREGA와 PREGB는 연결되며, 펄스가 PEB단자에 입력되는 동안 업 또는 다운 계수를 지시하는 명령이 PEA단자에 입력된다. 상위와 하위 비트의 조합이 11인 때, 카운터 PREGA와 PREGB는 연결되고, 방향 성분을 갖는 2-상(two-phase) 펄스가 PEA와 PEB단자에 입력된다. 그 결과, 업 또는 다운 계수가 방향성분에 따라 수행된다.

(*1) 정순환이란 PEA 단자에 입력된 펄스가 논리적 하이 레벨에서 증가할 때, PEB 단자에 펄스를 입력하는 것을 의미한다.

(*2) 역순환이란 PEA 단자에 입력된 펄스가 논리적 로우 레벨에서 증가할 때, PEB 단자에 펄스를 입력하는 것을 의미한다.

비트 9~4는 펄스 전처리 유니트(109)의 체배처리에 사용된 주파수 체배수(frequency multiplication factor)를 세트하는데 사용된다. 즉, MPO 부분(203)을 구성하는 비트 5와 4는 채널 0에 입력되는 펄스용 주파수 체배수를 세트하는데 사용되며, MP1 부분(204)을 구성하는 비트 7과 6은 채널 1에 입력되는 펄스용 주파수 체배수를 세트하는데 사용되고, MP2 부분(205)을 구성하는 비트 9와 8은 채널 2에 입력되는 펄스용 주파수 체배수를 세트하는데 사용된다. 주파수 체배수의 예로서, 표 2에 나타낸 것같이 1, 2, 4배로 세트할 수 있다.

TCLK부분(206)을 구성하는 비트 3은 주파수 분주비(frequency demultiplication factor)를 세트하는데 사용된다. 이 실시예에서는 주파수 분주비로서 표3에 나타낸 것과 같이 1, 1/2이 사용되었다.

제3도는 카운터 PREG 연결기능을 실행하는 회로구성이 일예의 블록다이어그램이다. 여기서는 카운터 PREG0A110과 PREG0B111의 연결을 설명할 것이다. 카운터 PREG0A110과 PREG0B111의 연결 또는 비연결을 지시하는 명령은 모드 제어 레지스터 MCREG129에 세트된다. 디코더(304)는 이 명령을 제어신호로 변환한다.

카운터가 연결된 때, 카운터 PREG0B111이 펄스 전처리 유니트(109)에서 출력된 업 또는 다운 계수신호(300, 301) 중 하나에 의해 계수동작된 결과 발생한 캐리신호(305) 또는 보로우신호(9306)는 카운터 PREG0A110의 업 또는 다운 계수신호로서 사용된다.

카운터가 개별적으로 동작된 때, 펄스 전처리 유니트(109)에서 카운터 PREG0A110에 출력되는 업 또는 다운 계수신호(302,303)는 변화됨이 없이 연결 제어회로(116)를 통해 카운터 PREG0A110에 업 또는 다운 계수신호(307,308)로서 공급된다. 기타 카운터 PREG들의 연결과 분리도 동일한 상태로 수행된다.

제4도는 타이머(119)의 오버플로우 조건이 래치 TREG를 판독 출력하는 기간내에서 두번이상 발생된 것을 검출하는 검출회로의 일예의 블록 다이어그램이다.

타이머의 오버플로우 조건은 카운터 PREG가 서로 연결된 때에는 카운터의 32-비트 캐리에 의해 검출되며, 카운터 PREG가 서로 분리된 때에는 비트(17)의 비트 상태에 의해 검출된다.

래치 TREGA측에서는, 먼저 카운터를 연결출력(403)에 연결할 것인지 또는 분리시킬 것인지를 결정한 후, 원쇼트(one-shot) A회로(404)가 원쇼트 오버플로우 신호를 발생한다. 마이크로 컴퓨터의 판독 출력신호(400)는 미갱신(Non-updated) 플래그(402)를 세트하며, 대응 래치 TREGA의 갱신신호(401)에 의해 리세트된다. 그 결과, 오버플로우 신호에 의해 래치(405)내에 저장된 플래그(A402)가 값 1을 갖는 때는 오버플로우 조건이 TREG가 갱신된 후 발생했다는 것을 나타낸다. 래치(406)는 오버플로우 신호로서 래치(405)의 값을 저장한다. 그 결과, 래치 OVF1A405와 OVF2A406 사이의 논리 AND는 오버플로우 조건이 두 번 이상 발생한 것을 표시하며, 오버플로우 상태 검출 유니트(127)의 상태 레지스터에 이 논리연산의 결과를 반영한다.

래치 TREGB측에서는, 비트(17)의 비트 상태에 따라 원쇼트 회로(B408)가 원쇼트 오버플로우 신호를 발생한다. 그후, 래치 TREGA측에서와 동일한 동작을 실제적으로 수행함으로써, 마이크로 컴퓨터(44)의 판독 출력신호와 TREGB의 갱신신호(412)는 미갱신 플래그(407)를 세트한다. 두번이상의 오버플로우 조건의 발생은 래치 OVF1B409와 OVF2B410이 검출하며, 오버플로우 상태 검출유니트(127)의 상태 레지스터에 이 검출 결과를 반영한다.

제5도는 △MA = 0인 때 유효한 속도 연산을 하는 마이크로 컴퓨터로서 타이머(119)의 값을 판독 출력하는 구성인 저장 래치 선택 유니트(120)의 일예의 블록 다이어그램이다.

저장 래치 선택유니트(120)의 기본 기능은 카운터가 입력펄스를 계수한 각각의 시간에, 카운터에 대응하는 래채내의 모드 제어 레지스터 MCREG129에 의해 지시된 타이머(119)의 데이터를 저장하는 것이다. 즉, 모드 제어 레지스터 MCREG129에서 출력된 데이터에 따라 래치 1과 2사이에서 타이머 데이터를 분배하는 정렬기(aligner)에 타이머(119)의 데이터를 보내는 펄스 전처리 유니트(109)에서 출력된 계수동기신호에 반응하여 저장 래치 선택유니트(120)가 래치 스위치를 개방한다.

저장 래치 선택유니트(120)의 또다른 기능은 비계수 펄스가 CPU의 데이터 판독 출력 간격 사이에 입력되었을 때, 바꿔말하면 모터등이 저속으로 회전되는 것과 같은 경우에, 에러의 발생을 축소하는 것이다. 이 기능은 CPU 의 판독 출력신호(501)와 타이머래치(플래그 : 128)의 신호에 의해 실행된다.

이 경우, 타이머 래치(128)는 또다른 기능을 갖는다. 즉, 타이머래치(128)의 근본 기능외에 모터등이 저속으로 회전될 때 타이머(119)의 데이터를 저장하는 것이다. 타이머 래치(128)는 모터등이 CPU의 판독 출력 간격에 대응하여 고속 또는 저속으로 회전하는지를 판단하는 플래그로서도 또한 사용된다. 이 플래그는 CPU의 판독 출력신호(501)로서 세트되며, 계수동작이 수행된 개개의 시간이 리세트된다. 그 결과, 계수동작이 CPU 의 순차적 판독출력전에 수행되었을 때, 플래그는 리세트 상태에 있으며, 계수동작이 수행되지 않았을 때는 세트 상태에 있게 된다. 그러므로, 플래그가 리세트 상태에 있으면 모터등이 고속회전중으로 판정되며, 플래그가 세트상태에 있으면 모터등이 저속회전중으로 판정된다. 후자의 경우에, 타이머(119)상의 데이터는 CPU의 판독 출력신호와 동기하여 정렬기에 전송된 후, 모드 제어레지스터 MCREG129가 지시하는 래치에 저장된다.

이와 같이 저속회전중의 에러의 발생은 방지된다. 대기신호(wait signal : 502)는 래치내 저장된 데이터가 정해지지 않았음을 나타낸다. 이 대기신호(502)는 래치 스위치가 동작된 직후 몇개의 클록펄스에 대응하는 시간동안만 출력된다. CPU는 타이머 래치(128)를 판독시 대기신호(502)가 출력되지 않았음을 확인한 후, 타이머(119)의 값을 획득한다.

이 실시예에서, 마이크로컴퓨터가 펄스출력장치의 펄스를 계수하는 카운터의 계수동작과 클록펄스를 계수하는 프리-런 카운터의 계수값을 동기하도록 판독 출력함으로써 속도 검출연산용 소프트웨어의 부담은 경감될 수 있다.

이 실시예에서, 디지틀 펄스 처리장치는 전기한 CPU와 분리되어 제공되지만, 본 발명에 따른 디지틀 펄스 처리장치로서 동작하는 펄스 입력유니트(100)의 CPU(503)와의 조합은 원-칩 마이크로 컴퓨터로서 구성될 수 있다.

이상의 설명으로 이해되는 것과 같이, 펄스 출력장치의 펄스를 계수하는 카운터가 카운터 데이터 출력의 정밀도를 변경하도록 서로 연결되거나 분리됨으로써, 넓은 범위의 계수가 가능해질 수 있다. 이것은 가능한 실제응용에서 적절한 정밀도로 펄스처리가 가능함을 나타낸다.

또한, 클록펄스를 계수하는 프리-런 카운터의 오버플로우 조건이 펄스 출력장치의 펄스를 계수하는 카운터의 연결 또는 분리에 대응하여 검출될 수 있으므로, 속도 검출을 위해 요구되는 연산이 획득된 데이터를 사용하여 정확하게 실행될 수 있다.

또한, 마이크로 컴퓨터가 클록펄스를 계수하는 프리-런 카운터의 계수값을 펄스 출력장치의 펄스를 계수하는 카운터의 계수동작과 동기적으로 판독 출력함으로써, 속도검출 연산용 소프트웨어의 부담은 경감될 수 있다.

Claims

디지틀 펄스 처리장치에서, 펄스 발진기에서 출력되는 펄스를 계수하는 최소한개의 카운터를 포함하는 제1카운터 그룹; 상기 제1카운터 그룹의 동작을 하나의 카운터 동작과, 연결된 상태에 있는 복수의 카운터 동작 사이에서 전환하는 연결 제어수단; 상기 수단들을 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
디지틀 펄스 처리 장치에서, 펄스 발진기에서 출력되는 펄스를 계수하는 최소 한 개의 카운터를 포함하는 제1카운터 그룹; 상기 제1카운터 그룹의 동작을 하나의 카운터 동작과, 연결된 상태에 있는 복수의 카운터 동작 사이에서 전환하는 연결 제어수단; 상기 펄스 발생기에서 출력되는 펄스보다 고주파인 클록펄스를 계수하는 제2카운터 그룹; 상기 제2카운터 그룹과 동일한 수의 래치를 포함하며, 상기 제2카운터 그룹에서 출력되는 값을 저장하는 래치 그룹; 상기 제2카운터의 출력값이 상기 제1카운터내 하나의 카운터 동작에 대응하는 하나의 래치에 저장되는지 또는, 상기 제1카운터 그룹내 연결된 카운터와 동일한 수의 래치 그룹내 연결된 래치에 저장되는지를 결정하는 저장 래치 선택 수단; 상기 수단들을 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제2항에 있어서, 상기 제2카운터의 오버플로우 조건을 상기 하나의 래치, 또는 복수의 연결된 래치내에 상기 제1카운터의 하나 또는 연결된 동작에 따른 래치의 상태로부터 검출하는 오버플로우 검출수단을 또한 구비하는 것을 특징으로 하는 디지틀 펄스처리장치.
제2항에 있어서, 대기 신호를 외부 마이크로 컴퓨터에 상기 카운터의 값이 정해질 때까지 출력하기 위한 상기 제2카운터 그룹; 마이크로 컴퓨터에서 상기 래치에 명령을 판독 입력함으로써 상기 제2카운터의 값을 저장하는 래치 제어수단을 또한 포함하며, 상기 복수의 병렬 동작 카운터에서 상기 마이크로 컴퓨터에 상기 카운터의 동작과 동기하도록 데이터를 출력하는 상기 래치; 상기 수단들을 펄스 계수회로가 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제3항에 있어서, 대기 신호를 외부 마이크로 컴퓨터에 상기 카운터의 값이 정해질 때까지 출력하기 위한 상기 제2카운터 그룹; 마이크로 컴퓨터에서 상기 래치에 명령을 판독 입력함으로써 상기 제2카운터의 값을 저장하는 래치 제어수단을 또한 포함하며, 상기 복수의 병렬 동작 카운터에서 상기 마이크로 컴퓨터에 상기 카운터의 동작과 동기하도록 데이터를 출력하는 상기 래치; 상기 수단들을 펄스 계수회로가 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제2항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제3항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제4항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제5항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수한하는 것을 특징으로 하는 디지틀 펄스 처리장치.
마이크로 컴퓨터가 동일 기판상에 형성되고, 시스템 버스를 통해 서로 연결된 디지틀 펄스 처리장치와 CPU를 구비하며 : 상기 디지틀 펄스 처리장치가, 펄스 발생기에서 출력되는 펄스를 계수하는 최소 하나의 카운터를 포함하는 제1카운터 그룹과; 상기 제1카운터의 동작을 하나의 카운터 동작과, 연결된 상태인 복수의 카운터 동작 사이에서 전환하는 연결 제어수단을 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
마이크로 컴퓨터가 동일기판상에 형성되고, 시스템 버스를 통해 서로 연결된 디지틀 펄스 처리장치와 CPU를 구비하며 ; 상기 디지틀 펄스 처리장치가, 펄스 발생기에서 출력되는 펄스를 계수하는 최소 하나의 카운터를 포함하는 제1카운터 그룹 ; 상기 제1카운터의 동작을 하나의 카운터 동작과, 연결된 상태인 복수의 카운터 동작 사이에서 전환하는 연결 제어수단; 상기 펄스 발생기에서 출력되는 펄스 보다 고주파인 블럭 펄스를 계수하는 제2카운터 그룹; 상기 제2카운터와 동일한 수의 래치를 가지며, 상기 제2카운터 그룹의 출력값을 저장하는 래치 그룹; 상기 제2카운터의 출력값이 상기 제1카운터 그룹내 하나의 카운터 동작에 대응하는 하나의 래치에 저장하는지, 상기 제1카운터 그룹내 연결된 카운터와 동일한 수의 상기 래치 그룹내 연결된 래치에 저장되는가를 결정하는 저장 래치 결정수단; 상기 수단들을 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제11항에 있어서, 상기 하나의 래치 또는 상기 복수의 연결된 래치에서, 상기 제1카운터의 하나 또는 연결된 동작에 대응하는 래치의 상태로부터, 상기 제2카운터의 오버플로우 조건을 검출하는 오버플로우 검출수단을 또한 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제11항에 있어서, 펄스 계수회로가, 대기신호를 상기 카운터의 값이 결정될 때까지 외부 마이크로 컴퓨터에 출력하는 상기 제2카운터 그룹과; 마이크로 컴퓨터에서 래치에 명령을 판독 입력함으로써 상기 제2카운터의 값을 저장하는 래치 제어수단을 또한 포함하며, 상기 복수의 병렬동작 카운터에서 상기 마이크로 컴퓨터에 상기 카운터의 동작과 동기하도록 데이터를 출력하는 상기 래치를 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제12항에 있어서, 펄스 계수회로가, 대기신호를 상기 카운터의 값이 결정될 때까지 외부 마이크로 컴퓨터에 출력하는 상기 제2카운터 그룹과; 마이크로 컴퓨터에서 래치에 명령을 판독 입력함으로써 상기 제2카운터의 값을 저장하는 래치 제어수단을 또한 포함하며, 상기 복수의 병렬 동작 카운터에서 상기 마이크로 컴퓨터에 상기 카운터의 동작과 동기하도록 데이터를 출력하는 상기 래치를 구비하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제11항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제12항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제13항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.
제14항에 있어서, 두개의 펄스 입력단자를 갖는 펄스 전처리 유니트를 또한 구비하며, 상기 펄스 전처리 유니트가 하나 또는 두개의 단상 펄스 계수중 하나를 선택하고, 방향 성분을 갖는 2-상 펄스를 계수하거나, 또는 단펄스열과 상기 단펄스열의 계수 방법을 지시하는 신호를 구성하는 입력을 계수하는 것을 특징으로 하는 디지틀 펄스 처리장치.