SU1064477A1 - Делитель частоты с переменным коэффициентом делени - Google Patents

Abstract

ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий первый делитель частоты, управл ющие входы которого соединены с шиной управл ющего кода, а выход с выходной шиной устройства, второй делитель частоты, вход которого . соединен с шиной входной частоты, и спусковое устройство, отличающийс  тем, что, с целью повышени  надежности и уменьшени  : времени подго овки при смене частоты , в него введены программируемое запоминающее устройство (ПЗУ), регистр-накопитель , компаратор, устройство управлени  и сумматор, причем первый вход спускового устройства соединен с шиной .входной частоты, выход - с входом первого делител  частоты, а второй, третий и четвёртый входы соединены соответственно с первым выходом устройства управлени , выходом первого делител  чабтоты и первым выходом компаратора, второй выход которого соединен с входом управлени  устройства управлени , ксэдовые входы которого соединены сшиной управл ющего кода, а кодовые выходы - с шиной адресации ПЗУ, выход которого подсоединен к первому кодовому входу сумматора , второй кодовый вход которого (О соединен с выходом регистра-накопител , вход записи которого соединен с вторы}4 выходом устройства управлени , а кодовый вход- с выходом сумматора и первым входом компаратора, второй вход которого соединен с выходом второго делител  частоты. да 4 4 J -si

Description

Изобретение относитс  к импульс ной технике и может использоватьс  дл  формировани  последовательностей чередующихс  когерентных СИ1- налов в устройствах автоматики и вычислительной техники. Делители с переменным коэффициентом делени , выпускаемые серийно в интегральном исполнении, наприме типа 155ИЕ8, 564ИЕ15 и др., при формировании импульсной последова-тельности не обеспечивают восстановление фазы сигнала при возвраще нии к ранее формированной частоте. Известен делитель частоты с пер менным, коэффициентом делени , содержащий декадный двоично-дес тичный и управл ющий дес тичный счетч ки импульсов, переключатель кратно ти делени  и элементы совпадени С Устройство обеспечивает восстановление фазы сигналов при их чередовании , однако частоты формируемых сигналов наход тс  в кратном соотношении, что ограничивает облас его применени . Наиболее близким по технической сущностик предлагаемому  вл етсй делитель частоты с переменным коэффициентом делени , содержащий первый делитель часто1 ы/ управл ющие входы которого соединены с шиной управл ющего кода, а выход - с выходной шиной устройства, второй делитель частоты, вход которого сое динен с шиной входной частоты и пер вым входом первого делител  частоты спусковое устройство, первый/ и второй входы которого соответственно через первый и второй формирователи соединены соответственно с первыми вторым выходами второго делител  частоты, третий вход - с шиной командного сигнала# а выход с входом установки первого делител  частоты t23. Недостаток данного устройства заключаетс  в невысокой эксплуатационной надежности, а именно: в возможности субъективных ошибок оператора в выборе момента перехода к новому значению частоты (сигнал подаетс  на шину командного сигнала с аибок при расчете и наборе нового значени  фазы; и в большом времени подготовки, требующемс  на расчет и ввод поправки. Цель изобретени  - повышение надежности (эксплуатационной) и умень шение подготовки при смене частоты. Поставленна  цель достигаетс  тем, что в. делитель частоты с переменным коэффициентом делени ,содержащий первый делитель частоты,управл ющие входы которого соединены с шиной управлйющего кода, а выход с выходной шиной устройства, второй делитель частоты, которого соединен с шиной входной частоты, и спусковое устройство,введены программируемое запоминающее устройство (ПЗУ), регистр-накопитель, компаратор , устройство управлени  и сумматор причем первый вход спускового устройства -соединен с шиной вход- -ной частоты, выход - с входом первого делител  частоты, а второй, третий и Четвертый входы соединены соответственно с первым выходом устройства управлени , выходом первого делител  частоты и первым выходом компаратора, второй выход которого соединен с входом управлени  устройства управлени ,кодовые входы которого соединены с шиной управл ющего кода, а кодовые выходы -С шиной адресации ПЗУ,выход которого подсоединен к первому, кодовому входу сумматора, второй кодовый вход которого соединен с выходом регистра-накопител ,вход записи которого соединен с вторым выходом устройства управлени , а кодовый вход -.с выходом сумматора и первым входом компаратора,второй вход которого соединен с выходом второго делител  частоты.. . Введение дополнительных элемен- тов обеспечивает повышение надежности и сокращение времени подготовки к работе устройства за счет автоматизации процесса прив зки фазы формируемого сигнала путем отыскани  момента совпадени  соответствую щих сигналов первого и второг о делителей частоты и запуска первоТо делител  частоты соответственно это- му моменту. На чертеже приведена структурна  схема устройства. Делитель частоты с переменным коэффициентом делени  содержит первый делитель 1 частоты, управл ющие входы которого соединены с шиной 2 управл ющего кода, а. выход с выходной шиной 3 устройства, второй делитель 4 частоты, вход которого соединен с шиной 5 входной частоты, -спусковое устройство б, программируемое- запоминающее устройство (ПЗУ) 7, регистр-накопитель 8, компаратор 9, устройство 10 управлени  и сумматор 11, причем первый вход спускового устройства б соединен с шиной 5 входной частоты , выход - с входом первого делител  1 частоты а второй, третий и- четвертый входы соединены соответственно с первым выходом устройства 10 управлени , выходом, первого делител  1 частоты и первым выходом компаратора 9, второй выход, которого соединен с входом управлени  устройства 10 управлени , кодовые входы которого соединены с шиной 2 управл ющего кода,,а кодовые выходы - с шиной адресации ПЗУ.7,вы ход которого подсоединен к первому кодовому входу сумматора 11,второй кодовый вход которого соединен с вы ходом регистра-накопител  8, вход з писи которого соединен с вторым выходом устройства 10 управлени , а кодовый вход - с выходом сумматора 11 и первым входом компаратора 9, второй вход которого соединен с выходом второго делител  4 частоты .. . Спусковое устройство б может содержать два триггера и два элемента совпадени , первый вход первого из которых соединен с первым входом,а выход - с выходом спускового устройства , второй вход - с выходом первого триггера и входом сброса второго триггера, вход запуска которого соединен с вторым входом спускового устройства, а выход - с первым ВХОДОМ;второго элемента совпадени , второй вход которого соединен с третьимвходом спускового устройства, четвертый вход которого соединен с входом сброса первого триггера, вход запуска которого соединен с выходом второго элемента совпадени . - , . . Устройство 10 управлени  может содержать счетчик импульсов, тактовый вход которого соединен с входом управлени  устройства и первым входом первого элемента совпадени  , выход которого соединен с. входом сброса, триггера, выход которого соединен с первым входом второго элемента совпадени , второй вход которого подключен к выходу генератора тактовой частоты, а выход - к второму выходу устройства, первый выход которого соединен с входом за пуска триггера, выходом первого дешифратора и входом сброса счетчика импульсов, выход которого соеди-нен с входом второго дешифратора,выход которого подключен к второму входу первого элемента совпадени , кодовые входы устройства соединеныс входом первого дешифратора и первой группой кодовых выходов устройства , втора  группа кодовых выходов устройства подключена к входам второго дешифратора. СЧетчик. импульсов ведет отсчет констант; код текущей константы с его выхода объедин  сь с кодом Х...Х шины 2 управл ющего кода, образуеткод Х...Хд адресации ПЗУ 7. Первый дешифратор вы вл ет моменты смены рабочих частот (код 0000), сигналом с его выхода устанавливаетс  в йсходное состо ние счетчик импульсов и перебрасываетс  триггер в состо  ние, при котором через второй элемент совпадени  поступают на регистр-накопитель 8, образу  последовательность импульсов записи. Второй дешифратор вы вл ет состо ние счетчика импульсов, соответствующее последующей константе (код 1010). При объединении сигнала с выхода этого дешифратора с сигналом В А, поступалощим с второго выхода компаратора 9, происходит сброс триггера. Воздейству  на вход второго элемента совпадени , триггер прекращает поступление импульсов записи на второй выход устройства, фиксиру  окончание поиска значени  В,.. В основу работы предлагаемого устройства положена периодичность совпадени  сигналов делител  1с сигналами делител  4; формирующего, например, сигналы шкалы текущего времени. Задача сводитс  к нахожде .ний числа В, соответствующего моменту времени Т, ближайшему к моменту Тд (началу перехода на очередную частоту) и кратному периоду совпадени  t{ упом нутых сигналов. Найденное значение В и соответствующий ему сосент Т определ ет исходную фазу сигнала при очередной прив зке. Значение В и значение А, .численно равное Т, при этом св за,ны выражением A-a.. «., - целочисленное частное; Р- -модуль, численно равный периоду t совпадени  сигналов, пропорциональный коэффициенту делени  устройства; ч,- - наименьший остаток, Поиск значени  В дл  сокращени  времени производитс  в несколько ступеней/ при этом промежуточные модули .РТ Р пР; пропорциона 1ьны (т и п - целые положительные числа), Численные значени  модулей ступеней, соответствующих требующимс  коэффициентам делени , записаны в ПЗУ в виде констант. Устройство работает следующим образом. Переход на очередную частоту в момент Тд сопровождаетс  изменением управл ющего кода, поступающего по шине 2. При этом сигналом с устройства 10 на второй вход подготавливаетс  спусковое устройство б, а изменившийс  управл ющий код измен ет коэффициент делени  делител  1. При переходе делител  1 в исходное состо ние сигналом с его выхода на третий вход вводитс  спусковое устройство б, развива  цепь шины 5 входной частоты на вход делител  1,

Одновременно сигналом адресации на входе ПЗУ 7 производитс  выбор первой константы . Эта .константа, поступа  на сумматор 11 суммируетс  с содержимым регистранакопител  8, Результат суммировани  поступает на первые входы регистра-накопител  и компаратора. 9, сравнивающего результат с кодом В текущего времени, который поступает на второй вход компаратора 9. При поступлении сигнала синхронизации на вход записи регистранакопител  8 этот результат записываетс  в нем. Изменившеес  значение содержимого регистра-накопител  8 поступает на второй вход сумматора 11, что приводит к изменению сумиы на его выходе. При неравенстве В А, что фиксируетс  компаратором 9 (отсутствуют сигналы , на обоих выходах), константа тр на выходе ПЗУ 7 не измен етс  и на cлeдsw.щeм такте вновь суммируетс  с содержимым регистра-накопител  8.

При неравенстве наочерёдном такте суммировани  устройство 10 управлени  измен ет код адресации ПЗУ 7, на выходе которого константа тпр смен етс  на пр , и накопление суммы продолжаетс  (как и дл  константы .При переходе к константе последней ступени р процесс суммировани  оканчиваетс  при наступлении неравенства В А, при этом результат на выходе сумматора 11 соответствует значению А. Устройство переходит в режим ожидани  момента синхронизации частот. При наступлении этого момента, что фиксируетс  компаратором 9, сигналом с первого выхода сбрасываетс  спусковое устройство б и делитель 1 вступает в работу из исход ного состо ни , обеспечива  необходимую начальную фазу формируемого на выходной шине 3.

Устройство реализовано на стан5 дартных микросхемах: ПЗУ - к

556 РТ4, сумматор - к 564 ИМ1, регистр-накопитель - к 564 ИР9, компаратор - к 564 ИП2.

В качестве базового объекта вз O та аппаратура ОЦ1.400.131-ДЕСНА-М, имеюща  следующие недостатки. Процесс прив зки начальной фазы формируемого сигнала требует выполнение операций по выбору исходных дан 5 ных, обрабйтке данных путем расчета вводу полученных значений, что не исключает ошибок. При выполнении этих операций оператором ожидаемое значение ошибочных прив зок может составл ть 1-2%. Кроме того, алгоритм прив зки требует значительного времени на выполнение операций прив зки (5 мин). Использование данного устройства предусматривает автоматическое выполнение операций прив зки, чем :исключаштс  соответ- ствующие ошибки и повышаетс  надежность устройства.

Использование предлагаемого устройства сокращает врем  подготовки к работе до значени  пор дка 20 с. Врем  определ етс  практически значением периода совпадени  сигналов формируемой частоты и теку 5 щего времени. Дл  частот 10 /110010 /1300 Гц в устройстве этот период составл ет 20,8-18 с. Врем , затрачиваемое на поиск значени  В при тактовой .частоте 100 кГц,общем количестве тактов поиска при п ти ступен х констант 30, равно 300 мкс и им можно пренебречь.

Claims (1)

1. ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕ- ^: МЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий первый Делитель частоты, управляющие входы которого соединены с шиной управляющего кода, а выход с выходной шиной устройства, второй делитель частоты, вход которого . соединен с шиной входной частоты, и спусковое устройство, отличающийся тем, что, с целью повышения надежности и уменьшения времени подго!овки при смене частоты, в него введены программируемое запоминающее устройство (ПЗУ), регистр-накопитель , компаратор, устройство управления и сумматор, причем первый вход спускового устройства соединен с шиной входной частоты, выход - с входом первого делителя частоты, а второй, третий и четвертый входы соединены соответственно с первым выходом устройства управления, выходом первого делителя частоты и первым выходом компаратора, второй выход которого соединен с . входом управления устройства управления, кодовые входы которого соединены с шиной управляющего кода, а кодовые выходы - с шиной адресации ПЗУ, выход которого подсоединен к первому кодовому входу сумматора, второй кодовый вход которого соединен с выходом регистра-накопителя, вход записи которого соединен с вторым выходом устройства . управления, а кодовый вход - с выходом сумматора и первым входом компаратора, второй вход которого соединен с выходом второго делителя частоты. '

   1 1064477 . 2