SU1647446A1 - Устройство изменени фазового сдвига - Google Patents

Abstract

Изобретение может быть использо ми дл  определени  фазовых сдвиг ов сигналов, содержащих посто нную составл ющую Цель изобретени  - повышение точности и быстродействи  при наличии в сигнале п-- сто нной составл ющей Устройство содержит генератор 1 опорного напр жени , перемножители 2, 3 и 6, квадраторы Д и Ь интеграторы 7-14, вычислительный блок 15 и индикатор 16, Цель достигаетс  за счет выполнени  дополнительных измерений и использовани  оптимальной (по систематической и случайным погрешност м) обработки результатов измерений 4 ил

Description

Изобретение относитс  к области элек- трорадиоизмерений и может быть использовано дл  измерени  сдвига фаз сигналов, в составе которых присутствует посто нна  составл юща , за малое врем  измерени , в том числе и за врем  измерени  меньшее периода сигнала, а также некратное периоду сигнала, с повышенной точностью и помехоустойчивостью .

Целью изобретени   вл етс  повышение точности и быстродействи  измерени  фазового сдвига при наличии в сигнале посто нной составл ющей.

На фиг. 1 приведена структурна, схема устройства; на фиг, 2 - структурна  схема блока управлени ; на фиг. 3 - структурна  схема генератора опорного напр жени ; на фиг. 4 - эпюры напр жени  в блоке управлени .

Устройство содержит генератор 1 опорного напр жени , первый и второй перемножители 2 и 3, входы которых подключены к входу измер емого сигнала и

выходам генератора 1 опорного напр жени ; первый и второй квадраторы 4 и 5, входы которых подключены к выходам генератора 1 опорного напр жени ; третий перемножитель 6, входы которого также подключены к выходам генератора 1 опорного напр жени ; интегратор 7, вход которого подключен к входу измер емого сигнала; интеграторы 8-12, входы которых подключены соответственно к выходам первого и второго перемножителей 2 и 3, первого и второго квадраторов 4 и 5 и третьего перемножител  6, интеграторы 13 и 14, входы которых подключены к выходам ге- ., нератора 1 опорного напр жени 7

вычислительный блок 15, входы которого подключены к выходам интеграторов 7-14, а выход - к входу индикатора 16; блок 17 управлени , выходы которого подключены к управл ющим входам интеграторов 7-14 и индикатора 16,

Блок 17 управлени  содержит формирователь 18 импульсов пуска (ФИП), врем заХ|

4 О

дающий элемент (ВЗЭ) 19 и формирователь

20 мнп/лксоч (fbil), последовательно соеди- чанные межп(у собой. Выходом блока 17 управлени   вл ютс  шины а и б, причем шина а  вл етс  выходом врем задающего элемента 19, а шин  6 - формировател  20 импульсов. Шина а подключена к управл ющим входам генератора 1 опорного напр жени  и интеграторов 7-14, а шина б - к управл ющим входам интеграторов 7-14 и индикатора 16Генератор 1 опорного напр жени  содержит тактовый генератор 21 (ТО- ВХ°Д которого подключен к выходу а блока 17 упровлпш , два запоминающих устройства {ЗУ} 22   23, от- jx подключены к BL о w . е; no, 11, и ;лвз циф- роэнЗ Юговь ч npeoC;.c; iOЈ.леп  ()24 ч Р5, входы педкшочены к соответствующем выхэдаи ,i .поминающих устройств 22 и 23, а вих оды  вл ютс  выходами синусной Sos(i) и ко нусной (t) составл ющих спорного сигнала генеранзра 1 опорного напр жени ,

Устройство работает следующие j5pa- зом.

На первый и второй перемножив ли 2 и 3 пост, пэет зсчерл -мый сигнал с входа измер емого сигнала, а также синусна  и ко- синуснэ  составл ющие опорного сигчг г с выходов гонепатора 1 опор-нога напр жени . Генератор 1 опорного напр жени  может работать в сзюнпмном режиме либо синхронизироватьс  oi блокэ 17 управлени . На выходе первого интегратора 8 формируетс  сигнал

a (t)Sos(t)di,

п о

где - измер емым сигнал, а Sos{t}- синусна  составл юща  опорного сигнала с выхода генератора 1 опорного напр жени .

На выходе второго интегратора 9 формируетс  сигнал

jS -f-mt)Soc(t)dt,

ln о

где Soc(t) - косинусна  составл юща  опорного сигнала с выхода генератора 1 опорного напр жени .

Кроме того, синусна  и косинусна  составл ющие опорного сигнала с выхода генератора 1 опорного напр жени  возвод тс  в квадрат при помощи первого и второго квадраторов 4 и 5 и перемножаютс  между собой при помощи третьего пе- ремножител  6. На выходе третьего интегратора 10 формируетс  сигнал

Sis (t)dt,

in 0

на выходе четвертого интегратора 11 формируетс  сигнал

1 /П52С (t)dt,

°

на выходе п того интегратора 12 формируетс  сигнал:

1 1П уа / Sos(t)Soc(t)dt.

I П 0

Кроме того, на вход шестого интегратора 7 также поступает измер емый сигнал и на его выходе формируетс  сигнал

/o 4-mt}dt.

о

На входы седьмого и восьмого интеграторов 13 и 14 поступают соответственно синусна  и косинусна  составл ющие опорного сигнала с генератора 1 опорного

напр жени , и на выходе седьмого интегратора 13 формируетс  сигнал

1 I у / sos(t)dt,

ln о

а на выходе восьмого интегратора 14 - сигнал

у

1 1П

. pSoc(:)dt.

Вслчисльз-ельный блок 15, куда поступают сигналы со всех интеграторов 7-14:a, ft, a, /, р, у, у, у, осуществл ет перевод их в цифровую форму и вычисление результата измерени . На

индикаторе 16 формируетс  результат измерени  фазового сдвига измер емого сигнала относительно опорного

40

(й,зм arcig

e()-y-()-y(.

«( )()-г(ру-0)

что, как показано выше, соответствует результату измерени  фазового сдвига с минимальной погрешностью.

Синхронизацию работы интеграторов 7-14 и индикатора 16 осуществл ет блок 17 управлени .

Блок 17 управлени  (фиг. 2) работаетследующим образом.

Формирователь 18 импульсов пуска формирует одиночные импульсы, которые запускают врем задающий элемент 19. Последний формирует импульс, равный по

длительности требуемому времени измерени  Ти. Этот импульс поступает на выход а блока М управлени  м на вход формировател  20 импульсов, на выходе которого создаетс  пр моугольный импульс, который поступает на выход б блока 17 управлени .

В течение действи  импульса на выходе а длительностью Ти происходит интегрирование сигналов, поступающих на входы интеграторов 7-14. В течение действи  импульса на выходе б происходит запоминание ре- зультата интегрировани , вычисление результата измерени  и подключение элемента пам ти индикатора 16 к выходу вычислительного блока 15 Индикатор 16 запоминает результат измерени  и отобража- ет его до прихода следующего импульса по шине б. Дл  по снени  работы блока 17 управлени  на фиг. 4 приведены эпюры напр жений в элементах блока 17 управлени  в точках а, б, в.

Вычислительный блок 15 может представл ть собой стандартную микроЭВМ с АЦП на входе. Вычислительный блок 15 выполн ет следующие функции, вытекающие из описани  работы предлагаемого устрой- ства:

подключение выходов интеграторов к входам АЦП, содержащихс  в вы ислитель- ном блоке, причем это может происходит как автоматически, по концу времени интег- рировани  Ти, так и ранее времени Ти по командам оператора (или по программе) дл  получени  нескольких текущих значений фазового сдвига,

считывании цифровых кодов с выходов АЦП и занесение их в пам ть блока 15;

вычисление результата измерени  по указанной формуле и преобразование его к виду, удобному дл  отображени  на индикаторе;;

переход в режим ожидани  дл  повторени  всех операций.

Технико-экономический эффект предлагаемого устройства заключаетс  в возможности уменьшени  погрешности измерени  при существенном повышении быстродействи . Особенно это важно при измерени х сдвига фаз сигналов на инфра- низких частотах при времени измерени  меньшем периода сигнала, При временах измерени , меньших периода CHI нала, и при наличии в сигнале,посто нной составл ющей измерение фазового сдвига известными способами становитс  фактически невозможным ввиду больших погрешностей Дл  измерени  с приемлемой точностью врем  измерени  необходимо увеличить до значени , кратного периоду или полупериоду сигнала. Использу  предлагаемое устройство , врем  измерении по сравнению с прототипом, можно уменьшить, как минимум , на один-два пор дка

Формула исобретени  Устройство измерени  фазового сдвига, содержащее генератор опорного напр жени , три перемножител , два квадратора , п ть интеграторов, вычислительный блок и индикатор, причем входы первого и второго перемножтечи iiio,ui и ду измер емого сигнала и СООТО ТР ЮЩИМ выходам генератора опооного нг ь i входы первого и второю квад| -iijn is 1 третьего перемножитепч по/ п HI р ходам генератора опорного ичпр м , вход первого интегратора под тючс н - ходу первого перемно чит п insoiiui интегратора - к BI хсд пороге nt рсммом тел .вход третьего интегратора - к выходу первого квадратора вход четвертого итог ратора - к выходу второго кзад. ор i i п того интегратора - У выходу чиитьст по ремножител , выходы п ти пнте рзтс . он подключены к соответствующим ext i1 числительного бтокз сосдипг-ги Ч| катером, отличающеес  т. , , целью повышени  точности и бы о ви  при наличии в сигнале HHO.I i ставл ющей, оно снабжено n. седьмым и восьмым интеграторами и 6 io ком управлени , причем пход шест п тегратора подключен к вхсд i п -рч го л сигнала, входы седьмого и восьмого i mer раторов подключены к соотретств/юш м выходам генератора опорною на трчже m а выходы шестого, седьмою и i nor ro интеграторов подключены к соотвектпую ам входам вычислительного блока выходы б ю ка управлени  соединены соответственно с управл ющими входами интеграторов, индикатора и генератора опорного напр жени .

Фиг, 2

фиг.З

6

n

о

pert

ФигМ

л

TV

Claims (1)

10 Формула изобретения

Устройство измерения фазового ; сдвига, содержащее генератор опорного напряжения, три перемножителя, два квадратора, пять интеграторов, вычислительный блок и индикатор, причем входы первого и второго перемножителей подключены к аходу измеряемого сигнала и соответствующим выходам генератора опорного напряжения, входы первого и второго квадраторов и третьего перемножителя подключен!- к выходам генератора опорного напряжен:'··, вход первого интегратора подключен к. выходу первого перемножителя. вход второго интегратора ~ к выходу второго перемножителя,вход третьего интегратора - к выходу первого квадратора, вход четвертого интегратора - к-выходу второго квадратора.вход пятого интегратора - к выходу третьего перемножителя, выходы пяти интеграторов подключены к соответствующим вхо/щм гжчислительного блока, соединенного с индикатором, отличающееся тем. ч -о. >целью повышения точности и быж’редтжж вия при наличии в сигнале постоянной сж ставляющей, оно снабжено шестым, седьмым и восьмым интеграторами и блоком управления, причем вход шестого интегратора подключен к входу измеряемого сигнала, входы седьмого и восьмого интеграторов подключены к соответствующим выходам генератора опорного напряжения, а выходы шестого, седьмого и восьмого интеграторов подключены к соответствующим входам вычислительного блока, выходы блока управления соединены соответственно с управляющими входами интеграторов, индикатора и -генератора опорного напряжения.

Фиг.2

Фиг. 4